CN107958872A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN107958872A
CN107958872A CN201610903470.8A CN201610903470A CN107958872A CN 107958872 A CN107958872 A CN 107958872A CN 201610903470 A CN201610903470 A CN 201610903470A CN 107958872 A CN107958872 A CN 107958872A
Authority
CN
China
Prior art keywords
layer
semiconductor devices
dielectric layer
type workfunction
work
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610903470.8A
Other languages
English (en)
Other versions
CN107958872B (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610903470.8A priority Critical patent/CN107958872B/zh
Priority to US15/730,550 priority patent/US20180108745A1/en
Priority to EP17196521.3A priority patent/EP3309825A1/en
Publication of CN107958872A publication Critical patent/CN107958872A/zh
Application granted granted Critical
Publication of CN107958872B publication Critical patent/CN107958872B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件及其形成方法，形成方法包括：提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的N区开口；在所述N区开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成N型功函数层；在所述N型功函数层上形成扩散阻挡层；对所述扩散阻挡层进行氢化处理；在所述氢化处理后，在所述扩散阻挡层上形成填充满所述N区开口的金属栅极。本发明提高了扩散阻挡层对N型功函数层的保护能力，从而改善了形成的半导体器件的电学性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制造领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，有效的阻挡金属栅极中易扩散离子扩散进入N型功函数层内，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的N区开口；在所述N区开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成N型功函数层；在所述N型功函数层上形成扩散阻挡层；对所述扩散阻挡层进行氢化处理；在所述氢化处理后，在所述扩散阻挡层上形成填充满所述N区开口的金属栅极。
可选的，在所述氢化处理后，所述扩散阻挡层中的氢含量增加。
可选的，所述金属栅极中含有F离子。
可选的，所述氢化处理采用的工艺为退火处理，且退火处理的氛围气体为H2或者D2。
可选的，所述退火处理的退火温度为100℃～500℃。
可选的，所述氢化处理采用的工艺为氢离子注入。
可选的，所述氢离子注入工艺中，注入深度为所述扩散阻挡层厚度的1/3～2/3。
可选的，所述离子注入工艺中，注入剂量为1E14atom/cm2～3E16atom/cm2。
可选的，所述氢化处理采用的工艺为氢等离子体处理。
可选的，所述氢等离子体处理的工艺参数包括：处理腔室压强为1Torr～100Torr，处理腔室温度小于或等于200℃。
可选的，所述扩散阻挡层的材料为TiN或TaN；所述N型功函数层的材料为TiAl、TiAlN、TiAlC或AlN。
可选的，在形成所述扩散阻挡层之前，还包括，对所述N型功函数层进行氧化处理，在所述N型功函数层上形成氧化铝层。
可选的，所述基底还包括PMOS区域，其中，所述PMOS区域层间介质层内形成有贯穿所述层间介质层的P区开口；所述P区开口底部上形成有高k栅介质层；所述P区开口的高k栅介质层上形成有P型功函数层；所述金属栅极还位于所述P型功函数层上且填充满所述P区开口。
可选的，形成所述高k栅介质层、P型功函数层、扩散阻挡层、N型功函数层以及金属栅极的工艺步骤包括：在所述N区开口的底部和侧壁上、以及P区开口的底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成第一功函数层；刻蚀去除位于所述N区开口内的第一功函数层，露出所述N区开口内的高k栅介质层表面；在所述P区开口的第一功函数层上形成第二功函数层，所述P区开口内的第二功函数层以及第一功函数层作为所述P型功函数层；在所述N区开口的高k栅介质层上形成所述N型功函数层；在所述N型功函数层上形成所述扩散阻挡层；在进行所述氢化处理后，形成填充满所述N区开口和P区开口的金属栅极。
可选的，所述第二功函数层还位于所述N区开口的高k栅介质层上，所述N区开口内的第二功函数层作为保护层；且形成的所述N型功函数层位于所述保护层表面；形成的所述N型功函数层还位于所述P型功函数层上。
可选的，所述第一功函数层的材料为TiN、TaN、TaSiN或TiSiN；所述第二功函数层的材料为TiN或TiN。
可选的，所述第一功函数层的厚度为15埃～40埃；所述第二功函数层的厚度为15埃～70埃。
本发明还提供一种半导体器件，包括：包括NMOS区域的基底，所述基底上具有层间介质层，且所述NMOS区域的层间介质层内具有贯穿所述层间介质层的N区开口；位于所述N区开口底部和侧壁上的高k栅介质层；位于所述高k栅介质层上的N型功函数层；位于所述N型功函数层上的经历过氢化处理的扩散阻挡层；位于所述扩散阻挡层上且填充满所述N区开口的金属栅极。
可选的，所述扩散阻挡层的材料为含氢的TiN或者含氢的TaN。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，在N区开口内依次形成高k栅介质层、N型功函数层以及扩散阻挡层后，对所述扩散阻挡层进行氢化处理，使得扩散阻挡层内的氢含量增加；在所述扩散阻挡层上形成填充满N区开口的金属栅极后，金属栅极中易扩散离子扩散进入扩散阻挡层内后，位于扩散阻挡层内的氢离子与所述易扩散离子发生反应，防止所述易扩散离子进一步的扩散至N型功函数层内，因此本发明中的扩散阻挡层对N型功函数层的保护作用强，无需为提高扩散阻挡层的保护作用而增加所述扩散阻挡层的厚度，相应的使得形成金属栅极工艺的填孔性能好，从而改善了半导体器件的电学性能。
可选方案中，所述氢化处理采用的工艺为退火处理，且退火处理的退火温度为100℃～500℃，所述退火温度适中，从而保证进入扩散阻挡层内的氢含量适中，防止氢离子经由扩散阻挡层扩散至N型功函数层内。
可选方案中，所述氢化处理采用的工艺为氢离子注入，且注入深度为所述扩散阻挡层厚度的1/3～2/3，防止氢离子扩散进入N型功函数层内。
附图说明
图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
根据背景技术，现有技术形成的半导体器件的电学性能有待提高。
经研究发现，为了满足NMOS管和PMOS管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的栅极结构中的功函数(WF，WorkFunction)层材料，NMOS管中的N型功函数层的材料可称为N型功函数材料，PMOS管中的P型功函数层的材料可称为P型功函数材料。对于NMOS管而言，金属栅极中具有易于向N型功函数层中扩散的离子，例如金属栅极中含有F离子，所述F离子扩散至N型功函数层内后会造成N型功函数层的等效功函数值增加。为此在所述N型功函数层与金属栅极之间需要形成扩散阻挡层，阻挡离子向N型功函数层中扩散。
然而，所述扩散阻挡层阻挡金属栅极中的离子向N型功函数层中扩散的能力有限。若要增加所述扩散阻挡层的阻挡能力，可以通过增加所述扩散阻挡层的厚度实现。
然而，所述扩散阻挡层的材料功函数值通常大于N型功函数层的功函数值，若增加扩散阻挡层的厚度，则所述扩散阻挡层对NMOS管栅极结构的等效功函数值的影响将变得更为显著。此外，所述扩散阻挡层厚度的增加还会造成金属栅极的填孔能力变差，相应的也会对半导体器件的电学性能造成不良影响。
为解决上述问题，本发明提供一种半导体器件的形成方法，提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的N区开口；在所述N区开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成N型功函数层；在所述N型功函数层上形成扩散阻挡层；对所述扩散阻挡层进行氢化处理；在所述氢化处理后，在所述扩散阻挡层上形成填充满所述N区开口的金属栅极。
本发明对位于N型功函数层上的扩散阻挡层进行氢化处理，使得扩散阻挡层内的氢含量增加；当金属栅极中易扩散离子扩散进入扩散阻挡层内后，位于扩散阻挡层内的氢离子与所述易扩散离子发生反应，从而阻挡所述易扩散离子继续向N型功函数层内扩散。因此，本发明显著的增加了扩散阻挡层阻挡离子向N型功函数层内扩散的能力，从而改善形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供包括NMOS区域I的基底，所述基底上形成有层间介质层204，且位于NMOS区域I的层间介质层204内具有贯穿层间介质层204的N区开口210。
本实施例中，以形成的半导体结构为鳍式场效应管为例，所述基底包括：衬底201、以及位于衬底201表面的鳍部202。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。
本实施例中，形成所述衬底201、鳍部202的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底201，位于衬底201表面的凸起作为鳍部202。
所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述隔离层203作为CMOS器件的隔离结构。所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。
本实施例中，以形成的半导体器件为CMOS器件为例，所述基底还包括PMOS区域II，其中，PMOS区域II层间介质层204内形成有贯穿层间介质层204的P区开口220。在其他实施例中，形成的半导体器件为NMOS器件时，所述基底仅包括NMOS区域。
在另一实施例中，形成的半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，III-V族化合物衬底为氮化镓衬底或砷化镓衬底。
所述N区开口210暴露出NMOS区域I部分基底表面。本实施例中，所述N区开口210暴露出NMOS区域I部分鳍部202表面以及隔离层203表面，所述N区开口210为后续形成第一栅极结构预留空间位置。所述P区开口220暴露出PMOS区域II部分基底表面，本实施例中，所述P区开口220暴露出PMOS区域II部分鳍部202表面以及隔离层203表面，所述P区开口220为后续形成第二栅极结构预留空间位置。
所述N区开口210两侧的鳍部202内还形成有第一源漏掺杂区，所述P区开口220两侧的鳍部202内还形成有第二源漏掺杂区，所述第一源漏掺杂区与第二源漏掺杂区的掺杂离子类型不同。本实施例中，所述第一源漏掺杂区的掺杂离子为N型离子，例如为P、As或Sb；所述第二源漏掺杂区的掺杂离子为P型离子，例如为B、Ga或In。
形成所述层间介质层204、N区开口210以及P区开口220的工艺步骤包括：在所述NMOS区域I部分基底表面形成第一伪栅；在所述PMOS区域II部分基底表面形成第二伪栅；在所述第一伪栅两侧的NMOS区域I基底内形成第一源漏区；在所述第二伪栅两侧的PMOS区域II基底内形成第二源漏区；在所述基底表面形成层间介质层204，所述层间介质层204覆盖第一伪栅侧壁表面以及第二伪栅侧壁表面；刻蚀去除所述第一伪栅，形成所述N区开口210；刻蚀去除所述第二伪栅，形成所述P区开口220。
后续还包括，在所述N区开口210底部上形成界面层，P区开口220底部上形成界面层。本实施例中，以所述界面层包括热氧化层以及位于热氧化层上的化学氧化层作为示例。
参考图2，在所述N区开口210底部上形成化学氧化层205。
本实施例中，在所述N区开口210底部上以及P区开口220底部上形成所述化学氧化层205。
后续在所述化学氧化层205的基础上形成界面层(IL，Interfacial Layer)。一方面，所述界面层作为栅极结构的一部分，与后续形成的高k栅介质层构成的叠层结构作为栅介质层；另一方面，所述界面层为后续形成高k栅介质层提供良好的界面基础，从而提高形成的高k栅介质层的质量，减小高k栅介质层与基底之间的界面态密度，且避免高k栅介质层与基底直接接触造成的不良影响。
并且，本实施例中，采用化学浸润(chemical dip)的方法在基底表面形成所述化学氧化层205，采用化学浸润氧化生长的氧化硅容易与后续形成的高k栅介质层材料之间形成Hf-Si-O的混合结构，从而改善界面层与高k栅介质层之间的界面状态，并且能够提高后续生长的高k栅介质层的性质。
本实施例中，所述化学氧化层205的材料为氧化硅，所述化学氧化层205的厚度为2埃至20埃。
在一个实施例中，形成所述化学氧化层205的方法包括：采用硫酸和双氧水的混合溶液对所述鳍部202进行浸润处理，浸润处理的反应温度为120摄氏度至180摄氏度，硫酸和双氧水的体积比为1:1至5:1。
在另一实施例中，形成所述化学氧化层205的方法包括：采用氨水和双氧水的混合溶液对所述鳍部202进行浸润处理，浸润处理的反应温度为25摄氏度至45摄氏度，氨水和双氧水的体积比为1:4至1:25。
参考图3，对所述化学氧化层205和基底进行含氧氛围下的退火处理，在所述N区开口210底部和化学氧化层205之间形成热氧化(thermal oxide)层206。
本实施例中，在所述鳍部202与化学氧化层205之间形成所述热氧化层206。所述热氧化层206与鳍部202之间接触紧密，使得热氧化层206与鳍部202之间的界面性能优良；并且，所述热氧化层206还与化学氧化层205之间接触紧密，使得热氧化层206与化学氧化层205之间的界面性能优良。形成的所述热氧化层206有利于提高鳍部202与化学氧化层205之间的界面性能。并且，由前述分析可知，后续形成的高k栅介质层位于化学氧化层205表面，所述化学氧化层205有利于提高形成的高k栅介质层的性质，提高化学氧化层205与高k栅介质层之间的界面状态。
因此，本实施例中，所述热氧化层206以及位于热氧化层206表面的化学氧化层205共同作为界面层，既提高了基底与界面层之间的界面性能，又能够提高界面层与后续形成的高k栅介质层之间的界面性能，提高后续形成的高k栅介质层的性能。
所述热氧化层206的材料为氧化硅。所述热氧化层206的厚度不宜过薄，否则热氧化层206不足以改善鳍部202与化学氧化层205之间的界面性能；所述热氧化层206的厚度也不宜过厚，否则界面层占栅介质层的比重过大，且鳍部202被氧化的厚度过厚。综合上述因素考虑，本实施例中，所述热氧化层206的厚度为1埃至10埃。
所述退火工艺为激光退火(laser anneal)或flash anneal，所述退火工艺的退火温度为650摄氏度至900摄氏度。
所述退火工艺的退火氛围包含O2，还包括N2、Ar或He中的一种或多种。且为了避免形成的热氧化层206的厚度过厚，所述退火氛围中O2浓度较低。本实施例中，所述退火工艺的O2体积浓度为1ppm～10ppm。
需要说明的是，在其他实施例中，所述界面层还可以为热氧化层的单层结构。
参考图4，在所述N区开口210底部和侧壁上形成高k栅介质层100。
本实施例中，在所述N区开口210底部和侧壁上、以及P区开口220底部和侧壁上形成所述高k栅介质层100，且所述高k栅介质层100位于界面层表面以及层间介质层204顶部表面。所述高k栅介质层100横跨N区开口210内的鳍部202以及P区开口220内的鳍部202。
所述高k栅介质层100的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层100的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层100。本实施例中，所述高k栅介质层100的材料为HfO2，所述高k栅介质层100的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层100。
由于所述高k栅介质层100位于化学氧化层205表面，使得化学氧化层205与高k栅介质层100之间容易形成Hf-Si-O的混合结构，从而改善高k栅介质层100与界面层之间的界面状态，并且使得形成的高k栅介质层100具有较高的质量。
参考图5，在所述高k栅介质层100上形成第一功函数层207。
本实施例中，在所述N区开口210内的高k栅介质层100上形成所述第一功函数层207，所述第一功函数层207还位于P区开口220内的高k栅介质层100上。
所述第一功函数层207的材料为P型功函数材料，位于所述P区开口220内的第一功函数层207后续作为P型功函数层的一部分。所述第一功函数层207的材料的功函数值范围为5.1ev～5.5ev，例如，5.2ev、5.3ev或5.4ev。
所述第一功函数层207的材料为TiN、TaN、TaSiN或TiSiN；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层207。
本实施例中，所述第一功函数层207的材料为TiN，所述第一功函数层207的厚度为15埃～40埃。
参考图6，刻蚀去除位于所述N区开口210内的第一功函数层207，露出所述N区开口210内的高k栅介质层100表面。
具体的，在所述P区开口220内形成填充层200，所述填充层200位于PMOS区域II上方；以所述填充层200为掩膜，刻蚀去除位于所述N区开口210内的第一功函数层207，还刻蚀去除位于NMOS区域I层间介质层204顶部上的第一功函数层207；接着，去除所述填充层200。
所述填充层200的材料为ODL(Organic Dielectric Layer)材料、BARC(BottomAnti-Reflective Coating)材料或DUO(Deep UV Light Absorbing Oxide)材料；采用旋转涂覆工艺形成所述填充层200。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。采用灰化工艺去除所述填充层200。
参考图7，在所述N区开口210的高k栅介质层100上、以及P区开口220的第一功函数层207上形成第二功函数层208。
其中，N区开口210内的第二功函数层208作为保护层，所述保护层的材料为TiN或TaN，所述保护层的厚度为15埃～70埃；P区开口220内的第二功函数层208以及第一功函数层207作为P区开口内的P型功函数层，其中，所述P型功函数层位于P区开口的高k栅介质层100上。
具体的，所述N区开口210内的第二功函数层208起到保护N区开口210内高k栅介质层100的作用，防止后续形成的N型功函数层中的Al离子扩散至高k栅介质层110内。所述P区开口220内的第二功函数层208与第一功函数层207共同起到调节PMOS器件阈值电压的作用。所述第二功函数层208的材料为P型功函数材料，所述第二功函数层208的材料为TiN或TaN。
本实施例中，采用原子层沉积工艺形成所述第二功函数层208，所述第二功函数层208的材料为TiN，所述第二功函数层208的厚度为15埃～70埃。
需要说明的是，在其他实施例中，还可以刻蚀去除位于所述NMOS区域的第二功函数层。
参考图8，在所述NMOS区域I的高k栅介质层100上形成N型功函数层209，所述N型功函数层内含有Al离子。
本实施例中，由于所述NMOS区域的高k栅介质层100上形成有保护层，因此所述NMOS区域I的N型功函数层209位于所述保护层表面。在所述保护层上形成所述N型功函数层209的过程中，还在所述P型功函数层上形成所述N型功函数层209。
所述N型功函数层209的材料为N型功函数材料，N型功函数材料功函数值范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述N型功函数层209；所述N型功函数层209的材料为TiAl、TiAlN、TiAlC或AlN中的一种或几种。
本实施例中，所述N型功函数层209的材料为TiAlC，所述N型功函数层209的厚度为5埃至30埃，所述N型功函数层209中Al离子摩尔百分比为30％～80％。
由于PMOS管的阈值电压主要受到第一功函数层207以及第二功函数层208的影响，因此为了节约工艺步骤，可以保留位于所述P型功函数层上的N型功函数层209。在其他实施例中，保留位于P型功函数层上的N型功函数层时，为了尽可能的避免所述P区开口内的N型功函数层对功函数值带来不良影响，可以适当的增加第一功函数层厚度或第二功函数层厚度，以平衡PMOS区域的N型功函数层对功函数值带来的影响。
在另一实施例中，还可以刻蚀去除位于所述P型功函数层上的N型功函数层，避免后续退火工艺过程中PMOS区域的N型功函数层中的Al离子向P型功函数层内扩散。
在形成所述N型功函数层209之后、后续形成扩散阻挡层之前，还可以对所述N型功函数层209进行氧化处理，在所述N型功函数层209上形成氧化铝层，所述氧化铝层也可以对N型功函数层209起到保护作用，进一步的防止后续形成的金属栅极中的离子扩散进入N型功函数层209内。
为了避免所述氧化铝层对所述NMOS管栅极结构的等效功函数值造成不良影响，所述氧化铝层的厚度不宜过厚。本实施例中，所述氧化铝层的厚度小于或等于5埃。
所述氧化处理可以采用O3、O2、NO或N2O中的一种或多种气体对所述N型功函数层209进行表面处理；所述氧化处理还可以为采用O等离子体对所述N型功函数层209进行表面处理。
参考图9，在所述N型功函数层209上形成扩散阻挡层301。
为了避免后续形成的金属栅极内易扩散离子向N型功函数层209内扩散，在所述N型功函数层209上形成扩散阻挡层301。
本实施例中，所述扩散阻挡层301除位于N区开口210的N型功函数层209上外，还位于P区开口220内的N型功函数层209上。
所述扩散阻挡层301的作用在于：所述扩散阻挡层301起到保护N型功函数层209的作用，防止后续形成的金属栅极内易扩散的离子扩散进入N型功函数层209内，例如防止金属栅极中的F离子扩散进入N型功函数层209内。
所述扩散阻挡层301的材料为TiN或TaN。本实施例中，所述扩散阻挡层301的材料为TiN，所述扩散阻挡层301的厚度为10埃～60埃。
参考图10，对所述扩散阻挡层301进行氢化处理300。
所述氢化处理300适于增加所述扩散阻挡层301内的氢含量，在所述氢化处理300后，所述扩散阻挡层301内的氢含量增加。
由于所述扩散阻挡层301阻挡金属栅极内离子扩散至N型功函数层209的能力有限，特别是当所述扩散阻挡层301的厚度较薄时，所述金属栅极内的离子更易经由所述扩散阻挡层301扩散至N型功函数层209内。
以金属栅极内易扩散的离子为F离子为例，所述氟离子包括游离态的氟离子或者氟离子基团。本实施例中，由于增加了所述扩散阻挡层301内的氢含量，位于所述扩散阻挡层301内的氢离子与所述氟离子成键，使得游离的氟离子数量显著减少，从而防止氟离子扩散至N型功函数层209内。
具体地，部分氢离子与氟离子或氟离子基团发生反应形成气体，所述气体包括HF，氟离子随着所述气体从扩散阻挡层301内挥发出去。
因此，在所述氢化处理300后，所述扩散阻挡层301阻挡金属栅极内离子扩散的能力显著增加，无需增加所述扩散阻挡层301的厚度，使得后续形成金属栅极具有较大的工艺窗口，从而提高金属栅极的填孔性能。此外，本实施例中可以减小所需的扩散阻挡层301的厚度，且所述扩散阻挡层301仍具有足够的阻挡扩散的能力，从而减小所述扩散阻挡层301占据NMOS管栅极结构的体积，进一步的减小所述扩散阻挡层301对NMOS管栅极结构等效功函数产生的不良影响。
本实施例中，所述氢化处理300采用的工艺为退火处理，且退火处理的氛围气体为H2或者D2，由于D为H的同位素，D离子同样具有H离子钝化氟离子的能力。
所述退火处理的退火温度不宜过低，也不宜过高。如果所述退火处理的退火温度过低，则进入所述扩散阻挡层301中的氢含量过少；若所述退火处理的退火温度过高，所述N型功函数层209内的Al离子易扩散至所述高k栅介质层100内。
为此，本实施例中，所述退火处理的退火温度为100℃～500℃。
在其他实施例中，所述氢化处理采用的工艺还可以为氢离子注入。如果所述氢离子注入工艺的注入深度过浅，则所述扩散阻挡层内的氢含量增加的程度有限；如果所述氢离子注入工艺的注入深度过深，容易将氢离子注入至N型功函数层中。为此，所述氢离子注入工艺中，注入深度为所述扩散阻挡层厚度的1/3～2/3。
为保证所述扩散阻挡层阻挡金属栅极内离子的能力强，且避免氢离子含量过多对NMOS管栅极结构的等效功函数值造成不良影响，所述离子注入工艺中的注入剂量不宜过大，也不宜过小。为此，所述氢离子注入工艺中，注入剂量为注入剂量为1E14atom/cm2～3E16atom/cm2。
在其他实施例中，所述氢化处理采用的工艺还可以为氢等离子体处理。为保证所述扩散阻挡层的阻挡扩散能力，且避免氢离子扩散进入N型功函数层内，所述氢等离子体处理的工艺参数包括：处理腔室压强为1Torr～100Torr，处理腔室温度小于或等于200℃。
参考图11，在所述扩散阻挡层301上形成填充满所述N区开口210(参考图10)的金属栅极302。
本实施例中，在形成填充满所述N区开口210的金属栅极302的同时，还形成填充满所述P区开口220(参考图10)的金属栅极302。
所述金属栅极302中具有氟离子。本实施例中，所述金属栅极302的材料为W，形成所述金属栅极302的源材料包括WF6，相应的，使得形成的所述金属栅极302中具有氟离子。
本实施例中，采用化学气相沉积工艺形成所述金属栅极302。
参考图12，去除高于所述层间介质层204的金属栅极302、扩散阻挡层301、N型功函数层209、第二功函数层208、第一功函数层207以及高k栅介质层100。
本实施例中，采用化学机械研磨工艺，研磨去除高于所述层间介质层204的金属栅极302、扩散阻挡层301、N型功函数层209、第二功函数层208、第一功函数层207以及高k栅介质层100。
由前述分析可知，本实施例中，所述扩散阻挡层301阻挡金属栅极302内F离子扩散能力强，从而有效的防止所述金属栅极302中的F离子扩散进入N型功函数层209内，避免氟离子对N型功函数层209的功函数值产生影响。因此本实施例在无需增加所述扩散阻挡层301厚度的条件下，提高扩散阻挡层301阻挡F离子扩散的能力，避免了扩散阻挡层301厚度过厚对等效功函数值产生不良影响，且保证形成金属栅极302工艺具有优良的填孔性能。
还需说明的是，本实施例以形成的半导体器件为CMOS器件为例，在其他实施例中，形成的半导体器件为NMOS管时，形成所述半导体器件的步骤包括：在NMOS区域的N区开口底部和侧壁上形成高k栅介质层；在所述高k栅介质层上形成N型功函数层；在所述N型功函数层上形成扩散阻挡层；对所述扩散阻挡层进行氢化处理；在所述氢化处理后，在所述扩散阻挡层上形成填充满所述N区开口的金属栅极。
相应的，本发明还提供一种采用上述形成方法形成的半导体器件，参考图12，所述半导体器件包括：
包括NMOS区域I的基底，所述基底上具有层间介质层204，且所述NMOS区域I的层间介质层204内具有贯穿所述层间介质层204的N区开口；
位于所述N区开口底部和侧壁上的高k栅介质层100；
位于所述高k栅介质层100上的N型功函数层209；
位于所述N型功函数层209上的经历过氢化处理的扩散阻挡层301；
位于所述扩散阻挡层301上且填充满所述N区开口的金属栅极302。
以下将结合附图对本实施例提供的半导体器件进行详细说明。
本实施例中，所述基底包括衬底201以及位于所述衬底201上的鳍部202；所述基底还包括：位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。
以所述半导体器件为CMOS器件为例，所述基底还包括PMOS区域II。
所述PMOS区域II的层间介质层204内还具有贯穿所述层间介质层204的P区开口；其中，所述高k栅介质层100还位于所述P区开口底部和侧壁上。
所述P区开口的高k栅介质层100上具有第一功函数层207，所述第一功函数层207上还具有第二功函数层208。本实施例中，所述第二功函数层208还位于所述扩散阻挡层301与所述高k栅介质层100之间，起到保护所述N区开口210内高k栅介质层100的作用。
所述扩散阻挡层301用于阻挡金属栅极302内易扩散离子向N型功函数层209内扩散的作用。本实施例中，所述扩散阻挡层301的材料为含氢的TiN或者含氢的TaN；并且，由于所述扩散阻挡层301经历了前述的氢化处理，使得所述扩散阻挡层301内的氢含量高，使得所述扩散阻挡层301阻挡金属栅极302内离子扩散的能力显著增加，因此即使所述扩散阻挡层301的厚度较薄，所述扩散阻挡层301仍具有足够的阻挡离子扩散的能力。因此，本实施例中减小了扩散阻挡层301占据NMOS管栅极结构的体积，进一步的减小所述扩散阻挡层对NMOS管栅极结构等效功函数产生的不良影响。
本实施例中，所述金属栅极302还位于所述P型功函数层上，且填充满所述P区开口。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供包括NMOS区域的基底，所述基底上形成有层间介质层，且所述NMOS区域的层间介质层内形成有贯穿所述层间介质层的N区开口；
在所述N区开口底部和侧壁上形成高k栅介质层；
在所述高k栅介质层上形成N型功函数层；
在所述N型功函数层上形成扩散阻挡层；
对所述扩散阻挡层进行氢化处理；
在所述氢化处理后，在所述扩散阻挡层上形成填充满所述N区开口的金属栅极。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述氢化处理后，所述扩散阻挡层中的氢含量增加。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属栅极中含有F离子。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氢化处理采用的工艺为退火处理，且退火处理的氛围气体为H2或者D2。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述退火处理的退火温度为100℃～500℃。
6.如权利要求1或2所述的半导体器件的形成方法，其特征在于，所述氢化处理采用的工艺为氢离子注入。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述氢离子注入工艺中，注入深度为所述扩散阻挡层厚度的1/3～2/3。
8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述离子注入工艺中，注入剂量为1E14atom/cm2～3E16atom/cm2。
9.如权利要求1或2所述的半导体器件的形成方法，其特征在于，所述氢化处理采用的工艺为氢等离子体处理。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述氢等离子体处理的工艺参数包括：处理腔室压强为1Torr～100Torr，处理腔室温度小于或等于200℃。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述扩散阻挡层的材料为TiN或TaN；所述N型功函数层的材料为TiAl、TiAlN、TiAlC或AlN。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述扩散阻挡层的厚度为10埃～60埃。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述扩散阻挡层之前，还包括，对所述N型功函数层进行氧化处理，在所述N型功函数层上形成氧化铝层。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还包括PMOS区域，其中，所述PMOS区域层间介质层内形成有贯穿所述层间介质层的P区开口；所述P区开口底部上形成有高k栅介质层；所述P区开口的高k栅介质层上形成有P型功函数层；所述金属栅极还位于所述P型功函数层上且填充满所述P区开口。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，形成所述高k栅介质层、P型功函数层、扩散阻挡层、N型功函数层以及金属栅极的工艺步骤包括：
在所述N区开口的底部和侧壁上、以及P区开口的底部和侧壁上形成高k栅介质层；
在所述高k栅介质层上形成第一功函数层；
刻蚀去除位于所述N区开口内的第一功函数层，露出所述N区开口内的高k栅介质层表面；
在所述P区开口的第一功函数层上形成第二功函数层，所述P区开口内的第二功函数层以及第一功函数层作为所述P型功函数层；
在所述N区开口的高k栅介质层上形成所述N型功函数层；
在所述N型功函数层上形成所述扩散阻挡层；
在进行所述氢化处理后，形成填充满所述N区开口和P区开口的金属栅极。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述第二功函数层还位于所述N区开口的高k栅介质层上，所述N区开口内的第二功函数层作为保护层；且形成的所述N型功函数层位于所述保护层表面；形成的所述N型功函数层还位于所述P型功函数层上。
17.如权利要求15所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为TiN、TaN、TaSiN或TiSiN；所述第二功函数层的材料为TiN或TiN。
18.如权利要求15所述的半导体器件的形成方法，其特征在于，所述第一功函数层的厚度为15埃～40埃；所述第二功函数层的厚度为15埃～70埃。
19.一种半导体器件，其特征在于，包括：
包括NMOS区域的基底，所述基底上具有层间介质层，且所述NMOS区域的层间介质层内具有贯穿所述层间介质层的N区开口；
位于所述N区开口底部和侧壁上的高k栅介质层；
位于所述高k栅介质层上的N型功函数层；
位于所述N型功函数层上的经历过氢化处理的扩散阻挡层；
位于所述扩散阻挡层上且填充满所述N区开口的金属栅极。
20.如权利要求19所述的半导体器件，其特征在于，所述扩散阻挡层的材料为含氢的TiN或者含氢的TaN。
CN201610903470.8A 2016-10-17 2016-10-17 半导体器件及其形成方法 Active CN107958872B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610903470.8A CN107958872B (zh) 2016-10-17 2016-10-17 半导体器件及其形成方法
US15/730,550 US20180108745A1 (en) 2016-10-17 2017-10-11 Semiconductor structures and fabrication methods thereof
EP17196521.3A EP3309825A1 (en) 2016-10-17 2017-10-16 Semiconductor structures and fabrication methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610903470.8A CN107958872B (zh) 2016-10-17 2016-10-17 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN107958872A true CN107958872A (zh) 2018-04-24
CN107958872B CN107958872B (zh) 2020-09-08

Family

ID=60119882

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610903470.8A Active CN107958872B (zh) 2016-10-17 2016-10-17 半导体器件及其形成方法

Country Status (3)

Country Link
US (1) US20180108745A1 (zh)
EP (1) EP3309825A1 (zh)
CN (1) CN107958872B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534419A (zh) * 2018-05-23 2019-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110556292A (zh) * 2018-05-30 2019-12-10 台湾积体电路制造股份有限公司 半导体工艺所用的方法
CN110581102A (zh) * 2018-06-07 2019-12-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113380890A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113394099A (zh) * 2020-03-13 2021-09-14 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
TWI780849B (zh) * 2021-01-14 2022-10-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269569B2 (en) * 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10741678B2 (en) * 2017-10-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11270994B2 (en) * 2018-04-20 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, fin field-effect transistor, and method of manufacturing fin-field effect transistor
KR102495258B1 (ko) * 2018-04-24 2023-02-03 삼성전자주식회사 반도체 장치
US10553700B2 (en) * 2018-05-29 2020-02-04 International Business Machines Corporation Gate cut in RMG
US10872826B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11784187B2 (en) * 2020-02-27 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11699736B2 (en) * 2020-06-25 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11430700B2 (en) * 2020-06-26 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Trench isolation with conductive structures
KR20220023426A (ko) * 2020-08-21 2022-03-02 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075351A1 (en) * 2005-09-30 2007-04-05 Thomas Schulz Semiconductor devices and methods of manufacture thereof
US20130334690A1 (en) * 2012-06-13 2013-12-19 Min-Chuan Tsai Semiconductor structure and process thereof
CN105765696A (zh) * 2013-12-26 2016-07-13 英特尔公司 直接等离子体致密化工艺以及半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020106881A1 (en) * 2000-12-07 2002-08-08 Jain Manoj K. Prevention of contact failure by hydrogen treatment
US8394694B2 (en) * 2007-03-19 2013-03-12 Intel Corporation Reliability of high-K gate dielectric layers
US8513107B2 (en) * 2010-01-26 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement gate FinFET devices and methods for forming the same
CN103594365B (zh) * 2012-08-14 2016-06-29 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
US9209186B1 (en) * 2014-06-26 2015-12-08 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US9922884B2 (en) * 2015-10-14 2018-03-20 International Business Machines Corporation Integrated circuit with replacement gate stacks and method of forming same
US9991362B2 (en) * 2016-09-30 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including tungsten gate and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075351A1 (en) * 2005-09-30 2007-04-05 Thomas Schulz Semiconductor devices and methods of manufacture thereof
US20130334690A1 (en) * 2012-06-13 2013-12-19 Min-Chuan Tsai Semiconductor structure and process thereof
CN105765696A (zh) * 2013-12-26 2016-07-13 英特尔公司 直接等离子体致密化工艺以及半导体器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534419A (zh) * 2018-05-23 2019-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110556292A (zh) * 2018-05-30 2019-12-10 台湾积体电路制造股份有限公司 半导体工艺所用的方法
US11302582B2 (en) 2018-05-30 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US11322411B2 (en) 2018-05-30 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
CN110581102A (zh) * 2018-06-07 2019-12-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110581102B (zh) * 2018-06-07 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113394099A (zh) * 2020-03-13 2021-09-14 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113380890A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
US11908915B2 (en) 2020-05-29 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
TWI780849B (zh) * 2021-01-14 2022-10-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US11658216B2 (en) 2021-01-14 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gate boundary isolation

Also Published As

Publication number Publication date
CN107958872B (zh) 2020-09-08
EP3309825A1 (en) 2018-04-18
US20180108745A1 (en) 2018-04-19

Similar Documents

Publication Publication Date Title
CN107958872A (zh) 半导体器件及其形成方法
CN103855093B (zh) 半导体器件及其制造方法
CN103854982B (zh) 半导体器件的制造方法
EP3267472B1 (en) Semiconductor device and fabrication method thereof
CN103855006A (zh) 半导体器件的制造方法
CN103854983B (zh) P型mosfet的制造方法
CN108010884A (zh) 半导体结构及其形成方法
CN103855016A (zh) 半导体器件的制造方法
CN105226023A (zh) 半导体器件的形成方法
CN107346783A (zh) 半导体结构及其制造方法
CN103855012A (zh) N型mosfet的制造方法
CN107591366B (zh) 半导体结构及其形成方法
CN103855014B (zh) P型mosfet及其制造方法
CN103855008A (zh) N型mosfet及其制造方法
CN107516631A (zh) 半导体器件的形成方法
CN103855094A (zh) 半导体器件及其制造方法
CN108022882A (zh) 半导体结构及其形成方法
CN107437562B (zh) 半导体器件的形成方法
CN107591370B (zh) 半导体器件及其形成方法
CN106611788B (zh) 半导体结构的形成方法
CN103855007A (zh) P型mosfet的制造方法
CN103855013A (zh) N型mosfet的制造方法
CN111211055A (zh) 半导体结构及其形成方法
CN106653603B (zh) 改善半导体结构漏电流的方法
CN108155235A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant