CN113380890A - 制造半导体器件的方法和半导体器件 - Google Patents

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沙哈吉·B·摩尔
钱德拉谢卡尔·普拉卡斯·萨万特
余典卫
蔡家铭
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Abstract

半导体器件包括：栅极结构，设置在沟道区域和源极/漏极区域上方。栅极结构包括：栅极介电层，位于沟道区域上方；一个或多个功函调整材料层，位于栅极介电层上方；以及金属栅电极层，位于一个或多个功函调整材料层上方。一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在含铝层的底部和顶部中的至少一个处。扩散阻挡层是富钛层、钛掺杂层、富钽层、钽掺杂层和硅掺杂层中的一个或多个。本申请的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法和半导体器件
技术领域
本申请的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着集成电路按比例缩小的增长以及对集成电路速度要求的日益提高，晶体管需要具有更大的驱动电流，以及越来越小的尺寸。因此，开发了三维场效应晶体管(FET)。三维(3D)FET包括衬底之上的垂直半导体纳米结构(诸如鳍、纳米线、纳米片等)。半导体纳米结构用于形成源极和漏极区域以及源极和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体纳米结构。3D FET也包括栅极堆叠件，其形成在半导体鳍的侧壁和顶面上或纳米线、纳米片的所有侧上。因为3D FET具有三维沟道结构，所以对沟道进行离子注入工艺需要格外小心，以减小任何几何效应。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域，其中：所述栅极结构包括：栅极介电层，位于所述沟道区域上方；一个或多个功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述一个或多个功函调整材料层上方；所述一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在所述含铝层的底部和顶部中的至少一个处，所述扩散阻挡层是具有比所述含铝层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述含铝层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
本申请的另一些实施例提供了一种互补金属氧化物半导体(CMOS)器件，包括：第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构，其中：所述第一场效应晶体管为n型场效应晶体管，所述第二场效应晶体管为p型场效应晶体管，并且所述第一栅极结构包括：栅极介电层；第一功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述第一功函调整材料层上方，所述第二栅极结构包括：栅极介电层；第二功函调整材料层，位于所述栅极介电层上方；所述第一功函调整材料层，位于所述第二功函调整材料层上方；以及金属栅电极层，位于所述第一功函调整材料层上方，所述金属栅电极和所述第一功函调整材料层在所述第一场效应晶体管和所述第二场效应晶体管之间是连续的，从而使得所述金属栅电极在所述第一场效应晶体管和所述第二场效应晶体管的边界处设置在所述第一场效应晶体管的所述栅极介电层上方、设置在所述第二场效应晶体管的所述第二功函调整材料层上方并且设置在所述第二功函调整材料层的侧壁上方，所述第一功函调整层包括铝，并且所述第一功函调整层在所述第一功函调整层的底部和顶部中的至少一个处包括扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
本申请的又一些实施例提供了一种半导体器件的制造方法，包括：在由半导体材料制成的沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一功函调整层；以及在所述第一功函调整层上方形成金属栅电极层，其中：所述第一功函调整层包括铝，形成所述第一功函调整层包括在所述第一功函调整层的底部和顶部中的至少一个处形成扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的半导体器件的截面图，并且图1B示出了根据本发明的实施例的立体图。
图2A、图2B、图2C、图2D、图2E和图2F示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图3A、图3B、图3C、图3D、图3E和图3F示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本发明的实施例的制造半导体器件的工艺流程。
图4A示出了根据本发明的实施例的具有不同阈值电压的多个FET的栅极结构。图4B和图4C示出了根据本发明的实施例的用于具有不同阈值电压的多个FET的各个功函调整材料层和高k栅极介电层。
图5A示出了根据本发明的实施例的CMOS电路的平面图(布局)，图5B示出了根据本发明的实施例的对应于图5A的区域A1的截面图，并且图5C示出了根据本发明的实施例的图5B的区域B1的放大图。
图6A示出了根据本发明的实施例的CMOS电路的平面图(布局)，图6B示出了根据本发明的实施例的对应于图6A的区域A1的截面图，并且图6C示出了根据本发明的实施例的图6B的区域B1的放大图。
图7A、图7B、图7C、图7D、图7E和图7F示出根据本发明的实施例的n型功函调整材料(WFM)层的各个截面图。
图8A和图8B示出了根据本发明的实施例的n型功函调整材料(WFM)层的截面图和Ti浓度。
图9示出了根据本发明的实施例的制造半导体器件的工艺流程。
图10A、图10B、图10C、图10D、图10E和图10F示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图11示出了根据本发明的实施例的通过扩散阻挡层对Al扩散的抑制。
图12A和图12B示出了根据本发明的实施例的界面层的厚度减小效果。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。在附图中，为了简单，可以省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以表示“包括”或“由…组成”。此外，在随后的制造工艺中，在所描述的操作之间可以存在一个或多个额外操作，并且可以改变操作的顺序。在本发明中，除非另外说明，否则短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极中的一个或两个。在随后的实施例中，可以在其它实施例中采用相对于一个实施例(例如，一个或多个附图)所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
公开的实施例涉及半导体器件，特别地，涉及场效应晶体管(FET)的栅极结构及其制造方法。诸如本文公开的实施例通常不仅适用于平面FET，而且也适用于鳍式FET(FinFET)、双栅FET、环绕栅FET、欧米伽栅FET或全环栅(GAA)FET(诸如横向全环栅FET或垂直全环栅FET)和/或纳米线晶体管、纳米片晶体管、纳米叉片晶体管、纳米结构晶体管、纳米平板晶体管或在栅极结构中具有一个或多个功函调整材料(WFM)层的任何合适的器件。
随着集成电路的按比例缩小的增长，附近器件之间的间隔减小，并且不同的阈值电压器件靠近在一起，使得阈值电压由于金属(如Al)从一个器件扩散至另一器件中而产生位移。在FET结构中，构建多个具有低Vt的Vt器件对于降低功耗和提高器件性能至关重要。金属栅极膜的组成和厚度在限定器件功函Vt方面扮演着至关重要的角色。通过调整设置在栅极介电层和主体金属栅电极层(例如，W层)之间的一个或多个功函调整材料层(WFM)的材料和/或厚度，可以实现具有不同阈值电压的多个FET。对于具有Si沟道的n型FET和/或具有SiGe沟道的p型FET，将诸如TiAl、TiAlC、TaAl和/或TaAlC的含铝层用作WFM层。然而，当在诸如WCN、WN和/或TiN层的下面的层上方形成含铝层作为WFM层时，Al扩散至附近器件的WCN、WN和/或TiN层中导致阈值电压改变和/或FET性能的其它降低。
本发明涉及铝扩散阻挡层在包含铝的WFM层的上表面和/或底面处的使用。如随后将讨论的，本发明内容提供了可以保护相同FET器件上的下面的层并且也保护附近FET器件中的高k和/或WFM层免受来自包含铝的WFM层的Al扩散的器件和方法。
图1A示出了根据本发明的实施例的半导体器件的截面图。
在一些实施例中，半导体器件包括设置在鳍结构20的沟道区域上方的栅极堆叠件80。栅极堆叠件80包括如图1A所示的界面层81、栅极介电层82、作为覆盖层的第一导电层83、作为第一阻挡层的第二导电层84、功函调整材料层或功函调整层(WFM层)86、胶层87和主体栅电极层88。在一些实施例中，在衬底10上方提供鳍结构20并且从隔离绝缘层30突出。此外，栅极侧壁间隔件46设置在栅极堆叠件80的相对侧面上，并且形成一个或多个介电层50以覆盖栅极侧壁间隔件46。在一些实施例中，绝缘材料块42设置在栅极侧壁间隔件46和隔离绝缘层30之间。此外，如图1B所示，在凹进的鳍结构上方形成源极/漏极外延层60。虽然图1A示出了两个鳍结构，并且图1B示出了三个鳍结构，但是鳍结构的数量不限于图1A和图1B所示的那些。
在一些实施例中，鳍结构(沟道区域)由用于n型FET的Si制成，并且由用于p型FET的SiGe制成。在一些实施例中，SiGe的Ge浓度在从约20％原子至60％原子的范围内，并且在其它实施例中，在从约30％原子至50％原子的范围内。在一些实施例中，n型FET的沟道区域包括Ge，Ge的量小于p型FET的SiGe沟道。在其它实施例中，p型FET和n型FET的沟道区域由Si或化合物半导体制成。
在一些实施例中，第一导电层83包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，使用TiN。在一些实施例中，第一导电层83的厚度在从约0.3nm至约30nm的范围内，并且在其它实施例中，在从约0.5nm至约25nm的范围内。在一些实施例中，第一导电层83是具有例如柱状晶体颗粒的晶体。在一些实施例中，不形成第一导电层83。在一些实施例中，形成第一导电层83，并且然后在用湿蚀刻工艺退火操作之后去除第一导电层83。
在一些实施例中，第二导电层84包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，使用TaN。在一些实施例中，第二导电层84的厚度在从约0.3nm至约30nm的范围内，并且在其它实施例中，在从约0.5nm至约25nm的范围内。在一些实施例中，第二导电层84用作阻挡层或蚀刻停止层。在一些实施例中，第二导电层84薄于第一导电层83。在一些实施例中，不形成第二导电层84。
在一些实施例中，WFM层86由导电材料制成，诸如TiN、WN、WCN、Ru、W、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC的单层或两种或多种这些材料的多层。对于具有Si沟道的n型FET，使用含铝层，诸如TiAl、TiAlC、TaAl和/或TaAlC。在一些实施例中，可选地使用形成在含铝层下面的TaN、TiN、WN、TiC、WCN、MoN和/或Co中的一种或多种。对于具有SiGe沟道的p型FET，使用TaN、TiN、WN、TiC、WCN、MoN和Co中的一种或多种。在一些实施例中，使用形成在其上的TiAl、TiAlC、TaAl和TaAlC中的一种或多种。
在一些实施例中，胶层87由TiN、Ti和Co中的一种或多种制成。在一些实施例中，主体栅电极层88包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
如上所述，在一些实施例中，不形成第一导电层83和第二导电层84。在这种情况下，直接在栅极介电层82上形成一个或多个WFM层。
图2A至图3F示出了根据本发明的实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本发明的实施例的制造半导体器件的工艺流程。应该理解，在顺序制造工艺中，可以在图2A至图3F所示的阶段之前、期间和之后提供一个或多个额外操作，对于方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
如图2A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如具有在约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其它实施例中，衬底10是具有在约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，衬底10可以包括另一元素半导体，诸如锗；化合物半导体，包括IV-IV组化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经合适掺杂有杂质(例如，p型或n型导电性)的各个区域。
在一些实施例中，用于p型FET的衬底10的一部分通过蚀刻凹进，并且在凹槽上方形成SiGe层。图2A至图3F示出了n型FET的情况，但是对于p型FET，大多数制造工艺基本相同。
可以通过任何合适的方法图案化鳍结构20。例如，可以使用一种或多种光刻工艺图案化鳍结构20，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件图案化鳍结构20。
如图2A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻设置。但是，鳍结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多。此外，可以在鳍结构20的两侧附近设置一个或多个伪鳍结构，以提高图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在某些实施例中，在约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度在约100nm至约300nm的范围内，并且在其它实施例中，在约50nm至100nm的范围内。在一些实施例中，鳍结构20之间的间隔在约5nm至约80nm的范围内，并且在其它实施例中，在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是实例，并且可以改变以适合集成电路的不同规模。
在形成鳍结构20之后，如图2B所示，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动介电材料而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”，以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氢氮键。可流动介电前体(特别是可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ和HSQ的混合物、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟化物掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上方形成隔离绝缘层30之后，实施平坦化操作以去除隔离绝缘层30和掩模层(焊盘氧化物层和氮化硅掩模层)的一部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，如图2B所示，进一步去除隔离绝缘层30，从而暴露鳍结构20的将成为沟道层的上部分。
在某些实施例中，可以使用湿蚀刻工艺实施隔离绝缘层30的部分去除，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺实施绝缘绝缘层30的部分去除。例如，可以使用使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以实施热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，在诸如N2、Ar或He惰性气体环境中，通过在约900℃至约1050℃的范围内温度下使用快速热退火(RTA)约1.5秒至约10秒来实施热工艺。
然后，如图2C所示，在鳍结构20的一部分上方形成伪栅极结构40。
在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且然后实施图案化操作以获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅极结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模实施多晶硅层的图案化。伪栅极介电层42可以是通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅极介电层的厚度在约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44是具有均匀或不均匀掺杂的掺杂多晶硅。在本实施例中，伪栅电极层44的宽度在约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度在约30nm至约50nm的范围内。此外，可以在伪栅极结构40的两侧附近设置一个或多个伪栅极结构，以提高图案化工艺中的图案保真度。在一些实施例中，伪栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中，在约7nm至约15nm的范围内。
此外，如图2C和图2D所示，在伪栅极结构40的相对侧面上形成侧壁间隔件46。图2D是y-x平面中的截面。在伪栅极结构40上方形成用于侧壁间隔件46的绝缘材料层。绝缘材料层以共形的方式沉积，使得其形成为在诸如侧壁的垂直表面侧壁、水平表面和伪栅极结构40的顶部上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在从约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN中的一种或多种或任何其它合适的介电材料。可以通过ALD或CVD或任何其它合适的方法形成绝缘材料层。下一步，通过各向异性蚀刻去除绝缘材料层的底部，从而形成栅极侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两至四层不同的绝缘材料。在一些实施例中，伪栅极介电层42的一部分设置在侧壁间隔件46和隔离绝缘层30之间。在其它实施例中，伪栅极介电层42的任何部分都没有设置在侧壁间隔件46和隔离绝缘层30之间。
随后，在一些实施例中，向下蚀刻(凹进)鳍结构20的未被伪栅极结构40覆盖的源极/漏极区域，以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，在源极/漏极凹槽中形成一个或多个源极/漏极外延层60(见图1B)。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其它实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe或Ge。在一些实施例中，第一外延层中的P(磷)的量在从约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度在约5nm至20nm的范围内，并且在其它实施例中，在约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25％原子至约32％原子，并且在其它实施例中为约28％原子至约30％原子。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层中的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层的厚度在约20nm至40nm的范围内，或者在其它实施例中，在约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，Ge的量为约35％原子至约55％原子，在其它实施例中为约41％原子至约46％原子。在一些实施例中，第三外延层包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且在约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20％原子，并且在其它实施例中，Ge的量小于约1％原子至约18％原子。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其它合适的方法外延生长外延层60。在约400至850℃的温度下和约1Torr至200Torr的压力下使用诸如SiH4、Si2H6或Si3H8的硅源气体；诸如GeH4或G2H6的锗源气体；诸如CH4或SiH3CH3的碳源气体以及诸如PH3的磷源气体实施LPCVD工艺。
然后，如图2C和图2D所示，在S/D外延层60和伪栅极结构40上方形成层间介电(ILD)层50。用于ILD层50的材料包括Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层50。
在形成ILD层50之后，实施诸如CMP的平坦化操作，从而暴露伪栅电极层44的顶部，如图2C和图2D所示。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，诸如氮化硅层或氮氧化硅层。
然后，去除伪栅电极层44和伪栅极介电层42，从而形成如图2E和图2F所示的栅极间隔47。图2F是y-x平面中的截面。可以使用等离子体干蚀刻和/或湿蚀刻去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层40是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂选择性去除伪栅电极层44。此后，使用等离子体干蚀刻和/或湿蚀刻去除伪栅极介电层42。
图3A示出了在栅极间隔47中暴露鳍结构20的沟道区域之后的结构。在图3A至图3F中，省略了侧壁间隔件46和ILD层50。
如图3B所示，在图3G的S301中，在鳍结构20上形成界面层81，并且在图3G的S303中，在界面层81上形成栅极介电层82。在一些实施例中，界面层通过使用化学氧化形成。在一些实施例中，界面层81包括氧化硅、氮化硅和混合的硅锗氧化物中的一种。在一些实施例中，当沟道由Si制成时，界面层是氧化硅层81N，并且当沟道由SiGe制成时，界面层是硅锗氧化物层81P(见图4A)。在一些实施例中，界面层81的厚度在从约0.6nm至约2nm的范围内。在一些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其它合适的高k介电材料，和/或它们的组合。栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在从约1nm至约30nm的范围内。
然后，如图3C所示，在图3G的S305中，形成第一导电层83。在一些实施例中，第一导电层83可以通过CVD、ALD或任何合适的方法形成。在一些实施例中，第一导电层83由TiN或TiSiN制成。在一些实施例中，不形成第一导电层83。
在一些实施例中，在图3G的S307中，在形成第一导电层83之后，在一些实施例中，第一退火操作在约600℃至约950℃的温度下实施约1ns(尖峰退火，诸如激光退火和/或等温退火)至约360sec。第一退火可以有助于致密栅极介电层82并且将氮结合至栅极介电层82。氮有助于钝化氧空位、减少泄漏并且提高器件的可靠性。第一退火也可以帮助形成稳定的混合层，这有助于为随后的金属栅极膜沉积至介电层上提供稳定的平台。当温度太高时，第一退火可能会在高k栅极介电层82中引起结晶和晶界形成，这影响了界面层81的泄漏性能和再生长，这减慢了器件速度。相反，当温度太低时，第一退火可能不会在高k栅极介电层中提供足够的致密和/或氮化，并且在随后的金属栅极沉积工艺期间引起器件的不稳定/变化。在一些实施例中，当不形成第一导电层83时，在此阶段不实施退火操作。在一些实施例中，形成第一导电层83，并且然后实施退火操作；之后，用湿蚀刻工艺去除第一导电层83。
在一些实施例中，在约室温(25℃)至约550℃的温度下将包括界面层81、栅极介电层82和第一导电层83的堆叠结构浸入含氟气体(例如，F2和/或NF3)中约4秒至约15分钟。氟的结合有助于适当提高功函调整，降低PMOS器件的Vt，钝化栅极介电层82中的氧空位，减少泄漏并且减少栅极介电层中的悬空键。此后，在第一导电层83上方形成由例如晶体、多晶或非晶硅制成的覆盖层，并且在一些实施例中，在约550℃至约1300℃的温度下实施第二退火操作约1nsec(尖峰退火，诸如激光退火)至约360sec。在一些实施例中，退火温度为从900℃至1100℃。在一些实施例中，这导致氟扩散至覆盖层、第一导电层83和栅极介电层82中。在第二次退火操作之后，去除覆盖层。用硅覆盖层进行第二退火也有助于提高栅极介电层82的质量。在相对低的温度下形成诸如高k介电层的栅极介电层，以避免结晶和晶界形成，而在相对高的温度下沉积金属栅极膜。因此，在金属栅极沉积之前使高k介电层更热稳定是期望的。在如上所述的温度范围内用覆盖层进行第二退火可以使高k介电层致密并且使其热稳定，而在金属栅极沉积期间没有任何热氧化物转化。第二退火还有助于将氟从外层(例如，覆盖层)热扩散至第一导电层83、栅极介电层82和界面层81中。覆盖层用于保护栅极介电层82和第一导电层83免受不期望的氧化损坏并且使这些膜与退火气氛隔离。在栅极介电层热稳定之后，在最终的器件结构中不再需要覆盖层，并且因此将其去除。
在其它实施例中，不实施伴随形成硅覆盖层和第二退火操作的氟浸泡操作。
随后，在图3G的S309中，形成作为第一阻挡层84的第二导电层，并且然后在图3G的S311中，形成一个或多个WFM层86。在图3G的S313中，在功函调整层86之上形成包括胶层87和主体金属层(栅电极层)88的金属栅极层。
在一些实施例中，第二导电层84由TaN制成并且用作蚀刻停止阻挡层。在随后形成以形成多个Vt器件的p型和n型WFM层的图案化期间，阻挡层86用作湿蚀刻停止层。在一些实施例中，不形成第二导电层84。
功函调整材料(WFM)层86可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。此外，可以为可以使用不同金属层的n沟道FET和p沟道FET分别形成WFM层。栅电极层(主体金属层)88和胶层87可以通过CVD、ALD、电镀或其它合适的方法形成。当不形成第一导电层和第二导电层时，在栅极介电层82上直接形成WFM层86。在一些实施例中，在退火操作S307之后形成并且去除第一导电层83，此后不形成第二导电层，并且在栅极介电层82上直接形成WFM层86。
图4A示出了根据本发明的实施例的具有不同阈值电压的FET的栅极结构的截面图。图4B和图4C示出了根据本发明的实施例的用于具有不同阈值电压的多个FET的各个功函调整材料层。
在一些实施例中，半导体器件包括具有WFM层结构WF1的第一n型FET N1、具有WFM层结构WF2的第二n型FET N2、具有WFM层结构WF3的第三n型FET N3、具有WFM层结构WF3的第一p型FET P1、具有WFM层结构WF2的第二p型FET P2和具有WFM层结构WF1的第三p型FET P3。第一n型FET N1(超低电压FET)的阈值电压的绝对值小于第二n型FET N2(低电压FET)的阈值电压的绝对值，并且第二n型FET N2的阈值电压的绝对值小于第三n型FET N3(标准电压FET)的阈值电压的绝对值。类似地，第一p型FET P1(超低电压FET)的阈值电压的绝对值小于第二p型FET P2(低电压FET)的阈值电压的绝对值，并且第二p型FET P2的阈值电压的绝对值小于第三p型FET P3(标准电压FET)的阈值电压的绝对值。第一n型FET N1的阈值电压的绝对值设计为与第一p型FET P1的阈值电压的绝对值相同，第二n型FET N2的阈值电压的绝对值设计为与第二p型FET P2的阈值电压的绝对值相同，并且第三n型FET N3的阈值电压的绝对值设计为与第三p型FET P3的阈值电压的绝对值相同。
在一些实施例中，WFM层结构WF1包括第一WFM层100，WFM层结构WF2包括更靠近栅极介电层82的第二WFM层89-2和第一WFM层100，并且第三WFM层结构WF3包括更靠近栅极介电层82的第三WFM层89-1、第二WFM层89-2和第一WFM层100，如图4A所示。
在图4B中，半导体器件包括三个不同的阈值电压水平。在其它实施例中，如图4C所示，对于n型FET和p型FET分别利用多于三个，例如八个不同的阈值电压。在图4C中，不仅调整WFM层结构，而且也调整栅极介电层82的配置HK1、HK2和HK3(例如，材料、厚度等)以获得期望的阈值电压。HK1、HK2，HK3由不同的材料组成，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其它合适的高k介电材料和/或它们的组合。在一些实施例中，HK1、HK2和HK3由具有不同浓度的稀土金属和/或III族掺杂物质(诸如La、Al、Mg、Sc、Dy、Y、Ti、Lu、Sr等)的高k电介质组成。在一些实施例中，HK3由HfOx组成，HK2由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，并且HK1由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，从而使得HK1中的La(或Y、Lu、Sr、Sc、Dy)的量高于HK2。在一些实施例中，HK1由HfOx组成，HK2由HfAlOx(或HfZrOx、HfTiOx)组成，并且HK3由HfAlOx(或HfZrOx、HfTiOx)组成，从而使得HK3中的Al(或Zr，Ti)的量高于HK2。在一些实施例中，HK2由HfOx组成，HK1由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，并且HK3由HfAlOx(或HfZrOx、HfTiOx)组成。在一些实施例中，HK1包括大于HK2的量的La，并且HK3不包括La。在一些实施例中，HK3包括大于HK2的量的Al，并且HK1不包括Al。在一些实施例中，HK1包括La，HK3包括Al，并且HK2不包括Al和La。在一些实施例中，HK1、HK2、HK3的厚度在从约0.6nm至约30nm的范围内。在一些实施例中，使用多于三个的不同的高k介电膜。
在CMOS器件中，栅电极通常用于(由其共用)n型FET和p型FET，并且因此选择具有基本相同的阈值电压的n型FET和p型FET。例如，具有超低电压FET的CMOS器件包括第一n型FET N1和第一p型FET P1。图5A示出了这种CMOS器件的平面图(布局)。
如图5A所示，栅电极80设置在一个或多个鳍结构20(沟道区域)上方。在一些实施例中，n型FET NFET和p型FET PFET中的每个包括两个鳍结构。在其它实施例中，每个FET的鳍结构的数量为一个或三个或更多(例如，多达10个)。图5B示出了对应于图5A的区域A1的截面图，并且图5C示出了图5B的区域B1的放大图。在图5B和图5C中，省略了胶层87和主体金属层88(以虚线示出)。
如上所述，n型FET NFET(例如，N1)具有WFM层结构WF1，其(仅)具有第一WFM层100的，并且p型FET(例如，P1)具有WFM层结构WF3，其具有第二和第三WFM层(89-2和89-1，在图5B中统称为89)以及第一WFM层100。因此，在n型FET NFET和p型FET PFET的边界MB中，不连续形成第二和第三WFM层89。
类似地，在图6A至图6C中，具有阈值电压Vt3的CMOS器件包括具有WFM层结构WF2的n型FET和具有WFM层结构WF3的p型FET(见图4C)。图6B示出了对应于图6A的区域A2的截面图，并且图6C示出了图6B的区域B2的放大图。在图6B和图6C中，省略了胶层87和主体金属层88。
如图6A所示，栅电极80设置在一个或多个鳍结构20(沟道区域)上方。如上所述，n型FET NFET具有WFM层结构WF2，其具有第一WFM层100和第二WFM层89-2，并且p型FET具有WFM层结构WF3，其具有第二和第三WFM层以及第一WFM层100。因此，在n型FET NFET和p型FETPFET的边界MB处，不连续形成第三WFM层89-1。
当第一WFM层100包括铝时，铝可以横跨边界MB扩散至第二和/或第三WFM层89中，并且可以改变p型FET PFET的阈值电压(并且可以改变n型FET NFET的阈值电压)。特别地，当扩散的Al形成具有高电阻率的氧化铝时，将降低p型FET PFET的器件性能。此外，Al横向扩散至第三WFM层89-1中比Al从第二WFM层89-2的顶部的垂直扩散对阈值电压的影响更大。随着集成电路按比例缩小的增长，附近p型FET和n型FET器件之间的间隔减小，并且这些FET器件靠近在一起。因此，横跨附近器件的横向扩散变得至关重要，并且导致严重的阈值电压位移和性能下降。
根据本发明的一些实施例，WFM层100包含铝(例如，TiAl和TiAlC)，并且至少在WFM层100的底面区域和顶面区域中的一个处还包括扩散阻挡层。在一些实施例中，扩散阻挡层是富Ta、Ta掺杂、硅掺杂、Ti掺杂或富Ti层中的至少一个。扩散阻挡层抑制铝扩散至例如由WCN、WN、Ru、TiN或TiSiN制成的附近FET器件的WFM层89-1和89-2中。在一些实施例中，WFM层100的扩散阻挡层包括富Ti的TiAl层、Ti掺杂的TaAl层、富Ta的TaAl层、Ta掺杂的TiAl层、Si掺杂的TiAl层和Si掺杂的TaAl层。
在一些实施例中，WFM层100的主体(中心区域)由TiAl或TiAlC制成，并且包括5％原子至约15％原子量的Ti，并且Al含量在从约10％原子至约30％原子的范围内，而在一些实施例中，其余包括碳(例如，约8％原子至约25％原子)和/或氧。在一些实施例中，Al/Ti比率在从约1.5至约3.0的范围内。
在一些实施例中，扩散阻挡层包含比与扩散阻挡层相邻的中心区域更高的钛，并且Ti的量在从约20％原子至约50％原子的范围内，并且在其它实施例中，在从约30％原子至约40％原子的范围内。在一些实施例中，扩散阻挡层的Al/Ti比率在从约0.2至约1.2的范围内。在一些实施例中，当扩散阻挡层是富Ti层时，富Ti层的Al/Ti比率在从约0.2至约1.2的范围内。在一些实施例中，当扩散阻挡层是Ta掺杂层时，Ta掺杂层包含比与富Ta层相邻的中心区域更高的钽，并且Ta的量在从约20％原子至约50％原子的范围内，并且在其它实施例中，在从约30％原子至40％原子的范围内。在一些实施例中，Ta掺杂层的Al/Ta比率在从约0.2至约1.2的范围内。Ta掺杂的TiAl层通过ALD、PEALD或CVD方法形成，并且循环交替脉冲和吹扫Ta前体(例如，PDMAT/TaCl5)、Al前体和Ti前体以及Ar、He惰性气体吹扫。在一些实施例中，工艺温度在从约300℃至约550℃的范围内。在一些实施例中，当扩散阻挡层是Si掺杂层时，硅掺杂层包含比与富Si层相邻的中心区域更高的硅，并且Si的量在从约20％原子至约50％原子的范围内，并且在其它实施例中，在从约30％原子至约40％原子的范围内。在一些实施例中，Si掺杂层的Al/Si比率在从约0.2至约1.2的范围内。Si掺杂的TiAl层通过ALD、PEALD或CVD方法形成，并且循环交替脉冲和吹扫Si前体(SiCl4、SiHCl3等)、Al前体和Ti前体以及Ar、He惰性气体吹扫。在一些实施例中，工艺温度在从约300℃至约550℃的范围内。
在一些实施例中，如图7A和图7B所示，WFM层100包括顶部扩散阻挡层140和底部扩散阻挡层145。图7B示出了类似于图5C的在n型FET和p型FET的边界MB处的结构。在一些实施例中，如图7C和图7D所示，WFM层100仅包括底部扩散阻挡层145。在这些配置中，至少底部扩散阻挡层145可以抑制铝从一个FET的WFM层100扩散至附近FET的WFM层89-1和/或89-2。在没有扩散阻挡层的情况下，Al从左FET和右FET的金属边界处发生扩散。由于从左FET的WFM100损失了Al，左FET的整体有效功函增大，并且由于右FET的WFM层89-1和/或89-2中的Al增益，右FET的整体功函减小。然而，通过使用一个或多个扩散阻挡层，可以抑制横跨附近FET的金属边界上的这种Al扩散，从而给予附近器件更好的隔离。
此外，在一些实施例中，如图7E和图7F所示，WFM层100仅包括顶部扩散阻挡层140。在这种情况下，顶部扩散阻挡层140提高了块状TiAl或TiAlC层(WFM层100的中心区域)的质量，这进而也可以抑制铝从WFM层100扩散至WFM层89-1和/或89-2。虽然抑制Al扩散的机理尚不清楚，但是已经观察到器件电性能的提高。
图8A和图8B示出了根据一些实施例的具有顶部和底部扩散阻挡层的WFM层100中的Ta或Si或Ti分布。
在一些实施例中，如图8A所示，Ta或Si或Ti浓度具有基本恒定的部分S2，其具有X1％原子浓度，并且Ta或Si或Ti浓度在边缘处(顶面和底面)逐渐增大至X2％原子。在一些实施例中，Ta或Si或Ti浓度线性增大，并且在其它实施例中，Ta或Si或Ti浓度逐渐(非线性)增大。在图8B中，Ta或Si或Ti浓度具有阶梯式分布。
在一些实施例中，当WFM层100由TiAl或TiAlC制成时，Ti浓度在从约5％原子至约15％原子的范围内，并且在其它实施例中，在从约8％原子至约12％原子的范围内；Al浓度在从约10％原子至约30％原子的范围内；其余为碳和/或氧。在一些实施例中，Al/Ti比率在从约1.5至4.8的范围内。当扩散阻挡层是富Ti层时，富Ti层的Ti浓度在从约20％原子至约50％原子的范围内，并且在一些实施例中，Al/Ti比率在从约0.2至约1.2的范围内。当扩散阻挡层是Ta掺杂层时，Ta掺杂层的Ta浓度在从约20％原子至约50％原子的范围内。当扩散阻挡层是Si掺杂层时，Si掺杂层的Si浓度在从约20％原子至约50％原子的范围内。在一些实施例中，扩散阻挡层是基本纯的Ti层(95-100％原子)。在一些实施例中，扩散阻挡层是具有从约25％原子至约65％原子的范围内的Si浓度的TiSi层。
在一些实施例中，当WFM层100由TaAl或TaAlC制成时，Ta浓度在从约5％原子至约15％原子的范围内，并且在其它实施例中，在从约8％原子至约12％原子的范围内；Al浓度在从约10％原子至约30％原子的范围内；其余为碳和/或氧。在一些实施例中，Al/Ta比率在从约1.5至3.0的范围内。当扩散阻挡层是富Ta层时，富Ta层的Ta浓度在从约20％原子至约50％原子的范围内，并且在一些实施例中，Al/Ta比率在从约0.2至约1.2的范围内。当扩散阻挡层是Ti掺杂层时，Ti掺杂层的Ti浓度在从约20％原子至约50％原子的范围内。当扩散阻挡层是Si掺杂层时，Si掺杂层的Si浓度在从约20％原子至约50％原子的范围内。在一些实施例中，扩散阻挡层是基本纯的Ta层(95-100％原子)。在一些实施例中，扩散阻挡层是具有在从约25％原子至约65％原子的Si浓度的TiSi层。
在一些实施例中，Ti原子的X1％中的X1在从约5至约15的范围内，并且在其它实施例中，在从约8至约12的范围内。在一些实施例中，Ti原子的X1％中的X1在从约0至约2的范围内，其中WFM层100是TaAl或TaAlC。在一些实施例中，Ti原子X1％中的X1在从约0至约2的范围内，其中WFM层100是TaAl或TaAlC，并且在其它实施例中，在从约5至约15的范围内。在一些实施例中，Si掺杂层中的Si原子X1％中的X1在从约0至约5的范围内。在一些实施例中，X2在从约20至约50的范围内，并且在其它实施例中，在从约30至约40的范围内。在一些实施例中，不包含铝的Ti层用作富Ti层。在一些实施例中，不包含铝的Ta层用作富Ta层。在一些实施例中，不包含铝的Si层用作富Si层。在一些实施例中，恒定部分S2的厚度为WFM层100的总厚度的至少约20％，并且在其它实施例中，为WFM层100的总厚度的至少约40％。在一些实施例中，恒定部分S2的厚度至多为WFM层100的总厚度的约90％，并且在其它实施例中，至多为WFM层100的总厚度的约60％。
在一些实施例中，基于扩散阻挡层的Ta、Si或Ti浓度调整扩散阻挡层140/145的厚度。当扩散阻挡层140/145中的Ta、Si或Ti浓度高时，扩散阻挡层140/145的厚度可以小。在一些实施例中，基于WFM层100的期望功函调整WFM层100中的扩散阻挡层的厚度和/或Ta/Si/Ti浓度。
在一些实施例中，扩散阻挡层140/145可以通过ALD方法形成。在ALD方法中，改变原料气体(前体)量、原料气体(前体)流动时间、气体流量比、沉积温度和沉积压力中的至少一个以获得如上所述的Ta/Si/Ti浓度分布。
图9示出了根据本发明的实施例的工艺流程，并且图10A至图10F示出了根据本发明的实施例的制造半导体器件的各个阶段的截面图。应该理解，在顺序制造工艺中，可以在图9和图10A至图10F所示的阶段之前、期间和之后提供一个或多个额外操作，对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。可以在随后实施例中采用相对于图1A至图8B的实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略详细描述。虽然图10A至图10F示出了关于图7A和图8A解释的WFM层100，但是图7C、图7E和图8B所示的任何结构可以用作WFM层100。
在图9的S901中，对于第一n型FET N1、第二n型FET N2、第三n型FET N3、第一p型FET P1、第二p型FET P2和第三p型FET P3分别暴露鳍结构的沟道区域。在一些实施例中，用于n型FET的沟道区域由Si制成，并且用于p型FET的沟道区域由SiGe制成。
在图9的S902中，使用化学氧化方法在沟道区域20中的每个上形成界面层81N和81P。在一些实施例中，当沟道由Si制成时，界面层是氧化硅层81N，并且当沟道由SiGe制成时，界面层是硅锗氧化物层81P。在图9的S903中，在界面层81N/81P上形成栅极介电层(例如，高k栅极介电层)82。在一些实施例中，在不同的FET器件处形成不同的栅极介电层。在一些实施例中，在图9的S904中，在栅极介电层82上形成覆盖层83，随后是S905中的退火操作，并且在图9的S906中，在覆盖层83上形成阻挡层84。在其它实施例中，不形成覆盖层和阻挡层。在其它实施例中，形成覆盖层，实施退火，并且之后去除覆盖层并且不形成阻挡层。
在图9的S907中，在如图10A所示的栅极介电层82上形成第三WFM层89-1。第三WFM层89-1包括通过例如CVD、ALD、PVD或任何其它合适的膜形成方法形成的WN、WCN、W、Ru、TiN或TiSiN。在一些实施例中，第三WFM层89-1的厚度在从约0.5nm至约20nm的范围内，并且在其它实施例中，在从约1nm至约10nm的范围内。
在图9的S908中，实施第一图案化操作以从用于第一n型FET N1、第二n型FET N2、第二p型FET P2和第三p型FET P3的区域去除第三WFM层89-1。在一些实施例中，在第三WFM层89-1上形成由有机材料制成的底部抗反射涂层200，并且在底部抗反射涂层200上形成光刻胶层205，如图10A所示。通过使用一个或多个光刻操作，图案化光刻胶层205，以在用于第一和第二n型FET以及第二和第三p型FET的区域处暴露底部抗反射涂层200。然后，通过一个或多个等离子体蚀刻操作去除暴露的底部抗反射涂层200，以在用于第一和第二n型FET以及第二和第三p型FET的区域处暴露第三WFM层89-1，如图10A所示。等离子体蚀刻操作利用包括N2和H2的气体、包括O2/Cl2的气体和/或O2气体。在一些实施例中，不使用底部抗反射层，并且在第三WFM层89-1上形成由有机材料制成的光刻胶层。
随后，通过适当的蚀刻操作去除第一和第二n型FET以及第二和第三p型FET中的第三WFM层89-1，如图10B所示。在一些实施例中，蚀刻操作包括湿蚀刻操作。蚀刻溶液(蚀刻剂)包括：HCl和H2O2的水溶液；NH4OH和H2O2组合的水溶液；HCl、NH4OH和H2O2组合的水溶液；HF、NH4OH和H2O2的水溶液；和/或H3PO4和H2O2的水溶液。
在图9的S909中，在用于第一和第二n型FET以及第二和第三p型FET的区域中的栅极介电层82上并且在用于第三n型FET和第一p型FET的区域中的第三WFM层89-1上形成第二WFM层89-2，如图10C所示。第二WFM层89-2包括通过例如CVD、ALD、PVD或任何其它合适的膜形成方法形成的WN、WCN、W、Ru、TiN或TiSiN。在一些实施例中，第二WFM层89-2的厚度在从约0.5nm至约20nm的范围内，并且在其它实施例中，在从约1nm至约10nm的范围内。在一些实施例中，第二和第三WFM层由相同的材料制成。
在图9的S910中，实施第二图案化操作以从用于第一n型FET N1和第三p型FET P3的区域去除第二WFM层89-2。第二图案化操作与第一图案化操作基本相同或类似。图10D示出了从用于第一n型FET N1和第三p型FET P3的区域去除第二WFM层89-2之后的结构。
在图9的S911中，在用于第一n型FET和第三p型FET的区域中的栅极介电层82上并且在用于第二和第三n型FET以及第一和第二p型FET的区域中的第二WFM层89-2上形成第一WFM层100，如图10E所示。在一些实施例中，第一WFM层100由例如ALD形成。在一些实施例中，第一WFM层100的厚度在从约0.6nm至约40nm的范围内，并且在其它实施例中，在从约1nm至约20nm的范围内。在一些实施例中，第一WFM层100的厚度大于第二和第三WFM层中的每个。
在图9的S912中，在第一WFM层100上形成覆盖层110。在一些实施例中，覆盖层110包括一个或多个金属氮化物层，诸如TiN、TaN、TaTiN、WN、TiSiN、WCN和MoN。在其它实施例中，不形成覆盖层。
在图9的S913中，形成胶层87，并且然后在图9的S914中形成主体栅极金属层88，如图10E所示。在一些实施例中，胶层87由TiN、Ti和/或Co制成。在一些实施例中，主体金属层88由W、Al、Co或任何其它合适的金属材料制成。
如上所述，第一WFM层100的富Ti层抑制了Al从WFM层100扩散至下面的WFM层89和栅极介电层82和/或至相邻的FET，如图11所示。
此外，使用扩散阻挡层也可以通过从界面层81清除氧来减小界面层81的厚度。图12A和图12B示出了根据本发明的实施例的界面层的厚度减小效果。
如图12A和图12B所示，随着扩散阻挡层的厚度增大和/或扩散阻挡层中的Ti/Al比率或Ta的量或Si的量增大，界面层的厚度减小，这提高了器件的操作速度。在一些实施例中，界面层的厚度可以减小至约0.6nm或更小(大于零)。
应该理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例都是需要的，并且其它是实施例可以提供不同的优势。
根据本发明的一个方面，半导体器件包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域。栅极结构包括：栅极介电层，位于沟道区域上方；一个或多个功函调整材料层，位于栅极介电层上方；以及金属栅电极层，位于一个或多个功函调整材料层上方。一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在含铝层的底部和顶部中的至少一个处，扩散阻挡层是具有比含铝层的中心更高Ti浓度的富Ti层、Ti掺杂层、具有比含铝层的中心更高Ta浓度的富Ta层、Ta掺杂层和Si掺杂层中的一个或多个。在以上和以下的一个或多个实施例中，含铝层具有小于4.4eV的功函，并且选自由TaAl、TaAlC、TiAl和TiAlC组成的组中的一个制成。在以上和以下的一个或多个实施例中，含铝层的中心部分具有比扩散阻挡层更低的Ta、Si或Ti浓度。在以上和以下的一个或多个实施例中，扩散阻挡层的Ti、Ta或Si的浓度在从20％原子至50％原子的范围内，并且中心部分的Ti或Ta浓度在从5％原子至15％原子的范围内。在以上和以下的一个或多个实施例中，扩散阻挡层中的Ti、Ta或Si的浓度从中心部分上的一侧至含铝层的表面逐渐增大。在以上和以下的一个或多个实施例中，扩散阻挡层中的Ti、Ta或Si的浓度是恒定的。在以上和以下的一个或多个实施例中，中心部分的Ti或Ta的浓度是恒定的。在以上和以下的一个或多个实施例中，含铝层的铝浓度在从10％原子至30％原子的范围内。在以上和以下的一个或多个实施例中，中心部分的厚度在含铝层的总厚度的20％至60％的范围内。在以上和以下的一个或多个实施例中，一个或多个功函调整材料层包括高功函材料层(具有大于4.4eV的功函)，包括含铝层和栅极介电层之间或含铝层和胶层之间的WN、WCN、W、Ru、TiN或TiSiN中的至少一个。
根据本发明的另一方面，互补金属氧化物半导体(CMOS)器件包括：第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及第二FET，包括设置在第二沟道区域上方的第二栅极结构。第一FET为n型FET，第二FET为p型FET。第一栅极结构包括：栅极介电层；第一功函调整材料层，位于栅极介电层上方；以及胶和金属栅电极层，位于第一功函调整材料层上方。第二栅极结构包括：栅极介电层；第二功函调整材料层，位于栅极介电层上方；第一功函调整材料层位于第二功函调整材料层上方；以及胶和金属栅电极层，位于第一功函调整材料层上方。金属栅电极和第一功函调整材料层在第一FET和第二FET之间是连续的。第一功函调整层包括铝(诸如TiAl、TiAlC、TaAl或TaAlC)，并且第一功函调整层在第一功函调整层的底部和顶部中的至少一个处包括扩散阻挡层，扩散阻挡层是具有比第一功函调整层的中心更高Ti浓度的富Ti层、Ti掺杂层、具有比第一功函调整层的中心更高Ta浓度的富Ta层、Ta掺杂层和Si掺杂层中的一个或多个。
在以上和以下的一个或多个实施例中，第二功函调整层包括WCN、WN、W、Ru、TiN、TiCN和TiSiN中的至少一个。在以上和以下的一个或多个实施例中，第二功函调整层包括由WCN、WN、W、Ru、TiN、TiCN或TiSiN制成的一层或多层，并且一层或多层中的至少一个在第一FET和第二FET之间不连续。在以上和以下的一个或多个实施例中，第一功函调整层在第一FET和第二FET的金属边界处覆盖一层或多层中的至少一个的顶面和侧面。在以上和以下的一个或多个实施例中，扩散阻挡层设置在第一功函调整层的底部处。在以上和以下的一个或多个实施例中，第二FET中的第二功函调整材料层不包含Al。在以上和以下的一个或多个实施例中，第一功函调整材料层还包括Ti，扩散阻挡层是具有比第一功函调整层的中心更高Ti浓度的富Ti层或Ti掺杂层，富Ti层或Ti掺杂层的Ti浓度在从20％原子至50％原子的范围内，并且中心部分的Ti浓度在从5％原子至15％原子的范围内。在以上和以下的一个或多个实施例中，第一功函调整材料层直接设置在栅极介电层上。在以上和以下的一个或多个实施例中，中心部分的厚度在含铝层的总厚度的20％至90％的范围内。
根据本公开的另一方面，在制造半导体器件的方法中，在由半导体材料制成的沟道区域上方形成栅极介电层，在栅极介电层上方形成第一功函调整层，并且在第一功函调整层上方形成金属栅电极层。第一功函调整层包括铝，并且形成第一功函调整层包括在第一功函调整层的底部和顶部中的至少一个处形成扩散阻挡层，扩散阻挡层是具有比第一功函调整层的中心更高Ti浓度的富Ti层、Ti掺杂层、具有比第一功函调整层的中心更高Ta浓度的富Ta层、Ta掺杂层和Si掺杂层中的一个或多个。在以上和以下的一个或多个实施例中，形成富Ti层或Ti掺杂层包括在TiAl沉积期间逐渐改变用于铝和钛中至少一个的源气体，或在TaAl或TaAlC沉积期间引入Ti源前体。在以上和以下的一个或多个实施例中，形成富Ta层或Ta掺杂层包括在TaAl沉积期间逐渐改变用于铝和钽中至少一个的源气体，或在TiAl或TiAlC沉积期间引入Ta源前体。在以上和以下的一个或多个实施例中，形成Si掺杂层包括在TiAl的循环ALD沉积期间引入第三Si源前体，诸如通过对基于Al的前体、基于Si的前体、基于Ti(或Ta)的前体进行循环脉冲吹扫操作。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或实例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
栅极结构，设置在沟道区域上方；以及
源极/漏极区域，其中：
所述栅极结构包括：
栅极介电层，位于所述沟道区域上方；
一个或多个功函调整材料层，位于所述栅极介电层上方；以及
金属栅电极层，位于所述一个或多个功函调整材料层上方；
所述一个或多个功函调整层包括含铝层，并且
扩散阻挡层设置在所述含铝层的底部和顶部中的至少一个处，所述扩散阻挡层是具有比所述含铝层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述含铝层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
2.根据权利要求1所述的半导体器件，其中，所述含铝层具有小于4.4eV的功函，并且选自由TaAl、TaAlC、TiAl和TiAlC组成的组中的一个制成。
3.根据权利要求2所述的半导体器件，其中，所述含铝层的中心部分具有比所述扩散阻挡层更低的钛浓度。
4.根据权利要求3所述的半导体器件，其中：
所述扩散阻挡层的钛、钽或硅的浓度在从20％原子至50％原子的范围内，并且
所述中心部分的钛或钽浓度在从5％原子至15％原子的范围内。
5.根据权利要求3所述的半导体器件，其中，所述扩散阻挡层中的钛、钽或硅的浓度从所述中心部分上的一侧至所述含铝层的表面逐渐增大。
6.根据权利要求3所述的半导体器件，其中，所述扩散阻挡层中的钛、钽或硅的浓度是恒定的。
7.根据权利要求3所述的半导体器件，其中，所述中心部分的钛或钽的浓度是恒定的。
8.根据权利要求3所述的半导体器件，其中，所述含铝层的铝浓度在从10％原子至30％原子的范围内。
9.一种互补金属氧化物半导体(CMOS)器件，包括：
第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及
第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构，其中：
所述第一场效应晶体管为n型场效应晶体管，所述第二场效应晶体管为p型场效应晶体管，并且
所述第一栅极结构包括：
栅极介电层；
第一功函调整材料层，位于所述栅极介电层上方；以及
金属栅电极层，位于所述第一功函调整材料层上方，
所述第二栅极结构包括：
栅极介电层；
第二功函调整材料层，位于所述栅极介电层上方；
所述第一功函调整材料层，位于所述第二功函调整材料层上方；以及
金属栅电极层，位于所述第一功函调整材料层上方，
所述金属栅电极和所述第一功函调整材料层在所述第一场效应晶体管和所述第二场效应晶体管之间是连续的，从而使得所述金属栅电极在所述第一场效应晶体管和所述第二场效应晶体管的边界处设置在所述第一场效应晶体管的所述栅极介电层上方、设置在所述第二场效应晶体管的所述第二功函调整材料层上方并且设置在所述第二功函调整材料层的侧壁上方，
所述第一功函调整层包括铝，并且
所述第一功函调整层在所述第一功函调整层的底部和顶部中的至少一个处包括扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
10.一种制造半导体器件的方法，包括：
在由半导体材料制成的沟道区域上方形成栅极介电层；
在所述栅极介电层上方形成第一功函调整层；以及
在所述第一功函调整层上方形成金属栅电极层，其中：
所述第一功函调整层包括铝，
形成所述第一功函调整层包括在所述第一功函调整层的底部和顶部中的至少一个处形成扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。
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