KR20210148804A - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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KR20210148804A
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사하지 비 모
찬드라세카르 프라카쉬 사반트
티엔웨이 위
치아밍 차이
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Abstract

반도체 디바이스는 채널 영역 및 소스/드레인 영역 위에 배치된 게이트 구조물을 포함한다. 게이트 구조물은 채널 영역 위의 게이트 유전체층, 게이트 유전체층 위의 하나 이상의 일함수 조정 재료층, 및 하나 이상의 일함수 조정 재료층 위의 금속 게이트 전극층을 포함한다. 하나 이상의 일함수 조정층은 알루미늄 함유층을 포함하고, 확산 장벽층은 알루미늄 함유층의 하단 부분 및 상단 부분 중 적어도 하나에 배치된다. 확산 장벽층은 Ti-부유층, Ti-도핑된 층, Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층 중 하나 이상이다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
본 발명은 반도체 디바이스를 제조하는 방법 및 반도체 디바이스에 관한 것이다.
집적 회로의 축소(down-scaling)가 증가하고 집적 회로의 속도 요건이 점점 더 까다로워짐(demanding)에 따라 트랜지스터는 점점 더 작은 치수로 더 높은 구동 전류를 가져야 한다. 따라서 3차원 전계 효과 트랜지스터(Field-Effect Transistor; FET)가 개발되었다. 3차원(3D) FET는 기판 위에 수직 반도체 나노 구조물(핀, 나노 와이어, 나노 시트(nanosheets) 등)을 포함한다. 반도체 나노 구조물은 소스 영역과 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 형성하는 데 사용된다. 반도체 나노 구조물을 규정하기 위해 STI(Shallow Trench Isolation) 영역이 형성된다. 3D FET는 또한 반도체 핀의 측벽과 상단 표면 또는 나노 와이어, 나노 시트의 모든 측부에 형성되는 게이트 스택을 포함한다. 3D FET이 3차원 채널 구조물을 가지고 있기 때문에 채널에 대한 이온 주입 프로세스는 임의의 기하학적 효과를 줄이기 위해 특별한 주의가 필요하다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않으며 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 단면도를 도시하고, 도 1b는 본 개시의 실시예에 따른 반도체 디바이스의 사시도를 도시한다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 프로세스의 다양한 스테이지들의 단면도를 도시한다.
도 3a, 3b, 3c, 3d, 3e 및 3f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 프로세스의 다양한 스테이지들의 단면도를 도시한다. 도 3g는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다.
도 4a는 본 개시 내용의 실시예들에 따른 상이한 문턱 전압들을 갖는 다수의 FET들의 게이트 구조물들을 도시한다. 도 4b 및 4c는 본 개시 내용의 실시예들에 따른 상이한 문턱 전압들을 갖는 다수의 FET들에 대한 다양한 일함수 조정 재료층들 및 하이-k 게이트 유전체층들을 도시한다.
도 5a는 CMOS 회로의 평면도(레이아웃)를 도시하고, 도 5b는 도 5a의 구역(A1)에 대응하는 단면도를 도시하며, 도 5c는 본 개시의 일 실시예에 따른 도 5b의 구역(B1)의 확대도를 도시한다.
도 6a는 CMOS 회로의 평면도(레이아웃)를 도시하고, 도 6b는 도 6a의 구역(A1)에 대응하는 단면도를 도시하며, 도 6c는 본 개시의 일 실시예에 따른 도 6b의 구역(B1)의 확대도를 도시한다.
도 7a, 7b, 7c, 7d, 7e 및 7f는 본 개시의 실시예들에 따른 n형 일함수 조정 재료(work function adjustment material; WFM) 층의 다양한 단면도를 도시한다.
도 8a 및 8b는 본 개시의 실시예들에 따른 n형 일함수 조정 재료(WFM) 층의 단면도 및 Ti 농도를 도시한다.
도 9는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다.
도 10a, 10b, 10c, 10d, 10e 및 10f는 본 개시의 실시예에 따른 반도체 디바이스의 순차적인 제조 프로세스의 다양한 스테이지들의 단면도를 도시한다.
도 11은 본 개시의 실시예들에 따른 확산 장벽층에 의한 Al 확산 억제를 도시한다.
도 12a 및 도 12b는 본 개시의 실시예에 따른 계면층의 두께 감소 효과를 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 것을 이해해야 한다. 컴포넌트 및 디바이스의 특정 실시예 또는 예시는 본 개시를 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 요소의 치수는 개시된 범위 또는 값에 제한되지 않고, 프로세스 조건 및/또는 디바이스의 요구되는 특성에 종속될 수 있다. 또한, 이어지는 설명에서 제2 피처 상에 또는 위에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 부가의 피처가 제1 및 제2 피처 사이에 형성될 수도 있어, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 다양한 피처는 간략함 및 명확성을 위해 상이한 크기들로 임의로 도시될 수 있다. 첨부 도면에서, 일부의 층/피처는 단순화를 위해 생략될 수 있다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 디바이스는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, 용어 "제조되는"은 "포함하는" 또는 "이루어진"을 의미할 수 있다. 또한, 다음의 제조 프로세스에서, 설명된 동작들 사이에 하나 이상의 추가적인 동작이 존재할 수 있으며, 동작들의 순서는 변화될 수 있다. 본 개시에서, 어구 "A, B, 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 다르게 설명되지 않는다면, A로부터 하나의 요소, B로부터 하나의 요소, 그리고 C로부터 하나의 요소를 의미하지 않는다. 전체 개시에서, 소스와 드레인은 상호 교환적으로 사용되며, 소스/드레인은 소스와 드레인 중 하나 또는 모두를 의미한다. 다음의 실시예에서, 일 실시예(예를 들어, 하나 이상의 도면)와 관련하여 설명된 바와 같은 재료, 구성, 치수, 프로세스 및/또는 동작이 다른 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
개시된 실시예는 반도체 디바이스에 대한, 보다 구체적으로는 핀 전계 효과 트랜지스터(field effect transistor; FET)의 게이트 구조물, 및 그 제조 방법에 대한 것이다. 본 명세서에 개시된 것과 같은 실시예는 일반적으로 평면 FET뿐만 아니라 핀 FET(fin FET; FinFET), 이중 게이트 FET, 서라운드 게이트 FET, 오메가 게이트 FET 또는 게이트 올 어라운드(gate-all-around; GAA) FET(예를 들면, 측방향 게이트 올 어라운드 FET 또는 수직 게이트 올 어라운드 FET) 및/또는 나노 와이어 트랜지스터, 나노 시트 트랜지스터, 나노 포크 시트 트랜지스터, 나노 구조물 트랜지스터, 나노 슬랩 트랜지스터, 또는 게이트 구조물 내에 하나 이상의 일함수 조정 재료(WFM) 층을 갖는 임의의 적절한 디바이스에 적용가능하다.
집적 회로의 축소가 증가함에 따라 주변 디바이스 사이의 간격이 줄어들고 상이한 문턱 전압 디바이스가 서로 가까워져 한 디바이스에서 또 다른 디바이스로 금속(Al과 같은)의 확산으로 인해 문턱 전압 시프트(shift)가 발생한다. FET 구조물에서 낮은 Vt로 다수의 Vt 디바이스를 구축하는 것은 낮은 전력 소비와 디바이스 성능 향상을 위해 매우 중요하다. 금속 게이트 막의 구성과 두께는 디바이스 일함수 Vt를 규정하는 데 중요한 역할을 한다. 상이한 문턱 전압을 갖는 다수의 FET는 게이트 유전체층과 바디(body) 금속 게이트 전극층(예를 들어, W 층) 사이에 배치된 하나 이상의 일함수 조정 재료층(WFM)의 재료 및/또는 두께를 조정함으로써 실현될 수 있다. Si 채널을 갖는 n형 FET 및/또는 SiGe 채널을 갖는 p형 FET의 경우, TiAl, TiAlC, TaAl 및/또는 TaAlC와 같은 알루미늄 함유층이 WFM 층으로 사용된다. 그러나 WFM 층으로서 WCN, WN 및/또는 TiN 층과 같은 하부 층 위에 알루미늄 함유층이 형성될 때, 주변 디바이스의 WCN, WN 및/또는 TiN 층으로의 Al 확산은 문턱 전압 변화 및/또는 FET 특성의 다른 저하를 야기한다.
본 개시는 알루미늄을 함유하는 WFM 층의 상부 표면 및/또는 하단 표면에서의 알루미늄 확산 장벽층의 사용에 관한 것이다. 다음에서 논의할 바와 같이, 본 개시는 동일한 FET 디바이스 상의 기저층을 보호할 수 있고, 또한 알루미늄을 함유하는 WFM 층으로부터의 Al 확산으로부터 주변 FET 디바이스 내의 하이-k 및/또는 WFM 층을 보호할 수 있는 디바이스 및 방법을 제공한다.
도 1a는 본 개시의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
일부 실시예에서, 반도체 디바이스는 핀 구조물(20)의 채널 영역 위에 배치된 게이트 스택(80)을 포함한다. 게이트 스택(80)은 도 1a에 도시된 바와 같이 계면층(81), 게이트 유전층(82), 캡층으로서의 제1 전도층(83), 제1 장벽층으로서의 제2 전도층(84), 일함수 조정 재료층 또는 일함수 조정층(WFM층)(86), 접착층(87) 및 바디 게이트 전극층(88)을 포함한다. 일부 실시예에서, 핀 구조물(20)은 기판(10) 위에 제공되고, 격리 절연층(30)으로부터 돌출된다. 또한, 게이트 측벽 스페이서(46)는 게이트 스택(80)의 대향 측부면 상에 배치되고 하나 이상의 유전체층(50)이 게이트 측벽 스페이서(46)를 덮도록 형성된다. 일부 실시예에서, 절연 재료(42) 조각이 게이트 측벽 스페이서(46)와 격리 절연층(30) 사이에 배치된다. 또한, 도 1b에 도시된 바와 같이, 소스/드레인 에피택셜층(60)은 리세스된 핀 구조물 위에 형성된다. 비록 도 1a가 2개의 핀 구조물을 도시하고 도 1b는 3개의 핀 구조물을 도시하지만, 핀 구조물의 수는 도 1a 및 1b에 도시된 것에 제한되지 않는다.
일부 실시예에서, 핀 구조물(채널 영역)은 n형 FET의 경우 Si로 제조되고 p형 FET의 경우 SiGe로 제조된다. SiGe의 Ge 농도는 일부 실시예에서 약 20 원자% 내지 60 원자% 범위 내이고, 다른 실시예에서 약 30 원자% 내지 50 원자% 범위 내이다. 일부 실시예에서, n형 FET의 채널 영역은 Ge를 포함하고, 그 양은 p형 FET의 SiGe 채널보다 적다. 다른 실시예에서, p형 FET 및 n형 FET의 채널 영역은 모두 Si 또는 화합물 반도체로 제조된다.
일부 실시예에서, 제1 전도층(83)은 WN, TaN, TiN 및 TiSiN과 같은 금속 질화물을 포함한다. 일부 실시예에서, TiN이 사용된다. 제1 전도성층(83)의 두께는 약 0.3 nm 내지 약 30 nm 범위 내이고, 다른 실시예에서 약 0.5 nm 내지 약 25 nm 범위 내이다. 일부 실시예에서, 제1 전도층(83)은 예를 들어, 원주형 결정 입자(columnar crystal grains)를 갖는 결정질이다. 일부 실시예에서, 제1 전도층(83)은 형성되지 않는다. 일부 실시예에서, 제1 전도층(83)이 형성되고 그 후 습식 에칭 프로세스로 어닐링 동작 후에 제거된다.
일부 실시예에서, 제2 전도층(84)은 WN, TaN, TiN 및 TiSiN과 같은 금속 질화물을 포함한다. 일부 실시예에서, TaN이 사용된다. 일부 실시예에서 제2 전도층(84)의 두께는 약 0.3 nm 내지 약 30 nm의 범위 내이고, 다른 실시예에서 약 0.5 nm 내지 약 25 nm의 범위 내이다. 일부 실시예에서, 제2 전도층(84)은 장벽층 또는 에칭 정지층으로서 기능한다. 일부 실시예에서, 제2 전도층(84)은 제1 전도층(83)보다 얇다 일부 실시예에서, 제2 전도층(84)은 형성되지 않는다.
일부 실시예에서, WFM 층(86)은 TiN, WN, WCN, Ru, W, TaAlC, TiC, TaAl, TaC, Co, Al, TiAl, 또는 TiAlC의 단일 층 또는 두 개 이상의 이들 재료의 다층과 같은 전도성 재료로 제조된다. Si 채널을 갖는 n형 FET의 경우, TiAl, TiAlC, TaAl 및/또는 TaAlC와 같은 알루미늄 함유층이 사용된다. 일부 실시예에서, 선택적으로 알루미늄 함유층 아래에 형성된 TaN, TiN, WN, TiC, WCN, MoN 및/또는 Co 중 하나 이상이 사용된다. SiGe 채널을 갖는 p형 FET의 경우 하나 이상의 TaN, TiN, WN, TiC, WCN, MoN 및 Co가 사용된다. 일부 실시예에서, 그 위에 형성된 TiAl, TiAlC, TaAl 및 TaAlC 중 하나 이상이 사용된다.
일부 실시예에서, 접착층(87)은 TiN, Ti 및 Co 중 하나 이상으로 제조된다. 일부 실시예에서, 바디 게이트 전극층(88)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다.
전술한 바와 같이, 일부 실시예에서 제1 전도층(83) 및 제2 전도층(84)은 형성되지 않는다. 그러한 경우, 하나 이상의 WFM 층이 게이트 유전체층(82) 상에 직접 형성된다.
도 2a 내지 3f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 프로세스의 다양한 스테이지의 단면도를 도시한다. 도 3g는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 프로세스 흐름을 도시한다. 순차적인 제조 프로세스에서, 도 2a 내지 3f에 도시된 스테이지 이전, 도중, 및 이후에 하나 이상의 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 부가적인 실시예를 위해서, 이하에서 설명되는 동작 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서가 상호 교환될 수 있을 것이다.
도 2a에 도시된 바와 같이, 하나 이상의 핀 구조물(20)이 기판(10) 위에 제조된다. 기판(10)은 예를 들면, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위 내의 불순물 농도를 갖는 p형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위 내의 불순물 농도를 갖는 n형 실리콘 기판이다. 대안적으로, 기판(10)은, 게르마늄과 같은 또 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물로 적절하게 도핑된 다양한 영역들(예를 들면, p형 또는 n형 전도성)을 포함할 수 있다.
일부 실시예에서, p형 FET용 기판(10)의 일부는 에칭에 의해 리세스되고, SiGe 층이 리세스 위에 형성된다. 도 2a 내지 3f는 n형 FET의 경우를 도시하지만, 대부분의 제조 프로세스는 p형 FET에 대해 실질적으로 동일하다.
핀 구조물(20)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀 구조물(20)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층과 나란히(alongside) 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀 구조물(20)을 패터닝하도록 잔여 스페이서가 사용될 수 있다.
도 2a에 도시된 바와 같이, Y 방향으로 연장되는 2개의 핀 구조물(20)이 X 방향으로 서로 인접하게 배치된다. 하지만, 핀 구조물들의 개수는 2개로 제한되지 않는다. 개수들은 1개, 3개, 4개, 또는 5개 이상일 수 있다. 또한, 하나 이상의 더미 핀 구조물은 패터닝 프로세스들 내의 패턴 충실도를 향상시키기 위해 핀 구조물들(20)의 양쪽 측부들에 인접하게 배치될 수 있다. 일부 실시예에서, 핀 구조물(20)의 폭은 약 5 nm 내지 약 40 nm 범위 내이고, 특정 실시예에서 약 7 nm 내지 약 15 nm 범위 내이다. 일부 실시예에서 핀 구조물(20)의 높이는 약 100 nm 내지 약 300 nm 범위 내이고, 다른 실시예에서 약 50 nm 내지 약 100 nm 범위 내이다. 일부 실시예에서, 핀 구조물(20)의 간격은 약 5 nm 내지 약 80 nm 범위 내이고, 다른 실시예에서 약 7 nm 내지 약 15 nm 내이다. 그러나, 당업자는 설명 전반에 걸쳐 기재된 치수 및 값이 단지 예일 뿐이며, 집적 회로의 상이한 스케일에 적합하도록 변경될 수 있다는 것을 인식할 것이다.
핀 구조물(20)이 형성된 후, 도 2b에 도시된 바와 같이, 핀 구조물(20) 위에 격리 절연층(30)이 형성된다.
격리 절연층(30)은 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동성(flowable)-CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 재료들의 하나 이상의 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료가 퇴적된다. 유동성 유전체 재료는 그 이름이 암시하는 바와 같이, 고종횡비로 간격 또는 공간을 채우기 위해 퇴적 동안 "흐를(flow)" 수 있다. 보통, 다양한 화학적 성질들(chemistries)이 실리콘-함유 전구체에 추가되어 퇴적된 막이 흐르게 한다. 일부 실시예에서, 질소 수소화물 접합부(bond)가 추가된다. 유동성 유전 전구체, 특히, 유동성 실리콘 산화물 전구체의 예시는 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ과 HSQ의 혼합물, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로-폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오르토실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실리라민(trisilylamine; TSA)과 같은 실릴아민을 포함한다. 이러한 유동가능 실리콘 산화물 재료는 다중-동작 프로세스 내에서 형성된다. 유동가능 막이 퇴적된 후에, 이 막이 경화되고, 그런 다음, 실리콘 산화물을 형성하도록 바람직하지 않은 요소(들)를 제거하기 위해 어닐링된다. 유동가능 막은 붕소 및/또는 인으로 도핑될 수 있다. 일부 실시예에서, 격리 절연층(30)은 SOG(spin-on-glass), SiO, SiON, SiOCN, 및/또는 FSG(fluoride-doped silicate glass)의 하나 이상의 층들에 의해 형성될 수 있다.
핀 구조물(20) 위에 격리 절연층(30)을 형성한 후, 격리 절연층(30)과 마스크 층(예를 들면, 패드 산화물층과, 패드 산화물층 상에 형성된 실리콘 질화물 마스크 층)의 일부를 제거하도록 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에칭-백(etch-back) 프로세스를 포함할 수 있다. 그런 다음, 도 2b에 도시된 바와 같이 격리 절연층(30)이 더 제거되어, 채널층이될 핀 구조물(20)의 상부 부분이 노출된다.
특정 실시예에서, 격리 절연층(30)의 부분적 제거는 예컨대, 기판을 불산(HF)에 침지하는 것에 의해 습식 에칭 프로세스를 사용하여 수행된다. 또 다른 실시예에서, 격리 절연층(30)의 부분적 제거는 건식 에칭 프로세스를 사용하여 수행된다. 예를 들면, 에칭 가스로서 CHF3 또는 BF3을 사용한 건식 에칭 프로세스가 사용될 수 있다.
격리 절연층(30)을 형성한 후에, 예를 들면, 어닐링 프로세스와 같은 열 프로세스가 수행되어 격리 절연층(30)의 품질을 향상시키게 된다. 특정 실시예에서, 열 프로세스는 N2, Ar 또는 He 분위기와 같은 불활성 가스 분위기에서 약 1.5초 내지 약 10초 동안 약 900℃ 내지 약 1050℃의 범위 내의 온도에서 급속 열 어닐링(rapid thermal annealing; RTA)을 사용함으로써 수행된다.
그 다음, 더미 게이트 구조물(40)은 도 2c에 도시된 바와 같이 핀 구조물(20)의 일부 위에 형성된다.
격리 절연층(30) 및 노출된 핀 구조물(20) 위에 유전체층 및 폴리실리콘층이 형성된 후, 패터닝 동작이 수행되어 폴리실리콘으로 제조된 더미 게이트 전극층(44) 및 더미 게이트 유전체층(42)을 포함하는 더미 게이트 구조물을 얻는다. 폴리실리콘층의 패터닝은 일부 실시예에서 실리콘 질화물층 및 산화물층을 포함하는 하드 마스크를 사용하여 수행된다. 더미 게이트 유전체층(42)은 CVD, PVD, ALD, e-빔 증발, 또는 다른 적절한 프로세스에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예에서, 더미 게이트 유전체층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체의 하나 이상의 층을 포함한다. 일부 실시예에서, 더미 게이트 유전체층의 두께는 약 1 nm 내지 약 5 nm의 범위 내이다.
일부 실시예에서, 더미 게이트 전극층(44)은 균일하거나 불균일한 도핑으로 도핑된 폴리실리콘이다. 본 실시예에서, 더미 게이트 전극층(44)의 폭은 약 30 nm 내지 약 60 nm 범위 내이다. 일부 실시예에서, 더미 게이트 전극층의 두께는 약 30 nm 내지 약 50 nm의 범위 내이다. 또한, 하나 이상의 더미 핀 구조물은 패터닝 프로세스들 내의 패턴 충실도를 향상시키기 위해 더미 게이트 구조물(40)의 양쪽 측부들에 인접하게 배치될 수 있다. 일부 실시예에서, 더미 게이트 구조물(40)의 폭은 약 5 nm 내지 약 40 nm 범위 내이고, 특정 실시예에서 약 7 nm 내지 약 15 nm 범위 내이다.
또한, 도 2c 및 2d에 도시된 바와 같이, 측벽 스페이서(46)는 더미 게이트 구조물(40)의 대향 측부면 상에 형성된다. 도 2d는 y-x 평면의 단면이다. 측벽 스페이서(46)를 위한 절연 재료층이 더미 게이트 구조물(40) 위에 형성된다. 절연 재료층이 컨포멀한 방식으로 퇴적되어, 예를 들면, 측벽, 수평 표면, 및 더미 게이트 구조물(40)의 상단과 같은, 수직 표면 상에서 각각 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 절연층은 약 5 nm 내지 약 20 nm 범위 내의 두께를 갖는다. 절연 재료층은 SiN, SiON 및 SiCN 중 하나 이상 또는 임의의 다른 적절한 유전체 재료를 포함한다. 절연 재료층은 ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 다음으로, 절연 재료층의 하단 부분은 이방성 에칭에 의해 제거되어 게이트 측벽 스페이서(46)를 형성한다. 일부 실시예에서, 측벽 스페이서(46)는 2개 내지 4개의 상이한 절연 재료층을 포함한다. 일부 실시예에서, 더미 게이트 유전체층(42)의 일부는 측벽 스페이서(46)와 격리 절연층(30) 사이에 배치된다. 다른 실시예에서, 더미 게이트 유전체층(42)의 어떠한 부분도 측벽 스페이서(46)와 격리 절연층(30) 사이에 배치되지 않는다.
후속적으로, 더미 게이트 구조물(40)에 의해 덮이지 않은 핀 구조물(20)의 소스/드레인 영역은 일부 실시예에서 소스/드레인 리세스를 형성하기 위해 에칭 다운(etch down)(리세스(recess))된다. 소스/드레인 리세스가 형성된 후, 하나 이상의 소스/드레인 에피택셜층(60)(도 1b 참조)이 소스/드레인 리세스에 형성된다. 일부 실시예에서, 제1 에피택셜층, 제2 에피택셜층 및 제3 에피택셜층이 형성된다. 다른 실시예에서, 리세스가 형성되지 않고 핀 구조물 위에 에피택셜층이 형성된다.
일부 실시예에서, 제1 에피택셜층은 n형 FinFET에 대해 SiP 또는 SiCP를 포함하고, p형 FinFET에 대해 B로 도핑된 SiGe 또는 Ge를 포함한다. 일부 실시예에서, 제1 에피택셜층에서 P(인)의 양은 약 1 × 1018 원자/cm3 내지 약 1 × 1020 원자/cm3 범위 내이다. 제1 에피택셜층의 두께는 약 5 nm 내지 약 20 nm의 범위 내이고, 다른 실시예에서 약 5 nm 내지 약 15 nm 범위 내이다. 제1 에피택셜층이 SiGe인 경우, Ge의 양은 일부 실시예에서 약 25 원자% 내지 약 32 원자%이고, 다른 실시예에서 약 28 원자% 내지 약 30 원자%이다. 일부 실시예에서, 제2 에피택셜층은 n형 FinFET에 대해 SiP 또는 SiCP와, p형 FinFET에 대해 B로 도핑된 SiGe를 포함한다. 일부 실시예에서, 제2 에피택셜층의 인의 양은 제1 에피택셜층의 인의 양보다 많고 약 1 × 1020 원자/cm3 내지 약 2 × 1020 원자/cm3의 범위 내이다. 이 실시예에서 제2 에피택셜층의 두께는 약 20 nm 내지 약 40 nm의 범위 내이거나, 다른 실시예에서 약 25 nm 내지 약 35 nm의 범위 내이다. 제2 에피택셜층이 SiGe인 경우, Ge의 양은 일부 실시예에서 약 35 원자% 내지 약 55 원자%이고, 다른 실시예에서 약 41 원자% 내지 약 46 원자%이다. 제3 에피택셜층은 일부 실시예에서 SiP 에피택셜층을 포함한다. 제3 에피택셜층은 소스/드레인에서 실리사이드 형성을 위한 희생층이다. 일부 실시예에서 제3 에피택셜층의 인의 양은 제2 에피택셜층의 인의 양보다 작고 약 1 × 1018 원자/cm3 내지 약 1 × 1021 원자/cm3의 범위 내이다. 제3 에피택셜층이 SiGe인 경우, Ge의 양은 다른 실시예에서 약 20 원자% 미만이고, 다른 실시예에서 약 1 원자% 내지 약 18 원자%이다.
적어도 하나의 실시예에서, 에피택셜층(60)은 LPCVD 프로세스, 분자 빔 에피 택시, 원자 층 퇴적 또는 임의의 다른 적절한 방법에 의해 에피택셜 성장된다. LPCVD 프로세스는 약 400 ℃ 내지 850 ℃의 온도에서 그리고 약 1 토르 내지 200 Torr의 압력하에서, SiH4, Si2H6 또는 Si3H8과 같은 실리콘 소스 가스; GeH4 또는 G2H6와 같은 게르마늄 소스 가스; CH4 또는 SiH3CH3와 같은 탄소 소스 가스 및 PH3와 같은 인 소스 가스를 사용하여 수행된다.
그 다음, 도 2c 및 2d에 도시된 바와 같이, 층간 유전체(ILD) 층(50)이 S/D 에피택셜층(60) 및 더미 게이트 구조물(40) 위에 형성된다. ILD 층(50)을 위한 재료는 Si, O, C 및/또는 H를 포함하는, 실리콘 산화물, SiCOH 및 SiOC와 같은 화합물을 포함한다. 중합체와 같은 유기 재료가 ILD 층(50) 용도로 사용될 수 있다.
ILD 층(50)이 형성된 후, 도 2c 및 2d에 도시된 바와 같이, 더미 게이트 전극층(44)의 상단 부분이 노출되도록 CMP와 같은 평탄화 동작이 수행된다. 일부 실시예에서, ILD 층(50)이 형성되기 전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은 콘택 에칭 정지층이 형성된다.
그 다음, 더미 게이트 전극층(44) 및 더미 게이트 유전체층(42)이 제거되어도 2e 및 2f에 도시된 바와 같이 게이트 공간(47)을 형성한다. 도 2f는 y-x 평면의 단면이다. 더미 게이트 구조물은 플라즈마 건식 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극층(44)이 폴리실리콘이고 ILD 층(40)이 실리콘 산화물인 경우, 더미 게이트 전극층(44)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 그 후, 더미 게이트 유전체층(42)이 플라즈마 건식 에칭 및/또는 습식 에칭에 의해 제거된다.
도 3a는 핀 구조물(20)의 채널 영역이 게이트 공간(47)에서 노출된 후의 구조물을 도시한다. 도 3a 내지 3f에서, 측벽 스페이서(46) 및 ILD 층(50)은 생략된다.
도 3b에 도시된 바와 같이, 도 3g의 S301에서, 계면층(81)이 핀 구조물(20) 상에 형성되고, 도 3g의 S303에서, 게이트 유전층(82)이 계면층(81) 상에 형성된다. 일부 실시예에서, 계면층은 화학적 산화를 사용하여 형성된다. 일부 실시예에서, 계면층(81)은 실리콘 산화물, 실리콘 질화물 및 실리콘-게르마늄 산화물 중 하나를 포함한다. 일부 실시예에서, 채널이 Si로 제조될 때 계면층은 실리콘 산화물층(81N)이고, 채널이 SiGe로 제조될 때, 계면층은 실리콘-게르마늄 산화물층(81P)이다(도 4a 참조). 일부 실시예들에 있어, 계면층(81)의 두께는 약 0.6 nm 내지 약 2 nm 범위 내이다. 일부 실시예에서, 게이트 유전체층(82)은 실리콘 산화물, 실리콘 질화물, 또는 하이-K 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화알루미나(HfO2-Al2O3) 합금, La2O3, HfO2-La2O3, Y2O3, Dy2O3, Sc2O3, MgO 또는 다른 적합한 하이-k 유전체 재료 및/또는 이들의 조합을 포함한다. 게이트 유전체층(82)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층(82)은 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층이 형성되는 것을 보장하기 위해 ALD와 같은 높은 수준으로 컨포멀한(conformal) 퇴적 프로세스를 사용하여 형성된다. 일 실시예에서, 게이트 유전체층(82)의 두께는 약 1 nm 내지 약 30 nm의 범위 내이다.
그 다음, 도 3c에 도시된 바와 같이, 도 3g의 S305에서, 제1 전도층(83)이 형성된다. 제1 전도층(83)은 일부 실시예에서 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 제1 전도층(83)은 TiN 또는 TiSiN으로 제조된다. 일부 실시예에서, 어떠한 제1 전도층(83)도 형성되지 않는다.
일부 실시예에서, 도 3g의 S307에서, 제1 전도층(83)이 형성된 후, 일부 실시예들에서 약 600 ℃ 내지 약 950 ℃의 온도에서 약 1 nsec(레이저 어닐링 및/또는 등온 어닐링과 같은 스파이크 어닐링) 내지 약 360 sec 동안 제1 어닐링 동작이 수행된다. 제1 어닐링은 게이트 유전체층(82)을 조밀화하고(densify) 질소를 게이트 유전체층(82)에 통합시키는 것을 도울 수 있다. 질소는 산소 결손(oxygen vacancies)을 부동태화(passivate)하고 누출을 줄이고 디바이스 신뢰성을 향상시킨다. 제1 어닐링은 또한 안정적인 혼합층을 형성하는 데 도움이 될 수 있으며, 이는 유전체층 상에 후속 금속 게이트 막 퇴적을 위한 안정적인 플랫폼을 제공하는 데 도움이 된다. 온도가 너무 높을 때, 제1 어닐링은 하이-k 게이트 유전체층(82)에서 결정화 및 입자(grain) 경계 형성을 야기할 수 있으며, 이는 누설 성능 및 계면층(81)의 재성장에 영향을 미치고, 이는 디바이스 속도를 저하시킨다. 대조적으로, 온도가 너무 낮을 때, 제1 어닐링은 하이-k 게이트 유전체층에서 충분한 조밀화 및/또는 질화를 제공하지 못하고 후속 금속 게이트 퇴적 프로세스 동안 디바이스 불안정성/변동을 유발할 수 있다. 일부 실시예에서, 제1 전도층(83)이 형성되지 않은 경우, 이 스테이지에서 어닐링 동작이 수행되지 않는다. 일부 실시예에서, 제1 전도층(83)이 형성된 다음 어닐링 동작이 수행된다; 그 후, 제1 전도층(83)은 습식 에칭 프로세스로 제거된다.
일부 실시예에서, 계면층(81), 게이트 유전층(82) 및 제1 전도층(83)을 포함하는 적층 구조물은 대략 실온(약 25 ℃) 내지 약 550 ℃의 온도에서 약 4초 내지 약 15분 동안 불소 함유 가스(예를 들어, F2 및/또는 NF3)에 침지된다. 불소의 포함은 일함수 조정을 적절하게 개선하고, PMOS 디바이스의 Vt를 감소시키고, 게이트 유전체층(82)에서 산소 결손을 부동태화시키고, 누설을 감소시키며, 게이트 유전체층에서 불포화 결합(dangling bonds)을 감소시키는 것을 돕는다. 그 후, 일부 실시예에서, 예를 들어, 결정질, 다 결정질 또는 비정질 Si로 제조된 캡핑층이 제1 전도층(83) 위에 형성되고, 제2 어닐링 동작은 약 550 ℃ 내지 약 1300 ℃의 온도에서 약 1 nsec(레이저 어닐링과 같은 스파이크 어닐링) 내지 약 360초 동안 수행된다. 일부 실시예에서, 어닐링 온도는 900 ℃ 내지 1100 ℃이다. 이는 일부 실시예에서 캡핑층, 제1 전도층(83) 및 게이트 유전체층(82)으로의 불소의 확산을 초래한다. 제2 어닐링 동작 후, 캡핑층이 제거된다. Si 캡핑층을 사용한 제2 어닐링은 또한 게이트 유전체층(82)의 품질을 개선하는 데 도움이 된다. 하이-k 유전체층과 같은 게이트 유전체층은 결정화 및 입자 경계 형성을 피하기 위해 상대적으로 낮은 온도에서 형성되는 반면, 금속 게이트 막은 상대적으로 더 높은 온도에서 퇴적된다. 따라서, 금속 게이트 퇴적 전에 하이-k 유전체층을 열적으로 더 안정하게 만드는 것이 바람직하다. 위에서 언급한 온도 범위에서 캡핑층을 사용한 제2 어닐링은 하이-k 유전체층을 조밀화하고 금속 게이트 퇴적 동안 어떠한 열 산화물 반전 없이 열적으로 안정되게 할 수 있다. 제2 어닐링은 또한 외부 층(예를 들어, 캡핑층)으로부터의 불소를 제1 전도층(83), 게이트 유전체층(82) 및 계면층(81) 내로 열적으로 확산시키는(in-diffuse) 것을 돕는다. 캡핑층은 바람직하지 않은 산화 손상으로부터 게이트 유전체층(82) 및 제1 전도층(83)을 보호하고 이들 막을 어닐링 분위기로부터 격리하는데 사용된다. 게이트 유전체층의 열 안정화 후, 캡핑층은 더 이상 최종 디바이스 구조물에서 필요하지 않으므로 제거된다.
다른 실시예에서, Si 캡핑층의 형성 및 제2 어닐링 동작을 수반하는 불소 침지 동작이 수행되지 않는다.
이어서, 도 3g의 S309에서 제1 장벽층(84)으로서 제2 전도층이 형성되고, 도 3g의 S311에서 하나 이상의 WFM 층(86)이 형성된다. 접착층(87) 및 바디 금속층(게이트 전극층)(88)을 포함하는 금속 게이트층이 도 3g의 S313에서 일함수 조정층(86) 위에 형성된다.
일부 실시예에서, 제2 전도층(84)은 TaN으로 제조되고 에칭 정지 장벽층으로서 기능한다. 장벽층(86)은 다수의 Vt 디바이스를 형성하기 위해 후속적으로 형성되는 p형 및 n형 WFM 층의 패터닝 동안 습식 에칭 정지층으로서 작용한다. 일부 실시예에서, 어떠한 제2 전도층(84)도 형성되지 않는다.
일함수 조정 재료(WFM)층(86)은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, WFM층은 상이한 금속층들을 사용할 수 있는 n-채널 FET와 p-채널 FET에 대해 별도로 형성될 수 있다. 게이트 전극층(바디 금속층)(88) 및 접착층(87)은 CVD, ALD, 전기-도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 제1 및 제2 전도층이 형성되지 않은 경우, WFM 층(86)은 게이트 유전체층(82) 상에 직접 형성된다. 일부 실시예에서, 제1 전도층(83)은 어닐링 동작(S307) 후에 형성 및 제거되고, 그 후에 제2 전도층이 형성되지 않고 WFM 층(86)이 게이트 유전층(82) 상에 직접 형성된다.
도 4a는 본 개시의 실시예에 따른 상이한 문턱 전압을 갖는 FET에 대한 게이트 구조물의 단면도를 도시한다. 도 4b 및 4c는 본 개시의 실시예들에 따른 상이한 문턱 전압들을 갖는 다수의 FET들에 대한 다양한 일함수 조정 재료층들을 도시한다.
일부 실시예에서, 반도체 디바이스는 WFM 층 구조물(WF1)을 갖는 제1 n형 FET(N1), WFM 층 구조물(WF2)을 갖는 제2 n형 FET(N2), WFM 층 구조물(WF3)을 갖는 제3 n형 FET(N3), WFM 층 구조물(WF3)을 갖는 제1 p형 FET(P1), WFM 층 구조물(WF2)을 갖는 제2 p형 FET(P2), WFM 층 구조물(WF1)을 갖는 제3 p형 FET(P3)을 포함한다. 제1 n형 FET(N1)(초저전압 FET)의 문턱 전압은 제2 n형 FET(N2)(저전압 FET)의 문턱 전압보다 절댓값이 작고, 제2 n형 FET(N2)의 문턱 전압은 제3 n형 FET(N3)(표준 전압 FET)의 문턱 전압보다 절댓값이 작다. 유사하게, 제1 n형 FET(P1)(초저전압 FET)의 문턱 전압은 제2 p형 FET(P2)(저전압 FET)의 문턱 전압보다 절댓값이 작고, 제2 p형 FET(P2)의 문턱 전압은 제3 p형 FET(P3)(표준 전압 FET)의 문턱 전압보다 절댓값이 작다. 제1 n형 FET(N1)의 절댓값에서 문턱 전압은 제1 p형 FET(P1)의 절댓값에서 동일한 문턱 전압을 가지도록 설계되고, 제2 n형 FET(N2)의 절댓값에서 문턱 전압은 제2 p형 FET(P2)의 절댓값에서 동일한 문턱 전압을 갖도록 설계되며, 제3 n형 FET(N3)의 절댓값의 문턱 전압은 제3 p형 FET(P3)과 동일한 문턱 전압을 갖도록 설계된다.
일부 실시예에서, 도 4a에 도시된 바와 같이, WFM 층 구조물(WF1)은 제1 WFM 층(100)을 포함하고, WFM 층 구조물(WF2)은 게이트 유전체층(82)에 더 가깝게, 제2 WFM 층(89-2) 및 제1 WFM 층(100)을 포함하고, 제3 WFM 층 구조물(WF3)은 게이트 유전체층(82)에 더 가깝게, 제3 WFM 층(89-1), 제2 WFM 층(89-2) 및 제1 WFM 층(100)을 포함한다.
도 4b에서, 반도체 디바이스는 3개의 상이한 문턱 전압 레벨을 포함한다. 다른 실시예에서, 도 4c에 도시된 바와 같이, 3개 초과, 예를 들어, 8개의 상이한 문턱 전압이 각각 n형 FET 및 p형 FET에 사용된다. 도 4c에서, WFM 층 구조물뿐만 아니라 게이트 유전체층(82)의 구성 HK1, HK2 및 HK3(예를 들어, 재료, 두께 등)도 원하는 문턱 전압을 얻기 위해 조정된다. HK1, HK2, HK3는, 예를 들면, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화알루미나(HfO2-Al2O3) 합금, La2O3, HfO2-La2O3, Y2O3, Dy2O3, Sc2O3, MgO 또는 다른 적합한 하이-k 유전체 재료 및/또는 이들의 조합물과 같은 상이한 재료들로 구성된다. 일부 실시예에서, HK1, HK2 및 HK3는 상이한 농도의 희토류 금속 및/또는 III족 도펀트(예를 들면, La, Al, Mg, Sc, Dy, Y, Ti, Lu, Sr 등)를 갖는 하이-k 유전체로 구성된다. 일부 실시예에서, HK3은 HfOx로 구성되고, HK2는 HfLaOx(또는 HfYOx, HfLuOx, HfSrOx, HfScOx, HfDyOx)로 구성되고 HK1은 HfLaOx(또는 HfYOx, HfLuOx, HfSrOx, HfSrOx, HfScOx)로 구성되어, HK1의 La(또는 Y, Lu, Sr, Sc, Dy)의 양은 HK2의 양보다 많다. 일부 실시예, HK1은 HfOx로 구성되고, HK2는 HfAlOx(또는 HfZrOx, HfTiOx)로 구성되고 HK3는 HfAlOx(또는 HfZrOx, HfTiOx)로 구성되어, HK3에서 Al(또는 Zr, Ti)의 양이 HK2에서의 양보다 많다. 일부 실시예에서, HK2는 HfOx로 구성되고, HK1은 HfLaOx(또는 HfYOx, HfLuOx, HfSrOx, HfScOx, HfDyOx)로 구성되며, HK3는 HfAlOx(또는 HfZrOx, HfTiOx)로 구성된다. 일부 실시예에서, HK1은 HK2보다 많은 양의 La를 포함하고 HK3는 La를 포함하지 않는다. 일부 실시예에서, HK3은 HK2보다 많은 양의 Al을 포함하고 HK1는 Al을 포함하지 않는다. 일부 실시예에서, HK1은 La를 포함하고, HK3은 Al을 포함하고, HK2는 Al 및 La를 포함하지 않는다. HK1, HK2, HK3의 두께는 일부 실시예에서, 약 0.6 nm 내지 약 30 nm 범위 내이다. 일부 실시예에서, 3개보다 많은 상이한 하이-k 유전체 막이 사용된다.
CMOS 디바이스에서, 게이트 전극은 일반적으로 n형 FET와 p형 FET에 대해 사용(공유)되므로 실질적으로 동일한 문턱 전압을 갖는 n형 FET와 p형 FET가 선택된다. 예를 들어, 초저전압 FET를 갖는 CMOS 디바이스는 제1 n형 FET(N1) 및 제1 p형 FET(P1)을 포함한다. 도 5a는 그러한 CMOS 디바이스의 평면도(레이아웃)를 도시한다.
도 5a에 도시된 바와 같이, 게이트 전극(80)은 하나 이상의 핀 구조물(20)(채널 영역) 위에 배치된다. 일부 실시예에서, n형 FET(NFET) 및 p형 FET(PFET) 각각은 2개의 핀 구조물을 포함한다. 다른 실시예에서, FET당 핀 구조물의 수는 1개 또는 3개 이상(예를 들어, 10개까지)이다. 도 5b는 도 5a의 구역(A1)에 대응하는 단면도를 도시하고, 도 5c는 도 5b의 구역(B1)의 확대도를 도시한다. 도 5b 및 5c에서, 접착층(87) 및 바디 금속층(88)(파선으로 도시 됨)은 생략된다.
전술한 바와 같이, n형 FET(NFET)(예를 들어, N1)은 (단지) 제1 WFM 층(100)을 갖는 WFM 층 구조물(WF1)을 가지며, p형 FET(예를 들어, P1)은 제2 및 제3 WFM 층(89-2 및 89-1, 도 5b에서 집합적으로 89로 지칭 됨) 및 제1 WFM 층(100)을 갖는 WFM 층 구조물(WF3)을 갖는다. 따라서, n형 FET NFET 및 p형 FET(PFET)의 경계(MB)에는 제2 및 제3 WFM 층(89)이 불연속적으로 형성된다.
유사하게, 도 6a 내지 6c에서, 문턱 전압(Vt3)을 갖는 CMOS 디바이스는 WFM 층 구조물(WF2)를 갖는 n형 FET 및 WFM 층 구조물(WF3)을 갖는 p형 FET을 포함한다(도 4c 참조). 도 6b는 도 6a의 구역(A2)에 대응하는 단면도를 도시하고, 도 6c는 도 6b의 구역(B2)의 확대도를 도시한다. 도 6b 및 6c에서, 접착층(87) 및 바디 금속층은 생략된다.
도 6a에 도시된 바와 같이, 게이트 전극(80)은 하나 이상의 핀 구조물(20)(채널 영역) 위에 배치된다. 전술한 바와 같이 n형 FET(NFET)은 제1 WFM 층(100)과 제2 WFM 층(89-2)을 갖는 WFM 층 구조물(WF2)을 갖고, p형 FET은 제2 및 제3 WFM 층 및 제1 WFM 층(100)을 갖는 WFM 층 구조물(WF3)을 갖는다. 따라서, n형 FET(NFET) 및 p형 FET(PFET)의 경계(MB)에는 제3 WFM 층(89-1)이 불연속적으로 형성된다.
제1 WFM 층(100)이 알루미늄을 포함할 때, 알루미늄은 경계(MB)를 가로질러 제2 및/또는 제3 WFM 층(89)으로 확산될 수 있고, p형 FET(PFET)의 문턱 전압을 변경할 수 있다(그리고 n형 FET(NFET)의 문턱 전압을 변경할 수 있다). 특히, 확산된 Al이 전기 저항이 높은 알루미늄 산화물을 형성하면 p형 FET(PFET)의 디바이스 성능이 저하될 것이다. 또한, 제2 WFM 층(89-1)으로의 Al의 측방향 확산은 제1 WFM 층(89-2)의 상단으로부터의 Al의 수직 확산보다 문턱 전압에 더 많은 영향을 미친다. 집적 회로의 축소가 증가함에 따라 근처의 p형 FET과 n형 FET 디바이스 사이의 간격이 줄어들고 이러한 FET 디바이스가 서로 가까워지고 있다. 따라서 주변 디바이스를 가로지르는 측방향 확산이 중요해지고 심각한 문턱 전압 시프트와 성능 저하를 유발한다.
본 개시의 일부 실시예들에 따르면, WFM 층(100)은, 알루미늄(예를 들면, TiAl 및 TiAlC)을 포함하고, WFM 층(100)의 하단 표면 영역 및 상단 표면 영역 중 적어도 하나에 확산 장벽층을 더 포함한다. 일부 실시예에서, 확산 장벽층은 Ta-부유, Ta-도핑된, Si-도핑된, Ti-도핑된, 또는 Ti-부유층 중 적어도 하나이다. 확산 장벽층은 알루미늄이 예를 들어, WCN, WN, Ru, TiN 또는 TiSiN으로 제조되는 근처 FET 디바이스의 WFM 층(89-1 및 89-2)으로 확산되는 것을 억제한다. 일부 실시예에서, WFM층(100)의 확산 장벽층은 Ti-부유 TiAl층, Ti-도핑된 TaAl층, Ta-부유 TaAl층, Ta-도핑된 TiAl층, Si-도핑된 TiAl층 및 Si-도핑된 TaAl층 중 하나를 포함한다.
일부 실시예에서, WFM 층(100)의 바디(중심 영역)는 TiAl 또는 TiAlC로 제조되고 Ti를 5 원자% 내지 약 15 원자%의 양으로 포함하고, Al 함량은 약 10 원자% 내지 약 30 원자% 범위인 반면에, 그 나머지는 일부 실시예에서 탄소(예를 들어, 약 8 원자% 내지 약 25 원자%) 및/또는 산소를 포함한다. 일부 실시예에서, Al/Ti 비는 약 1.5 내지 약 3.0 범위 내이다.
일부 실시예에서, 확산 장벽층은 확산 장벽층(들)에 인접한 중심 영역보다 높은 티타늄을 포함하고, Ti의 양은 약 20 원자% 내지 약 50 원자% 범위 내이고, 다른 실시예에서 약 30 원자% 내지 40 원자% 범위 내이다. 일부 실시예에서, 확산 장벽층의 Al/Ti 비는 약 0.2 내지 1.2의 범위 내이다. 일부 실시예에서, 확산 장벽층이 T-부유층일 때, Ti-부유층의 Al/Ti 비는 약 0.2 내지 약 1.2 범위 내이다. 일부 실시예에서, 확산 장벽층은 Ta-도핑된 층인 경우, Ta-도핑된 층은 Ta-부유층(들)에 인접한 중심 영역보다 높은 탄탈륨을 포함하고, Ta의 양은 약 20 원자% 내지 약 50 원자% 범위 내이며, 다른 실시예에서 약 30 원자% 내지 40 원자% 범위 내이다. 일부 실시예에서, Ta-도핑된 층의 Al/Ti 비는 약 0.2 내지 1.2의 범위 내이다. Ta-도핑된 TiAl 층은 Ta-전구체(예를 들면, PDMAT/TaCl5), Al-전구체 및 Ti-전구체 및 Ar, He 불활성 가스 퍼지의 순환 교번 펄스 및 퍼지(cyclic alternate pulse-and-purges)를 사용하여 ALD, PEALD 또는 CVD 방법에 의해 형성된다. 일부 실시예에서, 프로세스 온도는 약 300 ℃ 내지 약 550 ℃ 범위 내이다. 일부 실시예에서, 확산 장벽층은 Si-도핑된 층인 경우, Si-도핑된 층은 Si-부유층(들)에 인접한 중심 영역보다 높은 실리콘을 포함하고, Si의 양은 약 20 원자% 내지 약 50 원자% 범위 내에 있으며, 다른 실시예에서 약 30 원자% 내지 40 원자% 범위 내이다. 일부 실시예에서, Si-도핑된 층의 Al/Ti 비는 약 0.2 내지 약 1.2의 범위 내이다. Si-도핑된 TiAl 층은 Si-전구체(SiCl4, SiHCl3 등), Al-전구체 및 Ti-전구체 및 Ar, He 불활성 가스 퍼지의 순환 교번 펄스 및 퍼지를 사용하여 ALD, PEALD 또는 CVD 방법에 의해 형성된다. 일부 실시예에서, 프로세스 온도는 약 300 ℃ 내지 약 550 ℃ 범위 내이다.
일부 실시예에서, 도 7a 및 7b에 도시된 바와 같이, WFM 층(100)은 상단 확산 장벽층(140) 및 하단 확산 장벽층(145)을 포함한다. 도 7b는 도 5c와 유사한 n형 FET 및 p형 FET의 경계(MB)에서의 구조물을 도시한다. 일부 실시예에서, 도 7c 및 7d에 도시된 바와 같이, WFM 층(100)은 하단 확산 장벽층(145)만을 포함한다. 이러한 구성에서, 적어도 하단 확산 장벽층(145)은 하나의 FET의 WFM 층(100)으로부터 인근 FET의 WFM 층(89-1 및/또는 89-2)으로의 알루미늄 확산을 억제할 수 있다. 확산 장벽층이 없으면 좌측 FET와 우측 FET의 금속 경계에서 Al의 확산이 발생한다. 좌측 FET의 WFM(100)에서 Al 손실로 인해, 좌측 FET의 전체 유효 일함수가 증가하고, 우측 FET의 WFM 층(89-1 및/또는 89-2)의 Al 이득으로 인해, 우측 FET의 전체 일함수가 감소한다. 하지만, 하나 이상의 확산 장벽층의 사용으로 인해, 근처 FET의 금속 경계를 가로지르는 이러한 Al 확산이 억제되어, 주변 디바이스를 더 잘 격리할 수 있다.
또한, 일부 실시예에서, 도 7e 및 7f에 도시된 바와 같이, WFM 층(100)은 상단 확산 장벽층(140)만을 포함한다. 이러한 경우, 상단 확산 장벽층(140)은 벌크 TiAl 또는 TiAlC 층(WFM 층(100)의 중심 영역)의 품질을 향상시키고, 이는 차례로 WFM 층(100)에서 WFM 층(89-1 및/또는 89-2)으로의 알루미늄 확산을 또한 억제할 수 있다. Al 확산을 억제하는 메커니즘은 명확하지 않지만, 디바이스의 전기적 특성의 개선이 관찰되었다.
도 8a 및 8b는 일부 실시예에 따른 상단 및 하단 확산 장벽층을 갖는 WFM 층(100)에서의 Ta 또는 Si 또는 Ti 프로파일을 도시한다.
일부 실시예들에서, 도 8a에서 도시된 바와 같이, Ta 또는 Si 또는 Ti 농도는 X1 원자%의 농도를 갖는 실질적으로 일정한 부분(constant portion)(S2)을 가지며, Ta 또는 Si 또는 Ti 농도는 에지들(상부 및 바닥 표면)에서 X2 원자%까지 점차적으로 증가한다. 일부 실시예에서, Ta 또는 Si 또는 Ti 농도는 선형적으로 증가하고, 다른 실시예에서 Ta 또는 Si 또는 Ti 농도는 점차적으로 증가한다(선형이 아님). 도 8b에서, Ta 또는 Si 또는 Ti 농도는 단계적 프로파일을 갖는다.
일부 실시예에서, WFM 층(100)이 TiAl 또는 TiAlC로 제조될 때, Ti 농도는 약 5 원자% 내지 약 15 원자% 범위 내이고, 다른 실시예에서는 약 8 원자% 내지 약 12 원자% 범위 내이다; Al 농도는 약 10 원자% 내지 약 30 원자% 범위 내이며; 그 나머지는 탄소 및/또는 산소이다. 일부 실시예에서, Al/Ti 비는 약 1.5 내지 4.8 범위이다. 일부 실시예에서, 확산 장벽층이 Ti-부유층일 때, Ti-부유층의 Ti 농도는 약 20 원자% 내지 약 50 원자%의 범위 내이며, Al/Ti 비는 약 0.2 내지 약 1.2 범위 내이다. 확산 장벽층이 Ta-도핑된 층일 때, Ta-도핑된 층의 Ta 농도는 약 20 원자% 내지 약 50 원자% 범위 내이다. 확산 장벽층이 Si-도핑된 층인 경우, Si-도핑된 층의 Si 농도는 약 20 원자% 내지 약 50 원자% 범위 내이다. 일부 실시예에서, 확산 장벽층은 실질적으로 순수한 Ti 층(95 원자% 내지 100 원자%)이다. 일부 실시예에서, 확산 장벽층은 약 25 원자% 내지 65 원자% 범위 내의 Si 농도를 갖는 TiSi 층이다.
일부 실시예에서, WFM 층(100)이 TaAl 또는 TaAlC로 제조될 때, Ta 농도는 약 5 원자% 내지 약 15 원자% 범위 내이고, 다른 실시예에서는 약 8 원자% 내지 약 12 원자% 범위 내이다; Al 농도는 약 10 원자% 내지 약 30 원자% 범위 내이며; 그 나머지는 탄소 및/또는 산소이다. 일부 실시예에서, Al/Ta 비는 약 1.5 내지 약 3.0 범위 내이다. 일부 실시예에서, 확산 장벽층이 Ta-부유층일 때, Ta-부유층의 Ta 농도는 약 20 원자% 내지 약 50 원자% 범위 내이며, Al/Ti 비는 약 0.2 내지 약 1.2 범위 내이다. 확산 장벽층이 Ti-도핑된 층인 경우, Ti-도핑된 층의 Ti 농도는 약 20 원자% 내지 약 50 원자% 범위 내이다. 확산 장벽층이 Si-도핑된 층인 경우, Si-도핑된 층의 Si 농도는 약 20 원자% 내지 약 50 원자% 범위 내이다. 일부 실시예에서, 확산 장벽층은 실질적으로 순수한 Ta 층(95 원자% 내지 100 원자%)이다. 일부 실시예에서, 확산 장벽층은 약 25 원자% 내지 65 원자% 범위 내의 Si 농도를 갖는 TiSi 층이다.
일부 실시예에서, Ti 원자% X1은 약 5 내지 약 15 범위 내이고, 다른 실시예에서 약 8 내지 약 12 범위 내이다. 일부 실시예에서, Ti 원자% X1은 약 0 내지 약 2의 범위 내이고, 여기서 WFM 층(100)은 TaAl 또는 TaAlC이다. 일부 실시예에서, Ti 원자% X1은 약 0 내지 약 2의 범위 내이고, WFM 층(100)은 TaAl 또는 TaAlC이며, 다른 실시예에서 약 5 내지 약 15 범위 내이다. 일부 실시예에서, Si 도핑된 층 내의 Si 원자% X1은 약 0 내지 약 5의 범위 내이다. 일부 실시예들에서, X2는 약 20도 내지 약 50도의 범위 내이고, 다른 실시예에서는 약 30 내지 약 40의 범위 내이다. 일부 실시예에서, 알루미늄을 함유하지 않는 Ti 층이 Ti-부유층으로 사용된다. 일부 실시예에서, 알루미늄을 함유하지 않는 Ta 층이 Ta-부유층으로 사용된다. 일부 실시예에서, 알루미늄을 함유하지 않는 Si 층이 Si-부유층으로 사용된다. 일부 실시예에서, 일정한 부분(S2)의 두께는 WFM 층(100)의 전체 두께의 적어도 약 20%이고, 다른 실시예들에서 WFM 층(100)의 전체 두께의 적어도 약 40%이다. 일부 실시예에서, 일정한 부분(S2)의 두께는 WFM 층(100)의 전체 두께의 최대 약 90 %이고, 다른 실시예들에서 WFM 층(100)의 전체 두께의 적어도 최대 약 60 %이다.
일부 실시예에서, 확산 장벽층(140/145)의 두께는 확산 장벽층의 Ta, Si 또는 Ti 농도에 기초하여 조정된다. 확산 장벽층(140/145)에서 Ta, Si 또는 Ti 농도가 높을 때, 확산 장벽층(140/145)의 두께는 얇을 수 있다. WFM 층(100)에서 확산 장벽층의 두께 및/또는 Ta/Si/Ti 농도는 일부 실시예에서 WFM 층(100)의 원하는 일함수에 기초하여 조정된다.
일부 실시예에서, 확산 장벽층(140/145)은 ALD 방법에 의해 형성될 수 있다. ALD 방식에서는 위에 명시된 대로 소스 가스(전구체) 양, 소스 가스(전구체) 흐름 시간, 가스 흐름 비율, 퇴적 온도 및 퇴적 압력 중 적어도 하나를 변경하여 Ta/Si/Ti 농도 프로파일을 얻는다.
도 9는 프로세스 흐름을 도시하고, 도 10a 내지 10f는 본 개시의 실시예들에 따른 반도체 디바이스를 제조하는 다양한 스테이지들의 단면도를 도시한다. 순차적인 제조 프로세스에서, 도 9, 및 도 10a 내지 10f에 도시된 스테이지 이전, 도중, 및 이후에 하나 이상의 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 부가적인 실시예를 위해서, 이하에서 설명되는 동작 중 일부가 대체되거나 제거될 수 있다는 것을 이해한다. 동작/프로세스의 순서가 상호 교환될 수 있을 것이다. 도 1 내지 8b의 실시예와 관련하여 설명된 재료, 구성, 치수, 프로세스 및/또는 동작은 다음 실시예에서 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다. 도 10a 내지 10f는 도 7a 및 8a와 관련하여 설명된 WFM 층(100)을 도시하지만, 도 7c, 7e 및 8b에 도시된 임의의 구조물이 WFM 층(100)으로서 사용될 수 있다.
도 9의 S901에서, 핀 구조물의 채널 영역은 제1 n형 FET(N1), 제2 n형 FET(N2), 제3 n형 FET(N3), 제1 p형 FET(P1), 제2 p형 FET(P2) 및 제3 p형 FET(P3)에 대해 각각 노출된다. 일부 실시예에서, n형 FET에 대한 채널 영역은 Si로 제조되고 p형 FET에 대한 채널 영역은 SiGe로 제조된다.
도 9의 S902에서, 화학적 산화 방법을 사용하여 채널 영역(20) 각각에 계면층(81N 및 81P)이 형성된다. 일부 실시예에서, 채널이 Si로 제조될 때 계면층은 실리콘 산화물층(81N)이고, 채널이 SiGe로 제조될 때, 계면층은 실리콘-게르마늄 산화물층(81P)이다. 도 9의 S903에서, 게이트 유전층(예를 들어, 하이-k 게이트 유전층)(82)이 계면층(81N/81P) 상에 형성된다. 일부 실시예에서, 상이한 게이트 유전체층이 상이한 FET 디바이스에서 형성된다. 일부 실시예에서, 도 9의 S904에서, 캡층(83)이 게이트 유전체층(82) 상에 형성되고, 이어서 S905에서 어닐링 동작이 이어지고, 도 9의 S906에서, 장벽층(84)이 캡층(83) 상에 형성된다. 다른 실시예에서, 캡층 및 장벽층이 형성되지 않는다. 다른 실시예에서, 캡층이 형성되고, 어닐링이 수행되고, 그 후에 캡층이 제거되며 장벽층이 형성되지 않는다.
도 9의 S907에서, 제3 WFM 층(89-1)이 도 10a에 도시된 바와 같이 게이트 유전체층(82) 상에 형성된다. 제3 WFM 층(89-1)은 예를 들어, CVD, ALD, PVD 또는 임의의 다른 적절한 막 형성 방법에 의해 형성된 WN, WCN, W, Ru, TiN 또는 TiSiN을 포함한다. 일부 실시예에서 WFM층(89-1)의 두께는 약 0.5 nm 내지 약 20 nm의 범위 내이고, 다른 실시예에서 약 1 nm 내지 약 10 nm의 범위 내이다.
도 9의 S908에서, 제1 n형 FET(N1), 제2 n형 FET(N2), 제2 p형 FET(P2) 및 제3 p형 FET(P3)에 대한 영역으로부터 제3 WFM 층(89-1)을 제거하기 위해 제1 패터닝 동작이 수행된다. 일부 실시예에서, 도 10a에 도시된 바와 같이, 유기 재료로 제조된 하단 반사 방지 코팅층(200)이 제3 WFM 층(89-1) 상에 형성되고, 포토레지스트층(205)이 하단 반사 방지 코팅층(200) 상에 형성된다. 하나 이상의 리소그래피 동작을 사용함으로써, 포토레지스트층(205)이 패터닝되어 제1 및 제2 n형 FET 및 제2 및 제3 p형 FET에 대한 영역에서 하단 반사 방지 코팅층(200)을 노출시킨다. 그 후, 노출된 하단 반사 방지 코팅층(200)은 하나 이상의 플라즈마 에칭 동작에 의해 제거되어, 도 10a에 도시된 바와 같이 제1 및 제2 n형 FET 및 제2 및 제3 p형 FET의 영역에서 제3 WFM 층(89-1)을 노출시킨다. 플라즈마 에칭 동작은 N2 및 H2를 포함하는 가스, O2/Cl2 및/또는 O2 가스를 포함하는 가스를 활용한다. 일부 실시예에서, 하단 반사 방지층이 사용되지 않고 유기 재료로 제조된 포토레지스트층이 제3 WFM 층(89-1) 상에 형성된다.
그 후, 제1 및 제2 n형 FET 및 제2 및 제3 p형 FET의 제3 WFM 층(89-1)은 도 10b에 도시된 바와 같이 적절한 에칭 동작에 의해 제거된다. 일부 실시예에서, 에칭 동작은 습식 에칭 동작을 포함한다. 에칭액(에천트)은 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 조합의 수용액, HCl, NH4OH 및 H2O2의 조합의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액을 포함한다.
도 9의 S909에서, 제2 WFM층(89-2)은 도 10c에서와 같이 제1 및 제2 n형 FET 및 제2 및 제3 p형 FET의 영역의 게이트 유전층(82) 및 제3 n형 FET와 제1 p형 FET의 영역의 제3 WFM층(89-1) 상에 형성된다. 제2 WFM 층(89-2)은 예를 들어, CVD, ALD, PVD 또는 임의의 다른 적절한 막 형성 방법에 의해 형성된 WN, WCN, W, Ru, TiN 또는 TiSiN을 포함한다. 일부 실시예에서 제2 WTM층(89-2)의 두께는 약 0.5 nm 내지 약 20 nm의 범위 내이며, 다른 실시예에서 약 1 nm 내지 약 10 nm의 범위 내이다. 일부 실시예에서, 제2 및 제3 WFM 층은 동일한 재료로 제조된다.
도 9의 S910에서, 제1 n형 FET(N1) 및 제3 p형 FET(P3)에 대한 영역으로부터 제2 WFM 층(89-2)을 제거하기 위해 제2 패터닝 동작이 수행된다. 제2 패터닝 동작은 제1 패터닝 동작과 실질적으로 동일하거나 유사하다. 도 10d는 제1 n형 FET(N1) 및 제3 p형 FET(P3)에 대한 영역으로부터 제2 WFM 층(89-2)이 제거된 후의 구조물을 도시한다.
도 9의 S911에서, 제1 WFM층(100)은 도 10e에 도시된 바와 같이 제1 n형 FET 및 제3 p형 FET에 대한 영역 내의 게이트 유전체층(82) 상에 그리고 제2 및 제3 n형 FET 및 제1 및 제2 p형 FET에 대한 영역 내의 제2 WFM 층(89-2) 상에 형성된다. 제1 WFM 층(100)은 일부 실시예에서 예를 들어, ALD에 의해 형성된다. 일부 실시예에서, 제1 WFM층(100)의 두께는 약 0.6 nm 내지 약 40 nm 범위이며, 다른 실시예에서 약 1 nm 내지 약 20 nm 범위 내이다. 일부 실시예에서, 제1 WFM 층(100)의 두께는 제2 및 제3 WFM 층 각각보다 더 크다.
도 9의 S912에서, 캡층(110)이 제1 WFM 층(100) 상에 형성된다. 일부 실시예에서, 캡층(110)은 TiN, TaN, TaTiN, WN, TiSiN, WCN 및 MoN과 같은 하나 이상의 금속 질화물층을 포함한다. 다른 실시예에서, 캡층이 형성되지 않는다.
도 9의 S913에서, 접착층(87)이 형성된 다음, 도 10e에 도시된 바와 같이, 도 9의 S914에서 바디 게이트 금속층(88)이 형성된다. 일부 실시예에서, 접착층(87)은 TiN, Ti 및/또는 Co로 제조된다. 일부 실시예에서, 바디 금속층(88)은 W, Al, Co 또는 임의의 다른 적절한 금속 재료로 제조된다.
전술한 바와 같이, 제1 WFM 층(100)의 Ti-부유층은 도 11에 도시된 바와 같이 WFM 층(100)으로부터 하부 WFM 층(89) 및 게이트 유전체층(82)으로의 그리고/또는 인접한 FET으로의 Al 확산을 억제한다.
또한, 확산 장벽층의 사용은 계면층(81)으로부터 산소를 제거함으로써(scavenge) 계면층(81)의 두께를 감소시킬 수도 있다. 도 12a 및 도 12b는 본 개시의 실시예에 따른 계면층의 두께 감소 효과를 도시한다.
도 12a 및 12b에 도시된 바와 같이, 확산 장벽층의 두께가 증가하고 그리고/또는 확산 장벽층의 Ti/Al 비 또는 Ta 양 또는 Si 양이 증가함에 따라 계면층의 두께가 감소하여 디바이스 동작 속도가 개선된다. 일부 실시예에서, 계면층의 두께는 약 0.6 nm 이하(0 초과)로 감소될 수 있다.
모든 장점들이 기본적으로 여기에 논의된 것은 아니며 모든 실시예 또는 예시에 대해 특정 장점이 요구되는 것이 아니며, 다른 실시예 또는 예시가 상이한 장점들을 제공할 수 있는 것으로 이해될 것이다.
본 개시의 일 양상에 따르면, 반도체 디바이스는 채널 영역 및 소스/드레인 영역 위에 배치된 게이트 구조물을 포함한다. 게이트 구조물은 채널 영역 위의 게이트 유전체층, 게이트 유전체층 위의 하나 이상의 일함수 조정 재료층, 및 하나 이상의 일함수 조정 재료층 위의 금속 게이트 전극층을 포함한다. 하나 이상의 일함수 조정층은 알루미늄 함유층을 포함하고, 확산 장벽층은 알루미늄 함유층의 하단 부분 및 상단 부분 중 적어도 하나에 배치되고, 확산 장벽층은 알루미늄 함유층의 중심보다 더 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 알루미늄 함유층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층 중 하나 이상이다. 전술한 그리고 다음 실시예 중 하나 이상에서, 알루미늄 함유층은 4.4 eV 미만의 일함수를 가지며, TaAl, TaAlC, TiAl 및 TiAlC로 이루어진 그룹에서 선택된 하나로 이루어진다. 전술한 그리고 다음 실시예 중 하나 이상에서, 알루미늄 함유층의 중심부는 확산 장벽층보다 낮은 Ta, Si 또는 Ti 농도를 갖는다. 전술한 그리고 다음 실시예 중 하나 이상에서, 확산 장벽층의 Ti, Ta 또는 Si 농도는 20 원자% 내지 50 원자% 범위 내이고, 중심부의 Ti 또는 Ta 농도는 5 원자% 내지 15 원자% 범위 내이다. 전술한 그리고 다음 실시예 중 하나 이상에서, 확산 장벽층 내의 Ti, Ta 또는 Si 농도는 중심부의 측부로부터 알루미늄 함유층의 표면으로 점차 증가한다. 전술한 그리고 다음의 실시예들 중 하나 이상에서, 확산 장벽층의 Ta, Si 또는 Ti 농도는 일정하다. 전술한 그리고 다음의 실시예들 중 하나 이상에서, 중심부의 Ta 또는 Ti 농도는 일정하다. 전술한 그리고 다음 실시예 중 하나 이상에서, 알루미늄 함유층의 알루미늄 농도는 10 원자% 내지 30 원자% 범위 내이다. 전술한 그리고 다음 실시예 중 하나 이상에서, 중심부의 두께는 알루미늄 함유층의 전체 두께의 20% 내지 60% 범위 내이다. 전술한 그리고 다음 실시예 중 하나 이상에서, 하나 이상의 일함수 조정 재료층은, 알루미늄 함유층과 게이트 유전층 사이 또는 알루미늄 함유층과 접착층 사이에 WN, WCN, W, Ru, TiN 또는 TiSiN 중 적어도 하나를 포함하는 고 일함수 재료층(4.4 eV 보다 고(high) 일함수를 가짐)을 포함한다.
본 개시의 또 다른 양상에 따르면, CMOS(complementary metal oxide semiconductor) 디바이스는 제1 채널 영역 위에 배치된 제1 게이트 구조물을 포함하는 제1 전계 효과 트랜지스터(FET) 및 제2 채널 영역 위에 배치된 제2 게이트 구조물을 포함하는 제2 FET을 포함한다. 제1 FET는 n형 FET이고, 제2 FET는 p형 FET이다. 제1 게이트 구조물은 게이트 유전층, 게이트 유전층 위의 제1 일함수 조정 재료층, 제1 일함수 조정 재료층 위의 접착제 및 금속 게이트 전극층을 포함한다. 제2 게이트 구조물은 게이트 유전체층, 게이트 유전체층 위에 제2 일함수 조정 재료층, 제2 일함수 조정 재료층 위에 제1 일함수 조정 재료층, 제1 일함수 조정 재료층 위에 접착제 및 금속 게이트 전극층을 포함한다. 금속 게이트 전극 및 제1 일함수 조정 재료층은 제1 FET과 제2 FET 사이에서 연속적이다. 제1 일함수 조정층은 알루미늄(예를 들면, TiAl, TiAlC, TaAl 또는 TaAlC)을 포함하고, 제1 일함수 조정층은 제1 일함수 조정층의 하단 부분 및 상단 부분 중 적어도 하나에서 확산 장벽층을 더 포함하고, 확산 장벽층은, 제1 일함수 조정층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 제1 일함수 조정층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층 중 하나 이상이다.
전술한 그리고 다음의 실시예들 중 하나 이상에서, 제2 일함수 조정층은 WCN, WN, W, Ru, TiN, TiCN 및 TiSiN 중 적어도 하나를 포함한다. 전술한 그리고 다음의 실시예들 중 하나 이상에서, 제2 일함수 조정층은 WCN, WN, W, Ru, TiN, TiCN 또는 TiSiN으로 제조된 하나 이상의 층들을 포함하고, 하나 이상의 층들 중 적어도 하나는 제1 FET과 제2 FET 사이에 불연속적이다. 전술한 그리고 다음의 실시예들 중 하나 이상에서, 제1 일함수 조정층은 제1 FET 및 제2 FET의 금속 경계에서 하나 이상의 층 중 적어도 하나의 상단면 및 측부면을 덮는다. 전술한 그리고 다음의 실시예들 중 하나 이상에서, 확산 장벽층은 제1 일함수 조정층의 하단 부분에 배치된다. 전술한 그리고 다음 실시예 중 하나 이상에서, 제2 FET의 제2 일함수 조정 재료층은 Al을 포함하지 않는다. 전술한 그리고 다음 실시예 중 하나 이상에서, 제1 일함수 조정 재료층은 Ti를 더 포함하고, 확산 장벽층은 제1 일함수 조정층 또는 Ti 도핑층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층이며, Ti-부유층 또는 Ti-도핑된 층의 Ti 농도는 20 원자% 내지 50 원자% 범위 내이고, 중심부의 Ti 농도는 5 원자% 내지 15 원자% 범위 내이다. 전술한 그리고 다음의 실시예 중 하나 이상에서, 제1 일함수 조정 재료층은 게이트 유전체층 상에 직접 배치된다. 전술한 그리고 다음 실시예 중 하나 이상에서, 중심부의 두께는 알루미늄 함유층의 전체 두께의 20% 내지 90% 범위 내이다.
본 개시의 또 다른 양상에 따르면, 반도체 디바이스의 제조 방법에서, 게이트 유전체층이 반도체 재료로 제조된 채널 영역 위에 형성되고, 제1 일함수 조정층은 게이트 유전체층 위에 형성되며, 금속 게이트 전극층은 제1 일함수 조정층 위에 형성된다. 제1 일함수 조정층은 알루미늄을 포함하고 제1 일함수 조정층을 형성하는 단계는, 제1 일함수 조정층의 하단 부분 및 상단 부분 중 적어도 하나에서 확산 장벽층을 형성하는 단계를 포함하고, 확산 장벽층은, 제1 일함수 조정층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 제1 일함수 조정층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층 중 하나 이상이다. 전술한 그리고 다음의 실시예 중 하나 이상에서, Ti-부유층 또는 Ti-도핑된 층을 형성하는 단계는, TiAl 퇴적 동안 알루미늄 및 티타늄 중 적어도 하나에 대해 소스 가스를 점진적으로 변화시키거나, TaAl 또는 TaAlC 퇴적 동안 Ti 소스 전구체를 도입하는 단계를 포함한다. 전술한 그리고 다음의 실시예 중 하나 이상에서, Ta-부유층 또는 Ta-도핑된 층을 형성하는 단계는, TaAl 퇴적 동안 알루미늄 및 탄탈륨 중 적어도 하나에 대해 소스 가스를 점진적으로 변화시키거나, TiAl 또는 TiAlC 퇴적 동안 Ta 소스 전구체를 도입하는 단계를 포함한다. 전술한 그리고 다음의 실시예들 중 하나 이상에서, Si-도핑된 층을 형성하는 단계는, 예를 들어, Al 기반 전구체, Si 기반 전구체, Ti(또는 Ta) 기반 전구체로 주기적 펄스 퍼지 동작(cyclic pulse purge operation)을 수행함으로써 TiAl의 주기적 ALD 퇴적 동안 제3 Si 소스 전구체를 도입하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시의 여러 양상들을 잘 이해할 수 있도록 여러 실시예 또는 예시의 피처들의 개요를 설명한 것이다. 당업자는, 자신이 본 명세서에서 소개된 실시예 또는 예시의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
채널 영역 위에 배치된 게이트 구조물; 및
소스/드레인 영역을 포함하고,
상기 게이트 구조물은,
상기 채널 영역 위의 게이트 유전체층;
상기 게이트 유전체층 위의 하나 이상의 일함수 조정 재료층; 및
상기 하나 이상의 일함수 조정 재료층 위의 금속 게이트 전극층을 포함하고,
상기 하나 이상의 일함수 조정 재료층은 알루미늄 함유층을 포함하고,
상기 알루미늄 함유층의 하단 부분과 상단 부분 중 적어도 하나에서 확산 장벽층이 배치되고, 상기 확산 장벽층은 상기 알루미늄 함유층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 상기 알루미늄 함유층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층, 중 하나 이상인 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 알루미늄 함유층은 4.4 eV 미만의 일함수를 가지며, TaAl, TaAlC, TiAl 및 TiAlC로 구성된 그룹으로부터 선택된 재료로 제조된 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 알루미늄 함유층의 중심부는 상기 확산 장벽층보다 낮은 Ti 농도를 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서,
상기 확산 장벽층의 Ti, Ta 또는 Si 농도는 20 원자% 내지 50 원자% 범위 내이고,
상기 중심부의 Ti 또는 Ta 농도는 5 원자% 내지 15 원자% 범위 내인 것인, 반도체 디바이스.
실시예 5. 실시예 3에 있어서,
상기 확산 장벽층 내의 Ti, Ta 또는 Si 농도는 상기 중심부 상의 측부로부터 상기 알루미늄 함유층의 표면까지 점차 증가하는 것인, 반도체 디바이스.
실시예 6. 실시예 3에 있어서,
상기 확산 장벽층 내의 Ti, Ta 또는 Si 농도는 일정한 것인, 반도체 디바이스.
실시예 7. 실시예 3에 있어서,
상기 중심부 내의 Ti 또는 Ta 농도는 일정한 것인, 반도체 디바이스.
실시예 8. 실시예 3에 있어서,
상기 알루미늄 함유층의 알루미늄 농도는 10 원자% 내지 30 원자% 범위 내인 것인, 반도체 디바이스.
실시예 9. 실시예 3에 있어서,
상기 중심부의 두께는 상기 알루미늄 함유층의 전체 두께의 20% 내지 60% 범위 내인 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서,
상기 하나 이상의 일함수 조정 재료층은, 4.4 eV보다 큰 일함수를 갖는 일함수 재료층을 포함하고, 상기 알루미늄 함유층과 상기 게이트 유전체층 사이에 배치된 WCN, WN, W, Ru, TiN, TiNC 또는 TiSiN 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
실시예 11. 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 디바이스에 있어서,
제1 채널 영역 위에 배치된 제1 게이트 구조물을 포함하는 제1 전계 효과 트랜지스터(field effect transistor; FET); 및
제2 채널 영역 위에 배치된 제2 게이트 구조물을 포함하는 제2 FET
를 포함하고,
상기 제1 FET은 n형 FET이고, 상기 제2 FET는 p형 FET이며,
상기 제1 게이트 구조물은,
게이트 유전체층;
상기 게이트 유전체층 위의 제1 일함수 조정 재료층; 및
상기 제1 일함수 조정 재료층 위의 금속 게이트 전극층을 포함하고,
상기 제2 게이트 구조물은,
게이트 유전체층;
상기 게이트 유전체층 위의 제2 일함수 조정 재료층;
상기 제2 일함수 조정 재료층 위의 상기 제1 일함수 조정 재료층; 및
상기 제1 일함수 조정 재료층 위의 상기 금속 게이트 전극층을 포함하며,
상기 금속 게이트 전극층 및 상기 제1 일함수 조정 재료층은 상기 제1 FET과 상기 제2 FET 사이에서 연속적이여서, 상기 금속 게이트 전극층은 상기 제1 FET의 상기 게이트 유전체층 위에, 상기 제2 FET의 상기 제2 일함수 조정 재료층 위에, 그리고 상기 제1 FET과 상기 제2 FET의 경계에서의 상기 제2 일함수 조정 재료층의 측벽 위에 배치되며,
상기 제1 일함수 조정 재료층은 알루미늄 함유층을 포함하고,
상기 제1 일함수 조정 재료층은 상기 제1 일함수 조정 재료층의 하단 부분과 상단 부분 중 적어도 하나에서 확산 장벽층을 포함하고, 상기 확산 장벽층은, 상기 제1 일함수 조정 재료층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 상기 제1 일함수 조정 재료층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층, 중 하나 이상의 층인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제2 일함수 조정 재료층은 WN, WCN, W, Ru, TiN 및 TiSiN 중 적어도 하나를 포함하는 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 13. 실시예 11에 있어서,
상기 제2 일함수 조정 재료층은 WN, WCN, W, Ru, TiN 및 TiSiN 중 적어도 하나를 포함하고,
상기 하나 이상의 층 중 적어도 하나의 층은 상기 제1 FET과 상기 제2 FET 사이에서 불연속적인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제1 일함수 조정 재료층은 상기 제1 FET와 상기 제2 FET의 금속 경계에서 상기 하나 이상의 층 중 적어도 하나의 층의 상단 표면 및 측면을 덮는 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 15. 실시예 11에 있어서,
상기 확산 장벽층은 상기 제1 일함수 조정 재료층의 하단 부분에 배치되는 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 16. 실시예 11에 있어서,
상기 제2 FET 내의 상기 제2 일함수 조정 재료층은 Al을 포함하지 않은 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 17. 실시예 11에 있어서,
상기 제1 일함수 조정 재료층은 Ti를 더 포함하고,
상기 확산 장벽층은 Ti-부유층 또는 Ti-도핑된 층이고,
상기 Ti-부유층 또는 상기 Ti-도핑된 층의 Ti 농도는 20 원자% 내지 50 원자% 범위 내이고,
상기 알루미늄 함유층의 중심부의 Ti 농도는 5 원자% 내지 15 원자% 범위 내인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 18. 실시예 11에 있어서,
상기 제1 일함수 조정 재료층은 상기 게이트 유전체층 바로 위에 배치된 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 19. 실시예 17에 있어서,
상기 중심부의 두께는 상기 알루미늄 함유층의 전체 두께의 20% 내지 90% 범위 내인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
실시예 20. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 재료로 제조된 채널 영역 위에 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 위에 제1 일함수 조정층을 형성하는 단계; 및
상기 제1 일함수 조정층 위에 금속 게이트 전극층을 형성하는 단계
를 포함하고,
상기 제1 일함수 조정층은 알루미늄을 포함하고,
상기 제1 일함수 조정층을 형성하는 단계는, 상기 제1 일함수 조정층의 하단 부분과 상단 부분 중 적어도 하나에서 확산 장벽층을 형성하는 단계를 포함하고, 상기 확산 장벽층은, 상기 제1 일함수 조정층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 상기 제1 일함수 조정층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층, 중 하나 이상인 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    채널 영역 위에 배치된 게이트 구조물; 및
    소스/드레인 영역을 포함하고,
    상기 게이트 구조물은,
    상기 채널 영역 위의 게이트 유전체층;
    상기 게이트 유전체층 위의 하나 이상의 일함수 조정 재료층; 및
    상기 하나 이상의 일함수 조정 재료층 위의 금속 게이트 전극층을 포함하고,
    상기 하나 이상의 일함수 조정 재료층은 알루미늄 함유층을 포함하고,
    상기 알루미늄 함유층의 하단 부분과 상단 부분 중 적어도 하나에서 확산 장벽층이 배치되고, 상기 확산 장벽층은 상기 알루미늄 함유층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 상기 알루미늄 함유층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층, 중 하나 이상인 것인, 반도체 디바이스.
  2. 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 디바이스에 있어서,
    제1 채널 영역 위에 배치된 제1 게이트 구조물을 포함하는 제1 전계 효과 트랜지스터(field effect transistor; FET); 및
    제2 채널 영역 위에 배치된 제2 게이트 구조물을 포함하는 제2 FET
    를 포함하고,
    상기 제1 FET은 n형 FET이고, 상기 제2 FET는 p형 FET이며,
    상기 제1 게이트 구조물은,
    게이트 유전체층;
    상기 게이트 유전체층 위의 제1 일함수 조정 재료층; 및
    상기 제1 일함수 조정 재료층 위의 금속 게이트 전극층을 포함하고,
    상기 제2 게이트 구조물은,
    게이트 유전체층;
    상기 게이트 유전체층 위의 제2 일함수 조정 재료층;
    상기 제2 일함수 조정 재료층 위의 상기 제1 일함수 조정 재료층; 및
    상기 제1 일함수 조정 재료층 위의 상기 금속 게이트 전극층을 포함하며,
    상기 금속 게이트 전극층 및 상기 제1 일함수 조정 재료층은 상기 제1 FET과 상기 제2 FET 사이에서 연속적이여서, 상기 금속 게이트 전극층은 상기 제1 FET의 상기 게이트 유전체층 위에, 상기 제2 FET의 상기 제2 일함수 조정 재료층 위에, 그리고 상기 제1 FET과 상기 제2 FET의 경계에서의 상기 제2 일함수 조정 재료층의 측벽 위에 배치되며,
    상기 제1 일함수 조정 재료층은 알루미늄 함유층을 포함하고,
    상기 제1 일함수 조정 재료층은 상기 제1 일함수 조정 재료층의 하단 부분과 상단 부분 중 적어도 하나에서 확산 장벽층을 포함하고, 상기 확산 장벽층은, 상기 제1 일함수 조정 재료층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 상기 제1 일함수 조정 재료층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층, 중 하나 이상의 층인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  3. 제2항에 있어서,
    상기 제2 일함수 조정 재료층은 WN, WCN, W, Ru, TiN 및 TiSiN 중 적어도 하나를 포함하는 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  4. 제2항에 있어서,
    상기 제2 일함수 조정 재료층은 WN, WCN, W, Ru, TiN 및 TiSiN 중 적어도 하나를 포함하고,
    상기 하나 이상의 층 중 적어도 하나의 층은 상기 제1 FET과 상기 제2 FET 사이에서 불연속적인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  5. 제2항에 있어서,
    상기 확산 장벽층은 상기 제1 일함수 조정 재료층의 하단 부분에 배치되는 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  6. 제2항에 있어서,
    상기 제2 FET 내의 상기 제2 일함수 조정 재료층은 Al을 포함하지 않은 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  7. 제2항에 있어서,
    상기 제1 일함수 조정 재료층은 Ti를 더 포함하고,
    상기 확산 장벽층은 Ti-부유층 또는 Ti-도핑된 층이고,
    상기 Ti-부유층 또는 상기 Ti-도핑된 층의 Ti 농도는 20 원자% 내지 50 원자% 범위 내이고,
    상기 알루미늄 함유층의 중심부의 Ti 농도는 5 원자% 내지 15 원자% 범위 내인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  8. 제2항에 있어서,
    상기 제1 일함수 조정 재료층은 상기 게이트 유전체층 바로 위에 배치된 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  9. 제7항에 있어서,
    상기 중심부의 두께는 상기 알루미늄 함유층의 전체 두께의 20% 내지 90% 범위 내인 것인, 상보성 금속 산화물 반도체(CMOS) 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 재료로 제조된 채널 영역 위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 제1 일함수 조정층을 형성하는 단계; 및
    상기 제1 일함수 조정층 위에 금속 게이트 전극층을 형성하는 단계
    를 포함하고,
    상기 제1 일함수 조정층은 알루미늄을 포함하고,
    상기 제1 일함수 조정층을 형성하는 단계는, 상기 제1 일함수 조정층의 하단 부분과 상단 부분 중 적어도 하나에서 확산 장벽층을 형성하는 단계를 포함하고, 상기 확산 장벽층은, 상기 제1 일함수 조정층의 중심보다 높은 Ti 농도를 갖는 Ti-부유층, Ti-도핑된 층, 상기 제1 일함수 조정층의 중심보다 높은 Ta 농도를 갖는 Ta-부유층, Ta-도핑된 층, 및 Si-도핑된 층, 중 하나 이상인 것인, 반도체 디바이스를 제조하는 방법.
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