CN113540218B - 制造半导体器件的方法和场效应晶体管的栅极结构 - Google Patents

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Abstract

本申请的实施例提供了制造半导体器件的方法和场效应晶体管的栅极结构。场效应晶体管的栅极结构包括第一栅极介电层、第二栅极介电层以及设置在第一栅极介电层和第二栅极介电层上方的一个或多个导电层。第一栅极介电层通过填充有扩散阻挡层的间隙与第二栅极介电层分隔开。

Description

制造半导体器件的方法和场效应晶体管的栅极结构
技术领域
本申请的实施例涉及制造半导体器件的方法和场效应晶体管的栅极结构。
背景技术
随着集成电路的尺寸越来越小以及对集成电路速度的日益严苛的要求，晶体管需要具有更大的驱动电流以及越来越小的尺寸。因此开发了三维场效应晶体管(FET)。三维(3D)FET包括设置在衬底上的垂直半导体纳米结构(例如鳍、纳米线、纳米片等)。半导体纳米结构用于形成源极和漏极区以及源极和漏极区域之间的沟道区。形成浅沟槽隔离(STI)区域以限定半导体纳米结构。3D FET还包括栅极堆叠件，该栅极堆叠件形成在半导体鳍的侧壁和顶表面上或纳米线、纳米片的所有侧面上。由于3D FET具有三维沟道结构，因此对沟道进行离子注入工艺需要格外小心，以减少任何几何效应。随着集成电路的规模越来越小，相附近的器件之间的间隔减小，并且不同的阈值电压器件越来越靠近在一起，导致了各种工艺和/或结构问题引起的阈值电压偏移。
发明内容
本申请的实施例提供一种制造半导体器件的方法，包括：在栅极空间中形成栅极介电层，所述栅极空间被一个或多个绝缘层横向围绕；通过形成沟槽将所述栅极介电层分离为第一栅极介电层和第二栅极介电层；在所述第一栅极介电层和所述第二栅极介电层上方形成一个或多个功函数调整材料(WFM)层；以及在所述一个或多个WFM层上形成体栅电极层。
本申请的实施例还提供一种制造半导体器件的方法，包括：在由第一半导体材料制成的第一沟道区上方和隔离绝缘层上方形成第一栅极介电层；在由第二半导体材料制成的第二沟道区上方和所述隔离绝缘层上方形成第二栅极介电层，第一栅极介电层在位于所述隔离绝缘层上方的边界处与第二栅极介电层横向接触；通过使用图案化操作将所述第一栅极介电层和所述第二栅极介电层通过沟槽分隔开；以及通过用介电材料或导电材料填充所述沟槽来形成扩散阻挡件，其中：所述第一栅极介电层或所述第二栅极介电层中的至少一个包括掺杂剂，所述第一栅极介电层和所述第二栅极介电层之间的掺杂剂浓度不同，并且扩散阻挡件用作掺杂剂的阻挡件。
本申请的实施例还提供一种场效应晶体管的栅极结构，包括：第一栅极介电层；第二栅极介电层；以及设置在所述第一栅极介电层和所述第二栅极介电层上的一个或多个导电层，其中，所述第一栅极介电层通过填充有扩散阻挡层的间隙与所述第二栅极介电层分隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了截面图，图1B示出了立体图并且图1C是根据本公开的实施例的半导体器件的另一截面图。
图2A、图2B、图2C、图2D、图2E和图2F示出了根据本公开实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图3A、图3B、图3C、图3D、图3E和图3F示出了根据本公开实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本公开实施例的制造半导体器件的工艺流程。
图4A示出了根据本公开实施例的具有不同阈值电压的多个FET的栅极结构。图4B和图4C示出了根据本公开实施例的用于具有不同阈值电压的多个FET的各种功函数调整材料层和高k栅极介电层。
图5A示出了CMOS电路的平面图(布局)。图5B示出了对应于图5A的区域A1的截面图以及图5C示出了根据本公开的实施例的图5B的区域B1的放大图。
图6A示出了CMOS电路的平面图(布局)。图6B示出了对应于图6A的区域A1的截面图以及图6C示出了根据本公开的实施例的图6B的区域B1的放大图。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H和7I示出了根据本公开实施例的半导体器件的制造工艺的各个阶段。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图8I、图8J、图8K和图8L示出了根据本公开实施例的半导体器件的顺序制造工艺的各种视图。
图9A、图9B、图9C、图9D、图9E、图9F和图9G示出了根据本公开实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图10A、图10B、图10C、图10D和图10E示出了根据本公开实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图11A、图11B、图11C、图11D、图11E、图11F、图11G、图11H、图11I、图11J、图11K、图11L、图11M、图11N、图11O、图11P、图11Q、图11R、图11S、图11T、图11U、图11V和图11W示出了根据本公开的实施例的半导体器件各种视图。
图12示出了根据本公开实施例的静态随机存取存储器(SRAM)布局。
图13示出了根据本公开的实施例的各种电路布局。
具体实施方式
应当理解，本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或装置的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。在附图中，为了简化，可以省略一些层/部件。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包含”或“由...组成”。此外，在随后的制造工艺中，在所描述的操作之间可以存在一个或多个附加操作，并且可以改变操作的顺序。在本公开中，短语“A、B和C之一”是指“A、B和/或C”(A、B、C，A和B，A和C，B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元素、来自B的一个元素和来自C的一个元素。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极之一或两者。在以下实施例中，可以在其他实施例中采用关于一个实施例所描述的材料、配置、尺寸、工艺和/或操作(例如，一个或多个附图)，并且可以省略其详细描述。
公开的实施例涉及一种半导体器件，尤其涉及场效应晶体管(FET)的栅极结构及其制造方法。此处公开的实施例通常不仅适用于平面FET，而且还适用于鳍式FET(FinFET)、双栅FET、环绕栅FET、Ω栅FET或全环绕栅(GAA)FET(例如横向全环绕栅FET或垂直全环绕栅FET)和/或纳米线晶体管、纳米片晶体管、纳米叉片晶体管、纳米平板晶体管或任何在栅极结构中具有一个或多个功函数调整材料(WFM)层的器件。
随着技术的按比例缩小，半导体器件(例如，晶体管)被布置为彼此更靠近，并且邻近效应(对附近器件的损坏)是受关注的。在FET结构中，构建多个具有低Vt的Vt器件对于降低功耗和提高器件性能至关重要。金属栅膜的成分和厚度在定义器件功函数中起着至关重要的作用。可以通过调节栅极介电层的材料和/或厚度和/或设置在栅极介电层和主体金属栅电极层(例如，W层)之间的一个或多个功函数调节材料层(WFM)来实现具有不同阈值电压的多个FET。此外，高k偶极层用于形成不同的Vt器件。当在附近的FET器件中将不同的高k偶极层用作栅极介电层时，使用不同的栅极介电层的不同Vt器件之间的交叉污染(例如，La的扩散)可能是个问题。
本公开涉及一种用于防止La跨越不同Vt器件的边界扩散的方法和器件结构。
图1A和图1C示出了截面图，并且图1B是根据本公开的实施例的半导体器件的立体图。
在一些实施例中，半导体器件包括设置在鳍结构20的沟道区上方的栅极堆叠件80。如图1所示，栅极堆叠件80包括界面层81、栅极介电层82、作为盖层的第一导电层83、作为第一阻挡层的第二导电层84、功函数调整材料层或功函数调整层(WFM层)86、胶层87和主体栅电极层88。在一些实施例中，鳍结构20设置在衬底10上方并且从隔离绝缘层30突出。此外，栅极侧壁间隔件46设置在栅极堆叠件80的相对侧面上，并且一个或多个介电层50形成为覆盖栅极侧壁间隔件46。在一些实施例中，一块绝缘材料42设置在栅极侧壁间隔件46和隔离绝缘层30之间。此外，如图1B所示，源极/漏极外延层60形成在凹陷的鳍结构上。虽然图1A示出了两个鳍结构，图1B示出了三个鳍结构，鳍结构的数量不限于图1A和图1B所示。
在一些实施例中，鳍结构的沟道区由用于n型FET的Si制成，并且由用于p型FET的SiGe制成。在一些实施例中，SiGe的Ge浓度在约20原子％(atomic％)至60原子％的范围内，并且在其他实施例中，在约30原子％至50原子％的范围内。在一些实施例中，n型FET的沟道区包括的Ge的量小于p型FET的SiGe沟道。在其他实施例中，p型FET和n型FET的沟道区均由Si或化合物半导体制成。
在一些实施例中，第一导电层83包括金属氮化物，例如WN、TaN、TiN和TiSiN。在一些实施例中，使用TiN。在一些实施例中，第一导电层83的厚度在约0.3nm至约30nm的范围内，并且在其他实施例中，在约0.5nm至约25nm的范围内。在一些实施例中，第一导电层83是具有例如柱状晶粒的晶体。在一些实施例中，不形成第一导电层83。在一些实施例中，形成第一导电层83，然后在通过湿蚀刻工艺的退火操作之后将其去除。
在一些实施例中，第二导电层84包括金属氮化物，诸如WN、WCN、Ru、TiAlN、AlN、TaN，TiN和TiSiN。在一些实施例中，使用TaN。在一些实施例中，第二导电层84的厚度在约0.3nm至约30nm的范围内，并且在其他实施例中，在约0.5nm至约25nm的范围内。在一些实施例中，第二导电层84用作阻挡层或蚀刻停止层。在一些实施例中，第二导电层84比第一导电层83薄。在一些实施例中，不形成第二导电层84。
在一些实施例中，WFM层86由诸如TiN、WN、WCN、Ru、W、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC的单层的导电材料制成，或两种或多种这些材料的多层。对于具有Si沟道的n型FET，使用在其下形成的含铝层，例如TiAl、TiAlC、TaAl和/或TaAlC以及可选的TaN、TiN、WN、TiC、WCN、MoN的一种或多种，和/或Co。对于具有SiGe沟道的p型FET，使用在其上形成的TaN、TiN、WN、TiC、WCN、MoN和/或Co以及TiAl、TiAlC、TaAl和TaAlC中的一种或多种。
在一些实施例中，胶层87由TiN、Ti和Co中的一种或多种制成。在一些实施例中，体栅电极层88包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、Ru、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。
如上所述，在一些实施例中，不形成第一导电层83和第二导电层84。在这种情况下，一个或多个WFM层直接形成在栅极介电层82上。
图2A至图3F示出了根据本公开实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图3G示出了根据本公开实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺中，可以在图2A至图3F所示的阶段之前、之中和之后提供一个或多个附加操作，以下描述的一些操作可以被替换或消除以用于该方法的另外的实施例。操作/工艺的顺序可以互换。
如图2A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。替代地，衬底10可以包括诸如锗的另一种基本半导体；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP或其组合的Ⅲ-V族化合物半导体。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶硅或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型电导性)的各种区域。
在一些实施例中，通过蚀刻使得用于p型FET的衬底10的部分凹陷，并在凹陷上方形成SiGe层。图2A-图3F示出了n型FET的示例，但是对于p型FET，大多数制造工艺基本上是相同的。
可以通过任何合适的方法来图案化鳍结构20。例如，可以使用一种或多种光刻工艺来图案化鳍结构20，光刻工艺包括双图案化或多图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生例如间距小于使用单次直接光刻法可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构20。
如图2A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻设置。但是，鳍结构的数量不限于两个。该数字可以是一个、三个、四个或五个或更多。另外，可以在鳍结构20的两侧附近设置多个伪鳍结构中的一个，以提高图案化工艺中的图案保真度。鳍结构20的宽度在一些实施例中在约5nm至约40nm的范围内，并且在某些实施例中在约7nm至约15nm的范围内。鳍结构20的高度在一些实施例中在约100nm至约300nm的范围内，并且在其他实施例中在约50nm至100nm的范围内。鳍结构20之间的间隔在一些实施例中在约5nm至约80nm的范围内，并且在其他实施例中在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是示例，并且可以改变以适合集成电路的不同规模。
如图2B所示，在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括一层或多层绝缘材料，例如通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的氧化硅、氧氮化硅或氮化硅。在可流动的CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积工艺中“流动”，以高纵横比填充间隙或空间。通常，将各种化学物添加到含硅的前体中以使沉积的膜流动。在一些实施方案中，添加氢氮键。可流动的电介质前体，特别是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、倍半硅氧烷氢(HSQ)、MSQ和HSQ的混合物、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)或甲硅烷基胺【例如，三甲硅烷基胺(TSA)】。这些可流动的氧化硅材料是在多次操作工艺中形成的。在沉积可流动膜之后，将其固化，然后退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟化物掺杂的硅酸盐玻璃(FSG)中的一层或多层形成。
在鳍结构20上方形成隔离绝缘层30之后，执行平坦化操作以去除部分隔离绝缘层30和掩模层(例如，在焊盘氧化层上形成的焊盘氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，如图2B所示，进一步去除隔离绝缘层30，从而暴露出成为沟道层的鳍结构20的上部。
在某些实施例中，使用湿蚀刻工艺来执行部分去除绝缘绝缘层30的操作，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，使用干蚀刻工艺来执行部分去除绝缘绝缘层30的操作。例如，可以使用使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以执行热处理，例如退火处理，以提高隔离绝缘层30的质量。在某些实施例中，通过使用在惰性气体环境(例如N2，Ar或He环境)中、在约900℃至约1050℃的温度下约1.5秒钟至约10秒钟的快速热退火(RTA)来执行热处理。。
然后，如图2C所示，在鳍结构20的部分上方形成伪栅极结构40。
在隔离绝缘层30和暴露的鳍结构20之上形成介电层和多晶硅层，然后执行图案化操作以获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来执行多晶硅层的图案化。伪栅极介电层42可以是通过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅极介电层的厚度在约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44是具有均匀或非均匀掺杂的掺杂多晶硅。在本实施例中，伪栅电极层44的宽度在约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度在约30nm至约50nm的范围内。另外，可以在伪栅极结构40的两侧附近设置更多伪栅极结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，伪栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中，在约7nm至约15nm的范围内。
进一步地，如图2C和2D所示，在伪栅极结构40的相对侧面上形成侧壁间隔件46。图2D是在y-z平面中的横截面。在伪栅极结构40上形成用于侧壁间隔件46的绝缘材料层。以共形的方式沉积绝缘材料层，使得该绝缘材料层在伪栅极结构40的诸如侧壁的垂直表面、水平表面和顶部上分别形成为具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN或任何其他合适的介电材料中的一种或多种。可以通过ALD或CVD或任何其他合适的方法形成绝缘材料层。接下来，通过各向异性蚀刻去除绝缘材料层的底部，从而形成栅极侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两至四层不同的绝缘材料。在一些实施例中，伪栅极介电层42的部分设置在侧壁间隔件46和隔离绝缘层30之间。在其他实施例中，伪栅极介电层42的部分不设置在侧壁间隔件46和隔离绝缘层30之间。
随后，在一些实施例中，鳍结构20的未被伪栅极结构40覆盖的源极/漏极区域被蚀刻(凹进)以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，如图2D所示，在源极/漏极凹槽中形成一个或多个源极/漏极外延层60(也参见图1B)。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其他实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe或Ge。在一些实施方案中，第一外延层中的P(磷)的量在约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度在约5nm至20nm的范围内，而在其他实施例中，在约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25原子％至约32原子％，在其他实施例中为约28原子％至约30原子％。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层中的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层的厚度在约20nm至40nm的范围内，或者在其他实施例中，在约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，Ge的量为约35原子％至约55原子％，在其他实施例中为约41原子％至约46原子％。在一些实施例中，第三外延层包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且在约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20原子％，而在其他实施例中，Ge的量小于约1原子％至约18原子％。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适的方法来外延生长外延层60。LPCVD工艺是在约400至850℃的温度和约1Torr(托)至200Torr的压力下使用硅源气体(例如SiH4、Si2H6或Si3H8)、锗源气体(例如GeH4或G2H6)、碳源气体(例如CH4或SiH3CH3)和磷源气体(例如PH3)执行的。
仍参照图2C和2D，在S/D外延层60和伪栅极结构40上形成层间电介质(ILD)层50。ILD层50的材料包括包含Si、O、C和/或H的化合物，例如氧化硅、SiCOH和SiOC。有机材料，例如聚合物，也可以用于ILD层50。
如图2D所示，在形成ILD层50之后，执行诸如CMP的平坦化操作，从而暴露出伪栅电极层44的顶部。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，例如氮化硅层或氧氮化硅层。
然后，去除伪栅电极层44和伪栅介电层42，从而形成如图2E和图2F所示的栅极空间47。图2F是沿着Y方向(源极至漏极方向)的截面。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层40是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极层44。此后，使用等离子体干蚀刻和/或湿蚀刻去除伪栅介电层42。
图3A示出了在栅极空间47中暴露鳍结构20的沟道区之后的结构。图3A-图3F对应于图2中的区域GS。在图2E中，侧壁间隔件46和ILD层50被省略。
如图3B所示，在图3G的S301中，在鳍结构20上形成界面层81，并且在图3的S303中，在界面层81上形成栅极介电层82。在一些实施例中，通过使用化学氧化来形成界面层81。在一些实施例中，界面层81包括氧化硅、氮化硅和氧化硅锗中的一种。在一些实施例中，当沟道由Si制成时，界面层是氧化硅层81N，而当沟道由SiGe制成时，界面层是硅锗氧化层81P(参见图4A)。在一些实施例中，界面层81的厚度在约0.6nm至约2nm的范围内。在一些实施例中，栅极介电层82包括一层或多层介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或其组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其他合适的高k电介质材料、和/或其组合。
可以通过CVD、ALD或任何合适的方法形成栅极介电层82。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层82的厚度在约1nm至约30nm的范围内。
在一些实施例中，栅极介电层82包括La掺杂的氧化铪或LaHfOx。在一些实施例中，在栅极介电层82上形成如下所述的一个或多个高k偶极层(例如，La氧化物)，然后在形成偶极层之后执行退火操作。此外，在一些实施例中，执行清洁操作以去除在偶极层的图案化操作中产生的偶极层的残留物。
然后，如图3C所示，在图3G的S305中，形成第一导电层83。在一些实施例中，可以通过CVD、ALD或任何合适的方法形成第一导电层83。在一些实施例中，第一导电层83由TiN或TiSiN制成。在一些实施例中，不形成第一导电层83。
在一些实施例中，在图3G的S307，在形成第一导电层83之后，在约600℃至约950℃的温度下执行约1ns(纳秒)(尖峰退火，诸如激光退火和/或等温退火)到约360sec(秒)的第一退火操作。第一退火可以帮助使栅极介电层82致密化并且将氮结合到栅极介电层82中。氮气有助于钝化氧的空位，减少泄漏并提高器件可靠性。第一次退火还可以帮助形成稳定的混合层，这有助于为随后的金属栅极膜沉积到介电层上提供稳定的平台。当温度太高时，第一退火会在高k栅极介电层82中引起结晶和晶界形成，这影响界面层81的泄漏性能和再生长，这降低了器件速度。相反，当温度太低时，第一退火可能不会在高k栅极介电层中提供足够的致密化和/或氮化作用，并在随后的金属栅极沉积工艺中引起器件不稳定/变化。在一些实施例中，当不形成第一导电层83时，在此阶段不执行退火操作。在一些实施例中，形成第一导电层83，然后执行退火操作。之后，通过湿蚀刻工艺去除第一导电层83。
在一些实施例中，将包括界面层81、栅极介电层82和第一导电层83的堆叠结构在约室温(25℃)至约550℃的温度下浸泡在含氟气体(例如，F2和/或NF3)中约4秒至约15分钟。掺入氟有助于改善功函数调节、降低PMOS器件的Vt(阈值电压)、钝化栅介电层82中的氧空位、减少泄漏并减少栅介电层中的悬空键。此后，在第一导电层83上形成由例如晶体、多晶或非晶硅制成的覆盖层，并且在约550℃至约1300℃的温度下执行约1纳秒(尖峰退火，例如激光退火)至约360秒第二退火操作。在一些实施例中，退火温度为900℃至1100℃。在一些实施例中，这导致氟扩散到覆盖层、第一导电层83和栅极介电层82中。在第二次退火操作之后，去除覆盖层。使用Si覆盖层的第二退火还有助于提高栅极介电层82的质量。在相对较低的温度下形成诸如高k介电层的栅极介电层以避免结晶和晶界形成，同时在相对较高的温度下沉积金属栅极膜。因此，期望在金属栅极沉积之前使高k介电层更热稳定。在如上所述的温度范围内用覆盖层进行的第二次退火可以使高k介电层致密化(并且使其热稳定)而在金属栅极沉积期间没有任何热氧化物反转。第二退火还有助于将氟从外层(例如，覆盖层)热扩散到第一导电层83、栅极介电层82和界面层81中。覆盖层用于保护栅极电介质层82和第一导电层83免于受到不希望的氧化损伤，并使这些膜与退火气氛隔离。在栅极介电层热稳定之后，在最终的器件结构中不再需要覆盖层，因此将其去除。
在其他实施例中，不执行伴随形成硅覆盖层和第二退火操作的氟浸泡操作。
随后，在图3G的S309中，形成第二导电层作为第一阻挡层84，然后在图3G的S311中，形成一个或多个WFM层86。在图3G的S313中，在功函数调节层86上方形成包括胶层87和主体金属层(栅电极层)88的金属栅极层。
在一些实施例中，第二导电层84由TaN制成并且用作蚀刻停止阻挡层。阻挡层86在随后形成以形成多个Vt器件的p型和n型WFM层的图案化期间用作湿蚀刻停止层。在一些实施例中，不形成第二导电层84。
可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成功函数调整材料(WFM)层86。此外，可以针对可使用不同金属层的n沟道FET和p沟道FET分别形成WFM层。可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层(主体金属层)88和胶层87。当未形成第一导电层和第二导电层时，在栅极介电层82上直接形成WFM层86。在一些实施例中，在退火操作S307之后形成并去除第一导电层83，然后没有形成第二导电层，并且WFM层86直接形成在栅极介电层82上。
图4A示出了根据本公开实施例的具有不同阈值电压的FET的栅极结构的截面图。图4B和图4C示出了根据本公开实施例的用于具有不同阈值电压的多个FET的各种功函数调整材料层。
在一些实施例中，半导体器件包括具有WFM层结构WF1的第一n型FET N1、具有WFM层结构WF2的第二n型FET N2、具有WFM层结构WF3的第三n型FET N3、具有WFM层结构WF3的第一p型FET P1、具有WFM层结构WF2的第二p型FET P2和具有WFM层结构WF1的第三p型FET P3。第一n型FET N1(超低压FET)的阈值电压的绝对值小于第二n型FET N2(低压FET)的阈值电压，第二n型FET N2的阈值电压的绝对值小于第三n型FET N3(标准电压FET)的阈值电压。类似地，第一n型FET P1(超低压FET)的阈值电压的绝对值小于第二p型FET P2(低压FET)的阈值电压，第二p型FET P2的阈值电压的绝对值小于第三p型FET P3(标准电压FET)的阈值电压。第一n型FET N1的绝对值中的阈值电压被设计为具有与第一p型FET P1的绝对值中基本相同的阈值电压(例如，±1mV)，第二n型FET N2的绝对值中的阈值电压被设计为具有与第二p型FET P2的绝对值中基本相同的阈值电压(例如，±1mV)，而第三n型FET N3的绝对值中的阈值电压被设计为具有与第三p型FET P3的绝对值中具有基本相同的阈值电压(例如，±1mV)。
在一些实施例中，如图4A所示，WFM层结构WF1包括第一WFM层100，WFM层结构WF2包括更靠近栅极介电层82的第二WFM层89-2和第一WFM层100，并且如图3所示，第三WFM层结构WF3包括更靠近栅极介电层82的第三WFM层89-1、第二WFM层89-2和第一WFM层100。
在图4B中，半导体器件包括三个不同的阈值电压电平。在其他实施例中，如图4C所示，对于n型FET和p型FET，分别使用三个以上(例如九个)不同的阈值电压。不仅调整WFM层结构，而且调整栅极介电层82的配置HK1、HK2和HK3(例如，材料，厚度等)以获得期望的阈值电压。HK1、HK2、HK3由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其他合适的高k电介质材料和/或它们的组合组成。在一些实施例中，HK1、HK2和HK3由具有一些不同浓度的稀土金属和/或III族掺杂剂(例如，La、Al、Mg、Sc、Dy、Y、Ti、Lu、Sr等)的高k电介质组成。在一些实施例中，HK3由HfOx组成，HK2由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，而HK1由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfSyOx、HfScOx，使得HK1中的La(或Y、Lu、Sr、Sc、Dy)的量高于HK2。在一些实施例中，HK1由HfOx组成，HK2由HfAlOx(或HfZrOx、HfTiOx)组成，而HK3由HfAlOx(或HfZrOx、HfTiOx)组成，使得HK3中Al(或Zr、Ti)的量高于HK2。在一些实施例中，HK2由HfOx组成，HK1由HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)组成，而HK3由HfAlOx(或HfZrOx、HfTiOx)组成。在一些实施例中，HK1、HK2和HK3的厚度在约0.6nm至约30nm的范围内。在一些实施例中，使用多于三个的不同的高k电介质膜。
在一些实施例中，HK1包括氧化铪，HK2包括La掺杂的氧化铪，而HK3包括La含量比HK2高的La掺杂的氧化铪。
在CMOS器件中，栅电极通常用于n型FET和p型FET(由其共享)，因此选择具有基本相同的阈值电压的n型FET和p型FET。例如，具有超低压FET的CMOS器件包括第一n型FET N1和第一p型FET P1。图5A示出了这种CMOS器件的平面图(布局)。
如图5A所示，栅电极80设置在一个或多个鳍结构20的沟道区上方。在一些实施例中，n型FET NFET和p型FET PFET中的每个包括两个鳍结构。在其他实施例中，每个FET的鳍结构的数量是一个或三个或更多(例如多达10个)。图5B示出了对应于图5A的区域A1的截面图，图5C示出了图5B的区域B1的放大图。在图5B和5C中，省略了胶层87和主体金属层88(以虚线示出)。
在一些实施例中，n型FET NFET(例如，Nl)和p型FET PFET具有不同的栅极介电层(不同的材料)。在一些实施例中，n型FET包括偶极高k介电层82B(例如，高La掺杂的氧化铪)，而p型FET包括高k介电层82(例如，无La掺杂的氧化铪)。此外，n型FET NFET(仅)具有第一WFM层100的WFM层结构WF1，而p型FET(例如P1)具有和第一WFM层100，WFM层结构WF3具有第二和第三WFM层(89-2和89-1，在图5B中统称为89)。如图5C所示，n型FET和p型FET的栅极介电层是不连续的，并且被第一WFM层100的部分以及第二和第三WFM层89-1和89-2的部分隔开。
类似地，在图6A-图6C中，具有阈值电压Vt4的CMOS器件包括具有WFM层结构WF2的n型FET和具有WFM层结构WF2的p型FET(参见图4C)，n型FET NFET(例如N1)和p型FET PFET具有不同的栅极介电层(不同的材料)。在一些实施例中，n型FET包括第二偶极高k介电层82B(例如，高La掺杂的氧化铪)，而p型FET包括第一偶极高k介电层82A(例如，低La掺杂的氧化铪)。如图6C所示，n型FET和p型FET的栅极介电层是不连续的，并且被第二WFM层89-1的部分隔开。
如上所述，由不同材料制成的栅极介电层在WFM层下彼此分离，因此可以抑制交叉污染，例如从高La区域到低La区域的La扩散。
图7A-图7I示出了根据本公开实施例的制造用于不同Vt器件的栅极介电层的各个阶段。图7A、图7C、图7D、图7F和图7H示出了栅极空间的三个区域，其中针对不同的Vt器件形成了栅极介电层。尽管如图所示布置了三个区域，但是区域的顺序不限于此。在一些实施例中，尽管示出了三个区域，但是，仅两个附近区域被提供给如图7B、图7E、图7G和图7I所示的一个栅极空间。
在图3A所示的形成有栅极空间的结构之后，参照图7A和图7B，形成界面层(图7A和7B中未示出)，然后在界面层上形成高k(非偶极)介电层82。此外，第一偶极高k介电层182形成在高k介电层82上。在一些实施例中，第一偶极高k介电层182包括La2O3、Lu2O3、Sc2O3、SrO、ZrO2、Y2O3、DyOx、EuOx和Yb2O3。在某些实施例中，第一偶极高k介电层182由氧化镧(La2O3)制成。在一些实施例中，用于三个区域的高k介电层82(基础介电层)的材料中的至少一种不同于其他两个区域。
然后，如图7C所示，对第一偶极高k介电层182进行图案化，使得第一偶极高k介电层182从第一区域和第二区域(图7C中的左侧和中央区域)去除并保留在第三区域(图7C中的右侧区域)中。
接下来，如图7D所示，在第一和第二区域中的高k介电层82上以及在第三区域中的第一偶极高k层182上形成第二偶极高k介电层282，然后执行图案化操作，使得第二偶极高k介电层182从第一区域去除并且保留在第二和第三区域中。图7E还示出了在第二高k偶极元素层282被图案化之后。第二偶极高k介电层282由与第一偶极高k介电层182相同或不同的材料制成，并且包括La2O3、Lu2O3、Sc2O3、SrO、CeO2、Y2O3、DyOx、EuOx和Yb2O3。
在形成图7D和图7E所示的结构之后，在一些实施例中，如图7F和图7G所示，在400℃至约700℃之间的温度下执行退火操作约2秒至约100秒，以从第一和/或第二偶极高k介电层182、282插入基础高k介电层82中，以形成具有不同量的掺杂剂的高k介电层82A和82B。在一些实施例中，偶极掺杂元素包括La、Lu、Sc、Sr、Ce、Y、Dy、Eu和Yb中的一个或多个，它们包含在第一和第二偶极高k介电层182、282中。在某些实施例中，掺杂元素是La。
在一些实施例中，偶极扩散层82A和82B形成在高k介电层82的部分处，并且在其他实施例中，高k介电层82被完全转换为偶极扩散层82A和82B。在一些实施例中，扩散到层82A中的偶极掺杂剂元素的量小于扩散到层82B中的偶极掺杂剂元素的量。当第二偶极高k介电层282由与第一偶极高k介电层182不同的材料制成时，层82B中的至少一种掺杂剂不同于层82A。在一些实施例中，如图7H和图7I所示，在退火操作之后，执行可选的湿蚀刻以部分或完全去除偶极层182和282的残留物。
在一些实施例中，低扩散偶极元素高k介电层82A中的偶极元素(例如，La)的掺杂量大于高k介电层82中的偶极元素的掺杂量的约10-100倍，高扩散偶极元素高k介电层82B中的偶极元素的掺杂量是低扩散偶极元素高k介电层82A中的偶极元素的掺杂量的约3-100倍。在一些实施例中，低扩散偶极元素高k介电层82A中的偶极元素(例如，La)的掺杂量在约2×1013原子/cm2至约3×1015原子/cm2的范围内，并且高扩散偶极元素高k介电层82B中的偶极元素的掺杂量高于层82A中的偶极元素的掺杂量，并且在约6×1013原子/cm2至约8×1017原子/cm2的范围内。在一些实施例中，正常的高k介电层82可包含在约0原子/cm2至约5×1013原子/cm2的范围内的偶极元素，其小于层82A的偶极元素的含量。
如上所述，当偶极元素扩散的高k介电层(例如82A和82B)与正常的高k介电层相邻或不同浓度的层彼此相邻时，偶极掺杂元素扩散越过边界，可能导致Vt漂移或其他电气问题。在本实施例中，进行图案化操作以在边界处切割栅极介电层并用另一种材料填充所切割的区域(例如，凹槽)以抑制偶极掺杂剂的扩散。
图8A-8J示出了根据本公开实施例的制造半导体器件的各个阶段的截面图。可以理解，对于该方法的附加实施例，在顺序制造工艺中，可以在图8A-图8J所示的阶段之前、之中和之后提供一个或多个附加操作，并且下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。可以在以下实施例中采用如关于图7A-7I的实施例所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
图8A示出了在如参照图7A-图7I所解释的形成偶极元素掺杂的高k介电层82B之后的截面图。如图8A所示，在一些实施例中，高k介电层82与偶极元素掺杂(高掺杂)的高k介电层82B接触。在其他实施例中，高k介电层82与偶极元素掺杂(低掺杂)的高k介电层82A接触，或者偶极元素掺杂(低掺杂)的高k介电层82A接触偶极元素掺杂(高掺杂)高k介电层82B。边界位于隔离绝缘层30上方(参见图5C和6C)。
然后，如图8B所示，在栅极介电层82和82B之上形成硬掩模层130，并且在硬掩模层130之上形成掩模图案135。
在一些实施例中，硬掩模层130包括氧化铝、氮化铝、氧氮化铝、氧化钛、氧氮化钛、氮化钛、氧氮化钽中的一种或多种。在一些实施例中，硬掩模层130的厚度在约0.5nm至约20nm的范围内，并且在其他实施例中，在约0.8nm至约10nm的范围内。当厚度太小时，硬掩模层130可能不能充分用作硬掩模，和/或与BARC层的粘合性可能不足，并且当厚度太大时，硬掩模层的图案化可能会困难。可以通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺来形成硬掩模层130。
掩模图案135包括具有有机底部抗反射涂层(BARC)层或图案化的BARC层的光致抗蚀剂图案。掩模图案135是与图5A所示的A2相对应的开口(沟槽)图案76。在一些实施例中，开口在X方向上的宽度W1在约10nm至约150nm的范围内，并且在其他实施例中在约14nm至约120nm的范围内。最小宽度可以被限制为光刻分辨率，并且当宽度小于上述范围时，阻挡效应可能不足。当宽度大于上述范围时，沟槽太靠近鳍结构，并且可能导致鳍结构的损坏。
如图8C所示，通过使用掩模图案135作为通过湿和/或干蚀刻的蚀刻掩模来对硬掩模层130进行图案化。在一些实施例中，湿蚀刻剂包括NH4OH，H2O2和/或HCl的水溶液、或NH4F和HF的水溶液。在一些实施例中，干蚀刻使用包括BCl3或其他含氯气体的蚀刻气体。
此外，如图8D所示，通过使用掩模图案135和图案化的硬掩模层130作为蚀刻掩模来图案化高k栅极介电层82和82B，从而形成沟槽或开口76。然后，如图8E所示去除掩模图案135。当掩模图案135由诸如BARC的有机材料制成时，使用N2、H2、Cl2、O2和/或CF4气体的等离子体灰化工艺被使用。在其他实施例中，在图案化栅极介电层82和82B之前去除掩模图案130，并且通过使用图案化的硬掩模层130作为蚀刻掩模来图案化高k栅极介电层82和82B。
随后，如图8F所示，去除图案化的硬掩模层130。在一些实施例中，通过使用湿蚀刻去除图案化的硬掩模层130。在一些实施例中，湿蚀刻剂包括NH4OH、H2O2和/或HCl的水溶液，或NH4F和HF的水溶液。在其他实施例中，通过干蚀刻去除图案化的硬掩模层130。在一些实施例中，蚀刻气体包括BCl3或其他含氯气体。
在一些实施例中，如图8D和图8I所示，在高k栅极介电层82和82B的蚀刻中，也蚀刻ILD层50的部分和隔离绝缘层30的部分。8I是Y方向的截面，而图8D是X方向的截面。在一些实施例中，ILD层50的蚀刻量D1在约2nm至约5nm的范围内，并且隔离绝缘层30的蚀刻量D2在约1nm至约4nm的范围内。如上所述，掩模图案135是与图5A中所示的A2相对应的开口图案并且被布置在两个栅极空间上方。在其他实施例中，掩模图案135仅设置在一个栅极空间上，或者设置在两个以上栅极空间上。
如图8F所示，在将栅极介电层82和82B分离之后，如图8G所示，形成WFM层89，并且在WFM层89上方形成WFM层100，以填充高k栅极介电层82和偶极元素掺杂的高k介电层82B之间的间隙。此外，如图8H和图8J所示，形成胶层88和主体金属层89。在一些实施例中，覆盖层101形成在WFM层100上方。在一些实施例中，覆盖层101包括TiN、TiSiN、Ta或TaN中的一种或多种。如图8I和图8J所示，WFM层89的部分穿透到隔离绝缘层30中。
如图8K和图8L所示，在一些实施例中，相邻的栅电极通过连接图案77连接。图8K是形成主体金属层89之后的平面图。在图8K和图8L中，为简单起见，省略了构成栅电极的层。在一些实施例中，如图8K和8L所示，当在两个栅极空间上形成开口(沟槽)76时，相邻的栅电极通过连接图案77连接，该连接图案77由与填充在沟槽76中的栅电极相同的导电材料制成。NFET区域的栅极介电层的偶极元素浓度与PFET区域中的栅极介电层的偶极元素浓度不同。在其他实施例中，由于金属栅极结构被平坦化或凹陷，所以不存在栅极连接图案(参见图8J)。
图9A-图9G示出了根据本公开实施例的制造半导体器件的各个阶段的截面图。可以理解，在顺序制造工艺中，可以在图1所示的阶段之前，之中和之后提供一个或多个附加操作。对于该方法的其他实施例，图9A-图9G中所示的操作和下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。可以在以下实施例中采用图1A-8J的材料，配置，尺寸，工艺和/或操作，并且可以省略其详细描述。
如图9A所示，在形成图8A所示的结构之后，在栅极介电层82和82B之上形成另一个介电层140。在一些实施例中，另一介电层140包括高k电介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金或任何其他合适的材料。在一些实施例中，另一介电层140不包括偶极元素。另一介电层140用于抑制栅极介电层中的缺陷并改善整个栅极介电层的k值。在一些实施例中，介电层140由与高k介电层82相同或不同的材料制成。
然后，如图9B所示，类似于图8C，在介电层140之上形成硬掩模层130，并且在硬掩模层130之上形成掩模图案135。
如图9C所示，类似于图8C，通过使用掩模图案135作为蚀刻掩模来图案化硬掩模层130。此外，如图9D所示，通过使用掩模图案135和图案化的硬掩模层130作为蚀刻掩模来图案化介电层140以及高k栅介电层82和82B。然后，如图9E所示，去除掩模图案135。
随后，如图9F所示，通过湿和/或干蚀刻去除图案化的硬掩模层130。，在如图9F所示将栅极介电层82和82B分离之后，如图9G所示，形成WFM层89并且在WFM层89上方形成WFM层100，以填充高k栅极介电层82和高k栅极介电层82B之间的气隙。参照图9F，以填充栅极介电层82与偶极元素掺杂的介电层82B之间的间隙。9G。此外，类似于图1至图4。参照图8H和8J，形成胶层88和主体金属层89。
图10A至图10E示出了根据本公开的实施例的制造半导体器件的各个阶段的截面图。应当理解，在顺序制造过程中，可以在图10A-图10E中所示的阶段之前、之中和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以代替或消除以下描述的一些操作。操作/过程的顺序可以互换。可以在以下实施例中采用相对于图1A-图9G的实施例描述的材料、配置、尺寸、过程和/或操作，并且可以省略其详细描述。
图10A示出了在图8F中形成的结构。然后，如图10B所示，共形地形成另一电介质层140以部分填充高k电介质层82和偶极子掺杂的高k电介质层82B之间的间隙。然后，如图10C所示，在介电层140上方形成WFM层89，并且在WFM层89上方形成WFM层100。
在其他实施例中，如图10D所示，形成介电层140以完全填充高k电介质层82和偶极子掺杂高k电介质层82B之间的间隙。然后，如图10E所示，在介电层140上方形成WFM层89，并且在WFM层89上方形成WFM层100。
在图10C和图10E的实施例中，至少介电层140用作阻挡层以抑制偶极子元素的扩散。
图11A-图11V示出了根据本公开的实施例的不同Vt装置之间的各种边界配置。可以在以下实施例中采用如关于图1A-图10E的实施例所描述的材料、配置、尺寸、过程和/或操作，并且可以省略其详细描述。
如图11A-图11C所示，WFM层89和WFM层100可以抑制偶极元素(例如La)从较高的掺杂浓度向较低或零浓度区域的扩散。在图11D-图11F中，可以通过WFM层100和盖层101抑制偶极元素从较高的掺杂浓度向较低或零浓度区域的扩散。在图11G-图11I中，可以通过WFM层89抑制偶极元素从较高的掺杂浓度向较低或零浓度区域的扩散。
在图11J-图11K中，可以通过WFM层89和WFM层100抑制偶极元素(例如La)从较高掺杂浓度向较低或零浓度区域的扩散。在图11M-图11O中，可以通过WFM层100和覆盖层101抑制偶极元素从较高的掺杂浓度向较低或零浓度区域的扩散。在图11P-图11R中，WFM层89可以抑制偶极元素从较高的掺杂浓度向较低或零浓度区域的扩散。
在图11S、图11T、图11U和图11V中，可以通过WFM层89和WFM层100抑制偶极子元素从较高的掺杂浓度向较低或零浓度区域的扩散。
在一些实施例中，沟槽76不必切割不同栅极电介质层的边界。如图11W所示，沟槽切割了较低的偶极浓度介电层(例如82、82B)，并且在沟槽中形成了WFM阻挡。
图12示出了根据本公开实施例的SRAM电路布局。在一些实施例中，SRAM单位单元包括六个晶体管【两个通过栅晶体管(PG)、上拉晶体管(PU)和下拉晶体管(PD)】，并且PD和PU具有不同的导电性，因此，就偶极掺杂而言，使用不同的栅极介电材料，并共享相同的栅电极。在一些实施例中，如上所述，在p型FET和n型FET之间切割形成的栅极电介质层的边界。在一些实施例中，在每个PD和PU的两个栅极空间上形成一个沟槽76。
图13示出了应用本实施例的各种电路布局。在一些实施例中，就偶极掺杂而言，栅电极由具有不同栅介电材料的p型FET和n型FET共享，在p型FET和n型FET的边界处或附近的栅极空间上形成沟槽76。但是，在偶极掺杂方面，当栅电极由具有相同栅电介质材料的p型FET和n型FET共用时，不需要沟槽76。
在本公开中，在设置在p型FET和n型FET上方并由其共享的栅电极中，具有不同的偶极元素(La、Sc、Sr、Ce、Y、Dy、Eu、Yb、Al、Lu、Nb、W、Mo、V等)掺杂浓度的栅极介电层通过阻挡层相互隔离，以抑制偶极元素扩散。阻挡层可以是一个或多个WFM层(例如，TiAl、TiAlC、TaAl、TaAlC、TiN、TiSiN、Ru、WN、WCN、MoN等)、另一介电层(氧化蛤、氧化锆、氧化铝等)或构成栅电极的任何层(例如，TaN、W等)。通过抑制偶极元素的扩散，可以抑制Vt偏移或将由偶极元素的扩散引起的器件性能的任何其他劣化。
将理解的是，在本文中并非必须讨论所有优点，对于所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
根据本申请的一个方面，一种半导体器件包括第一场效应晶体管(FET)和第二FET，第一场效应晶体管(FET)包括布置在第一沟道区上方的第一栅极结构，第二FET具有与第一FET和包括设置在第二沟道区上方的第二栅极结构。第一栅极结构包括在第一沟道区上方的第一栅极介电层、在第一栅极介电层上方的第一功函数调整材料(WFM)层以及第一金属栅电极层。第二栅极结构包括在第二沟道区上方的第二栅极介电层、在第二栅极介电层上方的第二WFM层以及第二金属栅电极层。第一金属栅电极层和第二金属栅电极层连续地形成并且由相同的材料制成。第一栅极介电层与第二栅极介电层通过间隙分隔开。第一栅极介电层或第二栅极介电层中的至少一个包括掺杂剂，并且第一栅极介电层和第二栅极介电层之间的掺杂剂浓度不同。在前述实施例和以下实施例中的一个或多个中，掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu、Pb、Tr、Nd、Gd、Pm、Pr、H、Er、Tm、Sm、Yb、Al、Nb、Mo、W、Ti、Hf、Zr、Ta、V、Ba和Mg组成的组。在前述和以下实施例中的一个或多个中，第一和第二栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个。在前述和以下实施例中的一个或多个中，第一WFM层和第二WFM层连续地形成并且由相同的材料制成。在前述和以下实施例中的一个或多个中，间隙由第一或第二WFM层的一部分填充。在前述和以下实施例中的一个或多个中，第一和第二WFM层包括选自TiN、TiSiN、WN、WCN、MoN和Ru的一种材料的至少一层。在前述和以下实施例中的一个或多个中，第一和第二WFM层包括选自由TaAl、TaAlC、TiAl或TiAlC组成的组的一种材料的至少一层。在前述和以下实施例中的一个或多个中，沿栅极延伸方向的间隙的宽度在14nm至120nm的范围内。在前述和以下实施例中的一个或多个中，第一WFM层和第二WFM层中的每个包括由不同材料制成的一个或多个层，并且第一WFM的层结构与第二WFM的层结构不同。在前述和以下实施例中的一个或多个中，间隙由第一WFM层的一部分和第二WFM层的部分填充。
根据本公开的另一方面，一种半导体器件包括第一场效应晶体管(FET)和第二FET，第一场效应晶体管(FET)包括设置在第一沟道区上方的第一栅极结构，第二FET具有与第一FET不同的导电类型，并且包括设置在第二沟道区上方的第二栅极结构。第一栅极结构包括在第一沟道区上方的第一栅极介电层、在第一栅极介电层上方设置的第二栅极介电层、在第二栅极介电层上方的第一功函数调整材料(WFM)层以及第一金属栅电极层。第二栅极结构包括在第二沟道区上方的第三栅极介电层、在第二沟道区上方的第四栅极介电层、在第四栅极介电层上方的第二WFM层以及第二金属栅电极层。连续形成第一金属栅电极层和第二金属栅电极层，并且第一栅介电层与第二栅介电层通过间隙分隔开。在前述和以下实施例中的一个或多个中，第一栅极介电层或第三栅极介电层中的至少一个包括掺杂剂，所述掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu和Yb以及第一栅极介电层和第二栅极介电层之间的掺杂剂浓度不同。在前述和以下实施例中的一个或多个中，第二栅极介电层和第四栅极介电层由相同的材料制成。在前述和以下实施例中的一个或多个中，第二栅极介电层与第四栅极介电层通过间隙分隔开。在前述和以下实施例中的一个或多个中，第二栅极介电层和第四栅极介电层被连续地形成并且至少部分地填充间隙。在前述和以下实施例中的一个或多个中，第一和第三栅极介电层的成分不同于第二和第四栅极介电层的成分。
根据本公开的另一方面，场效应晶体管的栅极结构包括第一栅极介电层，第二栅极介电层以及布置在第一栅极介电层和第二栅极介电层上方的一个或多个导电层栅极介电层。第一栅极介电层通过填充有扩散阻挡层的间隙与第二栅极介电层隔开。在前述和以下实施例中的一个或多个中，第一和第二栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个，第一和第二栅极介电层中的至少一个包括La。第一栅极介电层和第二栅极介电层之间的掺杂剂浓度不同。在前述和以下实施例中的一个或多个中，第一栅极介电层不包括掺杂剂。在前述和以下实施例中的一个或多个中，一个或多个导电层中的至少一层连续地设置在第一栅极介电层和第二栅极介电层之上。
根据本公开的另一方面，在制造半导体器件的方法中，在栅极空间中形成栅介电层，其中，栅极空间由一个或多个绝缘层形成。通过形成沟槽将栅极介电层分为第一栅极介电层和第二栅极介电层。在第一栅极介电层和第二栅极介电层上方形成一个或多个功函数调整材料(WFM)层。体栅电极层形成在多个WFM层之一上。在前述和以下实施例中的一个或多个中，栅极介电层包括第一区域和与第一区域相邻的第二区域，第一区域或第二区域中的至少一个包括掺杂剂，掺杂剂浓度在第一栅极介电层包括第一区域，第二栅极介电层包括第二区域。在前述和以下实施方案中的一个或多个中，掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu和Yb组成的组中的至少一种。在前述和以下实施例中的一个或多个中，栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一层。在前述和以下实施例中的一个或多个中，沟槽被一个或多个WFM层的一部分填充。在前述和以下实施例中的一个或多个中，通过以下操作将栅极介电层分隔开。在栅极介电层上方形成硬掩模层，在硬掩模层上方形成具有开口的掩模图案，通过使用掩模图案作为蚀刻掩模来对硬掩模层进行图案化，通过使用蚀刻来对栅极介电层进行图案化。去除掩模图案或图案化的硬掩模层中的至少一个作为蚀刻掩模，以及掩模图案和图案化的硬掩模层。在前述和以下实施例中的一个或多个中，硬掩模层由与栅极介电层不同的材料制成，并且包括选自由氧化铝、氮化铝、氧氮化铝、氧化钛和氧氮化钛中的一种或多种组成的组中的至少一种。在前述和以下实施例中的一个或多个中，硬掩模层的厚度在0.5nm至20nm的范围内。在前述和以下实施方案中的一个或多个中，掩模图案由有机抗反射涂层材料制成。
根据本公开的另一方面，在一种制造半导体器件的方法中，在由第一半导体材料制成的第一沟道区上方以及在隔离绝缘层，第二栅极上方形成第一栅极介电层在由第二半导体材料制成的第二沟道区上方和隔离绝缘层上方形成介电层。第一栅极介电层在隔离绝缘层上方的边界处与第二栅极介电层横向接触。通过使用图案化操作，第一栅极介电层和第二栅极介电层被沟槽分隔开。通过用电介质材料或导电材料填充沟槽来形成扩散阻挡层。第一栅极介电层或第二栅极介电层中的至少一个包括掺杂剂，第一栅极介电层和第二栅极介电层之间的掺杂剂浓度不同，并且扩散阻挡用作掺杂剂的阻挡。在前述和以下实施例中的一个或多个中，第一和第二栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个。在前述和以下实施方案中的一个或多个中，掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu和Yb组成的组中的至少一种。在前述和以下实施例中的一个或多个中，在分离第一栅极介电层和第二栅极介电层时，在第一栅极介电层和第二栅极介电层上方形成硬掩模层。在硬掩模层上方和边界上方形成具有开口的掩模图案。通过使用掩模图案作为蚀刻掩模来图案化硬掩模层。通过使用掩模图案或图案化的硬掩模层中的至少一个作为蚀刻掩模来图案化第一栅极介电层和第二栅极介电层。去除掩模图案和图案化的硬掩模层。在前述和以下实施方案中的一个或多个中，硬掩模层包括选自由氧化铝，氮化铝，氧氮化铝，氧化钛和氧钛中的一种或多种组成的组中的至少一种。在前述和以下实施例中的一个或多个中，沟槽的宽度在10nm至150nm的范围内。在前述和以下实施例中的一个或多个中，扩散阻挡层包括TiAl、TiAlC、TaAl、TaAlC、TiN、TiSiN、Ru、WN、WCN、MoN或TaN中的至少一层。在前述和以下实施方案中的一个或多个中，扩散阻挡层包括选自由氧化铝、氮化铝、氧氮化铝、氧化钛和氧氮化钛中的一种或多种组成的组中的至少一种，并且不包括掺杂剂或包括比第一栅极介电层或第二栅极介电层中的至少一个低的掺杂剂量。
根据本公开的另一方面，在一种制造半导体器件的方法中，在由第一半导体材料制成的第一沟道区上方和隔离绝缘层上方形成第一栅极介电层。在由第二半导体材料制成的第二沟道区上方和隔离绝缘层上方形成第二栅极介电层。第一栅极介电层在隔离绝缘层上方的边界处与第二栅极介电层横向接触。在第一和第二栅极介电层上方形成第三栅极介电层。通过使用图案化操作，第一栅极介电层和第二栅极介电层被沟槽分隔开。在第一栅极介电层上的第三栅极介电层上方和第二栅极介电层上的第三栅极介电层上方形成一个或多个功函数调整材料(WFM)层。体栅电极层形成在多个WFM层之一上。一个或多个WFM层的部分填充了沟槽。在前述和以下实施例中的一个或多个中，第一栅极介电层或第二栅极介电层中的至少一个包括掺杂剂，第一栅极介电层和第二栅极介电层之间的掺杂剂浓度不同，并且掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu和Yb组成的组中的至少一种。在前述和以下实施例中的一个或多个中，第一、第二和第三栅极介电层均包括选自由氧化铝、氮化铝、氧氮化铝、氧化钛和氧钛中的一种或多种组成的组中的一个。
本申请的实施例提供一种制造半导体器件的方法，包括：在栅极空间中形成栅极介电层，所述栅极空间被一个或多个绝缘层横向围绕；通过形成沟槽将所述栅极介电层分离为第一栅极介电层和第二栅极介电层；在所述第一栅极介电层和所述第二栅极介电层上方形成一个或多个功函数调整材料(WFM)层；以及在所述一个或多个WFM层上形成体栅电极层。在一些实施例中，栅极介电层包括第一区域和与所述第一区域相邻的第二区域，所述第一区域或所述第二区域中的至少一个包括掺杂剂，所述第一区域中的掺杂剂浓度与所述第二区域中的掺杂剂浓度不同，并且所述第一栅极介电层包括所述第一区域，所述第二栅极介电层包括所述第二区域。在一些实施例中，掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu、Pb、Tr、Nd、Gd、Pm、Pr、Ho、Er、Tm、Sm、Yb、Al、Nb、Mo、W、Ti、Hf、Zr、Ta、V、Ba和Mg组成的组中的至少一种。在一些实施例中，栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个。在一些实施例中，沟槽被所述一个或多个WFM层的部分填充。在一些实施例中，分离所述栅介电层包括：在栅极介电层上方形成硬掩模层；在硬掩模层上形成具有开口的掩模图案；通过使用所述掩模图案作为蚀刻掩模来图案化所述硬掩模层；通过使用所述掩模图案或图案化的硬掩模层中的至少一者作为蚀刻掩模来图案化栅极介电层；以及去除所述掩模图案和所述图案化的硬掩模层。在一些实施例中，硬掩模层由与所述栅极介电层不同的材料制成，并且包括选自由氧化铝、氮化铝、氮氧化铝、氧化钛、氮氧化钛、氮化钛、氮氧化钽组成的组中的至少一种。在一些实施例中，硬掩模层的厚度在0.5nm至20nm的范围内。在一些实施例中，掩模图案由有机抗反射涂层材料制成。
本申请的实施例还提供一种制造半导体器件的方法，包括：在由第一半导体材料制成的第一沟道区上方和隔离绝缘层上方形成第一栅极介电层；在由第二半导体材料制成的第二沟道区上方和所述隔离绝缘层上方形成第二栅极介电层，第一栅极介电层在位于所述隔离绝缘层上方的边界处与第二栅极介电层横向接触；通过使用图案化操作将所述第一栅极介电层和所述第二栅极介电层通过沟槽分隔开；以及通过用介电材料或导电材料填充所述沟槽来形成扩散阻挡件，其中：所述第一栅极介电层或所述第二栅极介电层中的至少一个包括掺杂剂，所述第一栅极介电层和所述第二栅极介电层之间的掺杂剂浓度不同，并且扩散阻挡件用作掺杂剂的阻挡件。在一些实施例中，第一栅极介电层和所述第二栅极介电层包括氧化铪。在一些实施例中，掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu和Yb组成的组中的至少一种。在一些实施例中，分离所述第一栅极介电层和所述第二栅极介电层包括：在所述第一栅极介电层和第二栅极介电层上形成硬掩模层；在所述硬掩模层上方和所述边界上方具有开口的掩模图案；通过使用所述掩模图案作为蚀刻掩模来图案化所述硬掩模层；通过使用所述掩模图案或图案化的硬掩模层中的至少一个作为蚀刻掩模来图案化所述第一栅极介电层和所述第二栅极介电层；以及去除所述掩模图案和所述图案化的硬掩模层。在一些实施例中，硬掩模层包括铝化合物。在一些实施例中，沟槽的宽度在10nm至150nm的范围内。在一些实施例中，扩散阻挡层包括TiAl、TiAlC、TaAl、TaAlC、TiN、TiSiN、Ru、WN、WCN、MoN或TaN中的至少一层。
本申请的实施例还提供一种场效应晶体管的栅极结构，包括：第一栅极介电层；第二栅极介电层；以及设置在所述第一栅极介电层和所述第二栅极介电层上的一个或多个导电层，其中，所述第一栅极介电层通过填充有扩散阻挡层的间隙与所述第二栅极介电层分隔开。在一些实施例中，第一栅极介电层和第二栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个，所述第一栅极介电层和第二栅极介电层中的至少一个包括作为掺杂剂的La，并且所述第一栅极介电层和所述第二栅极介电层之间的掺杂剂浓度不同。在一些实施例中，第一栅极介电层不包括掺杂剂。在一些实施例中，一个或多个导电层中的至少一层连续地设置在所述第一栅极介电层和所述第二栅极介电层上方。
前述概述了几个实施例或示例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开内容用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例或示例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (20)

1.一种制造半导体器件的方法，包括：
在栅极空间中形成栅极介电层，所述栅极空间被一个或多个绝缘层横向围绕；
通过形成沟槽将所述栅极介电层分离为第一栅极介电层和第二栅极介电层；
在所述第一栅极介电层和所述第二栅极介电层上方形成一个或多个功函数调整材料层；以及
在所述一个或多个功函数调整材料层上形成体栅电极层，
其中，所述沟槽被所述一个或多个功函数调整材料层的部分填充，并且所述第一栅极介电层通过填充有所述一个或多个功函数调整材料层的部分的所述沟槽与所述第二栅极介电层分隔开。
2.根据权利要求1所述的方法，其中：
所述栅极介电层包括第一区域和与所述第一区域相邻的第二区域，
所述第一区域或所述第二区域中的至少一个包括掺杂剂，
所述第一区域中的掺杂剂浓度与所述第二区域中的掺杂剂浓度不同，并且
所述第一栅极介电层包括所述第一区域，所述第二栅极介电层包括所述第二区域。
3.根据权利要求2所述的方法，其中，所述掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu、Pb、Tr、Nd、Gd、Pm、Pr、Ho、Er、Tm、Sm、Yb、Al、Nb、Mo、W、Ti、Hf、Zr、Ta、V、Ba和Mg组成的组中的至少一种。
4.根据权利要求2所述的方法，其中，所述栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个。
5.根据权利要求1所述的方法，其中，所述沟槽的宽度在10nm至150nm的范围内。
6.根据权利要求1所述的方法，其中，分离所述栅极介电层包括：
在栅极介电层上方形成硬掩模层；
在硬掩模层上形成具有开口的掩模图案；
通过使用所述掩模图案作为蚀刻掩模来图案化所述硬掩模层；
通过使用所述掩模图案或图案化的硬掩模层中的至少一者作为蚀刻掩模来图案化栅极介电层；以及
去除所述掩模图案和所述图案化的硬掩模层。
7.根据权利要求6所述的方法，其中，所述硬掩模层由与所述栅极介电层不同的材料制成，并且包括选自由氧化铝、氮化铝、氮氧化铝、氧化钛、氮氧化钛、氮化钛、氮氧化钽组成的组中的至少一种。
8.根据权利要求7所述的方法，其中，所述硬掩模层的厚度在0.5nm至20nm的范围内。
9.根据权利要求6所述的方法，其中，所述掩模图案由有机抗反射涂层材料制成。
10.一种制造半导体器件的方法，包括：
在由第一半导体材料制成的第一沟道区上方和隔离绝缘层上方形成第一栅极介电层；
在由第二半导体材料制成的第二沟道区上方和所述隔离绝缘层上方形成第二栅极介电层，第一栅极介电层在位于所述隔离绝缘层上方的边界处与第二栅极介电层横向接触；
通过使用图案化操作将所述第一栅极介电层和所述第二栅极介电层通过沟槽分隔开；以及
通过用介电材料或导电材料填充所述沟槽来形成扩散阻挡件，其中：
所述第一栅极介电层或所述第二栅极介电层中的至少一个包括掺杂剂，
所述第一栅极介电层和所述第二栅极介电层之间的掺杂剂浓度不同，并且
扩散阻挡件用作掺杂剂的阻挡件。
11.根据权利要求10所述的方法，其中，所述第一栅极介电层和所述第二栅极介电层包括氧化铪。
12.根据权利要求11所述的方法，其中，所述掺杂剂是选自由La、Sc、Sr、Ce、Y、Dy、Eu和Yb组成的组中的至少一种。
13.根据权利要求10所述的方法，其中，将所述第一栅极介电层和所述第二栅极介电层分隔开包括：
在所述第一栅极介电层和第二栅极介电层上形成硬掩模层；
在所述硬掩模层上方和所述边界上方具有开口的掩模图案；
通过使用所述掩模图案作为蚀刻掩模来图案化所述硬掩模层；
通过使用所述掩模图案或图案化的硬掩模层中的至少一个作为蚀刻掩模来图案化所述第一栅极介电层和所述第二栅极介电层；以及
去除所述掩模图案和所述图案化的硬掩模层。
14.根据权利要求13所述的方法，其中，所述硬掩模层包括铝化合物。
15.根据权利要求14所述的方法，其中，所述沟槽的宽度在10nm至150nm的范围内。
16.根据权利要求10所述的方法，其中，所述扩散阻挡件包括TiAl、TiAlC、TaAl、TaAlC、TiN、TiSiN、Ru、WN、WCN、MoN或TaN中的至少一层。
17.一种场效应晶体管的栅极结构，包括：
第一栅极介电层；
第二栅极介电层；以及
设置在所述第一栅极介电层和所述第二栅极介电层上的一个或多个导电层，
其中，所述第一栅极介电层通过填充有扩散阻挡层的间隙与所述第二栅极介电层分隔开，
其中，所述第一栅极介电层或所述第二栅极介电层中的至少一个包括掺杂剂，所述第一栅极介电层和所述第二栅极介电层之间的掺杂剂浓度不同。
18.根据权利要求17所述的栅极结构，其中：
所述第一栅极介电层和第二栅极介电层包括选自由氧化铪、氧化锆和铪-锆氧化物组成的组中的一个，以及
所述第一栅极介电层和第二栅极介电层中的至少一个包括作为掺杂剂的La。
19.根据权利要求18所述的栅极结构，其中，所述第一栅极介电层不包括掺杂剂。
20.根据权利要求17所述的栅极结构，其中所述一个或多个导电层中的至少一层连续地设置在所述第一栅极介电层和所述第二栅极介电层上方。
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