CN110379713A - 用于阈值电压调整的方法和由此形成的结构 - Google Patents

用于阈值电压调整的方法和由此形成的结构 Download PDF

Info

Publication number
CN110379713A
CN110379713A CN201811623153.6A CN201811623153A CN110379713A CN 110379713 A CN110379713 A CN 110379713A CN 201811623153 A CN201811623153 A CN 201811623153A CN 110379713 A CN110379713 A CN 110379713A
Authority
CN
China
Prior art keywords
dipole
layer
device area
gate dielectric
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811623153.6A
Other languages
English (en)
Other versions
CN110379713B (zh
Inventor
陈昱璇
苏庆煌
洪正隆
蔡承晏
李达元
李欣怡
张文
李威缙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110379713A publication Critical patent/CN110379713A/zh
Application granted granted Critical
Publication of CN110379713B publication Critical patent/CN110379713B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

总体地，本发明提供了涉及调整晶体管器件中的阈值电压和由此形成的晶体管器件的示例性实施例。描述了实现用于调整阈值电压的各种机制的各个实例。在示例性方法中，在衬底的器件区域中的有源区上方沉积栅极介电层。在器件区域中的栅极介电层上方沉积偶极层。将偶极掺杂物质从偶极层扩散至器件区域中的栅极介电层内。本发明的实施例涉及用于阈值电压调整的方法和由此形成的结构。

Description

用于阈值电压调整的方法和由此形成的结构
技术领域
本发明的实施例涉及用于阈值电压调整的方法和由此形成的结构。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(例如，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，按比例缩小也导致了可能在前几代的较大几何尺寸下没有出现的挑战。
发明内容
本发明的实施例提供了一种用于半导体工艺的方法，所述方法包括：在衬底的第一器件区域中的第一有源区上方沉积栅极介电层；在所述第一器件区域中的所述栅极介电层上方沉积第一偶极层；以及将偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内。
本发明的另一实施例提供了一种半导体结构，包括：第一晶体管，位于衬底上，所述第一晶体管包括：第一栅极介电层，位于第一有源区上方，所述第一栅极介电层掺杂有第一偶极掺杂剂浓度的偶极掺杂物质；和第一栅极，位于所述第一栅极介电层上方；以及第二晶体管，位于所述衬底上，所述第二晶体管包括：第二栅极介电层，位于第二有源区上方，所述第二栅极介电层掺杂有第二偶极掺杂剂浓度的偶极掺杂物质，所述第一偶极掺杂剂浓度大于所述第二偶极掺杂剂浓度；和第二栅极，位于所述第二栅极介电层上方。
本发明的又一实施例提供了一种用于半导体工艺的方法，所述方法包括：在第一有源区和第二有源区上方形成栅极介电层，所述第一有源区和所述第二有源区位于衬底上；在所述第一有源区上方的所述栅极介电层上方形成第一偶极层；以及将偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内；其中，在将所述偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内之后，所述第一有源区上方的所述栅极介电层中的偶极掺杂剂浓度大于所述第二有源区上方的所述栅极介电层中的偶极掺杂剂浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图4示出了根据一些实施例的用于形成半导体器件的示例性方法期间的处于相应的阶段的中间结构的截面图。
图5是根据一些实施例的用于形成半导体器件的示例性方法期间的处于相应的阶段的中间结构的立体图。
图6至图15是根据一些实施例的用于形成半导体器件的示例性方法期间的处于相应的阶段的中间结构的截面图。
图16是根据一些实施例的用于形成图6至图15中的半导体器件的示例性方法的一些操作的流程图。
图17至图23是根据一些实施例的用于形成半导体器件的另一示例性方法期间的处于相应的阶段的中间结构的截面图。
图24是根据一些实施例的用于形成图17至图23中的半导体器件的示例性方法的一些操作的流程图。
图25是根据一些实施例的示出由上述方法形成的结构中的偶极掺杂物质的总体偶极掺杂剂浓度的图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
总体地，本发明提供了涉及调整晶体管器件中的阈值电压和由此形成的晶体管器件的示例性实施例。更具体地，在一些实例中，可以通过沉积栅极介电层并且随后将一种或多种偶极掺杂物质扩散至栅极介电层内来形成用于衬底上的不同晶体管器件的栅极介电层。用于一个晶体管器件的栅极介电层中的一种或多种偶极掺杂物质的偶极掺杂剂浓度可以与用于另一晶体管器件的栅极介电层中的一种或多种偶极掺杂物质的偶极掺杂剂浓度不同以不同地调整那些晶体管器件的阈值电压。此外，在一些实例中，不同晶体管器件的沟道区域可以具有不同的材料和/或不同的导电掺杂剂浓度以不同地调整那些晶体管器件的阈值电压。可以实现这些方面来调整晶体管器件的阈值电压而不影响晶体管器件的栅极的相应的间隔。这些方面可以进一步以各种组合并且在栅极中具有或不具有额外的功函调整层来实现以调整阈值电压。使用这些方面，可以在衬底上的不同晶体管器件中实现多个不同的阈值电压。
本文描述的实例在形成鳍式场效应晶体管(FinFET)的上下文中描述。可以在形成其它晶体管器件(例如，包括金属氧化物半导体(MOS)结构)的情况下实施其它实例，其它晶体管器件诸如平面场效应晶体管(FET)、垂直全环栅(VGAA)FET、水平全环栅(HGAA)FET、隧道FET等。描述了示例性方法和结构的一些变型。本领域普通技术人员将容易理解，可以作出的其它修改预期在其它实施例的范围内。虽然可以以特定顺序描述方法实施例，但是各个其它方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。此外，为了简单起见，本领域普通技术人员可以清楚和容易理解本文可以省略的一些工艺的细节。例如，本领域普通技术人员将容易理解本文实施的一些光刻工艺、蚀刻工艺和沉积工艺的细节，因此本文省略了这些细节。
图1至图4示出了根据一些实施例的用于形成半导体器件的示例性方法期间的处于相应的阶段的中间结构的截面图。更具体地，图1至图4示出了用于形成不同器件区域中的鳍的方法，其中，不同器件区域的鳍可以在鳍的沟道区域中包括不同的材料组分和/或导电掺杂剂浓度。通过在不同器件区域的鳍中实现不同的材料组分和/或导电掺杂剂浓度，可以调整相应的器件区域中的晶体管器件的阈值电压。例如，根据图1至图4的方法形成的鳍可以利用以下描述的任何方法和/或结构来实现以进一步调整FinFET的阈值电压。
图1示出了半导体衬底40上的第一材料/掺杂区域44的形成。半导体衬底40包括第一器件区域210、第二器件区域220和第三器件区域230。半导体衬底40可以是或包括可以掺杂有导电掺杂物质(例如，p型或n型掺杂物质)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。在一些实施例中，半导体衬底40的半导体材料可以包括诸如硅(Si)和/或锗(Ge)的元素半导体；化合物半导体；合金半导体；或它们的组合。
在半导体衬底40上形成掩模42以暴露第二器件区域220中的半导体衬底40，同时覆盖第一器件区域210和第三器件区域230中的半导体衬底40。掩模42可以包括硬掩模，该硬掩模可以是或包括氧化钛、氮化硅、氮氧化硅、碳氮化硅等或它们的组合。掩模42可以通过适当的沉积工艺沉积在横跨器件区域210、220、230的半导体衬底40上，并且随后诸如通过适当的光刻和蚀刻工艺进行图案化来暴露第二器件区域220中的半导体衬底40。
在图案化的掩模42暴露第二器件区域220中的半导体衬底40的情况下，在第二器件区域220中的半导体衬底40上和/或中形成第一材料/掺杂区域44。在一些实例中，第一材料/掺杂区域44包括第一导电掺杂剂浓度的第一导电掺杂物质和/或第一外延材料。在一些实例中，可以诸如通过使用离子注入、等离子体掺杂等将第一导电掺杂物质注入至半导体衬底40内以形成第一材料/掺杂区域44。在一些实例中，可以蚀刻第二器件区域220中的半导体衬底40，并且可以诸如通过适当的外延沉积工艺在第二器件区域220中的半导体衬底40上生长第一外延材料。在一些实例中，第一外延材料可以在外延生长期间用第一导电掺杂物质原位掺杂和/或在外延生长后注入第一导电掺杂物质。在形成第一材料/掺杂区域44之后，诸如通过如化学机械平坦化(CMP)的平坦化工艺去除掩模42，平坦化工艺可以进一步平坦化第一器件区域210和第三器件区域230中的半导体衬底40的顶面以及第二器件区域220中的第一材料/掺杂区域44的顶面。
图2示出了半导体衬底40的第三器件区域230中的第二材料/掺杂区域48的形成。在半导体衬底40上形成掩模46以暴露第三器件区域230中的半导体衬底40，同时覆盖第一器件区域210和第二器件区域220中的半导体衬底40。掩模46可以包括硬掩模，该硬掩模可以是或包括氧化钛、氮化硅、氮氧化硅、碳氮化硅等或它们的组合。掩模46可以通过适当的沉积工艺沉积在横跨器件区域210、220、230的半导体衬底40上，并且随后诸如通过适当的光刻和蚀刻工艺进行图案化来暴露第三器件区域230中的半导体衬底40。
在图案化的掩模46暴露第三器件区域230中的半导体衬底40的情况下，在第三器件区域230中的半导体衬底40上和/或中形成第二材料/掺杂区域48。在一些实例中，第二材料/掺杂区域48包括第二导电掺杂剂浓度的第二导电掺杂物质和/或第二外延材料。在一些实例中，可以诸如通过使用离子注入、等离子体掺杂等将第二导电掺杂物质注入至半导体衬底40内以形成第二材料/掺杂区域48。在一些实例中，可以蚀刻第三器件区域230中的半导体衬底40，并且可以诸如通过适当的外延沉积工艺在第三器件区域230中的半导体衬底40上生长第二外延材料。在一些实例中，第二外延材料可以在外延生长期间用第二导电掺杂物质原位掺杂和/或在外延生长后注入第二导电掺杂物质。在形成第二材料/掺杂区域48之后，诸如通过如化学机械平坦化(CMP)的平坦化工艺去除掩模46，平坦化工艺可以进一步平坦化第一器件区域210中的半导体衬底40、第二器件区域220中的第一材料/掺杂区域44和第三器件区域230中的第二材料/掺杂区域48的顶面。
图3示出了半导体衬底40上的鳍52、54、56和隔离区域50的形成。蚀刻半导体衬底40、第一材料/掺杂区域44和第二材料/掺杂区域48，从而在相邻的一对鳍52、54、56之间形成沟槽并且使得鳍52、54、56从半导体衬底40突出。例如，蚀刻工艺可以是任何适当的各向异性蚀刻工艺。第一器件区域210中的沟槽在半导体衬底40中延伸以在第一器件区域210中形成鳍52。第二器件区域220中的沟槽穿过第一材料/掺杂区域44并且延伸至半导体衬底40以在第二器件区域220中形成鳍54。第三器件区域230中的沟槽穿过第二材料/掺杂区域48并且延伸至半导体衬底40以在第三器件区域230中形成鳍56。
通过任何适当的沉积工艺在沟槽中沉积绝缘材料。绝缘材料可以包括或可以是氧化物(诸如氧化硅)、氮化物等或它们的组合。诸如CMP的平坦化工艺可以去除任何过量的绝缘材料以使绝缘材料和鳍52、54、56的顶面形成为共面。之后，使绝缘材料凹进以形成隔离区域50。使绝缘材料凹进使得鳍52、54、56从相邻的隔离区域50之间突出，由此可以至少部分地划定半导体衬底40上的作为有源区的鳍52、54、56。可以使用可接受的蚀刻工艺(诸如对绝缘材料的材料具有选择性的工艺)使绝缘材料凹进。第二器件区域220中的隔离区域50的顶面可以位于第一材料/掺杂区域44和半导体衬底40之间的界面之上的层级处，并且第三器件区域230中的隔离区域50的顶面可以位于第二材料/掺杂区域48和半导体衬底40之间的界面之上的层级处。鳍52、54、56的材料(例如，半导体衬底40、第一材料/掺杂区域44和第二材料/掺杂区域48)随后形成将在其上方形成替换栅极结构的相应的沟道区域。
本领域普通技术人员将容易理解，参照图1至图4描述的工艺仅仅是如何可以形成鳍52、54、56的实例。可以实施其它工艺以在半导体衬底40上形成鳍52、54、56。
这里将描述各个实例以进一步示出图1至图4的各个方面。这里在p型FinFET中实现的鳍52、54、56的上下文中描述实例。本领域普通技术人员将容易理解在n型FinFET中实现的鳍52、54、56的对应的实例。
在第一实例中，半导体衬底40是硅，并且鳍52形成在例如硅中的n型掺杂阱中，其中，n型掺杂阱具有第一导电掺杂剂浓度的n型掺杂物质。因此，鳍52是掺杂有第一导电掺杂剂浓度的n型掺杂物质的硅。第一材料/掺杂区域44是掺杂有第二导电掺杂剂浓度的n型掺杂物质的硅，并且因此，鳍54是掺杂有第二导电掺杂剂浓度的n型掺杂物质的硅。第二材料/掺杂区域48是掺杂有第三导电掺杂剂浓度的n型掺杂物质的硅，并且因此鳍56是是掺杂有第三导电掺杂剂浓度的n型掺杂物质的硅。第一材料/掺杂区域44和第二材料/掺杂区域48每个均可以通过例如离子注入或等离子体掺杂将n型掺杂物质分别以第二导电掺杂剂浓度和第三导电掺杂剂浓度注入至半导体衬底40内来形成。第三导电掺杂剂浓度可以大于第二导电掺杂剂浓度，第二导电掺杂剂浓度可以大于第一导电掺杂剂浓度。
在第二实例中，半导体衬底40是硅，并且因此鳍52是硅。第一材料/掺杂区域44是硅锗(Si1-xGex)，并且因此，鳍54是硅锗(Si1-xGex)。第二材料/掺杂区域48是硅锗(Si1-yGey)，并且因此，鳍56是硅锗(Si1-yGey)。第一材料/掺杂区域44和第二材料/掺杂区域48每个均可以通过使半导体衬底40凹进并且在凹进的半导体衬底40的位置外延生长硅锗来形成。可以例如通过离子注入、等离子体掺杂和/或外延生长期间原位用n型掺杂物质以相同的导电掺杂剂浓度掺杂半导体衬底40、第一材料/掺杂区域44和第二材料/掺杂区域48。第二材料/掺杂区域48中的锗浓度(例如，y)可以大于第一材料/掺杂区域44中的锗浓度(例如，x)，第一材料/掺杂区域44中的锗浓度可以大于半导体衬底40中的锗浓度。
在第三实例中，半导体衬底40是硅，并且鳍52形成在例如硅中的n型掺杂阱中，其中，n型掺杂阱具有第一导电掺杂剂浓度的n型掺杂物质。因此，鳍52是掺杂有第一导电掺杂剂浓度的n型掺杂物质的硅。第一材料/掺杂区域44是掺杂有第二导电掺杂剂浓度的n型掺杂物质的硅锗(Si1-xGex)，并且因此，鳍54是掺杂有第二导电掺杂剂浓度的n型掺杂物质的硅锗(Si1-xGex)。第二材料/掺杂区域48是掺杂有第三导电掺杂剂浓度的n型掺杂物质的硅锗(Si1-yGey)，并且因此鳍56是掺杂有第三导电掺杂剂浓度的n型掺杂物质的硅锗(Si1- yGey)。第一材料/掺杂区域44和第二材料/掺杂区域48每个均可以通过使半导体衬底40凹进并且在凹进的半导体衬底40的位置外延生长硅锗，同时分别以第二导电掺杂剂浓度和第三导电掺杂剂浓度原位掺杂n型掺杂物质来形成。第三导电掺杂剂浓度可以大于第二导电掺杂剂浓度，第二导电掺杂剂浓度可以大于第一导电掺杂剂浓度。第二材料/掺杂区域48中的锗浓度(例如，y)可以大于第一材料/掺杂区域44中的锗浓度(例如，x)，第一材料/掺杂区域44中的锗浓度可以大于半导体衬底40中的锗浓度。
通常，根据上述方法形成具有不同材料和/或导电掺杂剂浓度的鳍52、54、56(例如，对于相同导电类型晶体管器件)可以改变或调整栅极和横跨将要形成的晶体管器件中的栅极介电层的鳍之间的功函数和/或电容。因为阈值电压是功函数和电容的函数，所以改变或调整的功函数和/或电容可以因此改变或调整形成在器件区域中的晶体管器件的阈值电压。因此，通过改变用于不同晶体管器件的材料和/或导电掺杂剂浓度，不同的晶体管器件可以具有不同的阈值电压。
图4示出了鳍52、54、56上的伪栅极堆叠件，或更具体地伪栅极结构的形成。相应的伪栅极堆叠件位于鳍52、54、56上方并且垂直于鳍52、54、56横向延伸。每个伪栅极堆叠件均包括界面电介质62、伪栅极64和掩模66。界面电介质62可以包括或可以是氧化硅、氮化硅等或它们的多层。伪栅极64可以包括或可以是硅(例如，多晶硅)或另一材料。掩模66可以包括或可以是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。可以诸如通过适当的沉积工艺依次形成或沉积相应的层，并且之后诸如通过适当的光刻和蚀刻工艺将这些层图案化成伪栅极堆叠件来形成用于伪栅极堆叠件的界面电介质62、伪栅极64和掩模66。
图5是根据一些实施例的用于形成半导体器件的示例性方法期间的处于相应的阶段的中间结构的立体图。图5的结构总体上示出了鳍60，其中，伪栅极堆叠件形成在半导体衬底40的器件区域中。鳍60可以是第一器件区域210中的鳍52、第二器件区域220中的鳍54以及第三器件区域230中的鳍56中的任一个。如图5示出的，伪栅极堆叠件(包括界面电介质62、伪栅极64和掩模66)垂直于鳍60延伸。相应的鳍60的源极/漏极区域设置在伪栅极堆叠件的相对侧上的鳍60中。沟道区域位于伪栅极堆叠件下面和源极/漏极区域之间的每个鳍60中。
图5进一步示出了参考截面A-A和B-B。截面A-A是沿着伪栅极堆叠件并且横跨鳍60中的沟道区域的平面。截面B-B是沿着鳍60的横跨鳍60的相对源极/漏极区域的平面。截面A-A垂直于截面B-B。图1至图4总体对应于截面A-A，而随后的附图总体对应于截面B-B。
图6至图15示出了根据一些实施例的用于形成半导体器件的示例性方法期间的处于相应的阶段的中间结构的截面图。更具体地，例如，图6至图15示出了用于形成不同器件区域中的替换栅极结构的方法，其中，不同器件区域的替换栅极结构可以包括具有不同程度的偶极掺杂物质的栅极介电层以调整阈值电压。图16是根据一些实施例的用于形成图6至图15中的半导体器件的示例性方法的一些操作的流程图。
以下附图示出了每个均具有鳍60的第一器件区域310、第二器件区域320和第三器件区域330。这些器件区域310、320、330可以是图1至图4中的第一器件区域210、第二器件区域220和第三器件区域230的任何组合中的任一个或其它器件区域。例如，器件区域310、320、330的每个均可以是第一器件区域210，其中，鳍60每个均是鳍52，或器件区域310、320、330可以分别是器件区域210、220、230。可以实现这些的任何组合以调整横跨器件区域310、320、330的阈值电压。
图6示出了沿着伪栅极堆叠件的侧壁的栅极间隔件68；鳍60中的源极/漏极区域70；位于源极/漏极区域70、栅极间隔件68和伪栅极堆叠件上方的接触蚀刻停止层(CESL)72；以及位于CESL 72上方的第一层间电介质(ILD)74的形成。栅极间隔件68沿着伪栅极堆叠件的侧壁(例如，界面电介质62、伪栅极64和掩模66的侧壁)形成并且位于半导体衬底40上的鳍60上方。例如，可以通过共形地沉积用于栅极间隔件68的一层或多层并且各向异性地蚀刻一层或多层来形成栅极间隔件68。用于栅极间隔件68的一层或多层可以包括或可以是氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合。
在相应的伪栅极堆叠件的相对侧上的鳍60中形成源极/漏极区域70。在一些实例中，通过使用伪栅极堆叠件和栅极间隔件68作为掩模，将导电掺杂物质注入至鳍60内来形成源极/漏极区域70。因此，可以通过伪栅极堆叠件的相对侧上的注入来形成源极/漏极区域70。在其它实例中，可以使用伪栅极堆叠件和栅极间隔件68作为掩模使鳍60凹进，并且在凹槽中外延生长外延源极/漏极区域70。可以通过蚀刻工艺来实施凹进。蚀刻工艺可以是各向同性的或各向异性的，或进一步可以相对于半导体衬底40的一个或多个晶面是选择性的。因此，基于所实施的蚀刻工艺，凹槽可以具有各种截面轮廓。外延源极/漏极区域70可以包括或可以是硅锗、碳化硅、硅磷、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。如图所示，外延源极/漏极区域70可以相对于鳍60凸出。外延源极/漏极区域70可以在外延生长期间通过原位掺杂而掺杂和/或在外延生长之后通过注入掺杂。因此，源极/漏极区域70可以通过外延生长以及可能利用注入而形成在相应的伪栅极堆叠件的相对侧上。用于源极/漏极区域70(例如，通过原位掺杂或注入)的示例性导电掺杂物质可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其它导电掺杂物质。
之后，在鳍60(包括源极/漏极区域70)上方、沿着栅极间隔件68并且在伪栅极堆叠件上方共形地沉积CESL 72。通常，蚀刻停止层可以在形成例如接触件或通孔时的蚀刻工艺中提供停止蚀刻的机制，诸如通过具有与邻接层或组件不同的蚀刻选择性。CESL 72可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合。
在CESL 72上方沉积第一ILD 74。第一ILD 74可以包括或可以是二氧化硅、低k介电材料(例如，介电常数小于二氧化硅的材料)、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。
图7示出了第一ILD 74和CESL 72的平坦化以暴露伪栅极64。例如，可以使用CMP来平坦化第一ILD 74和CESL 72。第一ILD 74和CESL 72的顶面平坦化为与伪栅极64的顶面共面，从而暴露伪栅极64。平坦化可以去除伪栅极堆叠件的掩模66(并且，在一些示例中，栅极间隔件68的上部)。
图8示出了伪栅极堆叠件的去除，伪栅极堆叠件的去除在相应的栅极间隔件68之间形成沟槽76。一旦通过第一ILD 74和CESL 72暴露，则诸如通过一个或多个蚀刻工艺去除伪栅极堆叠件的伪栅极64和界面电介质62。可以通过对伪栅极64具有选择性的蚀刻工艺来去除伪栅极64，其中，界面电介质62可以用作蚀刻停止层，并且随后可以通过对界面电介质62具有选择性的不同的蚀刻工艺来去除界面电介质62。
图9示出了器件区域310、320、330中的沟槽76中的栅极介电层82和第一偶极层84等的形成。在一些实例中，如图所示，在通过沟槽76暴露并且位于栅极间隔件68之间的鳍60上形成界面电介质80。界面电介质80可以是例如由热氧化或化学氧化形成的氧化物。在一些实例中，伪栅极堆叠件的界面电介质62可以保留并且代替界面电介质80。在进一步实例中，界面电介质80可以由各个工艺步骤产生，诸如由于清洗工艺而形成的原生氧化物。在其它实例中，可以省略界面电介质80。
在器件区域310、320、330中的沟槽76中共形地沉积栅极介电层82，同样如图16的操作402所示。例如，在界面电介质80上方、沿着栅极间隔件68的侧壁以及在栅极间隔件68、CESL 72和第一ILD 74的顶面上方沉积栅极介电层82。栅极电介质层82可以是或包括氧化硅、氮化硅、高k介电材料、它们的多层或其它介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐或它们的组合。可以通过原子层沉积(ALD)、等离子体增强化学汽相沉积(PECVD)、分子束沉积(MBD)或其它沉积技术来沉积栅极介电层82。栅极介电层82可以具有在从约至约的范围内的厚度。
在器件区域310、320、330中的栅极介电层82上共形地沉积第一偶极层84，同样如图16的操作404所示。第一偶极层84可以包括或可以是镧(La)、铝(Al)、钪(Sc)、钌(Ru)、锆(Zr)、铒(Er)、镁(Mg)、锶(Sr)等或它们的组合；它们的氧化物；它们的氮化物；它们的碳化物；和/或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积第一偶极层84。第一偶极层84可以具有在从约至约的范围内的厚度。
可选地，在第一偶极层84上共形地沉积硬掩模86。硬掩模86可以包括或可以是金属氧化物(例如，氧化钛(TiO2)、氧化铝(Al2O3)等)、金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)等)、金属碳化物、氮化硅、氮氧化硅等或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积硬掩模86。硬掩模86可以具有在从约至约的范围内的厚度。在硬掩模86(如果实现的话)和/或第一偶极层84上方形成光刻胶(PR)和底部抗反射涂层(BARC)堆叠件(下文称为“PR/BARC”)88。PR/BARC 88填充沟槽76并且形成为覆盖半导体衬底40的器件区域310、320、330。若PR/BARC可直接沉积在第一偶极层84上方，则硬掩模86可以省略。
图10示出了从第二器件区域320去除第一偶极层84，同样如图16的操作406所示。使用适当的光刻和蚀刻工艺，从第二器件区域320中的沟槽76去除PR/BARC 88和硬掩模86。之后，使用适当的蚀刻工艺从第二器件区域320中的沟槽76去除第一偶极层84。蚀刻工艺可以是干蚀刻或湿蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。
之后，诸如通过对PR/BARC 88和硬掩模86的材料具有选择性的适当蚀刻工艺，从第一器件区域310和第三器件区域330去除PR/BARC 88和硬掩模86。在从第一器件区域310和第三器件区域330去除PR/BARC 88和硬掩模86之后，第一偶极层84保留在第一器件区域310和第三器件区域330中的沟槽76中。
图11示出了器件区域310、320、330中的沟槽76中的第二偶极层90等的形成。在第一器件区域310和第三器件区域330中的第一偶极层84上以及第二器件区域320中的栅极介电层82上共形地沉积第二偶极层90，同样如图16的操作408所示。第二偶极层90可以包括或可以是镧(La)、铝(Al)、钪(Sc)、钌(Ru)、锆(Zr)、铒(Er)、镁(Mg)、锶(Sr)等或它们的组合；它们的氧化物；它们的氮化物；它们的碳化物；和/或它们的组合。第二偶极层90可以是或包括与第一偶极层84不同或相同的材料。可以通过ALD、PECVD、MBD或其它沉积技术来沉积第二偶极层90。第二偶极层90可以具有在从约至约的范围内的厚度。
可选地，在第二偶极层90上共形地沉积硬掩模92。硬掩模92可以包括或可以是金属氧化物(例如，氧化钛(TiO2)、氧化铝(Al2O3)等)、金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)等)、金属碳化物、氮化硅、氮氧化硅等或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积硬掩模92。硬掩模92可以具有在从约至约的范围内的厚度。在硬掩模92(如果实现的话)和/或第二偶极层90上方形成PR/BARC 94。PR/BARC 94填充沟槽76并且形成为覆盖半导体衬底40的器件区域310、320、330。若PR/BARC可直接沉积在第二偶极层90上方，则硬掩模92可以省略。
图12示出了从第三器件区域330去除第二偶极层90和第一偶极层84，同样如图16的操作410所示。使用适当的光刻和蚀刻工艺，从第三器件区域330中的沟槽76去除PR/BARC94和硬掩模92。之后，使用适当的蚀刻工艺从第三器件区域330中的沟槽76去除第二偶极层90和第一偶极层84。蚀刻工艺可以是干蚀刻或湿蚀刻工艺，诸如RIE、NBE等或它们的组合。
之后，诸如通过对PR/BARC 94和硬掩模92的材料具有选择性的适当蚀刻工艺，从第一器件区域310和第二器件区域320去除PR/BARC 94和硬掩模92。在从第一器件区域310和第二器件区域320去除PR/BARC 94和硬掩模92之后，第二偶极层90和第一偶极层84保留在第一器件区域310中的沟槽76中，并且第二偶极层90保留在第二器件区域320中的沟槽76中，如图13所示。
之后，可以退火图13中示出的中间结构，以将偶极掺杂物质从偶极层84、90驱动(例如，扩散)至栅极介电层82内，同样如图16的操作412所示。在一些实例中，退火可以是可以在从约400℃至约1100℃的范围内的温度下的快速热退火或另一热工艺。退火可以具有足以将一种或多种偶极掺杂物质驱动(例如，扩散)至栅极介电层82内至期望的偶极掺杂剂浓度的温度和/或持续时间。将一种或多种偶极掺杂物质从第一偶极层84和/或第二偶极层90驱动至第一器件区域310中的栅极介电层82内。将一种或多种偶极掺杂物质从第二偶极层90驱动至第二器件区域320中的栅极介电层82内。由于在退火期间在第三器件区域330中没有单独的偶极层，因此在退火期间，没有偶极掺杂物质从偶极层驱动至第三器件区域330中的栅极介电层82内。
如图14所示，由于将偶极掺杂物质驱动至栅极介电层82内，在第一器件区域310中的沟槽76中形成重掺杂偶极掺杂物质栅极介电层100；在第二器件区域320中的沟槽76中形成轻掺杂偶极掺杂物质栅极介电层102；并且在第三器件区域330中的沟槽76中形成无偶极掺杂物质栅极介电层104。相对于第二器件区域320中的栅极介电层82，可以将更高偶极掺杂剂浓度的偶极掺杂物质驱动至第一器件区域310中的栅极介电层82内，因为第一器件区域310中的偶极掺杂源(例如，第一偶极层84和/或第二偶极层90)与第二器件区域320中的偶极掺杂源(例如，第二偶极层90)不同。例如，第一器件区域310中的第一偶极层84(例如，单独或与第二偶极层90)的存在可以是比第二器件区域320中的第二偶极层90更多偶极掺杂物质的源。在退火之后，第一器件区域310中的重掺杂偶极掺杂物质栅极介电层100中的偶极掺杂剂浓度可以在从约1×1012cm-3至约1×1022cm-3的范围内；第二器件区域320中的轻掺杂偶极掺杂物质栅极介电层102中的偶极掺杂剂浓度可以在从约1×1012cm-3至约1×1022cm-3的范围内；并且第三器件区域330中的无偶极掺杂物质栅极介电层104中的偶极掺杂剂浓度可以等于或小于约1×1013cm-3。值得注意的是，术语“重掺杂”和“轻掺杂”不一定意味着任何特定的浓度或浓度范围。
图14进一步示出了第一偶极层84和第二偶极层90的去除，同样如图16的操作414所示，并且示出了一个或多个可选共形层106和栅极导电填充材料108的形成，同样如图16的操作416所示。可以使用对第一偶极层84和第二偶极层90的材料具有选择性的一个或多个蚀刻工艺从第一器件区域310和第二器件区域320去除第一偶极层84和第二偶极层90。蚀刻工艺可以包括湿工艺或干工艺，诸如RIE、NBE等和/或湿工艺。可以重复图16中步骤404到步骤408，形成两种或多种偶极掺杂物质的掺杂浓度。
之后，可以在第一器件区域310中的重掺杂偶极掺杂物质栅极介电层100、第二器件区域320中的轻掺杂偶极掺杂物质栅极介电层102并且在第三器件区域330中的无偶极掺杂物质栅极介电层104上共形地(并且如果多于一个，依次)沉积一个或多个可选共形层106。一个或多个可选共形层106可以包括一个或多个阻挡层和/或覆盖层以及一个或多个功函调整层。一个或多个阻挡层和/或覆盖层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物；等；或它们的组合。一个或多个功函调整层可以包括或可以是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂；等；或它们的组合。在一个或多个可选共形层106(如果实现的话)和/或栅极介电层100、102、104上方形成栅极导电填充材料108。栅极导电填充材料108可以填充去除伪栅极堆叠件的剩余的沟槽76。栅极导电填充材料108可以是或包括含金属材料，诸如钨、钴、铝、钌、铜、它们的多层、它们的组合等。可以通过任何适当的沉积技术来沉积一个或多个可选共形层106和栅极导电填充材料108。
在一些实例中，在栅极介电层100、102、104上的沟槽76中形成相同的功函调整层和栅极导电填充材料108。在其它实例中，在栅极介电层100、102、104上的沟槽76中形成不同的功函调整层和栅极导电填充材料108(例如，具有不同材料)，以进一步调整相应的晶体管器件的阈值电压。在进一步实例中，可以在一些栅极介电层100、102、104上的沟槽76中形成一个或多个功函调整层，而没有在其它的栅极介电层100、102、104的一个或多个上的沟槽76中形成功函调整层。仍在进一步实例中，没有在任何栅极介电层100、102、104上的沟槽76中形成功函调整层。
图15示出了过量的栅极导电填充材料108、一个或多个可选共形层106和栅极介电层100、102、104的去除以及第二ILD 110的形成。CMP可以去除位于第一ILD 74等的顶面之上的过量的栅极导电填充材料108、一个或多个可选共形层106和栅极介电层100、102、104。因此可以形成如图15中示出的包括相应的栅极(例如，栅极导电填充材料108和一个或多个可选共形层106)、栅极介电层100、102、104和界面电介质80的替换栅极结构。
在第一ILD 74、CESL 72、栅极间隔件68和替换栅极结构上方形成第二ILD 110。第二ILD 110可以包括或可以是二氧化硅、低k介电材料(诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等)或它们的组合。可以通过任何适当的沉积技术来沉积第二ILD 110。
图17至图23示出了根据一些实施例的用于形成半导体器件的另一示例性方法期间的处于相应的阶段的中间结构的截面图。更具体地，图17至图23示出了用于形成不同器件区域中的替换栅极结构的方法，其中，不同器件区域的替换栅极结构可以包括具有不同程度的偶极掺杂物质的栅极介电层以调整阈值电压。图24是根据一些实施例的用于形成图17至图23中的半导体器件的示例性方法的一些操作的流程图。
工艺进入如以上参照图6至图8描述工艺并且之后继续如以下参照图17描述的工艺。
图17示出了器件区域310、320、330中的沟槽76中的栅极介电层82和第一阻挡层120等的形成。在一些实例中，如图所示，界面电介质80可以如先前参照图9描述的位于通过沟槽76暴露的并且位于栅极间隔件68之间的鳍60上。栅极介电层82共形地沉积在器件区域310、320、330中的沟槽76中，同样如图24的操作502所示。例如，栅极介电层82沉积在界面电介质80上方、沿着栅极间隔件68的侧壁以及栅极间隔件68、CESL72和第一ILD 74的顶面上方。栅极介电层82可以是或包括如以上参照图9描述的材料并且可以如以上参照图9描述的那样沉积。栅极介电层82可以具有在从约至约的范围内的厚度。
在器件区域310、320、330中的栅极介电层82上共形地沉积第一阻挡层120，同样如图24的操作504所示。第一阻挡层120可以包括或可以是金属氮化物(例如，TiN或TaN)、金属氧化物、氧化硅、氮化硅等或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积第一阻挡层120。第一阻挡层120可以具有在从约至约的范围内的厚度。
可选地，在第一阻挡层120上共形地沉积硬掩模122。硬掩模122可以包括或可以是金属氧化物(例如，氧化钛(TiO2)、氧化铝(Al2O3)等)、金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)等)、金属碳化物、氮化硅、氮氧化硅等或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积硬掩模122。硬掩模122可以具有在从约至约的范围内的厚度。在硬掩模122(如果实现的话)和/或第一阻挡层120上方形成PR/BARC 124。PR/BARC 124填充沟槽76并且形成为覆盖半导体衬底40的器件区域310、320、330。若PR/BARC可直接沉积在第一阻挡层120上方，则硬掩模122可以省略。
图18示出了从第二器件区域320去除第一阻挡层120，同样如图24的操作506所示。使用适当的光刻和蚀刻工艺，从第二器件区域320中的沟槽76去除PR/BARC 124和硬掩模122。之后，使用适当的蚀刻工艺从第二器件区域320中的沟槽76去除第一阻挡层120。蚀刻工艺可以是干蚀刻或湿蚀刻工艺，诸如RIE、NBE等或它们的组合。
之后，诸如通过对PR/BARC 124和硬掩模122的材料具有选择性的适当蚀刻工艺，从第一器件区域310和第三器件区域330去除PR/BARC 124和硬掩模122。在从第一器件区域310和第三器件区域330去除PR/BARC124和硬掩模122之后，第一阻挡层120保留在第一器件区域310和第三器件区域330中的沟槽76中。
图19示出了器件区域310、320、330中的沟槽76中的第二阻挡层132等的形成。在第一器件区域310和第三器件区域330中的第一阻挡层120上以及第二器件区域320中的栅极介电层82上共形地沉积第二阻挡层132，同样如图24的操作508所示。第二阻挡层132可以包括或可以是金属氮化物(例如，TiN或TaN)、金属氧化物、氧化硅、氮化硅等或它们的组合。第二阻挡层132可以是或包括与第一阻挡层120不同或相同的材料。可以通过ALD、PECVD、MBD或其它沉积技术来沉积第二阻挡层132。第二阻挡层132可以具有在从约至约的范围内的厚度。
可选地，在第二阻挡层132上共形地沉积硬掩模134。硬掩模134可以包括或可以是金属氧化物(例如，氧化钛(TiO2)、氧化铝(Al2O3)等)、金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)等)、金属碳化物、氮化硅、氮氧化硅等或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积硬掩模134。硬掩模134可以具有在从约至约的范围内的厚度。在硬掩模134(如果实现的话)和/或第二阻挡层132上方形成PR/BARC 136。PR/BARC 136填充沟槽76并且形成为覆盖半导体衬底40的器件区域310、320、330。若PR/BARC可直接沉积在第二阻挡R层132上方，则硬掩模134可以省略。
图20示出了从第一器件区域310去除第二阻挡层132和第一阻挡层120，同样如图24的操作510所示。使用适当的光刻和蚀刻工艺，从第一器件区域310中的沟槽76去除PR/BARC 136和硬掩模134。之后，使用适当的蚀刻工艺从第一器件区域310中的沟槽76去除第二阻挡层132和第一阻挡层120。蚀刻工艺可以是干蚀刻或湿蚀刻工艺，诸如RIE、NBE等或它们的组合。
之后，诸如通过对PR/BARC 136和硬掩模134的材料具有选择性的适当蚀刻工艺，从第二器件区域320和第三器件区域330去除PR/BARC 136和硬掩模134。在从第二器件区域320和第三器件区域330去除PR/BARC136和硬掩模134之后，第二阻挡层132保留在第二器件区域320中的沟槽76中，并且第二阻挡层132和第一阻挡层120保留在第三器件区域330中的沟槽76中，如图21所示。
图21进一步示出了器件区域310、320、330中的沟槽76中的偶极层140的形成。在第一器件区域310中的栅极介电层82上以及第二器件区域320和第三器件区域330中的第二阻挡层132上共形地沉积偶极层140，同样如图24的操作512所示。偶极层140可以包括或可以是镧(La)、铝(Al)、钪(Sc)、钌(Ru)、锆(Zr)、铒(Er)、镁(Mg)、锶(Sr)等或它们的组合；它们的氧化物；它们的氮化物；它们的碳化物；和/或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积偶极层140。偶极层140可以具有在从约至约的范围内的厚度。
之后，退火图21中示出的中间结构，以将偶极掺杂物质从偶极层140驱动至栅极介电层82内，同样如图24的操作514所示。阻挡层120、132可以阻止或防止偶极掺杂物质扩散至第二器件区域320和第三器件区域330中的栅极介电层82内。在一些实例中，退火可以是可以在从约400℃至约1100℃的范围内的温度下的快速热退火或另一热工艺。退火可以具有足以将一种或多种偶极掺杂物质驱动(例如，扩散)至栅极介电层82内至期望的偶极掺杂剂浓度的温度和/或持续时间。将一种或多种偶极掺杂物质从偶极层140驱动至第一器件区域310中的栅极介电层82内。将一种或多种偶极掺杂物质从偶极层140穿过第二阻挡层132驱动至第二器件区域320中的栅极介电层82内。在退火期间，第三器件区域330中的阻挡层120、132可以阻挡或最小化将偶极掺杂物质从偶极层140驱动至第三器件区域330中的栅极介电层82内。
如图22所示，由于将偶极掺杂物质驱动至栅极介电层82内，在第一器件区域310中的沟槽76中形成重掺杂偶极掺杂物质栅极介电层150；在第二器件区域320中的沟槽76中形成轻掺杂偶极掺杂物质栅极介电层152；并且在第三器件区域330中的沟槽76中形成无偶极掺杂物质栅极介电层154。相对于第二器件区域320中的栅极介电层82，可以将更高偶极掺杂剂浓度的偶极掺杂物质驱动至第一器件区域310中的栅极介电层82内，因为在第一器件区域310中的偶极掺杂源(例如，偶极层140)和栅极介电层82之间没有设置阻挡层，而在第二器件区域320中的偶极掺杂源(例如，偶极层140)和栅极介电层82之间设置第二阻挡层132以阻止偶极掺杂物质扩散至栅极介电层82内。类似地，相对于第三器件区域330中的栅极介电层82，可以将更高偶极掺杂剂浓度的偶极掺杂物质驱动至第二器件区域320中的栅极介电层82内，因为与第二器件区域320相比，在第三器件区域330中的偶极掺杂源(例如，偶极层140)和栅极介电层82之间设置额外的阻挡层(例如，第一阻挡层120)。
在退火之后，第一器件区域310中的重掺杂偶极掺杂物质栅极介电层150中的偶极掺杂剂浓度可以在从约1×1012cm-3至约1×1022cm-3的范围内；第二器件区域320中的轻掺杂偶极掺杂物质栅极介电层152中的偶极掺杂剂浓度可以在从约1×1012cm-3至约1×1022cm-3的范围内；并且第三器件区域330中的无偶极掺杂物质栅极介电层154中的偶极掺杂剂浓度可以等于或小于约1×1013cm-3。
图22进一步示出了从器件区域310、320、330去除偶极层140、第一阻挡层120和第二阻挡层132，同样如图24的操作516所示，并且示出了一个或多个可选共形层106和栅极导电填充材料108的形成，同样如图24的操作518所示。可以使用对偶极层140、第一阻挡层120和第二阻挡层132的材料具有选择性的一个或多个蚀刻工艺从器件区域310、320、330去除偶极层140、第一阻挡层120和第二阻挡层132。蚀刻工艺可以包括湿工艺或干工艺，诸如RIE、NBE等和/或湿工艺。
之后，可以在第一器件区域310中的重掺杂偶极掺杂物质栅极介电层150、第二器件区域320中的轻掺杂偶极掺杂物质栅极介电层152并且在第三器件区域330中的无偶极掺杂物质栅极介电层154上共形地(并且如果多于一个，依次)沉积一个或多个可选共形层106。可以重复图24中步骤504到步骤510，形成两种或多种偶极掺杂物质的掺杂浓度；亦可以使用如先前参照图14描述的材料和任何适当的沉积技术形成一个或多个可选共形层106和栅极导电填充材料108。
在一些实例中，在栅极介电层150、152、154上的沟槽76中形成相同的功函调整层和栅极导电填充材料108。在其它实例中，在栅极介电层150、152、154上的沟槽76中形成不同的功函调整层和栅极导电填充材料108(例如，具有不同材料)，以进一步调整相应的晶体管器件的阈值电压。在进一步实例中，可以在一些栅极介电层150、152、154上的沟槽76中形成一个或多个功函调整层，而没有在其它的栅极介电层150、152、154的一个或多个上的沟槽76中形成功函调整层。仍在进一步实例中，没有在任何栅极介电层150、152、154上的沟槽76中形成功函调整层。
图23示出了过量的栅极导电填充材料108、一个或多个可选共形层106和栅极介电层150、152、154的去除以及第二ILD 110的形成，如以上参照图15描述的对应的层。
图25是根据一些实施例的示出由上述方法形成的结构中的偶极掺杂物质的二次离子质谱(SIMS)分析的图。在形成为用于SIMS分析的实例中，使用镧作为偶极掺杂剂。镧掺杂剂在掺杂的层中形成氧化镧。该图示出了作为结构中位置的函数的偶极掺杂剂(例如，镧)浓度。所示出的位置横跨一个或多个可选共形层106、栅极介电层600、界面电介质80和鳍60。栅极电介质600是对应于总体偶极掺杂剂浓度的相应的重掺杂偶极掺杂物质栅极介电层100、150、轻掺杂偶极掺杂物质栅极介电层102、152以及无偶极掺杂物质栅极介电层104、154。重掺杂偶极掺杂剂浓度梯度602是对应于第一器件区域310中的重掺杂偶极掺杂物质栅极介电层100、150的总体偶极掺杂剂浓度梯度。轻掺杂偶极掺杂剂浓度梯度604是对应于第二器件区域320中的轻掺杂偶极掺杂物质栅极介电层102、152的总体偶极掺杂剂浓度梯度。无掺杂偶极掺杂剂浓度梯度606是对应于第三器件区域330中的无掺杂偶极掺杂物质栅极介电层104、154的总体偶极掺杂剂浓度梯度。
偶极掺杂剂浓度梯度602、604、606的每个均可以具有峰值，并且可以在从峰值朝向鳍60的方向上减小。这些偶极掺杂剂浓度梯度602、604、606可以由偶极掺杂物质扩散至相应的栅极介电层600内产生。在完成的结构中，偶极掺杂物质可以进一步从相应的栅极介电层600扩散至上面的层(例如，一个或多个可选共形层106)内，从而可以发生从相应的偶极掺杂剂浓度梯度602、604、606的峰值至上面的层和相应的栅极介电层600之间的界面的一些减小。在一些实例中，偶极掺杂剂浓度的峰值可以移动为更靠近或更远离相应的栅极介电层600和界面电介质80之间的界面。
总体地，重掺杂偶极掺杂剂浓度梯度602大于轻掺杂偶极掺杂剂浓度梯度604，轻掺杂偶极掺杂剂浓度梯度604大于无偶极掺杂剂浓度梯度606。由于在退火之前发生的处理和/或由于缺乏完全防止偶极掺杂物质的扩散的阻挡层，一些偶极掺杂物质可以存在于无偶极掺杂物质栅极介电层104、154中；然而，这种量的偶极掺杂物质可以忽略不计。
总体地，根据上述方法的偶极掺杂可以改变或调整器件区域中的栅极和横跨栅极介电层的鳍之间的电容。因为阈值电压是电容的函数，所以改变或调整的电容可以因此改变或调整形成在器件区域中的晶体管器件的阈值电压。因此，通过对不同晶体管器件的各个程度的偶极掺杂，不同的晶体管器件可以具有不同的阈值电压。
上述操作中的一些可以重复任意次数以产生具有不同偶极掺杂剂浓度的任何数量的栅极介电层。本领域普通技术人员将容易理解可以如何重复这些操作以实现各种不同的偶极掺杂剂浓度。
一些实施例可以实现许多优势。上述方法和对应的结构的各个方面可以允许独立地或除了替换栅极结构中实现的金属层结构之外的方案来调整晶体管器件的阈值电压。因此，在一些实例中，可以调整阈值电压而不牺牲替换栅极结构中的各个金属层实现类似的调整所需的间隔。因此，一些实例可以允许阈值电压调整，同时更容易地容纳低电阻栅极导电填充材料以降低栅极电阻。此外，本文描述的各个方面可以提供调整晶体管器件的阈值电压的多种机制。在衬底(例如，鳍60)中采用的材料、衬底(例如，鳍60)的导电掺杂、栅极介电层中的偶极掺杂和/或替换栅极结构中的功函调整层可以以任何方式组合以在单个衬底上实现任何数量的阈值电压。例如，这可以允许不同晶体管器件之间的阈值电压的许多不同的小差异，诸如10mV～100mV。此外，根据发明人实施的测试，根据上述方法的偶极掺杂可能不会增加栅极介电层的时间依赖性介电击穿(TDDB)。此外，在发明人实施的测试中，相对于其它工艺，改进了或没有显着劣化栅极介电层的电容等效厚度(CET)。例如，在一些实例中，轻掺杂偶极掺杂物质栅极介电层102或152的CET相较于无偶极掺杂物质栅极介电层104或154(例如，没有偶极掺杂的栅极介电层)的CET增加幅度可低于并且重掺杂偶极掺杂物质栅极介电层100或150的CET相较于无偶极掺杂物质栅极介电层104或154(例如，没有偶极掺杂的栅极介电层)的CET增加幅度可低于
实施例是一种用于半导体工艺的方法。在衬底的第一器件区域中的第一有源区上方沉积栅极介电层。在第一器件区域中的栅极介电层上方沉积第一偶极层。将偶极掺杂物质从第一偶极层扩散至第一器件区域中的栅极介电层内。
在上述方法中，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且还包括：在所述第二器件区域的所述栅极介电层上方和所述第一器件区域的所述第一偶极层上方沉积第二偶极层，其中，所述第一偶极层未设置在所述第二器件区域中的所述第二偶极层和所述栅极介电层之间；以及在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，将偶极掺杂物质从所述第二偶极层扩散至所述第二器件区域中的所述栅极介电层内，其中，在将所述偶极掺杂物质从所述第一偶极层和所述第二偶极层扩散之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
在上述方法中，其中：所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方；在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，没有偶极层位于所述第二器件区域中的所述栅极介电层上方；以及在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
在上述方法中，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且还包括：在所述第二器件区域中的所述栅极介电层上方沉积阻挡层，其中，所述第一偶极层还沉积在所述第二器件区域中的所述阻挡层上方，其中，所述阻挡层未设置在所述第一器件区域中的所述第一偶极层和所述栅极介电层之间；以及在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，将偶极掺杂物质从所述第一偶极层扩散至所述第二器件区域中的所述栅极介电层内，其中，在将所述偶极掺杂物质从所述第一器件区域和所述第二器件区域中的所述第一偶极层扩散之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
在上述方法中，其中，所述栅极介电层还设置在所述衬底的第二器件区域中的第二有源区上方，并且还包括：在所述第二器件区域中的所述栅极介电层上方沉积第一阻挡层；在所述第一器件区域中的所述栅极介电层上方和所述第二器件区域中的所述第一阻挡层上方沉积第二阻挡层，其中，所述第一偶极层沉积在所述第一器件区域中和所述第二器件区域中的所述第二阻挡层上方；以及在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，将偶极掺杂物质从所述第一偶极层扩散至所述第二器件区域中的所述栅极介电层内，其中，在将所述偶极掺杂物质从所述第一器件区域和所述第二器件区域中的所述第一偶极层扩散之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
在上述方法中，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且其中，所述第一有源区的沟道区域包括与所述第二有源区的沟道区域不同的材料。
在上述方法中，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且其中，所述第一有源区的沟道区域和所述第二有源区的沟道区域掺杂有导电掺杂物质，所述第一有源区的所述沟道区域中的导电掺杂物质的浓度与所述第二有源区的所述沟道区域中的导电掺杂物质的浓度不同。
在上述方法中，其中，将偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内包括实施退火。
在上述方法中，还包括：在所述第一器件区域中的所述栅极介电层上形成栅极。
另一实施例是一种结构。该结构包括位于衬底上的第一晶体管和位于衬底上的第二晶体管。第一晶体管包括位于第一有源区上方的第一栅极介电层以及位于第一栅极介电层上方的第一栅极。第二晶体管包括位于第二有源区上方的第二栅极介电层以及位于第二栅极介电层上方的第二栅极。第一栅极介电层掺杂有第一偶极掺杂剂浓度的偶极掺杂物质。第二栅极介电层掺杂有第二偶极掺杂剂浓度的偶极掺杂物质。第一偶极掺杂剂浓度大于第二偶极掺杂剂浓度。
在上述结构中，其中：所述第一偶极掺杂剂浓度是所述第一栅极介电层中的所述偶极掺杂物质的第一偶极掺杂剂峰值浓度；所述第一栅极介电层中的所述偶极掺杂物质的第一偶极掺杂剂浓度梯度在朝向所述第一有源区的方向上从所述第一偶极掺杂剂峰值浓度减小；所述第二偶极掺杂剂浓度是所述第二栅极介电层中的所述偶极掺杂物质的第二偶极掺杂剂峰值浓度；以及所述第二栅极介电层中的所述偶极掺杂物质的第二偶极掺杂剂浓度梯度在朝向所述第二有源区的方向上从所述第二偶极掺杂剂峰值浓度减小。
在上述结构中，其中：所述第一栅极包括第一功函调整层和位于所述第一功函调整层上方的第一导电填充材料；所述第二栅极包括第二功函调整层和位于所述第二功函调整层上方的第二导电填充材料；以及所述第一功函调整层与所述第二功函调整层的材料不同。
在上述结构中，其中：所述第一晶体管还包括位于所述第一有源区中并且位于所述第一栅极介电层下面的第一沟道区域；所述第二晶体管还包括位于所述第二有源区中并且位于所述第二栅极介电层下面的第二沟道区域；所述第一晶体管和所述第二晶体管是相同导电类型的器件；以及所述第一沟道区域与所述第二沟道区域的材料不同。
在上述结构中，其中：所述第一晶体管还包括位于所述第一有源区中并且位于所述第一栅极介电层下面的第一沟道区域，所述第一沟道区域掺杂有第一导电掺杂剂浓度的第一导电掺杂物质；所述第二晶体管还包括位于所述第二有源区中并且位于所述第二栅极介电层下面的第二沟道区域，所述第二沟道区域掺杂有第二导电掺杂剂浓度的第二导电掺杂物质；所述第一导电掺杂物质与所述第二导电掺杂物质具有相同的导电类型；以及所述第一导电掺杂剂浓度与所述第二导电掺杂剂浓度不同。
另一实施例是一种用于半导体工艺的方法。在第一有源区和第二有源区上方形成栅极介电层。第一有源区和第二有源区位于衬底上。在第一有源区上方的栅极介电层上方形成第一偶极层。将偶极掺杂物质从第一偶极层扩散至栅极介电层内。在将偶极掺杂物质从第一偶极层扩散至栅极介电层内之后，第一有源区上方的栅极介电层中的偶极掺杂剂浓度大于第二有源区上方的栅极介电层中的偶极掺杂剂浓度。
在上述方法中，其中，在将所述偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内期间，所述第一偶极层没有位于所述第二有源区上方的所述栅极介电层上方。
在上述方法中，还包括：在所述第一有源区上方的所述第一偶极层上方以及所述第二有源区上方的所述栅极介电层上方形成第二偶极层，所述第一偶极层未设置在所述第二有源区上方的所述第二偶极层和所述栅极介电层之间；以及在将所述偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内时，将偶极掺杂物质从所述第二偶极层扩散至所述栅极介电层内。
在上述方法中，还包括：在所述第二有源区上方的所述栅极介电层上方形成阻挡层，所述第一偶极层还形成在所述第二有源区上方的所述阻挡层上方，所述阻挡层未设置在所述第一有源区上方的所述第一偶极层和所述栅极介电层之间。
在上述方法中，还包括：在所述第二有源区上方的所述栅极介电层上方形成第一阻挡层；以及在所述第一有源区上方的所述栅极介电层上方以及所述第二有源区上方的所述第一阻挡层上方形成第二阻挡层，所述第一阻挡层未设置在所述第一有源区上方的所述第二阻挡层和所述栅极介电层之间，其中，所述第一偶极层形成在所述第一有源区和所述第二有源区上方的所述第二阻挡层上方。
在上述方法中，其中，将所述偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内包括退火所述第一偶极层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于半导体工艺的方法，所述方法包括：
在衬底的第一器件区域中的第一有源区上方沉积栅极介电层；
在所述第一器件区域中的所述栅极介电层上方沉积第一偶极层；以及
将偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内。
2.根据权利要求1所述的方法，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且还包括：
在所述第二器件区域的所述栅极介电层上方和所述第一器件区域的所述第一偶极层上方沉积第二偶极层，其中，所述第一偶极层未设置在所述第二器件区域中的所述第二偶极层和所述栅极介电层之间；以及
在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，将偶极掺杂物质从所述第二偶极层扩散至所述第二器件区域中的所述栅极介电层内，其中，在将所述偶极掺杂物质从所述第一偶极层和所述第二偶极层扩散之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
3.根据权利要求1所述的方法，其中：
所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方；
在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，没有偶极层位于所述第二器件区域中的所述栅极介电层上方；以及
在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
4.根据权利要求1所述的方法，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且还包括：
在所述第二器件区域中的所述栅极介电层上方沉积阻挡层，其中，所述第一偶极层还沉积在所述第二器件区域中的所述阻挡层上方，其中，所述阻挡层未设置在所述第一器件区域中的所述第一偶极层和所述栅极介电层之间；以及
在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，将偶极掺杂物质从所述第一偶极层扩散至所述第二器件区域中的所述栅极介电层内，其中，在将所述偶极掺杂物质从所述第一器件区域和所述第二器件区域中的所述第一偶极层扩散之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
5.根据权利要求1所述的方法，其中，所述栅极介电层还设置在所述衬底的第二器件区域中的第二有源区上方，并且还包括：
在所述第二器件区域中的所述栅极介电层上方沉积第一阻挡层；
在所述第一器件区域中的所述栅极介电层上方和所述第二器件区域中的所述第一阻挡层上方沉积第二阻挡层，其中，所述第一偶极层沉积在所述第一器件区域中和所述第二器件区域中的所述第二阻挡层上方；以及
在将所述偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内时，将偶极掺杂物质从所述第一偶极层扩散至所述第二器件区域中的所述栅极介电层内，其中，在将所述偶极掺杂物质从所述第一器件区域和所述第二器件区域中的所述第一偶极层扩散之后，所述第一器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度大于所述第二器件区域中的所述栅极介电层中的所述偶极掺杂物质的浓度。
6.根据权利要求1所述的方法，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且其中，所述第一有源区的沟道区域包括与所述第二有源区的沟道区域不同的材料。
7.根据权利要求1所述的方法，其中，所述栅极介电层还沉积在所述衬底的第二器件区域中的第二有源区上方，并且其中，所述第一有源区的沟道区域和所述第二有源区的沟道区域掺杂有导电掺杂物质，所述第一有源区的所述沟道区域中的导电掺杂物质的浓度与所述第二有源区的所述沟道区域中的导电掺杂物质的浓度不同。
8.根据权利要求1所述的方法，其中，将偶极掺杂物质从所述第一偶极层扩散至所述第一器件区域中的所述栅极介电层内包括实施退火。
9.一种半导体结构，包括：
第一晶体管，位于衬底上，所述第一晶体管包括：
第一栅极介电层，位于第一有源区上方，所述第一栅极介电层掺杂有第一偶极掺杂剂浓度的偶极掺杂物质；和
第一栅极，位于所述第一栅极介电层上方；以及
第二晶体管，位于所述衬底上，所述第二晶体管包括：
第二栅极介电层，位于第二有源区上方，所述第二栅极介电层掺杂有第二偶极掺杂剂浓度的偶极掺杂物质，所述第一偶极掺杂剂浓度大于所述第二偶极掺杂剂浓度；和
第二栅极，位于所述第二栅极介电层上方。
10.一种用于半导体工艺的方法，所述方法包括：
在第一有源区和第二有源区上方形成栅极介电层，所述第一有源区和所述第二有源区位于衬底上；
在所述第一有源区上方的所述栅极介电层上方形成第一偶极层；以及
将偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内；其中，在将所述偶极掺杂物质从所述第一偶极层扩散至所述栅极介电层内之后，所述第一有源区上方的所述栅极介电层中的偶极掺杂剂浓度大于所述第二有源区上方的所述栅极介电层中的偶极掺杂剂浓度。
CN201811623153.6A 2018-04-13 2018-12-28 用于阈值电压调整的方法和由此形成的结构 Active CN110379713B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/952,534 2018-04-13
US15/952,534 US10510621B2 (en) 2018-04-13 2018-04-13 Methods for threshold voltage tuning and structures formed thereby

Publications (2)

Publication Number Publication Date
CN110379713A true CN110379713A (zh) 2019-10-25
CN110379713B CN110379713B (zh) 2022-11-04

Family

ID=68162145

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811623153.6A Active CN110379713B (zh) 2018-04-13 2018-12-28 用于阈值电压调整的方法和由此形成的结构

Country Status (3)

Country Link
US (2) US10510621B2 (zh)
CN (1) CN110379713B (zh)
TW (1) TWI713152B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540218A (zh) * 2020-06-29 2021-10-22 台湾积体电路制造股份有限公司 制造半导体器件的方法和场效应晶体管的栅极结构
CN113675191A (zh) * 2020-07-31 2021-11-19 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11955485B2 (en) 2020-06-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497574B2 (en) * 2017-09-28 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming multi-layer mask
US10510621B2 (en) * 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for threshold voltage tuning and structures formed thereby
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages
DE102020119609A1 (de) * 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Neue gatestrukturen zur einstellung der grenzspannung
US11610822B2 (en) 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage
US11488870B2 (en) * 2020-03-10 2022-11-01 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11107736B1 (en) * 2020-03-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11791218B2 (en) * 2020-05-20 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole patterning for CMOS devices
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
DE102020130401A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US12009400B2 (en) * 2021-02-14 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Device providing multiple threshold voltages and methods of making the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040710A (ja) * 2008-08-04 2010-02-18 Panasonic Corp 半導体装置及びその製造方法
US7855105B1 (en) * 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages
US20100327373A1 (en) * 2009-06-30 2010-12-30 Richard Carter Uniform high-k metal gate stacks by adjusting threshold voltage for sophisticated transistors by diffusing a metal species prior to gate patterning
US20150048458A1 (en) * 2012-11-30 2015-02-19 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件
US9748145B1 (en) * 2016-02-29 2017-08-29 Globalfoundries Inc. Semiconductor devices with varying threshold voltage and fabrication methods thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106455B2 (en) * 2009-04-30 2012-01-31 International Business Machines Corporation Threshold voltage adjustment through gate dielectric stack modification
US20150021699A1 (en) * 2013-07-18 2015-01-22 International Business Machines Corporation FIN Field Effect Transistors Having Multiple Threshold Voltages
CN106684042B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US10622356B2 (en) * 2016-01-19 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
CN108573924B (zh) * 2017-03-07 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10510621B2 (en) * 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for threshold voltage tuning and structures formed thereby

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040710A (ja) * 2008-08-04 2010-02-18 Panasonic Corp 半導体装置及びその製造方法
US7855105B1 (en) * 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages
US20100327373A1 (en) * 2009-06-30 2010-12-30 Richard Carter Uniform high-k metal gate stacks by adjusting threshold voltage for sophisticated transistors by diffusing a metal species prior to gate patterning
US20150048458A1 (en) * 2012-11-30 2015-02-19 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件
US9748145B1 (en) * 2016-02-29 2017-08-29 Globalfoundries Inc. Semiconductor devices with varying threshold voltage and fabrication methods thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540218A (zh) * 2020-06-29 2021-10-22 台湾积体电路制造股份有限公司 制造半导体器件的方法和场效应晶体管的栅极结构
CN113540218B (zh) * 2020-06-29 2024-02-23 台湾积体电路制造股份有限公司 制造半导体器件的方法和场效应晶体管的栅极结构
US11955485B2 (en) 2020-06-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
CN113675191A (zh) * 2020-07-31 2021-11-19 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
TWI713152B (zh) 2020-12-11
US20200083114A1 (en) 2020-03-12
TW202004999A (zh) 2020-01-16
US10510621B2 (en) 2019-12-17
US11121041B2 (en) 2021-09-14
CN110379713B (zh) 2022-11-04
US20190318967A1 (en) 2019-10-17

Similar Documents

Publication Publication Date Title
CN110379713A (zh) 用于阈值电压调整的方法和由此形成的结构
CN108962994B (zh) 用于形成不同晶体管的源极/漏极区的注入
US11515332B2 (en) Ferroelectric memory device and method of forming the same
CN109326643A (zh) 半导体装置的形成方法
US11974441B2 (en) Memory array including epitaxial source lines and bit lines
EP3945603A1 (en) Improved spacer structure for nano-sheet-based devices
US11916114B2 (en) Gate structures in transistors and method of forming same
US11302793B2 (en) Transistor gates and method of forming
US20240206185A1 (en) Ferroelectric memory device and method of forming the same
US20240194765A1 (en) Semiconductor Device and Method
US20210249427A1 (en) Ferroelectric Device and Methods of Fabrication Thereof
US20240249938A1 (en) Gate Structures in Transistor Devices and Methods of Forming Same
US12068386B2 (en) Semiconductor devices and methods of forming the same
KR20240028313A (ko) 볼륨리스 불소 혼입 방법
CN116884916A (zh) 半导体器件及其制造方法
US20230042726A1 (en) Flowable Chemical Vapor Deposition (FcvD) Using Multi-Step Anneal Treatment and Devices Thereof
US11705488B2 (en) Nano-sheet-based devices with asymmetric source and drain configurations
US12080751B2 (en) Semiconductor device structure and methods of forming the same
US20230411219A1 (en) Semiconductor structure and method for manufacturing the same
US20230395648A1 (en) Capacitor and method for forming the same
US20230066477A1 (en) Gate structures in transistors and method of forming same
US12087587B2 (en) Gate structures in transistors and method of forming same
US20230387310A1 (en) Ferroelectric Semiconductor Device and Method
US20240038901A1 (en) Field effect transistor with isolation structure and method
US20230369452A1 (en) Semiconductor device structure and methods of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant