CN113675191A - 半导体器件及其制造方法 - Google Patents

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王菘豊
张旭凯
黄治融
董彦佃
朱家宏
沈泽民
林斌彦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了具有不同配置的接触结构的半导体器件及其制造方法。半导体器件包括：衬底；鳍结构，设置在衬底上；栅极结构，设置在鳍结构上；源极/漏极(S/D)区域，邻近栅极结构设置；接触结构，设置在S/D区域上；以及偶极子层，设置在三元化合物层和S/D区域之间的界面处。接触结构包括设置在S/D区域上的三元化合物层、设置在三元化合物层上的功函金属(WFM)硅化物层以及设置在WFM硅化物层上的接触插塞。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高 的性能和更低的成本的需求不断增长。为了满足这些需求，半导体工业继 续按比例缩小半导体器件(诸如包括平面MOSFET和鳍式场效应晶体管 (finFET)的金属氧化物半导体场效应晶体管(MOSFET))的尺寸。这 种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；鳍结构，设置 在所述衬底上；栅极结构，设置在所述鳍结构上；源极/漏极(S/D)区域， 邻近所述栅极结构设置；接触结构，设置在所述源极/漏极区域上，其中， 所述接触结构包括设置在所述源极/漏极区域上的三元化合物层、设置在所 述三元化合物层上的功函金属(WFM)硅化物层和设置在所述功函金属硅 化物层上的接触插塞；以及偶极子层，设置在所述三元化合物层和所述源 极/漏极区域之间的界面处。
本发明的另一实施例提供了一种半导体器件，包括：栅极结构，设置 在第一鳍结构和第二鳍结构上；合并的源极/漏极(S/D)区域，设置在所 述第一鳍结构和所述第二鳍结构上；以及接触结构，设置在所述合并的源 极/漏极区域上，其中，所述接触结构包括设置在所述合并的源极/漏极区域 上的三元化合物簇、设置在所述三元化合物簇和所述合并的源极/漏极区域 上的功函金属(WFM)硅化物层以及设置在所述功函金属硅化物层上的接触插塞。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在衬 底上形成鳍结构；在所述鳍结构上形成源极/漏极(S/D)区域；在所述源 极/漏极区域上形成接触开口；在所述接触开口内形成掺杂的功函金属 (nWFM)硅化物层；在所述掺杂的功函金属硅化物层和所述源极/漏极区 域之间形成三元化合物层；以及在所述接触开口内形成接触插塞。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。
图1A至图1I示出了根据一些实施例的半导体器件的等距视图和截面 图。
图1J至图1L示出了根据一些实施例的具有接触结构的半导体器件的 器件特性。
图2A至图2E示出了根据一些实施例的半导体器件的等距视图和截面 图。
图3A至图3G示出了根据一些实施例的半导体器件的等距视图和截面 图。
图4A至图4C示出了根据一些实施例的半导体器件的等距视图和截面 图。
图5是根据一些实施例的用于制造具有接触结构的半导体器件的方法 的流程图。
图6A至图17B示出了根据一些实施例的在制造工艺的各个阶段处的 具有接触结构的半导体器件的截面图。
现在将参考附图描述说明性实施例。在附图中，相同的附图标记通常 表示相同、功能类似和/或结构类似的元件。除非另有说明，否则对具有相 同批注的元件的讨论彼此适用。
具体实施方式
以下公开提供了许多用于实现所提供的主题的不同特征的不同的实施 例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些 仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形 成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也 可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部 件和第二部件可以不直接接触的实施例。如本文所使用的，在第二部件上形成第一部件意味着第一部件形成为与第二部件直接接触。此外，本发明 可以在各个示例中重复参考数字和或字母。该重复本身并不表示本文讨论 的实施例和/或示例之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、 “下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个 元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对 术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式 定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可 以同样地作相应地解释。
注意，说明书中参考“一个实施例”、“实施例”、“示例实施例”、 “示例性”等表示所描述的实施例可以包括特定的部件、结构或特性，但 不是每个实施例都需要包括特定的部件、结构或特性。而且，这样的短语 不一定是指相同的实施例。此外，当结合实施例描述特定的部件、结构或 特性时，无论是否明确描述，结合其他实施例来实现这样的部件、结构或特性在本领域技术人员的知识范围内。
应当理解，本文中的措词或术语是出于描述而非限制的目的，使得本 说明书的术语或措辞将由相关领域的技术人员根据本文的教导进行解释。
在一些实施例中，术语“约”和“基本上”可以表示给定数量的值， 该给定数量的值在该值的5％内变化(例如，值的±1％、±2％、±3％、 ±4％、±5％)。这些值仅是示例，并不旨在进行限制。术语“约”和“基 本上”可以指根据本文的教导由相关领域的技术人员解释的值的百分比。
本文公开的鳍结构可以通过任何合适的方法来图案化。例如，可以使 用一种或多种光刻工艺来图案化鳍结构，光刻工艺包括双重图案化工艺或 多重图案化工艺。双重图案化或多重图案化工艺可以将光刻和自对准工艺 相结合，允许创建例如节距小于使用单个直接光刻工艺可获得的节距的图 案。例如，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用 自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
本发明提供了示例结构和方法，用于减小FET(例如finFET、全环栅 (GAA)FET等)的源极/漏极(S/D)区域和S/D接触结构之间的接触电 阻。S/D区域与S/D接触结构之间的接触电阻与S/D区域的材料与S/D接 触结构的硅化物层之间的肖特基势垒高度(SBH)成正比。减小硅化物层 与S/D区域的材料的功函值之间的差可以减小S/D区域与S/D接触结构之 间的SBH。在一些实施例中，由于NFET和PFET的S/D区域由相应的n 型和p型材料形成，所以NFET和PFET的S/D接触结构由彼此不同的硅 化物层形成以减小S/D接触结构与S/D区域的不同材料之间的接触电阻。
在一些实施例中，偶极子层和/或三元化合物层可以形成在S/D区域和 硅化物层之间的界面处，以进一步减小S/D区域和S/D接触结构之间的SBH。 可以通过用具有比硅化物层的金属低的电负性值的金属掺杂硅化物层来形 成偶极子层和/或三元化合物层。金属掺杂剂可以引起在金属掺杂剂和S/D 区域的半导体元素之间形成偶极子。金属掺杂剂还可以引起在金属掺杂剂、 硅化物层的金属和S/D区的半导体元素之间形成三元化合物。与没有界面 偶极子层和/或三元化合物层的FET相比，这种界面偶极子层和/或三元化 合物层的形成可以将FET的接触电阻减小约50％至约70％，并且因此改 善FET的性能。
图1A示出了根据一些实施例的FET 100的等距视图。根据一些实施 例，如图1B至图1I所示，FET 100可以具有不同的截面图。图1B、图1D、 图1F和图1H示出了沿着线A-A的FET 100的截面图，并且图1C、图1E、 图1G和图1I示出了沿着图1A的线B-B的截面图，为简单起见在图1A中 未示出附加结构。出于说明目的示出了图1B至图1I的截面图，并且可能 未按比例绘制。图1J至图1K示出了沿着图1B至图1I的线C-C和D-D的 浓度分布。除非另有说明，否则具有相同注释的图1A至图1L中的元件的 讨论彼此适用。在一些实施例中，除非另有说明，否则FET 100可以表示 n型FET 100(NFET 100)或p型FET 100(PFET 100)，并且对FET 100 的讨论适用于NFET 100和PFET 100。
参考图1A，FET 100可以包括设置在鳍结构106上的栅极结构112的 阵列和设置在鳍结构106的未由栅极结构112覆盖的部分上的S/D区域110 的阵列(图1A中可见S/D区域110中的一个)。FET100还可以包括栅极 间隔件114、浅沟槽隔离(STI)区域116、蚀刻停止层(ESL)117和层间 介电(ILD)层118A-118B(为简单起见，在图1A中未示出ILD层118B； 在图1B至图1E中示出)。ILD层118A可以设置在ESL 117上。ESL117 可以配置为保护栅极结构112和/或S/D区域110。在一些实施例中，栅极 间隔件114、STI区域116、ESL 117和ILD层118A-118B可以包括绝缘材 料，诸如氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和氧化硅锗。在一些实施例中，栅极间隔件114可以具有约2nm至约9nm 的厚度，以使栅极结构112与相邻结构充分电隔离。
FET 100可以形成在衬底104上。可以在衬底104上形成其他FET和/ 或结构(例如，隔离结构)。衬底104可以是半导体材料，诸如硅、锗(Ge)、 硅锗(SiGe)、绝缘体上硅(SOI)结构和它们的组合。此外，衬底104 可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如， 磷或砷)。在一些实施例中，鳍结构106可以包括类似于衬底104的材料 并且沿着X轴延伸。
参考图1B至图1C，FET 100可以包括栅极结构112、S/D区域110和 设置在S/D区域110上的S/D接触结构120。栅极结构112可以是多层结 构。每个栅极结构112可以包括界面氧化物(IO)层122、设置在IO层122 上的高k(HK)栅极介电层124、设置在HK栅极介电层124上的功函金 属(WFM)层126、设置在WFM层126上的栅极金属填充层128以及设 置在HK栅极介电层124、WFM层126和栅极金属填充层128上的栅极覆 盖层130。
IO层122可以包括氧化硅(SiO2)、氧化硅锗(SiGeOx)或氧化锗(GeOx)。 HK栅极介电层124可以包括高k介电材料，诸如氧化铪(HfO2)、氧化 钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、 氧化锆(ZrO2)和硅酸锆(ZrSiO2)。对于NFET 100，栅极结构112的WFM层126可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、 碳化钽铝(TaAlC)、Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta、Al掺 杂的TaN、其他合适的Al基材料或它们的组合。对于PFET 100，栅极结 构112的WFM层126可以包括基本不含Al(例如，不含Al)的Ti基或 Ta基氮化物或合金，诸如氮化钛(TiN)、氮化钛硅(TiSiN)、钛金(Ti-Au) 合金、钛铜(Ti-Cu)合金、氮化钽(TaN)、氮化钽硅(TaSiN)、钽金 (Ta-Au)合金、钽铜(Ta-Cu)和它们的组合。栅极金属填充层128可以 包括合适的导电材料，诸如钨(W)、钛、银(Ag)、钌(Ru)、钼(Mo)、 铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金和它们的组合。 在一些实施例中，栅极结构112可以通过栅极覆盖层130与上面的互连结 构(未示出)电隔离，该栅极覆盖层130可以包括氮化物层。
对于NFET 100，每个S/D区域110可以包括外延生长的半导体材料(诸 如Si)以及n型掺杂剂(诸如磷和其他合适的n型掺杂剂)。对于PFET 100， 每个S/D区域110可以包括外延生长的半导体材料(诸如Si或SiGe)以及 p型掺杂剂(诸如硼和其他合适的p型掺杂剂)。
S/D接触结构120设置在S/D区域110上。在一些实施例中，S/D接触 结构120可以包括(i)设置在S/D区域110上的WFM硅化物层132，(ii) 设置在WFM硅化物层132上的氮化物覆盖层136，(iii)设置在氮化物覆 盖层136上的接触插塞134，(iv)设置在氮化物覆盖层136的侧壁上的金 属基衬垫135的堆叠件以及(v)设置在金属基衬垫135的堆叠件上的阻挡 层142。FET100还包括位于WFM硅化物层132和S/D区域110之间的界 面(在本文中也称为“界面132-110”)处的偶极子层144。在一些实施例 中，界面132-110可以设置在S/D区域110内，并且可以与S/D区域110 的表面110s不共面。
在一些实施例中，WFM硅化物层132的顶面可以位于表面110s之上 (在图1B至图1C中示出)，或者可以与表面110s基本共面(未示出)。 在一些实施例中，如图1C所示，WFM硅化物层132可以与金属基衬垫135 的堆叠件形成角度A和B。角度A和B可以彼此类似或不同，并且可以在 约45度至约60度的范围内。在一些实施例中，对于NFET 100，WFM硅 化物层132可以包括功函值比S/D区域110的材料的价带边缘能量更接近 于导带边缘能量的金属或金属硅化物。例如，金属或金属硅化物的功函值 可以小于4.5eV(例如，约3.5eV至约4.4eV)，该功函值可以比S/D区 域110的硅基材料的价带能量(例如，硅为5.2eV)更接近导带能量(例如，Si为4.1eV)。在某些实施例中，对于NFET 100，WFM硅化物层132 的金属硅化物可包括硅化钛(TixSiy)、硅化钽(TaxSiy)、硅化钼(MoxSiy)、 硅化锆(ZrxSiy)、硅化铪(HfxSiy)、硅化钪(ScxSiy)、硅化钇(YxSiy)、 硅化铽(TbxSiy)、硅化镥(LuxSiy)、硅化铒(ErxSiy)、硅化镱(YbxSiy)、 硅化铕(EuxSiy)、硅化钍(ThxSiy)或它们的组合。
在一些实施例中，对于PFET 100，WFM硅化物层132可以包括功函 值比S/D区域110的材料的导带边缘能量更接近价带边缘能量的金属或金 属硅化物。例如，金属或金属硅化物可以具有大于4.5eV(例如，约4.5eV 至约5.5eV)的功函值，该功函值可以比S/D区域110的Si基材料的导带 能量(例如，Si为4.1eV)更接近价带能量(例如，Si为5.2eV)。在一些 实施例中，对于PFET 100，WFM硅化物层132的金属硅化物可以包括硅 化镍(NixSiy)、硅化钴(CoxSiy)、硅化锰(MnxSiy)、硅化钨(WxSiy)、 硅化铁(FexSiy)、硅化铑(RhxSiy)、硅化钯(PdxSiy)、硅化钌(RuxSiy)、 硅化铂(PtxSiy)、硅化铱(IrxSiy)、硅化锇(OsxSiy)或它们的组合。
在一些实施例中，WFM硅化物层132还可以包括过渡金属的掺杂剂， 过渡金属的掺杂剂的电负性值小于WFM硅化物层132中包括的金属硅化 物的金属的电负性值。例如，掺杂剂可以包括过渡金属，诸如锆(Zr)、 铪(Hf)、镱(Yb)、钇(Y)、铒(Er)、铈(Ce)、钪(Sc)和它们的组合。在一些实施例中，一些掺杂剂可以扩散到S/D区域110中。掺杂 剂可以在界面132-110处的偶极子层144中引起带电偶极子的形成。偶极 子层144可以包括来自S/D区域110的硅离子的带电偶极子和来自WFM 硅化物层132中的掺杂剂的过渡金属离子。例如，当WFM硅化物层132 包括Zr、Hf、Yb、Y、Er、Ce或Sc掺杂剂时，偶极子层144可以包括Zr-Si、 Hf-Si、Yb-Si、Y-Si、Er-Si、Ce-Si或Sc-Si偶极子。
偶极子层144中的偶极子在界面132-110处生成的电场可以减小WFM 硅化物层132与S/D区域110之间的SBH，并且因此减小S/D接触结构120 与S/D区域110之间的接触电阻。基于界面132-110处的偶极子层144中 的偶极子的类型和浓度，与没有偶极子层144的WFM硅化物层132和S/D 区域110之间的SBH相比，WFM硅化物层132和S/D区域110之间的SBH 可以减小约35％至70％。在一些实施例中，SBH可以在从约0.2eV至约 0.4eV的范围内。界面132-110处的偶极子的浓度与WFM硅化物层132和 /或界面132-110中的掺杂剂的浓度成正比。WFM硅化物层132和/或界面 132-110中的掺杂剂的浓度可以在约1原子百分比至约10原子百分比的范 围内。低于该范围的掺杂剂浓度可能不会引起偶极子层144中的偶极子的形成。另一方面，如果掺杂剂浓度高于该范围，则掺杂工艺的持续时间和 复杂性增加，并且因此增加了器件制造成本。
根据一些实施例，如图1J所示，掺杂剂浓度可以沿着图1B和图1C 的线C-C在WFM硅化物层132和S/D区域110上具有分布146、148和/ 或150。如下面详细描述的，当在不包括高温(例如，大于500℃的温度) 退火工艺的掺杂工艺中用过渡金属(例如，Zr、Hf等)掺杂WFM硅化物 层132时，掺杂剂浓度可以具有在界面132-110处具有峰值掺杂剂浓度C1 的分布146。当在不包括高温退火工艺的掺杂工艺中用非Zr基过渡金属(例 如，Hf、Ce、Er等)掺杂WFM硅化物层132时，掺杂剂浓度可以具有分 布148。非Zr基过渡掺杂剂在界面132-110处的热力学稳定性比Zr掺杂剂 低，这可能导致更大量的非Zr基过渡掺杂剂从界面132-110扩散并且进入 WFM硅化物层132。结果，如图1J所示，分布148的峰值掺杂剂浓度可 以与界面132-110相距距离D1(例如，约0.1nm至约0.5nm)，并且在界 面132-110处可以具有掺杂剂浓度C2，掺杂剂浓度C2小于峰值掺杂剂浓 度C1。
在一些实施例中，如图1J所示，当WFM硅化物层132的掺杂包括高 温退火工艺时，由于掺杂剂在界面132-110处的较低的热力学稳定性，非 Zr基掺杂剂可以进一步扩散到WFM硅化物层132中，并且可以具有掺杂 剂浓度分布150。分布150的峰值掺杂剂浓度可以与界面132-110相距距离 D2(例如，约0.2nm至约0.8nm)，距离D2大于距离D1，并且在界面132-110 处可以具有掺杂剂浓度C3，掺杂剂浓度C3小于掺杂剂浓度C2。由于界面 132-110处的掺杂剂的浓度与界面132-110处的偶极子的浓度成正比，因此 分布146的偶极子层144中的偶极子浓度可以大于分布148和150的偶极 子层144中的偶极子浓度，并且分布148的偶极子层144中的偶极子浓度 可以大于分布150的偶极子层144中的偶极子浓度。结果，分布146的WFM 硅化物层132和S/D区域110之间的SBH可以低于分布148和150的WFM 硅化物层132和S/D区域110之间的SBH，并且分布148的WFM硅化物 层132和S/D区域110之间的SBH可以低于分布150的WFM硅化物层132 和S/D区域110之间的SBH。在一些实施例中，沿着图1B至图1C的线 C-C的掺杂剂浓度可以具有分布146和148，或者当WFM硅化物层132掺 杂有Zr金属和一种或多种非Zr基过渡金属的组合时可以具有分布146和 150。
参考图1B至图1C，接触插塞134可以包括导电材料，诸如钴(Co)、 钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、 钼(Mo)、铜(Cu)、锆(Zr)、锡(Sn)、银(Ag)、金(Au)、锌 (Zn)、镉(Cd)和它们的组合。氮化物覆盖层136可以形成为在S/D接 触结构120的后续处理期间保护下面的层(例如，WFM硅化物层132)。 金属基衬垫135的堆叠件可以包括第一衬垫138和第二衬垫140。如下面 详细描述的，第一衬垫138可以是用于形成WFM硅化物层132的源层的 部分，并且可以包括WFM硅化物层132的金属或者可以包括WFM硅化物 层132的金属的氧化物。如下面详细描述的，第二衬垫140可以是用于WFM 硅化物层132的掺杂中的源的部分，并且可以包括WFM硅化物层132中 的掺杂剂的过渡金属或可以包括掺杂剂的金属的氧化物。在一些实施例中， 第一衬垫138和/或第二衬垫140可能不存在于金属基衬垫135的堆叠件中， 或者金属基衬垫135的堆叠件可能不存在于S/D接触结构120中(如图17A 至图17B所示)。阻挡层142可以包括氮化物材料，并且可以减少或防止 氧原子从ILD层118A-118B扩散到接触插塞134中，以防止接触插塞134 的导电材料的氧化。
在一些实施例中，当在包括高温退火工艺的掺杂工艺中用Zr金属掺杂WFM硅化物层132时，S/D接触结构120可以具有如图1D至图1I所示的 截面图。图1D至图1E示出了沿着图1A的线B-B的截面图，为简单起见 在图1A中未示出附加结构。S/D接触结构120可以包括介于WFM硅化物 层132和S/D区域110之间的Zr基三元化合物(ZTC)层133。WFM硅化 物层132的Zr掺杂剂可以在高温退火工艺期间与S/D区域110的Si原子 和WFM硅化物层132的金属原子相互作用，以形成ZTC层133。ZTC层 133可以包括锆金属硅化物(ZrxMySiz)，其中金属(M)是WFM硅化物 层132的金属。在一些实施例中，当WFM硅化物层132包括TixSiy时， ZTC层133可以包括硅化锆钛(Zr3Ti2Si3)。ZTC层133可以在ZTC层133 和S/D区域110之间的界面处(在本文中也称为“界面133-110”)引起偶 极子层145的形成。偶极子层145可以包括来自ZTC层133的Zr金属离 子和来自S/D区域110的硅离子的Zr-Si偶极子。
类似于偶极子层144，偶极子层145在界面133-110处生成的电场可以 将WFM硅化物层132和S/D区域110之间的SBH减小约35％至约70％， 并且因此减小S/D接触结构120和S/D区域110之间的接触电阻。ZTC层 133中的Zr原子的浓度可以在约1原子百分比至约10原子百分比的范围内。 在一些实施例中，如图1K所示，Zr原子可以沿着图1D至图1E的线D-D在WFM硅化物层132、ZTC层133和S/D区域110上具有浓度分布158。
图1F至图1G示出了图1D至图1E的S/D区域110、WFM硅化物层 132和ZTC层133的放大图。在一些实施例中，当在具有(111)晶向(也 称为(111)晶面)的表面110s-110t的S/D区域110上形成时，ZTC层133 可以具有(1121)晶向(也称为(1121)晶面)的顶面133s。表面110s可 以是S/D区域110的顶面，而表面110t可以是与ZTC层133形成界面的表 面。如图A至图1E所示，当以自底向上的方式在鳍结构106的顶面106s 上外延生长S/D区域110的半导体材料时，表面110s-110t可以具有(111) 晶向，并且未如以下参考图3A至图3C所述那样在鳍结构106周围外延生 长为包层。为了具有(111)晶向，可以相对于水平轴(例如，X轴)以角度C和D形成表面110s，其中角度C和D在约50度至约60度的范围内。 角度C和D可以彼此相等或不同。在一些实施例中，面向WFM硅化物层132和S/D区域110的ZTC层133的表面可以是非小平面的表面，这与下 面参考图3C至图3G和图4C描述的ZTC层333相反。由于表面110s-110t 和133s之间的晶向不同，所以在S/D区域110和ZTC层133之间可以存 在约0.5％至约1％的范围内的晶格失配。在一些实施例中，当S/D区域110 包括Si材料并且ZTC层133包括Zr3Ti2Si3时，晶格失配可以为约0.7％。 对于S/D区域110和ZTC层133的不同晶向，晶格失配可以是不同的，如 下面参考图3A至图3C所述。在一些实施例中，如图1D至图1G所示， 界面133-110可以设置在S/D区域110内并且与S/D区域110的表面110s 不共面。
在一些实施例中，为了充分减小S/D区域110和WFM硅化物层132 之间的SBH(例如，SBH在约0.2eV至约0.4eV的范围内)，ZTC层133 可以沿着Z轴具有厚度T1，厚度T1在约0.25nm至约1nm的范围内，并 且WFM硅化物层132可以沿着Z轴具有厚度T2，厚度T2在约2nm至约 6nm的范围内，该厚度T2大于厚度T1。T1∶T2的比率可以在约1∶2至 约1∶20的范围内，以在S/D区域110和WFM硅化物层132之间实现约 0.2eV至0.4eV的范围内的SBH。厚度T1可以取决于在形成ZTC层133 之前的WFM硅化物层132中的Zr掺杂剂的浓度。厚度T1和WFM硅化物层中的Zr掺杂剂浓度之间的关系可以由图1L的图表示。在一些实施例 中，厚度T1可以与WFM硅化物层132中的Zr掺杂剂浓度成正比，该Zr 掺杂剂浓度在从约1原子百分比至约10原子百分比的范围内，并且可以独 立于WFM硅化物层132中的高于10原子百分比的Zr掺杂剂浓度。在一 些实施例中，ZTC层133的顶面133s以角度E会聚，该角度E可以等于或 小于角度C和/或D。
在一些实施例中，代替如图1D至图1G所示的ZTC层133是连续层， 如图1H至图1I所示，ZTC层133可以是不连续层。除非另外说明，否则 连续的ZTC层133的讨论适用于不连续ZTC层133。ZTC层133中的不连 续性可以由S/D区域110和ZTC层133之间的晶格失配引起。在一些实施 例中，不连续的ZTC层133的相邻部分可以彼此分隔开约0.05nm至约1nm 的范围内的距离D3，以有效地减小WFM硅化物层132和S/D区域110之 间的SBH。在一些实施例中，WFM硅化物层132和S/D区域110之间的 界面(在本文中也称为“界面132-110”)(设置在不连续的ZTC层133 的相邻部分内)可以位于顶面133s下方(图1H至图1I中示出)的表面平 面处，或者可以与顶面133s共面(未示出)。在一些实施例中，WFM硅 化物层132和ZTC层133之间的界面(在本文中也称为“界面132-133”) 可以位于表面110s之上(在图1D之图1I中示出)或下方(未示出)的表 面平面处，或者可以与表面110s共面(未示出)。
图2A示出了根据一些实施例的FET 200的等距视图。除非另有说明， 否则对FET100的讨论适用于FET 200。根据一些实施例，如图2B至图2E 所示，FET 200可以具有不同的截面图。图2B至图2E示出了沿着图2A 的线E-E的FET 200的截面图，为简单起见在图2A中未示出附加结构。 出于说明目的示出了图2B至图2E的截面图，并且未按比例绘制。除非另 有说明，否则具有相同注释的图1A至图1L和图2A至图2E中的元件的讨 论彼此适用。
参考图2A，FET 200可以具有设置在鳍结构106上的合并的S/D区域 210。除非另有说明，否则对S/D区域110的讨论适用于合并的S/D区域 210。参考图2B，FET 200可以包括设置在合并的S/D区域210上的S/D 结构120。在一些实施例中，WFM硅化物层132的顶面可以在表面210s 之上(如图2B所示)或者可以与表面210s基本共面(未示出)。在一些 实施例中，如图2B所示，WFM硅化物层132可以与金属基衬垫135的堆 叠件形成角度F和G。角度F和G可以彼此类似或不同，并且可以在约135 度至约155度的范围内。WFM硅化物层132的掺杂剂可以在WFM硅化物 层132与合并的S/D区域210之间的界面处(在本文中也称为“界面 132-210”)引起偶极子层144的形成。在一些实施例中，界面132-210可 以设置在S/D区域210内并且可以与合并的S/D区域210的表面210s不共 面。沿着图1C的线C-C的掺杂剂浓度分布的讨论适用于图2B的线C-C。
在一些实施例中，当S/D结构120包括设置在合并的S/D区域210上 的ZTC层133时，S/D接触结构120可以具有如图2C所示的截面图。沿 着图1E的线D-D的掺杂剂浓度分布的讨论适用于图2C的线D-D。图2D 示出了图2B的合并的S/D区域210、WFM硅化物层132和ZTC层133的 放大图。类似于S/D区域110，合并的S/D区域210的表面210s-210t可以 具有(111)晶向，因为合并的S/D区域210的半导体材料以自底向上的方 式外延生长在鳍结构106的顶面106s上(如图2C所示)。结果，当ZTC 层133形成在具有(111)晶向的表面210s-210t的合并的S/D区域210上 时，ZTC层133可以具有(1121)晶向的顶面133s。表面210s可以是S/D 区域210的顶面，而表面210t可以是与ZTC层133形成界面的表面。
为了具有(111)晶向，可以相对于水平轴(例如，X轴)以角度C和 D形成表面210s，其中角度C和D在约50度至约60度的范围内。角度C 和D可以彼此相等或不同。在合并的S/D区域210和ZTC层133之间可以 存在约0.5％至约1％的晶格失配。在一些实施例中，当合并的S/D区域210 包括Si材料并且ZTC层133包括Zr3Ti2Si3时，晶格失配可以为约0.7％。 在一些实施例中，如图2C和图2D所示，ZTC层133与合并的S/D区域 210之间的界面(在本文中也称为“界面133-210”)可以设置在合并的S/D 区域210内，并且可以与合并的S/D区域210的表面210s不共面。在一些 实施例中，代替如图2C和图2D所示ZTC层133是连续层，如图2E所示， ZTC层133可以是不连续层。除非另有说明，图2C和图2D的连续的ZTC 层133的讨论适用于图2E的不连续的ZTC层133。
图3A示出了根据一些实施例的FET 300的等距视图。除非另有说明， 否则对FET100的讨论适用于FET 300。根据一些实施例，如图3B至图3G 所示，FET 300可以具有不同的截面图。图3B至图3G示出了沿着图3A 的线F-F的FET 300的截面图，为简单起见在图3A中未示出附加结构。出 于说明目的示出了图3B至图3G的截面图，并且可能未按比例绘制。除非另有说明，否则具有相同注释的图1A至图1L和图3A至图3G中的元件 的讨论彼此适用。
参考图3A，代替自底向上外延生长的S/D区域110，FET 300可以具 有外延生长的S/D区310，以覆盖在STI结构116之上延伸的鳍结构306 的部分周围。除非另有说明，否则对S/D区域110的讨论适用于S/D区域 310。参考图3B，FET 300可以包括设置在S/D区域310上的S/D结构120。 在一些实施例中，WFM硅化物层132的顶面可以在表面310s之上(如图 3B所示)或者可以与表面310s基本共面(未示出)。WFM硅化物层132 的掺杂剂可以在WFM硅化物层132与S/D区域310之间的界面处(在本 文中也称为“界面132-310”)引起偶极子层144的形成。在一些实施例中， 界面132-310可以设置在S/D区域310内并且可以与表面310s不共面。沿 着图1C的线C-C的掺杂剂浓度分布的讨论适用于图3B的线C-C。
在一些实施例中，当S/D接触结构120包括介于WFM硅化物层132 和S/D区域310之间的ZTC层333时，S/D接触结构120可以具有如图3C 所示的截面图。除非另有说明，否则对ZTC层133的讨论适用于ZTC层 333。WFM硅化物层132的Zr掺杂剂可以在高温退火工艺期间与S/D区 310的Si原子和WFM硅化物层132的金属原子相互作用以形成ZTC层333。 ZTC层333可以包括锆金属硅化物(ZrxMySiz)，其中金属(M)是WFM 硅化物层132的金属。在一些实施例中，当WFM硅化物层132包括TixSiy时，ZTC层333可以包括硅化锆钛(Zr3Ti2Si3)。ZTC层333可以在ZTC 层333和S/D区域310之间的界面(在本文中也称为“界面333-310”)和 WFM硅化物层132与S/D区域310之间的界面处引起偶极子层145的形成。 偶极子层145可以包括来自ZTC层333的Zr金属离子和来自S/D区域310 的硅离子的Zr-Si偶极子。
图3D至图3G示出了图3C的区域302内的S/D区域310、WFM硅化 物层132和ZTC层333的放大图，其中具有S/D区域310、WFM硅化物 层132和ZTC层333的不同截面图。如图3A至图3C所示，当将S/D区 域310的半导体材料外延生长为鳍结构306周围的包层时，表面310s-310t 可以具有(100)晶向或(110)晶向。表面310s可以是S/D区域310的顶 面，并且表面310t可以是与ZTC层333形成界面的表面。如图3D所示， 当在具有(100)或(110)晶向的表面310s-310t的S/D区域310上形成时， ZTC层333可以具有面向WFM硅化物层132和S/D区域310的小平面表 面333s。小平面表面333s与WFM硅化物层132和S/D区域310形成界面。 在一些实施例中，小平面表面333s在具有(100)晶向(也称为(100)晶 面)的表面310s-310t上形成时可以具有(0001)晶向(也称为(0001)晶 面)，并且在具有(110)晶向(也称为(110)晶面)的表面310s-310t 上形成时可以具有(1120)晶向(也称为(1120)晶面)。由于表面310s-310t 和333s之间的晶向不同，所以在S/D区域310和ZTC层333之间可以存 在约1％至约1.5％的范围内的晶格失配。在一些实施例中，当分别在具有 (100)和(110)晶向的Si表面310s-310t上形成包括Zr3Ti2Si3的ZTC层 333时，晶格失配可以在约1.2％和约1.3％之间。
在一些实施例中，为了充分减小S/D区域310和WFM硅化物层132 之间的SBH(例如，SBH在约0.2eV至约0.4eV的范围内)，ZTC层333 沿着Z轴可以具有厚度T3，厚度T3在从约0.1nm至约1nm的范围内。类 似于厚度T1，厚度T3可以取决于在形成ZTC层333之前WFM硅化物层 132中的Zr掺杂剂的浓度以及厚度T3之间的关系，并且WFM硅化物层中 的Zr掺杂剂浓度可以由图1L的图表示。在一些实施例中，如图3D所示， 面向WFM硅化物层132的相邻小平面表面333s可以形成在约110度至约 130度的范围内的角度H。在一些实施例中，如图3E所示，面向WFM硅 化物层132的相邻小平面表面333s可以形成在约50度至约70度的角度J。
在一些实施例中，如图3F和图3G所示，代替ZTC层333，可以在界 面333-310处形成具有小平面表面333s的ZTC簇333。在一些实施例中， ZTC簇333可以在WFM硅化物层132与S/D区域310之间的界面处(在 本文中也称为“界面132-310”)彼此分隔开约0.1nm至约2nm的范围内 的距离。在一些实施例中，如图3F所示，ZTC簇333的小平面表面333s 可以与界面132-310形成约140度至约160度的角度K。在一些实施例中， 如图3G所示，ZTC簇333的小平面表面333s可以与界面132-310形成约 110度至约130度的角度L。在一些实施例中，界面132-310可以设置在相 邻的ZTC簇333之间。沿着图1E的线D-D的掺杂剂浓度分布的讨论适用 于图3C至图3G的线D-D。
图4A示出了根据一些实施例的FET 400的等距视图。除非另有说明， 否则对FET100和FET 300的讨论适用于FET 400。根据一些实施例，如 图4B和图4C所示，FET 400可以具有不同的截面图。图4B至图4C示出 了沿着图4A的线G-G的FET 400的截面图，为简单起见在图4A中未示出 附加结构。出于说明目的示出了图4B至图4C的截面图，并且可能未按比例绘制。除非另有说明，否则具有相同注释的图1A至图1L、图3A至图 3G和图4A至图4C中的元件的讨论彼此适用。
参考图4A，FET 400可以具有外延生长的合并的S/D区410，作为在 STI结构116之上延伸的鳍结构306的部分周围的包层。除非另有说明， S/D区310的讨论适用于合并的S/D区410。参考图4B，FET 400可以包 括设置在合并的S/D区域410上的S/D结构120。在一些实施例中，WFM 硅化物层132的顶面可以在表面410s之上(如图4B所示)或者可以与表 面410s基本共面(未示出)。WFM硅化物层132的掺杂剂可以在WFM 硅化物层132与合并的S/D区域410之间的界面处(在本文中也称为“界 面132-410”)引起偶极子层144的形成。在一些实施例中，界面132-410 可以设置在S/D区域410内并且可以与表面410s不共面。沿着图1C的线C-C的掺杂剂浓度分布的讨论适用于图4B的线C-C。在一些实施例中，当 S/D结构120包括设置在合并的S/D区域410上的ZTC层333或ZTC簇 333时，S/D接触结构120可以具有如图4C所示的截面图。类似于图3C 的偶极子层145，可以在ZTC层333与S/D区域410之间的界面以及在 WFM硅化物层132与S/D区域410之间的界面处引起偶极子层(为简单起 见在图4C中未示出)。沿着图1E的线D-D的掺杂剂浓度分布的讨论适用 于图4C的线D-D。
图5是根据一些实施例的用于制造FET 100的示例方法500的流程图。 为了说明的目的，将参考用于制造如图6A至图17B所示的FET 100的示 例制造工艺来描述图5所示的操作。图6A至图17A和图6B至图17B是 根据一些实施例的在制造的各个阶段处的沿着图1A的相应线A-A和B-B 的FET 100的截面图。根据特定的应用，可以以不同的顺序执行操作，也可以不执行操作。应当注意，方法500可能不会产生完整的FET100。因此， 应当理解，可以在方法500之前、期间和之后提供附加工艺，并且本文仅 简要描述一些其他工艺。上面描述了具有与图1A至图1L中的元件相同的 注释的图6A至图17B中的元件。
在操作505中，在衬底上的鳍结构上形成多晶硅结构和S/D区域。例 如，如图6A至图6B所示，在鳍结构106上形成多晶硅结构612和S/D区 域110，鳍结构106形成在衬底104上。在随后的处理期间，可以在栅极 替换工艺中替换多晶硅结构612以形成栅极结构112。在形成S/D区域110 之后，可以形成ESL 117和ILD层118A以形成图6A至图6B的结构。
参考图5，在操作510中，用栅极结构替换多晶硅结构。例如，如图 7A至图7B所示，用栅极结构112替换多晶硅结构612。在一些实施例中， 可以回蚀刻栅极结构112以形成栅极覆盖层130，如图8A至图8B所示。 在形成栅极覆盖层130之后，可以形成ILD层118B以形成图8A至图8B 的结构。
参考图5，在操作515中，在S/D区域上形成接触开口。例如，如图 9A至图9B所示，通过在S/D区域110上蚀刻ESL 117和ILD层118A-118B 的部分，在S/D区域110上形成接触开口920。
参考图5，在操作520中，在接触开口的侧壁上选择性地形成阻挡层。 例如，如关于图10A至图10B所描述的，在接触开口920的侧壁上选择性 地形成阻挡层142。阻挡层142的形成可以包括以下顺序的操作：(i)在 图9A至图9B的结构上沉积氮化物层142(例如，SiN)以形成图10A至 图10B的结构，和(ii)执行各向同性蚀刻工艺以从ILD层118A和S/D区 域110的顶面去除氮化物层142的部分以形成图11A至图11B的结构。
参考图5，在操作525中，在S/D区域上形成掺杂的WFM硅化物层。 例如，如图13A至图13B所示，在S/D区域110上形成掺杂的WFM硅化 物层132。掺杂的WFM硅化物层132的形成可以包括以下顺序的操作：(i) 对图11A至图11B的结构执行清洁工艺(例如，基于氟的干蚀刻工艺)， 以从S/D区域110的顶面去除原生氧化物，(ii)在图11A至图11B的清 洁的结构上沉积掺杂剂源层140以形成图12A至图12B的结构，以及(iii) 在图12A至图12B的结构上沉积WFM层138，以形成图13A至图13B的 结构。
在WFM层138的沉积期间，沉积温度可以使掺杂剂源层140的底部 140b(如图12A至图12B所示)热分解，并且热分解的底部140b的原子 扩散到上面的WFM层138作为掺杂剂原子。在一些实施例中，沉积温度 可以使面向WFM层138的掺杂剂源层140的侧壁表面部分热分解并且扩 散到上面的WFM层138作为掺杂剂原子。掺杂剂源层140的剩余侧壁部 分可以被氧化。掺杂剂原子可以引起偶极子层144的形成，并且可以具有 如关于图1J描述的跨线C-C的浓度分布146或148。如图13A至图13B所 示，沉积温度还可以在接触开口920内的WFM层138的掺杂的底部(未 示出)和S/D区域110之间引发硅化反应，以形成WFM硅化物层132。
在一些实施例中，掺杂剂源层140的沉积可以包括在约300℃至约500℃ 的温度范围内使用CVD工艺或ALD工艺沉积过渡金属，该过渡金属的电 负性值小于WFM层138的金属的电负性值。在一些实施例中，掺杂剂源 层140可以包括过渡金属，诸如Zr、Hf、Yb、Y、Er、Ce、Sc和它们的组 合。为了有效和完全地热分解掺杂剂源层140的底部140b，在一些实施例中，可以以约0.05nm至约0.5nm的范围内的厚度沉积掺杂剂源层140。
在一些实施例中，WFM层138的沉积可以包括在约300℃至约500℃ 的温度范围内使用CVD工艺或ALD工艺沉积功函值比NFET 100的S/D 区域110的材料的价带边缘能量更接近导带边缘能量的金属，或沉积功函 值比PFET 100的S/D区域110的材料的导带边缘能量更接近价带边缘能量 的金属。在一些实施例中，对于NFET 100，WFM层138可以包括Ti、Ta、Mo、Zr、Hf、Sc、Y、Ho、Tb、Gd、Lu、Dy、Er、Yb或它们的组合，并 且对于PFET 100，WFM层138可以包括Ni、Co、Mn、W、Fe、Rh、Pd、 Ru、Pt、Ir、Os或它们的组合。
参考图5，在操作530中，执行高温退火工艺。例如，可以使用快速 热退火(RTA)工艺、尖峰退火工艺或激光退火工艺在约500℃至约800℃ 的温度范围下在N2环境中对图13A至图13B的结构执行热退火工艺，持 续时间范围在约100纳秒至约100微秒。在热退火工艺之后，如果WFM 硅化物层132中的掺杂剂原子包括非Zr基过渡金属，则掺杂剂原子可以具有跨线C-C(图13A至图13B)的浓度分布150，如关于图1A至图1C和 图1J描述的。另一方面，如关于图1D至图1E和图1K描述的，在对图13A 至图13B的结构执行热退火工艺之后，如果掺杂剂原子包括Zr金属，则图 14A和图14B的结构可以跨线D-D形成有Zr浓度分布158。热退火工艺可 以提高WFM硅化物层132和界面132-110的质量，并且因此减小WFM硅 化物层132与S/D区域110之间的接触电阻。
在一些实施例中，在形成WFM硅化物层132之后并且在热退火工艺 之前，可以在图13A至图13B的结构上形成氮化物覆盖层(未示出)。氮 化物覆盖层可以在随后的处理中形成氮化物覆盖层136。氮化物覆盖层的 形成可以包括在图13A至图13B的结构上沉积诸如Ti和Ta的金属层，以 及使用氨(NH 3)气体对金属层执行氮化工艺。
参考图5，在操作535中，在接触开口内形成接触插塞。例如，如图 15A至图15B所示，接触插塞134形成在接触开口920内。接触插塞134 的形成可以包括用导电材料填充图13A至图13B的结构中的接触开口920， 以及执行CMP工艺以形成图15A至图15B的结构。CMP工艺可以使接触 结构120的顶面与ILD层118B的顶面基本共面。
在一些实施例中，可以通过填充图14A至图14B(而不是图13A至图 13B)的结构中的接触开口920，接着进行CMP工艺以形成图16A至图16B 的结构来形成接触插塞134。在一些实施例中，在用导电材料填充接触开 口920并且执行CMP工艺之前，可以从图13A至图13B的结构去除金属 基衬垫135的堆叠件，以形成图17A至图17B的结构。
在一些实施例中，可以对相应的FET 200、300和400的S/D区域210、 310和410(而不是S/D区域110)执行操作515-535，以形成图2B至图 2C、图3B至图3C和图4B至图4C的结构。
本发明提供用于减小源极/漏极(S/D)区域(例如，S/D区域110、210、 310和410)和FET(例如FET 100、200、300和400)的S/D接触结构120 (例如，S/D接触结构120)之间的接触电阻的示例结构和方法。在一些实 施例中，可以在S/D区域与S/D接触结构之间的界面处形成偶极子层(例 如，偶极子层144和145)和/或三元化合物层(例如，ZTC层133和333)， 以减小S/D区域和S/D接触结构之间的SBH。可以通过用电负性值低于硅 化物层的金属的金属掺杂S/D接触结构的硅化物层(例如，WFM硅化物层 132)来形成偶极子层和/或三元化合物层。金属掺杂剂可以引起在金属掺 杂剂和S/D区域的半导体元素之间形成偶极子。金属掺杂剂还可以引起在 金属掺杂剂、硅化物层的金属和S/D区域的半导体元素之间形成三元化合物。与没有界面偶极子层和/或三元化合物层的FET相比，这种界面偶极子 层和/或三元化合物层的形成可以将FET的接触电阻减小约50％至约70％， 并且因此改善FET的性能。
在一些实施例中，半导体器件包括：衬底；鳍结构，设置在衬底上； 栅极结构，设置在鳍结构上；源极/漏极(S/D)区域，邻近栅极结构设置； 接触结构，设置在S/D区域上；以及偶极子层，设置在三元化合物层和S/D 区域之间的界面处。接触结构包括设置在S/D区域上的三元化合物层、设 置在三元化合物层上的功函金属(WFM)硅化物层以及设置在WFM硅化物层上的接触插塞。
在上述半导体器件中，其中，所述偶极子层包括所述功函金属硅化物 层的掺杂剂原子和所述源极/漏极区域的半导体原子。
在上述半导体器件中，其中，所述三元化合物层包括锆基三元化合物。
在上述半导体器件中，其中，面向所述三元化合物层的所述源极/漏极 区域的第一表面包括(111)晶向，并且其中，面向所述功函金属硅化物层 的所述三元化合物层的第二表面包括非小平面表面。
在上述半导体器件中，其中，所述三元化合物层是不连续层，并且其 中，面向所述三元化合物层的所述源极/漏极区域的表面具有(111)晶向。
在上述半导体器件中，其中，面向所述三元化合物层的所述源极/漏极 区域的第一表面包括(100)或(110)晶向，并且其中，面向所述功函金 属硅化物层的所述三元化合物层的第二表面包括小平面表面。
在上述半导体器件中，其中，所述功函金属硅化物层包括金属掺杂剂， 所述金属掺杂剂的电负性值小于所述功函金属硅化物层的金属硅化物中的 金属的电负性值。
在上述半导体器件中，其中，所述接触结构还包括沿着所述接触插塞 的侧壁的衬垫，并且其中，所述衬垫包括所述偶极子层的金属或金属的氧 化物。
在上述半导体器件中，其中，所述接触结构还包括沿着所述接触插塞 的侧壁的衬垫，并且其中，所述衬垫包括所述功函金属硅化物层的金属或 金属的氧化物。
在上述半导体器件中，其中，所述接触结构还包括设置在所述功函金 属硅化物层上的覆盖层。
在一些实施例中，半导体器件包括：栅极结构，设置在第一鳍结构和 第二鳍结构上；合并的源极/漏极(S/D)区域，设置在第一鳍结构和第二 鳍结构上；以及接触结构，设置在合并的S/D区域上。接触结构包括设置 在合并的S/D区域上的三元化合物簇、设置在三元化合物簇和合并的S/D 区域上的功函金属(WFM)硅化物层以及设置在WFM硅化物层上的接触 插塞。
在上述半导体器件中，其中，所述三元化合物簇包括锆基三元化合物。
在上述半导体器件中，其中，所述三元化合物簇包括小平面表面。
在上述半导体器件中，其中，所述三元化合物簇通过所述功函金属硅 化物层与所述源极/漏极区域之间的界面彼此分隔开。
在上述半导体器件中，还包括设置在所述功函金属硅化物层与所述源 极/漏极区域之间的界面处的偶极子层。
在上述半导体器件中，还包括设置在所述三元化合物簇与所述源极/漏 极区域之间的界面处的偶极子层。
在一些实施例中，一种方法包括：在衬底上形成鳍结构；在鳍结构上 形成源极/漏极(S/D)区域；在S/D区域上形成接触开口；在接触开口内 形成掺杂的功函金属(nWFM)硅化物层，在掺杂的WFM硅化物层和S/D 区域之间形成三元化合物层，以及在接触开口内形成接触插塞。
在上述方法中，其中，形成所述掺杂的功函金属硅化物层包括在所述 源极/漏极区域上沉积掺杂剂源层，并且其中，所述掺杂剂源层包括金属， 所述金属的电负性值小于所述掺杂的功函金属硅化物层的金属硅化物中的 金属的电负性值。
在上述方法中，其中，形成所述三元化合物层包括：在所述源极/漏极 区域上沉积锆基掺杂剂源层；在所述锆基掺杂剂源层上沉积功函金属层； 以及执行退火工艺。
在上述方法中，还包括在所述掺杂的功函金属硅化物层上沉积氮化物 覆盖层。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发 明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来 设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势 的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离 本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文 中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
鳍结构，设置在所述衬底上；
栅极结构，设置在所述鳍结构上；
源极/漏极(S/D)区域，邻近所述栅极结构设置；
接触结构，设置在所述源极/漏极区域上，其中，所述接触结构包括设置在所述源极/漏极区域上的三元化合物层、设置在所述三元化合物层上的功函金属(WFM)硅化物层和设置在所述功函金属硅化物层上的接触插塞；以及
偶极子层，设置在所述三元化合物层和所述源极/漏极区域之间的界面处。
2.根据权利要求1所述的半导体器件，其中，所述偶极子层包括所述功函金属硅化物层的掺杂剂原子和所述源极/漏极区域的半导体原子。
3.根据权利要求1所述的半导体器件，其中，所述三元化合物层包括锆基三元化合物。
4.根据权利要求1所述的半导体器件，其中，面向所述三元化合物层的所述源极/漏极区域的第一表面包括(111)晶向，并且
其中，面向所述功函金属硅化物层的所述三元化合物层的第二表面包括非小平面表面。
5.根据权利要求1所述的半导体器件，其中，所述三元化合物层是不连续层，并且
其中，面向所述三元化合物层的所述源极/漏极区域的表面具有(111)晶向。
6.根据权利要求1所述的半导体器件，其中，面向所述三元化合物层的所述源极/漏极区域的第一表面包括(100)或(110)晶向，并且
其中，面向所述功函金属硅化物层的所述三元化合物层的第二表面包括小平面表面。
7.根据权利要求1所述的半导体器件，其中，所述功函金属硅化物层包括金属掺杂剂，所述金属掺杂剂的电负性值小于所述功函金属硅化物层的金属硅化物中的金属的电负性值。
8.根据权利要求1所述的半导体器件，其中，所述接触结构还包括沿着所述接触插塞的侧壁的衬垫，并且
其中，所述衬垫包括所述偶极子层的金属或金属的氧化物。
9.一种半导体器件，包括：
栅极结构，设置在第一鳍结构和第二鳍结构上；
合并的源极/漏极(S/D)区域，设置在所述第一鳍结构和所述第二鳍结构上；以及
接触结构，设置在所述合并的源极/漏极区域上，
其中，所述接触结构包括设置在所述合并的源极/漏极区域上的三元化合物簇、设置在所述三元化合物簇和所述合并的源极/漏极区域上的功函金属(WFM)硅化物层以及设置在所述功函金属硅化物层上的接触插塞。
10.一种制造半导体器件的方法，包括：
在衬底上形成鳍结构；
在所述鳍结构上形成源极/漏极(S/D)区域；
在所述源极/漏极区域上形成接触开口；
在所述接触开口内形成掺杂的功函金属(nWFM)硅化物层；
在所述掺杂的功函金属硅化物层和所述源极/漏极区域之间形成三元化合物层；以及
在所述接触开口内形成接触插塞。
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