CN115101474A - 半导体装置的制造方法 - Google Patents

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CN115101474A CN202210523144.XA CN202210523144A CN115101474A CN 115101474 A CN115101474 A CN 115101474A CN 202210523144 A CN202210523144 A CN 202210523144A CN 115101474 A CN115101474 A CN 115101474A
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gate
layer
gate structure
dielectric layer
channel
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杨建勋
喻鹏飞
张克正
杨建伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本文公开具有栅极结构的不同配置的一种半导体装置及其制造方法。上述半导体装置包括：多个纳米结构通道区的一堆叠物，置于一鳍状物结构上；一第一栅极结构，置于上述纳米结构通道区的上述堆叠物内；一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构且在一第二轴的四周围绕上述纳米结构通道区的上述堆叠物，上述第二轴异于上述第一轴；以及一第一接触结构与一第二接触结构，分别置于上述第一栅极结构上及上述第二栅极结构上。

Description

半导体装置的制造方法
技术领域
本发明实施例是关于半导体制程，特别是关于半导体装置及其制造方法。
背景技术
随着半导体技术的进步，对于较高存储容量、较快的处理系统、较高性能及较低成本有日益增加的需求。为了达成这些需求，半导体产业持续缩小半导体装置(例如金属-氧化物-半导体场效晶体管(metal oxide semiconductor field effect transistors；MOSFETs)，其包括平面式的金属-氧化物-半导体场效晶体管及鳍式场效晶体管(fin fieldeffect transistors；finFETs))的尺寸。这样的尺寸缩减已经增加半导体制造过程的复杂度。
发明内容
一实施例是关于一种半导体装置的制造方法，包括：在置于一基底上的一鳍状物结构上形成一超晶格结构，上述超晶格结构具有排列成一交错配置的多个第一纳米结构层与多个第二纳米结构层；在上述鳍状物结构上形成一源极/漏极(source/drain；S/D)区；形成一第一栅极结构，其穿过上述超晶格结构；形成一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构且在一第二轴的四周围绕上述第一纳米结构层，上述第二轴异于上述第一轴；以及形成多个接触结构，其在上述第一栅极结构上及在上述第二栅极结构上。
另一实施例是关于一种半导体装置的制造方法，包括：在一鳍状物结构上形成一超晶格结构，上述超晶格结构具有排列成一交错配置的多个第一纳米结构层与多个第二纳米结构层；在上述超晶格结构上形成一多晶硅结构；在上述鳍状物结构上形成一源极/漏极(source/drain；S/D)区；形成一第一栅极结构阵列，其穿过上述超晶格结构；以及形成一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构阵列且在一第二轴的四周围绕上述第一纳米结构层，上述第二轴异于上述第一轴。
又另一实施例是关于一种半导体装置，其包括：一基底；一鳍状物结构，置于上述基底上；多个纳米结构通道区的一堆叠物，置于上述鳍状物结构上；一源极/漏极(source/drain；S/D)区，置于上述鳍状物结构上；一第一栅极结构，置于上述纳米结构通道区的上述堆叠物内；一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构且在一第二轴的四周围绕上述纳米结构通道区的上述堆叠物，上述第二轴异于上述第一轴；以及一第一接触结构与一第二接触结构，分别置于上述第一栅极结构上及上述第二栅极结构上。
附图说明
借由以下的详述配合所附图式可更加理解本文公开的内容。
图1A绘示根据一些实施例的一半导体装置的等角视图。
图1B绘示根据一些实施例的具有不同栅极结构的一半导体装置的俯视图。
图1C绘示根据一些实施例的具有不同栅极结构的一半导体装置的剖面图。
图1D绘示根据一些实施例的具有不同栅极结构的一半导体装置的剖面图。
图1E绘示根据一些实施例的具有不同栅极结构的一半导体装置的剖面图。
图1F绘示根据一些实施例的具有不同栅极结构的一半导体装置的剖面图。
图1G绘示根据一些实施例的具有不同栅极结构的一半导体装置的剖面图。
图1H绘示根据一些实施例的具有不同栅极结构的一半导体装置的剖面图。
图1I绘示根据一些实施例的具有突穿通道的栅极(through-channel gate；TCG)一纳米结构通道区堆叠物的等角视图。
图2是根据一些实施例的用以制造具有不同栅极结构配置的一半导体装置的方法的流程图。
图3A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图3B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图4A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图4B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图5A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图5B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图6A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图6B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图7A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图7B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图8A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图8B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图9A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图9B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图10A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图10B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图11A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图11B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图12A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图12B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图13A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图13B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图14A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图14B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图15A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图15B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图16A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图16B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图17A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图17B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图18A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图18B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图19A绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
图19B绘示根据一些实施例的具有不同栅极结构的一半导体装置在其制造过程的各个阶段的剖面图。
其中，附图标记说明如下：
100：半导体装置
102A，102B：场效晶体管
106：基底
108：鳍状物结构
108t：顶表面
110：外延源极/漏极区
111：浅沟槽隔离区
112：栅极结构(全绕式栅极结构)
112A：栅极部分
112t：顶表面
114：突穿通道的栅极结构
114b：底表面
114t：顶表面
115：内间隔物
116：栅极间隔物
117：蚀刻停止层
118A，118B：层间介电层
118s，118t：顶表面
119：超晶格结构
120：纳米结构通道区(纳米结构层)
122：纳米结构层
124：硅化物层
125：接触插塞
125t：顶表面
126：源极/漏极接触结构
127：界面氧化物层
128：高介电常数栅极介电层
130：负电容栅极介电层
132：功函数金属层
134：栅极金属填充层
136：全绕式栅极接触结构
136t：顶表面
138：高介电常数栅极介电层
140：负电容栅极介电层
142：功函数金属层
144：栅极金属填充层
146：突穿通道的栅极接触结构
146t：顶表面
200：方法
205，210，215，220，225，230，235，240：操作
312：多晶硅结构
410：源极/漏极开口
412：第一栅极开口
714：开口
750：图形化的遮罩层
814：栅极开口
1212：第二栅极开口
1652：接触开口
1854，1856：接触开口
C-C，D-D，E-E，F-F：线
D1，D2：直径
GL：栅极长度
L1：长度
S：距离
T1：厚度或直径
W1：宽度
具体实施方式
参考所配合的图式叙述图示的实施例。在图式中，类似的元件符号一般是代表相同、功能上类似及/或结构上类似的元件。
以下公开内容提供了许多不同的实施例或范例，用于实施所提供的申请专利的发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件的上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。如本文所使用，在第二部件上形成第一部件，意指将第一部件形成为与第二部件直接接触。此外，本发明实施例在各种范例中可能重复元件符号的数字及/或字母，此重复并非在讨论的各种实施例及/或组态之间指定其关系。
在此可使用空间相对用词，例如“在……下方”、“在……下”、“低于”、“下方的”、“在……上”、“高于”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词是用以涵盖图式所描绘的方向以外，使用中或操作中的装置的不同方向。装置可能被另行转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。
要注意的是，在本专利说明书提及的“一种实施例”、“一实施例”、“一例示实施例”、“例示的”等等，是指所述的实施例可能包括一特定部件、结构或特征，但每个实施例不一定包括上述特定部件、结构或特征。还有，这样的用语不一定指的是相同的实施例。另外，当叙述一特定部件、结构或特征与一实施例有关，无论是否有明确记载，在所属技术领域中具有通常知识者的所知范围，会实现这样的部件、结构或特征与其他实施例的关联。
要了解的是，本文的措辞或术语是为了说明的目的而不是限制的目的，而使本专利说明书的措辞或术语将由所属技术领域中具有通常知识者按照本文的教示来解释。
在一些实施例中，“约”及“实质上”的用词可用来指出一个值所被赋予的数量在其值的百分之五的范围内变化(举例而言：其值的±1％、±2％、±3％、±4％、±5％)。如所属技术领域中具有通常知识者按照本文的教示来解释，“约”及“实质上”的用词可以与上述值的百分比有关。
可以借由任何适当的方法，将本文公开的鳍状物结构图形化。例如，可使用一或多道光学微影制程，包括双重图形化或多重图形化制程来将鳍状物结构图形化。双重图形化或多重图形化制程可以结合光学微影及自对准制程，得以使所形成的图形比使用单一、直接的光学微影制程可获得的图案具有更小的截距(例如)。例如，将一牺牲层形成于一基底的上方，并使用一光学微影制程对上述牺牲层进行图形化。使用一自对准制程，在上述图形化的牺牲层旁侧形成多个间隔物。然后，移除上述牺牲层，余留的间隔物可在后续用于鳍状物的图形化。
随着对多功能的可携式装置需求的日渐增加，对于在相同基底上的具有不同临界电压(threshold voltage；Vt)的多个场效晶体管的需求有日渐增加。达成这样的多重临界电压装置的一种方式可以在此场效晶体管栅极结构具有不同的功函数金属(workfunction metal；WFM)层厚度。然而，不同的功函数金属层厚度可能会受制于此场效晶体管栅极结构的几何形状。例如，在全绕式栅极(gate-all-around；GAA)场效晶体管中，功函数金属层厚度可能会受制于此全绕式栅极场效晶体管的纳米结构通道区之间的间隔。同样地，随着场效晶体管(举例而言：全绕式栅极场效晶体管及/或鳍式场效晶体管)的持续的尺寸缩减，沉积不同的功函数金属层厚度可能会面临更大的挑战。
本发明实施例提供具有多重临界电压功能的例示的场效晶体管(举例而言：全绕式栅极场效晶体管)及其例示的形成方法。可以借由形成在一对源极/漏极(source/drain；S/D)区之间的多个栅极结构来提供多重临界电压功能。在一些实施例中，具有多重临界电压功能的一场效晶体管可以包括一或多个突穿通道的栅极(through-channel gate；TCG)结构及一全绕式栅极(gate-all-around；GAA)结构，其置于一对源极/漏极区之间。上述突穿通道的栅极结构可以延伸穿过上述场效晶体管的纳米结构通道区，且可以置于上述场效晶体管在上述纳米结构通道区下方的一鳍状物结构上。部分的上述突穿通道的栅极结构可以被上述纳米结构通道区及上述全绕式栅极结构交替性地围绕。
在一些实施例中，上述突穿通道的栅极结构可以包括负电容栅极介电层，以避免或减少在上述突穿通道的栅极结构与上述全绕式栅极结构之间的寄生电容。借由控制施加于上述全绕式栅极结构及上述一或多个突穿通道的栅极结构的电压，可以调整上述场效晶体管的临界电压，以达成上述场效晶体管的不同的临界电压。借由上述一或多个突穿通道的栅极结构的使用，在上述场效晶体管的一待机(standby)模式的期间，可以将上述场效晶体管的临界电压调整至较高的电压，以减少漏电流，因此渐少能耗并改善装置效能。此外，借由上述突穿通道的栅极结构的使用，在一集成电路达成多重临界电压所需的场效晶体管的数量可以减少，因此缩减装置面积及制造成本。
根据种实施例，参考图1A至图1F来说明具有场效晶体管102A至102B的一半导体装置100。尽管参考图1A至图1F来讨论二个场效晶体管，半导体装置100可以具有任何数量的场效晶体管。场效晶体管102A至102B可以是n型、p型或上述的组合。图1A绘示根据一些实施例的半导体装置100的等角视图。图1B绘示场效晶体管102A的俯视图，并显示场效晶体管102A所具有的为了简化而未绘示于图1A的额外元件。图1C至图1F绘示沿着图1A的线C-C、D-D、E-E及F-F的剖面图，并显示场效晶体管102A所具有的为了简化而未绘示于图1A的额外元件。除非另有叙述，对于场效晶体管102A的讨论适用于场效晶体管102B。除非另有叙述，对于在图1A至图1F的元件具有相同元件符号者的讨论适用于彼此。
半导体装置100可以形成在一基底106上。基底106可以是一半导体材料，例如硅、锗(Ge)、硅锗(silicon germanium；SiGe)、一绝缘体上覆硅(silicon-on-insulator；SOI)结构及上述的组合。另外，半导体装置100可以掺杂有p型掺杂物(举例而言：硼、铟、铝或镓)或n型掺杂物(举例而言：磷或砷)。
半导体装置100可以更包括蚀刻停止层(etch sstop layer；ESL)117、层间介电(interlayer dielectric；ILD)层118A至118B及多个浅沟槽隔离(shallow trenchisolation；STI)区111。蚀刻停止层117可以被设置来保护栅极结构(全绕式栅极结构112)及/或外延源极/漏极(source/drain；S/D)区110。在一些实施例中，蚀刻停止层117可以包括一绝缘材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮碳化硅(silicon carbon nitride；SiCN)、氮碳氧化硅(silicon oxycarbon nitride；SiOCN)、氧化硅锗(silicon germaniumoxide)及任何其他适当的绝缘材料。层间介电层118A至118B可以沉积在蚀刻停止层117上且可以包括一介电材料。
请参考图1A至图1F，在一些实施例中，场效晶体管102A可以包括：(i)一鳍状物结构108；(ii)纳米结构通道区120的一堆叠物(亦称为“纳米结构层120”)，置于鳍状物结构108上；(iii)多个外延源极/漏极区110，置于鳍状物结构108邻近纳米结构通道区120的部分上；(iv)一全绕式栅极(gate-all-around；GAA)结构112，置于纳米结构通道区120上并包裹纳米结构通道区120；(v)一突穿通道的栅极(through-channel gate；TCG)结构114，置于鳍状物结构108在纳米结构通道区120的下方的部分上；(vi)多个源极/漏极接触结构126，置于外延源极/漏极区110上；(vii)一全绕式栅极接触结构136；以及(viii)一突穿通道的栅极接触结构146。“纳米结构”(nanostructured)的用语是定义一结构、层及/或区域，其具有小于例如100nm的一水平尺寸(举例而言：沿着X轴及/或Y轴)及/或一水平尺寸(举例而言：沿着Z轴)。
鳍状物结构108可以从基底106形成，并可以沿着X轴延伸。纳米结构层120可以包括类似于或不同于基底106的半导体材料。在一些实施例中，纳米结构通道区120可以包括硅、硅砷(silicon arsenic；SiAs)、磷化硅(silicon phosphide；SiP)、碳化硅(siliconcarbide；SiC)、磷化硅碳(silicon carbon phosphide；SiCP)、硅锗(silicon germanium；SiGe)、硅锗硼(silicon germanium boron；SiGeB)、锗硼(germanium boron；GeB)、硅锗锡硼(silicon germanium stannum boron；SiGeSnB)、一III-V族半导体化合物或其他适当的半导体材料。尽管显示纳米结构通道区120的矩形剖面，纳米结构通道区120可以具有其他几何形状(举例而言：圆形、椭圆形、三角形或多边形)的剖面。在一些实施例中，纳米结构通道区120可以具有沿着Z轴的一厚度T1或一直径T1(示于图1F)，其范围从约1nm至约8nm或其他适当的尺寸。在一些实施例中，纳米结构通道区120可以具有沿着X轴的一长度L1(示于图1E)，其范围从约20nm至约80nm或其他适当的尺寸。在一些实施例中，纳米结构通道区120可以具有沿着Y轴的一宽度L1(示于图1F)，其范围从约20nm至约100nm或其他适当的尺寸。在一些实施例中，L1:W1的比可以是从约1:1至约1:2的范围。
外延源极/漏极区110可以在鳍状物结构108上成长，且可以包括外延成长的半导体材料。在一些实施例中，上述外延成长的半导体材料可以包括与基底106的材料相同的材料或不同的材料。外延源极/漏极区110可以是n型或p型。“p型”的用语是定义一结构、层及/或区域，其掺杂有p型掺杂物，例如硼；“n型”的用语是定义一结构、层及/或区域，其掺杂有n型掺杂物，例如磷。在一些实施例中，外延源极/漏极区110可以包括SiAs、SiC、SiCP、SiGe、SiGeB、GeB、SiGeSnB、一III-V族半导体化合物、任何其他适当的半导体材料或上述的组合。
在一些实施例中，在外延源极/漏极区110上的每个源极/漏极接触结构126可以包括(i)硅化物层124；以及(ii)一接触插塞125，置于硅化物层124上。在一些实施例中，硅化物层124可以包括硅化镍(NiSi)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钴(CoSi2)或其他适当的金属硅化物。在一些实施例中，接触插塞125可以包括导体材料，例如钴(Co)、钨(W)、钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、铜(Cu)、锆(Zr)、锡(Sn)、银(Ag)、金(Au)、锌(Zn)、镉(Cd)、任何其他适当的导体材料以及上述的组合。
如图1C至图1D所示，全绕式栅极结构112可以是一多层结构且可以围绕纳米结构通道区120。如图1B至图1D所示，全绕式栅极结构112亦围绕突穿通道的栅极结构114。可以将全绕式栅极结构112称为“水平全绕式栅极结构”，可以将场效晶体管102A称为“全绕式栅极场效晶体管102A”。全绕式栅极结构112在纳米结构通道区120的下方的栅极部分112A，可以借由内间隔物115而与相邻的外延源极/漏极区110电性隔离。置于纳米结构通道区120的堆叠物上的栅极部分112A，可以借由栅极间隔物116而与相邻的外延源极/漏极区110电性隔离。内间隔物115与栅极间隔物116可以包括一绝缘材料，例如SiO2、SiN、SiCN、SiOCN以及任何其他适当的绝缘材料。
全绕式栅极结构112可以包括(i)一界面氧化物(interfacial oxide；IO)层127；一高介电常数(high-k；HK)栅极介电层128；(iii)一负电容(negative capacitance；NC)栅极介电层130；(iv)一功函数金属(work function metal；WFM)层132；以及(v)一栅极金属填充层134。尽管图1C至图1F显示全绕式栅极结构112的所有层包裹在纳米结构通道区120的周围，而可以至少由界面氧化物层127及高介电常数栅极介电层128包裹在纳米结构通道区120的周围以填充邻近的纳米结构通道区120之间的空间。因此，可以将纳米结构通道区120彼此电性隔离，以避免在场效晶体管102A的操作期间发生全绕式栅极结构112与外延源极/漏极区110之间的短路。在一些实施例中，全绕式栅极结构112可以具有一栅极长度GL，其范围从约20nm至约80nm或其他适当的尺寸。
界面氧化物层127可以置于纳米结构通道区120上。在一些实施例中，界面氧化物层127可以包括SiO2、氧化硅锗(SiGeOx)、氧化锗(GeOx)或其他适当的氧化物材料。高介电常数栅极介电层128可以置于界面氧化物层127上，并可以包括：(i)一高介电常数介电材料，例如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)及硅酸锆(ZrSiO4)；以及(ii)一高介电常数介电材料，具有以下元素的氧化物：锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镏(Lu)；(iii)其他适当的高介电常数介电材料；或是(iv)上述的组合。
负电容栅极介电层130可以包括呈现负电容性质的介电材料。负电容可以定义为横跨一电容器的电压随着此电容器上的电荷的增加而减少。在一些实施例中，负电容栅极介电层130可以包括：(i)一介电材料，其具有铁电(ferroelectric)性质，例如氧化铪(HfO2)、氧化铪铝(AlZrO)、硅酸铪(HfSiO4)及氧化铪锆(HfZrO)；(ii)一介电材料，其为斜方晶相(举例而言：斜方晶相的氧化铪(HfO2))；(iii)一介电材料(举例而言：HfO2)，掺杂有一或多种金属，例如：铝(Al)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、镧(La)、钪(Sc)、硅(Si)、锶(Sr)、锡(Sn)、钇(Y)及锆(Zr)；或是(iv)上述的组合。其他适用于负电容栅极介电层130的负电容介电材料在本发明实施例的范围内。在一些实施例中，负电容栅极介电层130可以具有一厚度，其范围从约2nm至约3nm或其他适当的尺寸。尽管负电容栅极介电层130的一些介电材料与高介电常数栅极介电层128的介电材料包括类似的元素原子，负电容栅极介电层130可以具有不同于高介电常数栅极介电层128的性质。例如，负电容栅极介电层130的负电容介电材料所具有的电阻率可以低于高介电常数栅极介电层128的介电材料的电阻率。在一些实施例中，全绕式栅极结构112可以不含负电容栅极介电层130。
功函数金属层132可以是n型或p型，分别用于n型或p型的场效晶体管102A。在一些实施例中，n型的功函数金属层132可以包括一金属材料，其具有的功函数值与纳米结构通道区120的材料的价带能量比较，较为接近其导带能量。例如n型的功函数金属层132可以包括一铝基(Al-based)或掺杂铝的金属材料，其具有的功函数值小于4.5eV(举例而言：约3.5eV至约4.4eV)，其与硅基(Si-based)或硅锗基(SiGe-based)的纳米结构通道区120的价带能量(举例而言：硅的5.2eV或硅锗的4.8eV)比较，较为接近其导带能量(举例而言：硅的4.1eV或硅锗的3.8eV)。在一些实施例中，n型的功函数金属层132可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、掺杂铝的钛、掺杂铝的TiN、掺杂铝的钽、掺杂铝的TaN、其他适当的铝基材料或上述的组合。
在一些实施例中，p型的功函数金属层132可以包括一金属材料，其具有的功函数值与纳米结构通道区120的材料的导带能量比较，较为接近其价带能量。例如p型的功函数金属层132可以包括一实质上无铝(举例而言：不含铝)的金属材料，其具有的功函数值大于或等于4.5eV(举例而言：约4.5eV至约5.5eV)，其与硅基或硅锗基的纳米结构通道区120的导带能量(举例而言：硅的4.1eV或硅锗的3.8eV)比较，较为接近其价带能量(举例而言：硅的5.2eV或硅锗的4.8eV)。在一些实施例中，p型的功函数金属层132可以包括实质上无铝(举例而言：不含铝)的：(i)钛基(Ti-based)氮化物或合金，例如TiN、TiSiN、钛金(Ti-Au)合金、钛铜(Ti-Cu)合金、钛铬(Ti-Cr)合金、钛钴(Ti-Co)合金、钛钼(Ti-Mo)合金及钛镍(Ti-Ni)合金；(ii)钽基(Ta-based)氮化物或合金，例如TaN、TaSiN、钽金(Ta-Au)合金、钽铜(Ta-Cu)合金、钽钨(Ta-W)合金、钽铂(Ta-Pt)合金、钽钼(Ta-Mo)合金、钽钛(Ta-Ti)合金及钽镍(Ta-Ni)合金；(iii)金属氮化物，例如氮化钼(molybdenum nitride；MoN)及氮化钨(tungsten nitride；WN)；(iv)其他适当的铝基金属材料；以及(v)上述的组合。
在一些实施例中，功函数金属层132可包括范围从约1nm至约4nm的厚度。这个范围内的厚度可以让功函数金属层132包裹在纳米结构通道区120的周围，而不会受制于邻近的纳米结构通道区120之间的空间。
在一些实施例中，栅极金属填充层134可以包括一适当的导体材料，例如钨(W)、钛(Ti)、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、铝(Al)、铱(Ir)、镍(Ni)、任何其他适当的导体材料及上述的组合。在一些实施例中，栅极金属填充层134可以包括一实质上无氟(举例而言：不含氟)的金属材料。上述实质上无氟的金属材料可以包括离子、原子及/或分子形式的小于5个原子百分比的数量的氟污染物。
请参考图1B至图1D，突穿通道的栅极(through-channel gate；TCG)结构114可以沿着Z轴延伸，穿过纳米结构通道区120与全绕式栅极结构112，且可以置于鳍状物结构108的在纳米结构通道区120下方的部分上。部分的突穿通道的栅极结构114可以被纳米结构通道区120与全绕式栅极结构112以Z轴为轴心交替性地围绕。在一些实施例中，如图1B所示，突穿通道的栅极结构114可以具有沿着X-Y平面的圆形剖面。在一些实施例中，突穿通道的栅极结构114可以具有沿着X-Y平面的其他几何形状(举例而言：矩形、椭圆形或多边形，未绘示)的剖面。在一些实施例中，突穿通道的栅极结构114可以具有一直径D1(或是，沿着X轴及/或Y轴的宽度)，其范围从约8nm至约12nm。在一些实施例中，直径D1与长度L1之间的比例(举例而言：D1:L1)及直径D1与宽度W1之间的比例(举例而言：D1:W1)可以是从约1:2至约1:10的范围。在一些实施例中，直径D1与栅极长度GL之间的比例(举例而言：D1:GL)可以是从约1:2至约1:10的范围。突穿通道的栅极结构114的这些尺寸及/或相对尺寸可以对于突穿通道的栅极结构114的栅极介电层及金属层的形成提供足够的容积，以对于场效晶体管102A提供足够的临界电压。若低于突穿通道的栅极结构114的这些尺寸及/或相对尺寸，可能会无法充分形成突穿通道的栅极结构114的栅极介电层及金属层，并因此使装置效能劣化。若高于突穿通道的栅极结构114的这些尺寸及/或相对尺寸，则会增加具有突穿通道的栅极结构114的场效晶体管102A的制造成本。突穿通道的栅极结构114的顶表面114t可以实质上与全绕式栅极结构112的顶表面112t共平面。突穿通道的栅极结构114的底表面114b可以与鳍状物结构108的顶表面108t有物理性接触。
在一些实施例中，突穿通道的栅极结构114可以包括：(i)一高介电常数栅极介电层138；(ii)一负电容栅极介电层140，设于高介电常数栅极介电层138上；(iii)一功函数金属层142，设于负电容栅极介电层140上；以及(v)一栅极金属填充层144，设于负电容栅极介电层140上。在一些实施例中，如图1B所示，高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144是排列成彼此同心(concentrically)。在一些实施例中，高介电常数栅极介电层138可以未包含于突穿通道的栅极结构114。在一些实施例中，功函数金属层142可以未包含于突穿通道的栅极结构114，而栅极金属填充层144可以设于负电容栅极介电层140上。在一些实施例中，栅极金属填充层144可以未包含于突穿通道的栅极结构114，而功函数金属层142则充作突穿通道的栅极结构114的功函数金属层及栅极金属填充层二者的功能。负电容栅极介电层140可以减少或避免寄生电容在突穿通道的栅极结构114与全绕式栅极结构112接触的部分之间。
对用于高介电常数栅极介电层128、负电容栅极介电层130、功函数金属层132及栅极金属填充层134的材料的讨论，除非另有说明，可分别应用于高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142、栅极金属填充层144。在一些实施例中，高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144可以具有分别类似于高介电常数栅极介电层128、负电容栅极介电层130、功函数金属层132及栅极金属填充层134的材料。
在一些实施例中，如图1G至图1H所示，场效晶体管102A可以具有一对突穿通道的栅极结构114，而非单个突穿通道的栅极结构114。图1G至图1H绘示场效晶体管102A沿着图1A的线C-C与D-D的剖面图，其具有一对突穿通道的栅极结构114以及为了简洁而未绘示于图1A的额外元件。除非另有叙述，对于在图1A至图1H的元件具有相同元件符号者的讨论适用于彼此。突穿通道的栅极结构114都可以沿着Z轴延伸而穿过纳米结构通道区120与全绕式栅极结构112，且可以设于鳍状物结构108的在纳米结构通道区120下方的部分上。突穿通道的栅极结构114都可以被沿着Y轴的纳米结构通道区120与全绕式栅极结构112围绕。借由纳米结构通道区120与全绕式栅极结构112介于突穿通道的栅极结构114之间的部分，可以将突穿通道的栅极结构114彼此分离。在一些实施例中，可以借由一距离S将突穿通道的栅极结构114彼此分离，其范围从约1nm至约20nm。在一些实施例中，突穿通道的栅极结构114可以具有直径D1、D2(或是，沿着X轴及/或Y轴的宽度)，其范围从约8nm至约12nm。直径D1、D2可以彼此相等或相异。在一些实施例中，对于高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144，每个突穿通道的栅极结构114可以具有彼此类似或不同的材料。
尽管绘示了具有一个突穿通道的栅极结构114的场效晶体管102A以及具有二个突穿通道的栅极结构114的场效晶体管102A，场效晶体管102A可以具有排列成一维阵列或二维阵列的任何数量的突穿通道的栅极结构，例如突穿通道的栅极结构114。例如，如图1I所示，场效晶体管102A可以具有二维阵列的多个突穿通道的栅极结构114。图1I绘示多个突穿通道的栅极结构114的等角视图，突穿通道的栅极结构114延伸穿过纳米结构通道区120的堆叠物。为了简洁，场效晶体管102A的其他元件未绘示于图1I。在此二维阵列的每个突穿通道的栅极结构114可以在材料组成及/或在沿着X轴及/或Y轴的尺寸方面，彼此相似或彼此不同。
栅极结构——全绕式栅极结构112与一或多个栅极金属填充层144的组合可以提供具有一多重临界电压装置的功能的一单一的场效晶体管，例如场效晶体管102A。借由控制施加于全绕式栅极结构112与一或多个突穿通道的栅极结构114的电压，可以调节场效晶体管102A的临界电压，以达成场效晶体管102A的不同的临界电压。在一或多个突穿通道的栅极结构114的使用之下，可以在场效晶体管102A的待机模式的期间，将场效晶体管102A的临界电压调整至较高电压，以减少漏电流，因此减少耗能并改善装置效能。如图1C至图1D与图1G至图1H所示，可以将电压分别经由全绕式栅极接触结构136与突穿通道的栅极接触结构146供应至全绕式栅极结构112与突穿通道的栅极结构114。在图1B的全绕式栅极结构112与突穿通道的栅极结构114的俯视图是为了简洁而未绘示出全绕式栅极接触结构136与突穿通道的栅极接触结构146。全绕式栅极接触结构136与突穿通道的栅极接触结构146可以包括导体材料，例如Co、W、Ru、Ir、Ni、Os、Rh、Al、Mo、Cu、Zr、Sn、Ag、Au、Zn、Cd、任何其他适当的导体材料及上述的组合。
图2是根据一些实施例用以制造半导体装置100的场效晶体管102A的一例示的方法200的流程图。为了图示的目的，参考如图3A、图3B至图19A、图19B所示的用以制造场效晶体管102A的例示的制造制程来说明示于图2的操作。图3A、图3B至图19A、图19B是根据一些实施例在各个制造阶段的场效晶体管102A沿着线C-C与D-D的剖面图。依特定的应用，操作可以以不同的顺序进行或是不进行。要注意的是，方法200可能不会制造一完整的场效晶体管102A。因此，在方法200之前、过程中或之后可以提供额外的制程，而在本文可能对有些其他制程仅作简短说明。在图3A、图3B至图19A、图19B的元件具有与图1A至图1F的元件相同元件符号者，其如上所述。
在操作205，在一场效晶体管的一鳍状物结构上形成一超晶格结构，以及在上述超晶格结构上形成一多晶硅结构。例如，如图3A、图3B所示，在外延成长于鳍状物结构108上的一超晶格结构119上，形成一多晶硅结构312。超晶格结构119可以包括排列成一交错配置的纳米结构层120、122。在一些实施例中，纳米结构层120可以包括硅而不具任何实质数量的锗(举例而言：不含锗)，而纳米结构层122可以包括硅锗。在后续处理的期间，可以在一栅极替换制程替换掉多晶硅结构312与纳米结构层122，以形成全绕式栅极结构112。
请参考图2，在操作210，在上述鳍状物结构上形成多个源极/漏极区。例如，如参考图4A、图4B、图5A与图5B所作说明，在鳍状物结构108上形成多个外延源极/漏极区110。外延源极/漏极区110的形成可以包括一系列的操作：(i)如图4A所示，在鳍状物结构108未在多晶硅结构312的下方的部分上，形成多个源极/漏极开口410，其穿过超晶格结构119；以及(ii)如图5A所示，在源极/漏极开口410内外延成长n型或p型的半导体材料。在一些实施例中，如图5A所示，可以在外延源极/漏极区110的形成制程的操作(i)与(ii)之间形成多个内间隔物115。如图4A所示，可以在源极/漏极开口410的形成之后，形成内间隔物115。在形成外延源极/漏极区110之后，可以在外延源极/漏极区110上形成蚀刻停止层117与层间介电层118A，以形成图5A的结构。
请参考图2，在操作215，在上述多晶硅结构上形成一第一栅极开口。例如，如图6A至图6B所示，在超晶格结构119上形成一第一栅极开口412。第一栅极开口412的形成可以包括从图5A至图5B的结构蚀刻多晶硅结构312，以形成图6A至图6B的结构。
请参考图2，在操作220，在上述第一栅极开口内及上述多晶硅结构内形成一突穿通道的栅极(through-channel gate；TCG)结构。例如，如参考图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A与图11B所作说明，在第一栅极开口412内及超晶格结构119内形成突穿通道的栅极结构114。突穿通道的栅极结构114的形成可以包括一系列的操作：(i)如图7A、图7B所示，在图6A、图6B的结构上，形成一图形化的遮罩层750(举例而言：一光阻层)，其具有一开口714；(ii)如图8A、图8B所示，经由开口714蚀刻纳米结构层120、122，以形成一栅极开口814，其穿过超晶格结构119且在鳍状物结构108上；(iii)如图9A、图9B所示，在栅极开口814内沉积高介电常数栅极介电层138；(iv)如图9A、图9B所示，在高介电常数栅极介电层138上沉积负电容栅极介电层140；(v)如图9A、图9B所示，在负电容栅极介电层140上沉积功函数金属层142；(vi)如图9A、图9B所示，在功函数金属层142上沉积栅极金属填充层144；(vii)对图9A、图9B的结构施行一化学机械研磨(chemical mechanical polishing；CMP)制程，以形成图10A、图10B的结构；以及(viii)从图10A、图10B的结构移除图形化的遮罩层750，以形成图11A、图11B的结构。
纳米结构层120、122的蚀刻可以包括使用一第一蚀刻制程与一第二蚀刻制程的交替蚀刻，上述第一蚀刻制程经由栅极开口814移除部分的纳米结构层120，上述第二蚀刻制程经由栅极开口814移除部分的纳米结构层122。与硅锗比较，上述第一蚀刻制程对于硅具有较高的蚀刻选择性，且上述第一蚀刻制程可以包括一湿式蚀刻制程，使用氢氧化铵(NH4OH)与氢氯酸(HCl)的混合物。与硅比较，上述第二蚀刻制程对于硅锗具有较高的蚀刻选择性，且上述第二蚀刻制程可以包括一湿式蚀刻制程，使用硫酸(H2SO4)与过氧化氢(H2O2)的混合物及/或氢氧化铵、过氧化氢及去离子水(deionized water；DI water)的混合物。
高介电常数栅极介电层138的沉积可以包括在约250℃至约350℃的温度以使用氯化铪(HfCl4)作为前驱物的一原子层沉积(atomic layer deposition；ALD)制程，沉积具有约1nm至约2nm的厚度的一高介电常数介电材料。负电容栅极介电层140的沉积可以包括在约180℃至约325℃的范围的温度以一原子层沉积制程，沉积具有约1.5nm至约2.5nm的厚度的一负电容介电材料。在一些实施例中，负电容栅极介电层140是约1.5倍制约2.5倍厚于高介电常数栅极介电层138。
在一些实施例中，n型的功函数金属层142的沉积可以包括在约350℃至约450℃的范围的温度沉积厚约1nm至约3nm的铝基(Al-based)金属层，其使用一原子层沉积或化学气相沉积(chemical vapor deposition；CVD)制程，以四氯化钛(TiCl4)与钛乙烯铝(titanium ethylene aluminum；TEAl)的混合物或氯化钽与三甲基铝(trimethylaluminium；TMA)的混合物为前驱物。在一些实施例中，上述铝基金属层可以以约四个循环至约十二个循环的原子层沉积制程来沉积，其中一个循环可以包括数个系列的过程：(i)一第一前驱物气体(举例而言：TiCl4或TaCl5)流；(ii)第一气体的驱气制程(purging process)；(iii)一第二前驱物气体(举例而言：钛乙烯铝或三甲基铝流)；以及(iv)第二气体的驱气制程。
在一些实施例中，p型的功函数金属层142的沉积可以包括在约400℃至约450℃的范围的温度沉积厚约1nm至约3nm的无铝(Al-free)金属层，其使用一原子层沉积或化学气相沉积制程，以四氯化钛(TiCl4)或五氯化钨(WCl5)与氨(NH3)的混合物为前驱物。在一些实施例中，上述无铝金属层可以以约四十个循环至约一百个循环的原子层沉积制程来沉积，其中一个循环可以包括数个系列的过程：(i)一第一前驱物气体(举例而言：TiCl4或WCl5)流；(ii)第一气体的驱气制程；(iii)一第二前驱物气体(举例而言：NH3)；以及(iv)第二气体的驱气制程。
在一些实施例中，栅极金属填充层144的沉积可以包括在约400℃至约500℃的范围的温度沉积一无氟(fluorine-free)金属层，其使用一原子层沉积制程，以五氯化钨(WCl5)或六氯化钨(WCl6)与氢(H2)的混合物为前驱物。在一些实施例中，上述无氟金属层可以以约一百六十个循环至约三百二十个循环的原子层沉积制程来沉积，其中一个循环可以包括数个系列的过程：(i)一第一前驱物气体(举例而言：WCl5或WCl6)流；(ii)第一气体的驱气制程；(iii)一第二前驱物气体(举例而言：H2)流；以及(iv)第二气体的驱气制程。沉积高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142与栅极金属填充层144的其他方法在本发明实施例的范围内。
如图10A、图10B所示，上述化学机械研磨制程可以实质上使高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144的顶表面共平面于图形化的遮罩层750的顶表面。在上述化学机械研磨制程与移除图形化的遮罩层750之后，突穿通道的栅极结构114的顶表面114t不与层间介电层118A的顶表面118t共平面，并延伸而高于顶表面118t。
请参考图2，在操作225，在上述超晶格结构内形成多个第二栅极开口。例如，如图12A、图12B所示，在超晶格结构119内形成多个第二栅极开口1212。第二栅极开口1212的形成可以包括从图11A、图11B的结构蚀刻纳米结构层122，以形成图12A、图12B的结构。纳米结构层122的蚀刻可以包括一湿式制程，使用硫酸(H2SO4)与过氧化氢(H2O2)的混合物及/或氢氧化铵、过氧化氢及去离子水的混合物。
请参考图2，在操作230，在上述第一栅极开口内及上述第二栅极开口内形成一全绕式栅极结构。例如，如参考图13A、图13B、图14A、图14B、图15A与图15B所作说明，在第一栅极开口412内及第二栅极开口1212内形成全绕式栅极结构112。全绕式栅极结构112的形成可以包括一系列的操作：(i)如图13A、图13B所示，在纳米结构层120与鳍状物结构108的暴露区域上，形成界面氧化物层127；(ii)如图14A、图14B所示，在图13A、图13B的结构上沉积高介电常数栅极介电层128；(iii)如图14A、图14B所示，在高介电常数栅极介电层128上沉积负电容栅极介电层130；(iv)如图14A、图14B所示，在负电容栅极介电层130上沉积功函数金属层132；(v)如图14A、图14B所示，在功函数金属层132上沉积栅极金属填充层134，以填充第一栅极开口412及第二栅极开口1212；以及(vi)对图14A、图14B的结构施行一化学机械研磨制程，以形成图15A、图15B的结构。
在一些实施例中，可借由将图12A、图12B的结构暴露于氧化环境中，来形成界面氧化物层127。上述氧化环境可以包括以下的组合：臭氧(O3)；氢氧化铵、过氧化氢及水的混合物；及/或氢氯酸、过氧化氢及水的混合物。高介电常数栅极介电层128、负电容栅极介电层130、功函数金属层132及栅极金属填充层134的沉积，可以分别类似于操作220中所述用于高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144的沉积制程。高介电常数栅极介电层128、负电容栅极介电层130、功函数金属层132及栅极金属填充层134的沉积厚度，可以分别相同于或不同于高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144的沉积厚度。
如图15A、图15B所示，在形成栅极金属填充层144后的上述化学机械研磨制程，可以将高介电常数栅极介电层128与138、负电容栅极介电层130与140、功函数金属层132与142及栅极金属填充层134与144的顶表面实质上共平面于层间介电层118A的顶表面118t。
请参考图2，在操作235，在上述源极/漏极区上形成源极/漏极接触结构。例如，如参考图16A、图16B、图17A与图17B所作说明，在源极/漏极区110上形成源极/漏极接触结构126。源极/漏极接触结构126的形成可以包括一系列的操作：(i)在图15A、图15B的结构上，形成层间介电层118B；(ii)如图16A所示，在层间介电层118A、118B及蚀刻停止层117内，形成多个接触开口1652；(iii)如图17A所示，在接触开口1652内形成硅化物层124；(iv)在硅化物层124上沉积接触插塞125，以填充接触开口1652；以及(v)如图17A所示，对所沉积的接触插塞125施行一化学机械研磨制程，以将接触插塞125的顶表面125t实质上平坦化于层间介电层118B的顶表面118s。
请参考图2，在操作240，在上述突穿通道的栅极结构上及上述全绕式栅极结构上形成栅极接触结构。例如，如参考图18A、图18B、图19A与图19B所作说明，分别在全绕式栅极结构上及突穿通道的栅极结构上形成全绕式栅极接触结构136及突穿通道的栅极接触结构146。全绕式栅极接触结构136及突穿通道的栅极接触结构146的形成可以包括一系列的操作：(i)如图18A、图18B所示，在层间介电层118B内形成接触开口1854与1856；(ii)在图18A、图18B的结构上沉积导体材料，以填充接触开口1854与1856；(iii)如图19A与图19B所示，对所沉积的上述导体材料施行一化学机械研磨制程，以将顶表面136t与146t实质上平坦化于顶表面125t与118s。
在一些实施例中，可以使用类似于方法200的一方法来制造如图1G至图1I所示的在场效晶体管102A的突穿通道的栅极结构114的阵列。为了形成突穿通道的栅极结构114的阵列，可以在图形化的遮罩层750内及超晶格结构119内形成类似于开口714与栅极开口814的开口阵列，以在操作220沉积高介电常数栅极介电层138、负电容栅极介电层140、功函数金属层142及栅极金属填充层144，而不是如参考图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A与图11B所作说明，在图形化的遮罩层750内及超晶格结构119内形成单一的开口。在一些实施例中，上述开口阵列可以具有彼此相同或不同的直径(或是，沿着X轴及/或Y轴的宽度)。
本发明实施例提供具有多重临界电压功能的例示的场效晶体管(举例而言：场效晶体管102A、102B)及形成其的例示方法。借由形成于一对源极/漏极区(举例而言：外延源极/漏极区110)之间的多个栅极结构，可以提供上述多重临界电压功能。在一些实施例中，具有多重临界电压功能的一场效晶体管(举例而言：场效晶体管102A)可以包括一或多个突穿通道的栅极(through-channel gate；TCG)结构(举例而言：突穿通道的栅极结构114)及一全绕式栅极(gate-all-around；GAA)结构(举例而言：全绕式栅极结构112)，其设于一对源极/漏极区之间。上述突穿通道的栅极结构可以延伸穿过上述场效晶体管的纳米结构通道区(举例而言：纳米结构通道区120)，并可以设于上述场效晶体管的在上述纳米结构通道区的下方的一鳍状物结构(举例而言：鳍状物结构108)上。部分的上述突穿通道的栅极结构可以被上述纳米结构通道区及上述全绕式栅极结构交替性地围绕。
在一些实施例中，上述突穿通道的栅极结构可以包括负电容栅极介电层(举例而言：负电容栅极介电层140)以避免或减少在上述突穿通道的栅极结构与上述全绕式栅极结构之间的寄生电容。借由控制施加于上述全绕式栅极结构及上述一或多个突穿通道的栅极结构的电压，可以调控上述场效晶体管的临界电压，以达成上述场效晶体管的不同的临界电压。在使用一或多个上述突穿通道的栅极结构之下，在上述场效晶体管的一待机(standby)模式的期间，可以将上述场效晶体管的临界电压调整至较高的电压，以减少漏电流，因此渐少能耗并改善装置效能。此外，借由上述突穿通道的栅极结构的使用，在一集成电路达成多重临界电压所需的场效晶体管的数量可以减少，因此缩减装置面积及制造成本。
在一些实施例中，一种方法，其包括：在置于一基底上的一鳍状物结构上形成一超晶格结构，上述超晶格结构具有排列成一交错配置的多个第一纳米结构层与多个第二纳米结构层；在上述鳍状物结构上形成一源极/漏极(source/drain；S/D)区；形成一第一栅极结构，其穿过上述超晶格结构；形成一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构且在一第二轴的四周围绕上述第一纳米结构层，上述第二轴异于上述第一轴；以及形成多个接触结构，其在上述第一栅极结构上及在上述第二栅极结构上。
在一实施例中，形成上述超晶格结构包括在上述基底上外延成长上述第一纳米结构层及上述第二纳米结构层。
在一实施例中，形成上述第一栅极结构包括在上述超晶格结构内形成一栅极开口。
在一实施例中，形成上述第一栅极结构包括：在上述超晶格结构内形成一栅极开口；以及在上述栅极开口内沉积一第一介电材料与一第二介电材料的同心层(concentriclayers)，其中上述第一介电材料与上述第二介电材料彼此互异。
在一实施例中，形成上述第一栅极结构包括：在上述超晶格结构内形成一栅极开口；以及在上述栅极开口内沉积一介电材料与一金属材料的同心层。
在一实施例中，形成上述第一栅极结构包括：在上述超晶格结构内形成一栅极开口；在上述栅极开口内沉积一高介电常数栅极介电层；以及在上述高介电常数栅极介电层上沉积一负电容(negative capacitance；NC)栅极介电层，其中上述高介电常数栅极介电层的材料与上述负电容栅极介电层的材料彼此互异。
在一实施例中，形成上述第一栅极结构包括：在上述超晶格结构上形成具有一第一开口的一图形化的遮罩层；经由上述第一开口蚀刻上述超晶格结构的暴露区域，以在上述超晶格结构内形成一第二开口；在上述第一开口内及上述第二开口内沉积一栅极介电层与一金属层；以及施行一研磨制程，以使上述栅极介电层与上述金属层的顶表面与上述图形化遮罩层的顶表面共平面。
在一实施例中，形成上述第二栅极结构包括：从上述超晶格结构蚀刻上述第二纳米结构层。
在一实施例中，形成上述第二栅极结构包括：沉积一高介电常数栅极介电层，其围绕上述第一纳米结构层以及上述第一栅极结构未被上述第一纳米结构层覆盖的部分；以及在上述高介电常数栅极介电层上沉积一负电容(negative capacitance；NC)栅极介电层，其中上述高介电常数栅极介电层的材料与上述负电容栅极介电层的材料彼此互异。
在一些实施例中，一种方法，其包括：在一鳍状物结构上形成一超晶格结构，上述超晶格结构具有排列成一交错配置的多个第一纳米结构层与多个第二纳米结构层；在上述超晶格结构上形成一多晶硅结构；在上述鳍状物结构上形成一源极/漏极(source/drain；S/D)区；形成一第一栅极结构阵列，其穿过上述超晶格结构；以及形成一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构阵列且在一第二轴的四周围绕上述第一纳米结构层，上述第二轴异于上述第一轴。
在一实施例中，形成上述第一栅极结构阵列包括：在上述超晶格结构内形成一开口阵列；以及在上述开口阵列内沉积一介电材料与一金属材料的同心层。
在一实施例中，形成上述第一栅极结构阵列包括：移除上述多晶硅层，以在上述超晶格结构上形成一开口；在上述超晶格结构上的开口内形成具有一第一开口阵列的一图形化的遮罩层；经由上述第一开口阵列蚀刻上述超晶格结构的暴露区域，以在上述超晶格结构内形成一第二开口阵列；以及在上述第一开口阵列内及上述第二开口阵列内沉积一介电材料与一金属材料的同心层。
在一实施例中，形成上述第一栅极结构阵列包括：形成一开口阵列，其中该开口阵列的每个开口具有彼此不同的直径。
在一实施例中，形成上述第一栅极结构阵列包括：将上述第一栅极结构阵列的每个第一栅极结构形成为其具有的直径异于上述第一栅极结构阵列的其他第一栅极结构的直径。
在一些实施例中，一种半导体装置，其包括：一基底；一鳍状物结构，置于上述基底上；多个纳米结构通道区的一堆叠物，置于上述鳍状物结构上；一源极/漏极(source/drain；S/D)区，置于上述鳍状物结构上；一第一栅极结构，置于上述纳米结构通道区的上述堆叠物内；一第二栅极结构，其在一第一轴的四周围绕上述第一栅极结构且在一第二轴的四周围绕上述纳米结构通道区的上述堆叠物，上述第二轴异于上述第一轴；以及一第一接触结构与一第二接触结构，分别置于上述第一栅极结构上及上述第二栅极结构上。
在一实施例中，上述纳米结构通道区的上述堆叠物围绕上述第一栅极结构的未被上述第二栅极结构围绕的部分。
在一实施例中，上述第一栅极结构包括一高介电常数栅极介电层及一负电容(negative capacitance；NC)栅极介电层，上述负电容栅极介电层置于上述高介电常数栅极介电层上，其中上述高介电常数栅极介电层的材料与上述负电容栅极介电层的材料彼此互异。
在一实施例中，上述第一栅极结构包括一负电容栅极介电层与一功函数金属层，上述功函数金属层置于上述负电容栅极介电层上。
在一实施例中，上述第一栅极结构与上述第二栅极结构分别包括彼此互异的一第一栅极介电层及一第二栅极介电层。
在一实施例中，上述第一栅极结构是与上述鳍状物结构的一顶表面物理性接触。
前述内文概述了许多实施例的特征，使所属技术领域中具有通常知识者可以从各个方面更佳地了解本发明实施例。所属技术领域中具有通常知识者应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中具有通常知识者也应了解这些均等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的制造方法，包括：
在置于一基底上的一鳍状物结构上形成一超晶格结构，该超晶格结构具有排列成一交错配置的多个第一纳米结构层与多个第二纳米结构层；
在该鳍状物结构上形成一源极/漏极区；
形成一第一栅极结构，其穿过该超晶格结构；
形成一第二栅极结构，其在一第一轴的四周围绕该第一栅极结构且在一第二轴的四周围绕该第一纳米结构层，该第二轴异于该第一轴；以及
形成多个接触结构，其在该第一栅极结构上及在该第二栅极结构上。
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