CN109585549B - FinFET及其形成方法 - Google Patents

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Abstract

一种在衬底上形成鳍式场效应晶体管(finFET)的方法包括：在衬底上形成鳍结构以及在衬底上形成浅沟槽隔离(STI)区域。鳍结构的第一鳍部分和第二鳍部分在STI区域的顶面上方延伸。所述方法还包括对第一鳍部分进行氧化以将第一鳍部分的第一材料转换为第二材料。所述第二材料不同于第一鳍部分的第一材料和第二鳍部分的材料。所述方法还包括在氧化的第一鳍部分和第二鳍部分上形成氧化物层，以及在氧化物层上形成第一多晶硅结构和第二多晶硅结构。本发明的实施例还涉及finFET及其形成方法。

Description

FinFET及其形成方法
技术领域
本发明的实施例涉及finFET及其形成方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业继续按比例缩小半导体器件的尺寸，例如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET)。这种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
本发明的实施例提供了一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：在衬底上形成鳍结构；在所述衬底上形成浅沟槽隔离(STI)区域，其中，所述鳍结构的第一鳍部分和第二鳍部分在所述浅沟槽隔离区域的顶面上方延伸；对所述第一鳍部分进行氧化以将所述第一鳍部分的第一材料转换为第二材料，其中，所述第二材料不同于所述第一鳍部分的第一材料和所述第二鳍部分的材料；在氧化的第一鳍部分和所述第二鳍部分上形成氧化物层；以及在所述氧化物层上形成第一多晶硅结构和第二多晶硅结构。
本发明的另一实施例提供了一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：在衬底上形成鳍结构；对所述鳍结构的鳍部分进行氧化，以将所述鳍部分的材料转换为与所述鳍结构的其他鳍部分的材料不同的氧化物材料；在氧化的鳍部分和所述其他鳍部分上形成氧化物层；在所述氧化物层上形成多晶硅结构；以及用栅极结构代替所述多晶硅结构。
本发明的又一实施例提供了一种位于衬底上的鳍式场效应晶体管(finFET)，所述鳍式场效应晶体管包括：鳍结构，位于衬底上，所述鳍结构具有彼此相邻的第一鳍部分和第二鳍部分，所述第一鳍部分的材料与所述第二鳍部分的氧化物材料不同；外延区域，位于所述第一鳍部分上；蚀刻停止层，位于所述外延区域上和所述第二鳍部分上；第一栅极结构和第二栅极结构，分别位于所述第一鳍部分和所述第二鳍部分上；以及源极/漏极接触结构，位于所述外延区域上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(finFET)的等距视图。
图2A至图2C是根据一些实施例的finFET的截面图。
图3A至图3C是根据一些实施例的finFET的截面图。
图4是根据一些实施例的用于制造finFET的方法的流程图。
图5至图14是根据一些实施例的在finFET的制造工艺的各个阶段处的finFET的等距视图。
现在将参考附图描述示例性实施例。在附图中，相似的参考标号通常表示相同的、功能上相似的和/或结构上相似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所使用的，在第二部件上形成第一部件意味着第一部件形成为与第二部件直接接触。此外，本发明可在各个实例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
鳍式场效应晶体管(finFET)的鳍可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺(包括双重图案化工艺或多重图案化工艺)来图案化鳍。例如，双重图案化工艺或多重图案化工艺可以结合光刻和自对准工艺，从而允许创建具有比使用单一、直接光刻工艺可获得的更小的间距的图案。例如，在一些实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
注意，说明书中提到的“一个实施例”、“实施例”、“示例性实施例”、“示例性”等指示所描述的实施例可以包括特定的部件、结构或特性，但是每个实施例可能不一定包括特定的部件、结构或特性。而且，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定的部件、结构或特性时，无论是否明确描述，结合其他实施例来实现这些部件、结构或特性将在本领域技术人员的知识范围内。
应当理解的是，本文的措辞或术语是为了描述的目的而不是限制的目的，使得本说明书的术语或措辞由相关领域的那些技术人员根据本文的教导来解释。
如本文所使用的术语“可选地”是指在相同蚀刻条件下两种材料的蚀刻速率的比率。
如本文所用的术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，例如，术语“大约”可以表示在值的10％-30％(例如，值的±10％、±20％或±30％)范围内变化的给定量的值。
如本文所使用的术语“基本上”表示给定量的值变化±5％的值。
如本文所使用的术语“衬底”描述了在衬底之上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未图案化。此外，例如，衬底可以是各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，例如，衬底可以由电学上的非导电材料制成，诸如玻璃晶圆或蓝宝石晶圆。
如本文所使用的术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指大于SiO2的介电常数的介电常数(例如，大于3.9)。
如本文所使用的术语“低k”是指小介电常数。在半导体器件结构和制造工艺的领域中，低k是指小于SiO2的介电常数的介电常数(例如，小于3.9)。
例如，如本文所使用的术语“p型”定义为掺杂有p型掺杂剂(例如，硼)的结构、层和/或区域。
例如，如本文所使用的术语“n型”定义为掺杂有n型掺杂剂(例如，磷)的结构、层和/或区域。
如本文所使用的术语“垂直”意味着名义上垂直于衬底的表面。
如本文所使用的术语“临界尺寸”是指finFET和/或集成电路的元件的最小部件尺寸(例如线宽)。
本发明提供了用于制造具有比在形成鳍隔离结构中使用的其他方法更少的工艺步骤来制造finFET的鳍隔离结构的示例性方法。该示例性方法可以在基本上不降低与鳍隔离结构相邻和/或接触的鳍结构的结构完整性的情况下形成鳍隔离结构。在一些实施例中，该示例性方法可以在基本上不减小鳍结构中的应变并且不会不利地影响finFET的高迁移率沟道性能的情况下形成鳍隔离结构。
图1是根据一些实施例的具有第一finFET 100A和第二finFET 100B的器件100的等距视图。除非另外提及，否则以下关于finFET 100A的元件的讨论适用于具有相同注释的finFET 100B的元件。应该认识到，示出了器件100的视图是为了说明的目的，并且可以不按比例绘制。
在一些实施例中，可以在衬底102上形成finFET 100A和finFET 100B。在一些实施例中，finFET100A和100B中的每一个均可以包括浅沟槽隔离(STI)区域104、鳍结构106、鳍隔离结构107、外延区域108、栅极结构110、间隔件120(见图2C)、蚀刻停止层(ESL)122和层间介电(ILD)层124。尽管图1示出了finFET 100A和finFET 100B中的每一个均具有一个鳍隔离结构107，但是finFET 100A和finFET 100B可以具有一个或多个类似于鳍隔离结构107的鳍隔离结构。在一些实施例中，finFET 100A和finFET 100B可以是n型finFET或p型finFET。在一些实施例中，finFET 100A和finFET 100B可以分别是n型finFET和p型finFET，或者分别是p型finFET和n型finFET。
衬底102可以是其上形成有finFET 100的物理材料。衬底102可以是半导体材料，例如但不限于硅。在一些实施例中，衬底102包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102包括(i)元素半导体，例如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包含硅锗碳化物、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)上述的组合。此外，取决于设计要求，可以掺杂衬底102(例如，p型衬底或n型衬底)。在一些实施例中，衬底102可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
STI区域104可以在finFET 100A和finFET 100B彼此之间以及与衬底102集成在一起或沉积在衬底102之上的相邻的有源元件和无源元件(本文中未示出)之间提供电隔离。STI区域104可以由电介质材料制成。在一些实施例中，STI区域104可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低k电介质材料和/或其他合适的绝缘材料。在一些实施例中，STI区域104可以包括多层结构。
鳍结构106可以沿着Y轴横穿并穿过栅极结构110。在STI区域104上方延伸的鳍结构106的部分可以被栅极结构110(在图1中未示出；在图2B中和图3B中示出)包裹。在一些实施例中，鳍结构106中的每一个均可以包括与衬底102相似的材料。在一些实施例中，每个鳍结构106的鳍部分106A和鳍部分106B可以包括彼此相似或彼此不同的材料。在一些实施例中，p型finFET 100A和p型finFET 100B的鳍部分106A和鳍部分106B可以包括彼此不同的材料。在一些实施例中，n型finFET 100A和n型finFET 100B的鳍部分106A和鳍部分106B可以包括彼此相似的材料。在一些实施例中，鳍部分106A可以包括合金半导体，该合金半导体包含硅锗碳化物、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓，并且鳍部分106B可以包括元素半导体，例如硅或锗。鳍部分106A和鳍部分106B可以分别位于STI区域104的顶面的上方和下方。在一些实施例中，鳍部分106A的顶面可以与STI区域的顶面基本共面。在一些实施例中，鳍部分106A和鳍部分106B中的每一个均可以具有从约50nm至约60nm的范围内的高度。
在一些实施例中，鳍结构106中的每一个均可以由相应的衬底102的光刻图案化和蚀刻形成。根据一些实施例，鳍结构106可以具有在从约5nm至约10nm范围内的宽度W。用于鳍结构106的其他宽度和材料在本发明的范围和精神内。
在一些实施例中，可以在STI区域104上方延伸的鳍结构106的鳍部分上生长外延区域108并且外延区域108不位于栅极结构110下面。在一些实施例中，可以在不位于栅极结构110下面的鳍部分106A的区域上生长外延区域108。外延区域108可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料是与衬底102的材料相同的材料。在一些实施例中，例如，外延生长的半导体材料包括与衬底102的材料不同的材料。外延生长的半导体材料可以包括：(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，例如砷化镓和/或砷化铝镓；或(iii)半导体合金，例如硅锗和/或磷化镓砷。在一些实施例中，在STI区域104上方的鳍结构106的相应部分周围的外延区域108中的每一个均可以具有从约5nm至约15nm范围内的厚度108t。
在一些实施例中，例如，可以通过(i)化学气相沉积(CVD)，例如通过低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)上述的组合来生长外延区域108。在一些实施例中，可以通过外延沉积/部分蚀刻工艺来生长外延区域108，其重复外延沉积/部分蚀刻工艺至少一次。这种重复的沉积/部分蚀刻工艺也称为“循环沉积-蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)来生长外延区域108，其中，添加蚀刻气体以促进在鳍结构106的暴露表面上选择性地生长半导体材料，但不在绝缘材料(例如，STI区域104的电介质材料)上生长。
在一些实施例中，外延区域108可以是p型或n型。在一些实施例中，finFET 100A和finFET 100B的外延区域108可以是相对于彼此相反的掺杂类型。在一些实施例中，例如，p型外延区域108可以包括SiGe，并且可以是在外延生长工艺期间使用p型掺杂剂(例如，硼、铟或镓)原位掺杂的。对于p型原位掺杂，可以使用p型掺杂前体，例如但不限于乙硼烷(B2H6)、三氟化硼(BF3)和/或其他p型掺杂前体。
在一些实施例中，p型外延区域108中的每一个均可以具有多个子区域(未示出)，多个子区域可以包括SiGe，并且例如，可以基于掺杂浓度、外延生长工艺条件、和/或Ge相对于Si的相对浓度而彼此不同。在一些实施例中，每个子区域均可以具有彼此相似或彼此不同的厚度，并且厚度可以在约0.5nm至约5nm的范围内。在一些实施例中，距离鳍结构106的顶面最近的子区域中的Ge原子百分比可以小于距离鳍结构106的顶面最远的子区域中的Ge原子百分比。在一些实施例中，距离鳍结构106的顶面最近的子区域可以包括在从约15原子百分比至约35原子百分比范围内的Ge，而距离鳍结构106的顶面最远的子区域可以包括在从约25原子百分比至约50原子百分比的Ge，并且在子区域中任何剩余的原子百分比为Si。
可以在约10托至约300托的压力下和在约500℃至约700℃的温度下使用反应气体(例如，作为蚀刻剂的HCl、作为Ge前体的GeH4、作为Si前体的二氯硅烷(DCS)和/或SiH4、作为B掺杂剂前体的B2H6、H2和/或N2)来外延生长p型外延区域108的多个子区域。为了在多个子区域中实现不同浓度的Ge，根据一些实施例，Ge前体的流速与Si前体的流速的比率可以在它们各自的生长工艺期间变化。例如，可以在距离鳍结构106的顶面最近的子区域的外延生长期间使用从约9至约25范围内的Ge前体的流速与Si前体的流速的比率，而可以在距离鳍结构106的顶面最远的子区域的外延生长期间使用小于约6的Ge前体的流速与Si前体的流速的比率。
根据一些实施例，p型外延区域108的多个子区域可以具有相对于彼此不同的p型掺杂剂浓度。例如，距离鳍结构106的顶面最近的子区域可以是未掺杂的，或者可以具有比距离鳍结构106的顶面最远的子区域的掺杂浓度(例如，掺杂浓度在从约1×1020至约3×1022个原子/cm3的范围内)更低的掺杂浓度(例如，掺杂浓度小于约8×1020原子/cm3)。
在一些实施例中，例如，n型外延区域108可以包括Si，并且可以在使用n型掺杂剂(例如，磷或砷)的外延生长工艺期间是原位掺杂的。对于n型原位掺杂，可以使用n型掺杂前体，例如但不限于磷化氢(PH3)、胂化氢(AsH3)和/或其他n型掺杂前体。在一些实施例中，n型外延区域108中的每一个均可以具有多个n型子区域。除了掺杂剂的类型之外，多个n型子区域可以在厚度、相对于Si的相对Ge浓度、掺杂剂浓度和/或外延生长工艺条件方面与多个p型子区域相似。
多个n型子区域和/或p型子区域的其他材料、厚度、Ge浓度和掺杂剂浓度在本发明的范围和精神内。
鳍结构106是各个finFET 100A和finFET 100B的载流结构。外延区域108连同被各个外延区域108覆盖的鳍结构106的部分一起配置为用作各个finFET100A和finFET 100B的源极/漏极(S/D)区域。finFET 100A和finFET 100B的沟道区域(未示出)可以形成在它们各自的鳍结构106的位于栅极结构110下方的部分中。
在一些实施例中，鳍隔离区域107可以是鳍结构106的电绝缘部分。鳍隔离结构107也可以称为“鳍结构106或finFET 100A和/或finFET 100B的电无源区域”。在一些实施例中，可以使用鳍隔离结构107来减少finFET 100A和finFET 100B的有源区域以降低功耗。鳍隔离结构107可以位于鳍结构106的两个电有源部分(在图1中未示出，在图11中示出)之间和/或与鳍结构106的两个电有源部分接触。在一些实施例中，导电和/或用作S/D区域的鳍结构106的部分可以称为“鳍结构106的电有源部分”。在一些实施例中，鳍隔离结构107可以具有水平尺寸和垂直尺寸(例如，宽度和高度)，该水平尺寸和垂直尺寸(例如，宽度和高度)基本上等于鳍部分106A的宽度和高度。在一些实施例中，鳍隔离结构107可以具有比鳍部分106A的垂直尺寸小的垂直尺寸(参考图3A至图3C进一步讨论的)。在一些实施例中，例如，鳍隔离结构可以包括氧化物材料，例如氧化硅或氧化硅锗。在一些实施例中，例如，鳍隔离结构107可以包括掺杂的氧化物材料，例如具有Ge掺杂剂的掺杂的SiO2。
在STI区域上方延伸的鳍结构106的一个或多个部分可以被选择性地改变(例如，转换和/或氧化)为电绝缘结构以形成鳍隔离结构107。可以通过使用光刻图案化来暴露一个或多个部分并且在暴露的部分上实施氧化工艺来完成鳍结构106的一个或多个部分的这种选择性转换。为了形成鳍隔离结构107，不通过蚀刻工艺(也称为“鳍切割工艺”)去除鳍结构106的一个或多个部分并且用沉积的绝缘材料代替，如在形成鳍隔离结构的其他方法中所做的那样。当finFET 100A和finFET 100B可以用作具有应变的鳍结构106的p型finFET时，在其他方法中实施的这种去除工艺减小了鳍结构106中的应变。这种应变的减小可能不利地影响finFET的高迁移率沟道性能。因此，本发明中形成鳍隔离结构107的示例性方法可以在不使用鳍切割工艺的情况下，防止鳍结构106中的应变的减小，并因此改善finFET100A和finFET 100B的性能。参照图5至图11更详细地描述了鳍隔离结构107的形成。
栅极结构110中的每一个均可以包括介电层(未示出)和栅电极118。此外，在一些实施例中，栅极结构110中的每一个均可以包括氧化物层114，并且当finFET 100A和finFET100B用作形成在集成电路(IC)的外围区域(也可以称为“IO区域”或“高电压区域”)中的外围电路(例如，IO电路)中的输入/输出(IO)器件时，可以形成栅极结构110的栅极介电层的一部分。IO器件可以配置为处理IC的输入/输出电压/电流，并且容许比非IO器件更大量的电压或电流摆动。
在一些实施例中，当finFET 100A和finFET 100B用作形成在IC的核心区域(也可以称为“逻辑区域”或“存储区域”)中的核心电路(也可以称为“逻辑电路”或“存储器电路”)中的非输入/输出(非IO)器件时，氧化物层114可以不存在。在一些实施例中，非IO器件可以是未被配置为直接处理输入/输出电压/电流的核心器件、逻辑器件和/或存储器器件。在一些实施例中，例如，非IO器件可以包括逻辑门，例如NAND、NOR、INVERTER或上述的组合。在一些实施例中，例如，非IO器件可以包括存储器器件、例如静态随机存取存储器(SRAM)器件。
再次参照图1，介电层可以与栅电极118相邻并与栅电极118接触。介电层可以具有在约1nm至约5nm的范围内的厚度。介电层可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，例如，介电层可以包括(i)氧化硅层、氮化硅层和/或氮氧化硅层；(ii)高k电介质材料，例如氧化铪(HfO2)、氧化钛(TiO2)，氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)；(iii)高k电介质材料，具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、镱(Yb)或镥(Lu)的氧化物；或(iv)上述的组合。高k介电层可以通过ALD和/或其他合适的方法形成。在一些实施例中，介电层可以包括单层或绝缘材料层的堆叠件。介电层的其他材料和形成方法在本发明的范围和精神内。
在一些实施例中，氧化物层114可以与间隔件120接触，并且可以沿着Y轴延伸，在某种意义上使得氧化物层的一部分可以位于介电层下方并且与介电层接触，并且氧化物层114的另一部分可以在隔离件120的下方并与隔离件120接触，如图1所示。例如，氧化物层114可以包括合适的氧化物材料，例如氧化硅，并且例如可以使用合适的沉积工艺(例如CVD或ALD)进行沉积。在一些实施例中，氧化物层114可以具有从约1nm至约3nm范围内的厚度114t。将会认识到，保护性氧化物层114的其他氧化物材料、形成方法和厚度在本发明的范围和精神内。
栅电极118可以包括栅极功函数金属层(未示出)和栅极金属填充层(未示出)。在一些实施例中，栅极功函数金属层设置在介电层上。栅极功函数金属层可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括具有彼此相似或彼此不同的功函数的金属。在一些实施例中，例如，栅极功函数金属层可以包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化硅钽(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和/或上述的组合。可以使用合适的工艺(例如，ALD、CVD、PVD、镀敷或上述的组合)来形成栅极功函数金属层。在一些实施例中，栅极功函数金属层具有在从约2nm至约15nm范围内的厚度。基于本文的公开内容，将会认识到，栅极功函数金属层的其他材料、形成方法和厚度在本发明的范围和精神内。
栅极金属填充层可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，例如，栅极金属填充层可以包括合适的导电材料，例如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金和/或上述的组合。栅极金属填充层可以通过ALD、PVD、CVD或其他合适的沉积工艺形成。基于本文的公开内容，将会认识到，栅极金属填充层的其他材料和形成方法在本发明的范围和精神内。
根据一些实施例，间隔件120可以形成栅极结构110的侧壁并且与氧化物层114接触并且与介电层接触。例如，间隔件120可以包括绝缘材料，例如氧化硅、氮化硅、低k材料或上述的组合。间隔件120可以具有介电常数小于3.9(例如，小于3.5、3.0或2.8)的低k材料。在一些实施例中，间隔件120中的每一个均可以具有从约7nm至约10nm范围内的厚度。隔离件120的其他材料和厚度在本发明的范围和精神内。
ESL 122可以配置为用于保护栅极结构110和/或不与金属硅化物层129和/或源极/漏极(S/D)接触结构128接触的外延区域108的部分。例如，可以在ILD层124和/或S/D接触结构128的形成期间提供这种保护。ESL 122可以设置在间隔件120的侧面上。在一些实施例中，例如，ESL 122可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、氮化硼硅(SiBN)、硅碳氮化硼(SiCBN)或上述的组合。在一些实施例中，ESL122可以包括通过低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)形成的氮化硅或氧化硅或者由高纵横比工艺(HARP)形成的氧化硅。在一些实施例中，ESL 122可以具有在从约3nm至10nm或从约10nm至约30nm的范围内的厚度。ESL 122的其他材料、形成方法和厚度在本发明的范围和精神内。
ILD层124可以设置在ESL 122上，并且可以包括使用沉积方法沉积的电介质材料，该沉积方法适用于可流动的电介质材料(例如，可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的硅碳氧化物)。例如，可流动的氧化硅可以使用可流动的CVD(FCVD)沉积。在一些实施例中，电介质材料是氧化硅。在一些实施例中，ILD层124可以具有在从约50nm至约200nm的范围内的厚度。ILD层124的其他材料、厚度和形成方法在本发明的范围和精神内。
S/D接触结构128可以配置为用于将外延区域108电连接至finFET 100A和finFET100B的其他元件和/或集成电路的其他元件。可以在ILD层124内形成S/D接触结构128。S/D接触结构128中的每一个均可以包括金属硅化物层129和导电区域132。金属硅化物层129可以位于外延区域108的顶面与导电区域132之间的界面处。在一些实施例中，在金属硅化物层129与导电区域132之间可以存在导电衬垫(未示出)。导电衬垫可以配置为扩散阻挡层以在导电区域132的形成期间防止不需要的原子和/或离子扩散到外延区域108。在一些实施例中，导电衬垫可以包括单层或导电材料(例如，TiN、Ti、Ni、TaN、Ta或上述的组合)的堆叠件。在一些实施例中，导电衬垫可以用作增强粘合层、胶合层、底漆层、保护层和/或成核层。根据一些实施例，导电衬垫可以具有在从约1nm至约2nm范围内的厚度。
在一些实施例中，金属硅化物层129可以包括金属硅化物并且可以在各个导电区域132与相应的外延区域108之间提供低电阻界面。用于形成金属硅化物的金属的实例是Co、Ti或Ni。
在一些实施例中，例如，导电区域132可以包括导电材料，例如W、Al或者Co。在一些实施例中，导电区域132中的每一个均可以具有在从约15nm至约25nm范围内的平均水平尺寸(例如，宽度)，并且均可以具有在从约400nm至约600nm范围内的平均垂直尺寸(例如，高度)。导电衬垫、金属硅化物层129和导电区域132的其他材料和尺寸在本发明的范围和精神内。
在一些实施例中，finFET 100A和finFET 100B还可以包括沿着鳍部分106B的侧壁和衬底102的顶面沉积的绝缘衬垫126。可以形成绝缘衬垫126以在形成STI区域104期间保护鳍结构106免受氧化。参照图6和图7进一步讨论了绝缘衬垫126的形成和功能。在一些实施例中，绝缘衬垫126可以包括氮化物(例如，SiN)或氧化物(例如，SiO2)材料。
图1示出了四个栅极结构110。然而，应当认识到，finFET 100A和finFET100B可以具有与栅极结构110相似和/或平行的一个或多个栅极结构。此外，可以通过使用为了简单起见省略了的其他结构组件(例如，栅极接触结构、导电通孔、导线、介电层、钝化层等)将finFET 100A和finFET 100B并入到集成电路中。将会认识到，STI区域104、鳍结构106、鳍隔离结构107、外延区域108、栅极结构110、间隔件120、ESL 122、ILD层124和S/D接触结构128的横截面形状是说明性的并不旨在限制。
参考图2A至图2C进一步描述了finFET 100A和finFET 100B。图2A至图2C中的元件具有与如上述图1中的元件相同的注释。图2A至图2C是根据一些实施例的分别沿着图1的器件100的线A-A、线B-B和线C-C的截面图。将会认识到，图2A至图2C中的finFET 100A和finFET 100B的视图是为了说明的目的，并且可以不按比例绘制。将会认识到，在图2A至图2C中示出的STI区域104、鳍结构106、鳍隔离结构107、外延区域108、栅极结构110、间隔件120、ESL 122、ILD层124和S/D接触结构128的横截面形状是说明性的并不旨在限制。
如图2A至图2B所示，可以分别用ESL 122和ILD层124包裹在鳍隔离结构107的一些部分周围以及可以用氧化物层114和栅电极118包裹在鳍隔离结构107的一些部分周围。在一些实施例中，每个鳍隔离结构107的横截面均可以具有垂直尺寸107t，垂直尺寸107t基本上等于鳍部分106A的垂直尺寸106At。在一些实施例中，尺寸107t可以在从约50nm至约60nm的范围内。在一些实施例中，每个鳍隔离结构107的横截面均可以具有水平尺寸107w，水平尺寸107w基本上等于鳍部分106A的水平尺寸106Aw。在一些实施例中，尺寸107w可以在从约5nm至约10nm的范围内。
在一些实施例中，鳍隔离结构107可以具有界面107s。界面107s可以由于可以用于形成鳍隔离结构107的氧化工艺来形成。在一些实施例中，界面107s可以具有高浓度的掺杂剂(例如，Ge掺杂剂)，该高浓度的掺杂剂可以是氧化工艺的结果。以下参照图11进一步讨论界面107s的形成。
图2C示出了沿着线C-C的器件100的截面图，线C-C贯穿具有鳍隔离结构107的鳍结构106中的一个。将理解的是，基于器件100的设计和功能，一个或多个鳍结构106中的每一个均可以具有一个或多个鳍隔离结构107。如图2C所示，鳍隔离结构107可以沿着Y轴与鳍部分106A相邻，并且可以位于鳍部分106B的顶部上。如图2C所示，鳍隔离结构107的一些部分可以在栅极结构110下方，并且鳍隔离结构107的一些部分可以在ESL 122和ILD层124下方。在一些实施例中，S/D接触结构128可以不形成在鳍隔离结构107上，并且可以形成在外延区域108上。图2C示出了垂直尺寸107t可以基本上等于垂直尺寸106At。
参考图3A至图3C进一步描述finFET 100A和finFET 100B。图3A至图3C中的元件具有与上述图1和图2A至图2B中的元件相同的注释。除非另有说明，对图1和图2A至图2B中的元件的讨论适用于图3A至图3C中的元件。图3A至图3C是根据一些实施例的分别沿着图1的器件100的线A-A、线B-B和线C-C的截面图。将会认识到，示出了图3A至图3C中的finFET100A和finFET 100B的视图是为了说明的目的，并且可以不按比例绘制。将会认识到，在图3A至图3C中示出的STI区域104、鳍结构106、鳍隔离结构107、外延区域108、栅极结构110、间隔件120、ESL122、ILD层124和S/D接触结构128的横截面形状是说明性的并不旨在限制。
如图3A至图3B所示，可以分别用ESL 122和ILD层124包裹在鳍隔离结构107的一些部分周围以及可以用氧化物层114和栅电极118包裹在一些部分周围。在一些实施例中，如图3A所示，ILD层124下方的鳍隔离结构107的横截面中的每一个均可以具有垂直尺寸107t1*，垂直尺寸107t1*小于鳍部分106A的垂直尺寸106At。在一些实施例中，尺寸107t1*可以在从约40nm至约50nm的范围内。在一些实施例中，如图3B所示，栅极结构110下方的鳍隔离结构107的横截面中的每一个均可以具有垂直尺寸107t2*，垂直尺寸107t2*小于鳍部分106A的垂直尺寸106At。在一些实施例中，尺寸107t2*可以在从约40nm至约50nm的范围内。在一些实施例中，尺寸107t1*和尺寸107t2*可以彼此相同或彼此不同。
在一些实施例中，ILD层124和栅极结构110下方的鳍隔离结构107的横截面中的每一个均可以具有沿着Z轴变化的水平尺寸。例如，如图3A至图3B所示，ILD层124和栅极结构110下方的鳍隔离结构107的水平尺寸从鳍隔离结构107的基部107b至峰部107a逐渐变小。在一些实施例中，鳍隔离结构的基部107b处的水平尺寸可以基本上等于鳍部分106A的水平尺寸106Aw。
图3C示出了根据一些实施例的沿着线C-C的器件100的截面图，线C-C贯穿具有鳍隔离结构107的鳍结构106中的一个。如图3C所示，鳍隔离结构107可以沿着Y轴与鳍部分106A相邻，并且可以位于鳍部分106B的顶部上。进一步如图3C所示，鳍隔离结构107沿着Y轴的横截面可以具有变化的垂直尺寸。例如，鳍隔离结构107沿着Y轴的横截面可以在ILD层124下面具有第一垂直尺寸107t3*，并且可以具有第二垂直尺寸107t4*，第二垂直尺寸107t4*可以不同于107t3*。在一些实施例中，垂直尺寸107t1*、垂直尺寸107t2*、垂直尺寸107t3*和垂直尺寸107t4*可以彼此相同或彼此不同，并且可以小于鳍部分106A的尺寸106At。
图4是根据一些实施例的用于制造如参照图1、图2A至图2B和图3A至图3B描述的器件100的示例性方法400的流程图。为了说明的目的，将参照如图5至图14示出的用于制造器件100的示例性制造工艺来描述图4中示出的操作。图5至图14是根据一些实施例的器件100在其制造的各个阶段处的等距视图。操作可以按照不同的顺序执行，或者不根据特定的应用执行。应该注意的是，方法400不会产生完整的器件100。因此，可以理解的是，可以在方法400之前、期间和之后提供额外的工艺，并且可以仅在本文简要地描述一些其他工艺。图5至图11中的元件具有与上述图1、图2A至图2C和图3A至图3C中的元件相同的注释。
在操作405中，在衬底上形成第一finFET和第二finFET的鳍结构。例如，如图5所示，在衬底102上形成finFET 100A和finFET 100B的鳍结构106。鳍结构106的形成可以包括(i)在未蚀刻的衬底102上外延生长SiGe层；(ii)图案化SiGe的外延层上的硬掩模层以形成图案化的硬掩模层534；以及(iii)通过图案化的硬掩模层534来蚀刻SiGe的外延层和衬底102。例如，可以使用干蚀刻工艺、湿蚀刻工艺或上述的组合来实施蚀刻。干蚀刻工艺可以使用反应离子蚀刻，反应离子蚀刻使用基于氯或基于氟的蚀刻剂。在一些实施例中，例如，硬掩模层可以是使用热氧化工艺形成的包括氧化硅的薄膜。在一些实施例中，例如，硬掩模层可以使用低压化学气相沉积(LPCVD)或等离子体增强CVD(PECVD)由氮化硅形成。在一些实施例中，具有SiGe的鳍部分106A可以具有从约50nm至约60nm范围内的垂直尺寸，并且鳍部分106B可以具有从约50nm至约60nm范围内的垂直尺寸。在一些实施例中，鳍结构106可以具有从约5nm至约10nm范围的水平尺寸。
参照图4，在操作410中，在衬底上形成STI区域。例如，如参照图6至图7描述的可以形成STI区域104。STI区域104的形成可以包括：在图5的结构上沉积保护层636*(如图6所示)以形成图6所示的结构，在保护层636*上沉积用于STI区域104的绝缘材料层，对绝缘材料层进行退火，对退火的绝缘材料层进行化学机械抛光(CMP)以及对抛光的结构进行蚀刻以形成图7的结构。例如，保护层636*可以包括氮化物材料(例如，SiN)，并且可以使用ALD或CVD进行沉积。保护层636*可以有助于在绝缘材料层的退火工艺期间防止鳍结构106的氧化。
在一些实施例中，例如，绝缘材料层可以包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(FSG)或低k电介质材料。在一些实施例中，可以使用适用于可流动的电介质材料(例如，可流动的氧化硅)的任何沉积方法来实施绝缘材料层的沉积。例如，可以使用可流动的CVD(FCVD)工艺来沉积用于STI区域104的可流动的氧化硅。FCVD工艺之后可以是湿退火工艺。湿退火工艺可以包括在从约200℃至约700℃的温度范围内的蒸汽中对沉积的绝缘材料层进行从约30分钟至约120分钟范围内的时间段的退火。湿退火工艺之后可以是CMP工艺，该CMP工艺可以去除图案化的硬掩模层和绝缘材料层的部分，以使绝缘材料层的顶面与鳍结构106的顶面基本共面。CMP工艺之后可以是蚀刻工艺以回蚀刻绝缘材料层和保护层636*从而形成图7的结构。
例如，可以通过干蚀刻工艺、湿蚀刻工艺或上述的组合来实施绝缘材料层的回蚀刻。在一些实施例中，干蚀刻工艺可以包括使用具有气体混合物的等离子体干刻蚀，气体混合物具有在从约1毫托至约5毫托压力范围内的八氟环丁烷(C4F8)、氩气(Ar)、氧气(O2)和氦气(He)、三氟甲烷(CHF3)和He、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯气(Cl2)和O2，溴化氢(HBr)、O2和He或上述的组合。在一些实施例中，湿蚀刻工艺可以包括使用稀释的氢氟酸(DHF)处理、过氧化铵混合物(APM)、过氧化氢混合物(SPM)、热去离子水(DI水)或上述的组合。在一些实施例中，例如，湿蚀刻工艺可以包括使用
Figure BDA0001495402400000171
蚀刻工艺，
Figure BDA0001495402400000172
蚀刻工艺可以使用氨(NH3)和氢氟酸(HF)作为蚀刻剂和惰性气体(例如，Ar、氙(Xe)、He或上述的组合)。在一些实施例中，
Figure BDA0001495402400000173
蚀刻工艺中使用的HF和NH3的流速中的每一个均可以在从约10sccm至约100sccm(例如，约20sccm、30sccm或40sccm)的范围内。在一些实施例中，
Figure BDA0001495402400000174
蚀刻工艺可以在从约5毫托至约100毫托(例如，约20毫托、约30毫托或约40毫托)范围内的压力下实施，且高温范围为从约50℃至约120℃。
参照图4，在操作415中，在鳍结构的部分上形成鳍隔离结构。例如，如参照图8至图11所述，可以在鳍结构106的鳍部分106B上形成鳍隔离结构107(如图11所示)。鳍隔离结构107的形成可以包括选择性地改变(例如，转换和/或氧化)鳍结构106的一个或多个部分。在一些实施例中，鳍隔离结构107的形成可以包括选择性地改变(例如，转换和/或氧化)鳍结构106的一个或多个鳍部分106A。选择性地改变(例如，转换和/或氧化)工艺可以包括在图7的结构上沉积掩模层840(如图8所示)，图案化图8的结构以形成暴露区域944(如图9所示)，通过暴露区域944蚀刻掩模层840的暴露部分以形成蚀刻的鳍部分1046(如图10所示)，并且氧化蚀刻的鳍部分1046以形成鳍隔离结构107(如图11所示)。
在一些实施例中，掩模层840可以包括氮化物材料(例如，SiN)，并且例如，可以使用ALD或CVD来沉积。掩模层840可以具有从约2nm至约4nm范围内的厚度。如图9所示，可以通过暴露区域944来暴露掩模层840的一部分，可以使用图案化的光刻胶层942来形成暴露区域944。在图案化的光刻胶层942形成之后可以进行蚀刻工艺以去除通过暴露区域944暴露的鳍结构106A上的部分的掩模层840。如图10所示，刻蚀工艺可以形成蚀刻的鳍部分1046。刻蚀工艺可以是干蚀刻工艺(例如，反应离子蚀刻)、湿蚀刻工艺或上述的组合。如图11所示，在蚀刻工艺之后可以进行氧化工艺以将蚀刻的鳍部分1046的材料(例如，SiGe)基本上改变(例如，转换和/或氧化)为氧化物材料(例如，SiO2或锗掺杂的SiO2)从而形成鳍隔离结构107。
氧化工艺可以包括在从约400℃至约500℃温度范围内的腔室中使蒸汽在图10的结构上流动。在氧化工艺期间，蚀刻的鳍部分1046可以从它们的外表面至它们的中心被改变(例如，转换和/或氧化)为氧化物材料，直到基本上蚀刻的鳍部分1046的所有部分可以被改变(例如，转换和/或氧化)为鳍隔离结构107的氧化物材料。
参照图4，在操作420中，在鳍结构和鳍隔离结构上形成氧化物层。例如，如图12所示，可以将氧化物材料层毯式沉积在图11的结构上，接着进行高温退火处理以形成如图12所示的氧化物层114*。图12是在沉积氧化物材料层之后沿着线D-D的图11的结构的等距视图。例如，氧化物材料层可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、等离子体增强ALD(PEALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，可以使用在从约400W至约500W的能量范围内的PEALD并且在从约300℃至约500℃的温度范围内沉积氧化物材料层。在氧化物材料层的沉积之后可以进行高温退火工艺。在一些实施例中，在沉积了氧化物材料层之后的图12的结构可以在从约800℃至约1050℃的温度范围内的氧气流下经受干退火工艺。
参照图4，在操作425中，在鳍结构上形成多晶硅结构和外延区域，并且在多晶硅结构的侧壁上形成间隔件。例如，如图13所示可以形成多晶硅结构1350、间隔件120和外延区域108。可以在图12的结构上形成多晶硅结构1350。在一些实施例中，多晶硅结构1350的垂直尺寸可以在从约90nm至约200nm的范围内。在一些实施例中，多晶硅结构1350和硬掩模层1352和硬掩模层1354可以在后续工艺期间的栅极替换工艺中被替换，以形成上面讨论的栅极结构110。
在一些实施例中，可以通过多晶硅的毯式沉积，随后进行光刻并蚀刻沉积的多晶硅来形成多晶硅结构1350。沉积工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合。光刻可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、漂洗、干燥(例如，硬烘烤)、其他合适的工艺或上述的组合。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
在一些实施例中，可以在多晶硅结构1350上图案化硬掩模层1352和硬掩模层1354以保护多晶硅结构1350免受随后的工艺步骤的影响。例如，硬掩模层1352和硬掩模层1354可以包括绝缘材料，例如氮化硅。
可以在硬掩模层1352和硬掩模层1354的形成之后在多晶硅结构1350的侧壁上形成间隔件120。间隔件120可以选择性地形成在多晶硅结构1350的侧壁上，并且可以不形成在氧化物层114*上(如图12所示)。间隔件120的选择性地形成可以包括表面处理和沉积工艺。表面处理可以包括将氧化物层114*和多晶硅结构1350暴露于抑制剂，以在氧化物层114*的顶面上形成抑制剂层(未示出)，并且在多晶硅结构1350的侧壁上形成H-基封端的表面或F-基封端的表面。抑制剂层可以具有羟基封端的表面。H-基封端的表面或F-基封端的表面可以促进间隔件120的材料的沉积。表面处理还可以包括通过将疏水的组分(例如，具有碳的组分)包括在羟基封端的表面来将羟基封端的表面选择性地转换为疏水的表面。疏水的表面可以防止间隔件120的材料沉积在氧化物层114*上。在表面处理之后可以沉积间隔件120的材料。
在一些实施例中，例如，可以使用CVD或ALD来沉积间隔件120的材料。表面处理可以在沉积工艺之前或期间实施。例如，在沉积工艺之后可以进行氧等离子体处理以去除氧化物层114*的顶面上的疏水的组分和抑制剂层。在一些实施例中，间隔件120可以包括：(i)电介质材料，例如氧化硅、碳化硅、氮化硅、氮氧化硅；(ii)氧化物材料；(iii)氮化物材料；(iv)低k材料；或(v)上述的组合。在一些实施例中，氧化物层114*可以包括氧化硅，并且间隔件120可以包括氮化硅。
选择性地形成间隔件120之后来形成氧化物层114(如图13所示)，可以通过从未被多晶硅结构1350和间隔件120覆盖的区域对氧化物层114*进行蚀刻来形成氧化物层114。例如，蚀刻工艺可以包括使用了稀释的HF的湿蚀刻工艺。
在氧化物层114*的蚀刻之后可以在鳍结构106上生长外延区域108。在一些实施例中，例如，外延区域108可以通过以下方式生长：(i)化学气相沉积(CVD)，例如，通过低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)，减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)上述的组合。在一些实施例中，外延区域108可以通过外延沉积/部分蚀刻工艺生长，其重复外延沉积/部分蚀刻工艺至少一次。如上所述，这种重复的沉积/部分蚀刻工艺也被称为“循环沉积-蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性地外延生长(SEG)来生长外延区域108，其中，添加蚀刻气体以促进半导体材料在鳍结构106的暴露表面上，而不在绝缘材料(例如，STI区域104的电介质材料)上的选择性地生长。
在一些实施例中，外延区域108可以是p型或n型。在一些实施例中，外延区域108可以是相对于彼此相反的掺杂类型。在一些实施例中，例如，p型外延区域108可以包括SiGe，并且可以是在外延生长工艺期间使用p型掺杂剂(例如，硼、铟或镓)原位掺杂的。对于p型原位掺杂，可以使用p型掺杂前体，例如但不限于乙硼烷(B2H6)、三氟化硼(BF3)和/或其他p型掺杂前体。在一些实施例中，例如，n型外延区域108可以包括Si，并且可以在使用n型掺杂剂(例如，磷或砷)的外延生长工艺期间是原位掺杂的。对于n型原位掺杂，可以使用n型掺杂前体，例如但不限于磷化氢(PH3)、胂化氢(AsH3)和/或其他n型掺杂前体。
参照图4，在操作430中，用栅极结构代替多晶硅结构。例如，如图14所示，可以在去除多晶硅结构1350之后形成栅极结构110。在一些实施例中，如图14所示，在去除多晶硅结构1350之前，可以形成ESL 122和ILD层124。在一些实施例中，例如，ESL 122可以包括SiNx、SiON、SiC、SiCN、BN、SiBN、SiCBN或上述的组合。在一些实施例中，ESL 122可以包括通过低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)或原子层沉积(ALD)形成的氮化硅。在一些实施例中，ILD层124可以包括电介质材料。ILD层124的电介质材料可以使用适用于可流动的电介质材料(例如，可流动的氧化硅)的沉积方法来沉积。例如，ILD层124的可流动的氧化硅可以使用可流动的CVD(FCVD)来沉积。
可以使用干蚀刻工艺(例如，反应离子蚀刻)或湿蚀刻工艺来实施多晶硅结构1350和硬掩模层1352和硬掩模层1354的去除。在一些实施例中，用于蚀刻多晶硅结构1350和硬掩模层1352和硬掩膜层1354的气体蚀刻剂可以包括氯、氟或溴。在一些实施例中，可以使用NH4OH湿蚀刻来去除多晶硅结构1350，或者可以使用干蚀刻、接着是湿蚀刻工艺来去除多晶硅结构1350。
栅极结构110的形成可以包括介电层(未示出)的沉积。介电层可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺来形成。在一些实施例中，例如，介电层122可以包括：(i)氧化硅层、氮化硅层和/或氮氧化硅层；(ii)高k电介质材料，例如，氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2；(iii)高k电介质材料，具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物；或(iv)上述的组合。高k介电层可以通过ALD和/或其他合适的方法形成。在一些实施例中，介电层122可以包括单层或绝缘材料层的堆叠件。
介电层的沉积之后可以是栅电极118的沉积。栅电极118可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，例如，栅电极118可以包括合适的导电材料，例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或上述的组合。栅电极118可以通过ALD、PVD、CVD或其他合适的沉积工艺形成。
可以通过CMP工艺来平坦化沉积的介电层和栅电极118。如图1所示，CMP工艺可以使介电层和栅电极118的顶面与ILD层124的顶面共面。
参照图4，在操作435中，在S/D接触开口中形成S/D接触结构。例如，如图1所示，S/D接触结构128可以形成在S/D接触开口(未示出)中。S/D接触结构128的形成可以包括形成S/D接触开口、形成金属硅化物层129和导电区域132以形成如图1所示的结构。
可以在外延区域108上形成S/D接触开口(未示出)。S/D接触开口的形成可以包括：(i)去除ILD层124的位于外延S/D区域108上面的部分以形成蚀刻的ILD层；(ii)去除ESL122的位于ILD层124的蚀刻部分下面的部分。去除ILD层124的部分可以包括使用光刻来图案化以暴露与ILD层124的去除部分相对应的ILD层124的顶面上的区域。可以通过干蚀刻工艺去除ILD层124的部分。在一些实施例中，干蚀刻工艺可以是基于氟的工艺。
ILD蚀刻工艺可以包括两个步骤。在第一蚀刻步骤中，可以使用在从约50sccm至约500sccm的流速范围内的CF4气体来实施蚀刻。在第二蚀刻步骤中可以使用气体混合物实施蚀刻，所述气体混合物包括包括在从约5sccm至约50sccm流速范围内的C4F6气体、在从约100sccm至约500sccm流速范围内的Ar气体以及在从约5sccm至约50sccm的流速范围内的O2气体的气体混合物。在一些实施例中，第一蚀刻步骤和第二蚀刻步骤中的每一个均可以进行在从约1秒至约60秒的范围内的时间周期。在一些实施例中，第一蚀刻步骤和第二蚀刻步骤中的每一个均可以在从约10℃至约100℃的温度范围内、在从约3毫托至约500毫托的压力范围内以及在从约300W至约800W的RF功率范围内实施。在一些实施例中，第一蚀刻步骤具有比第二蚀刻步骤更高的蚀刻速率。
在部分ILD层124的蚀刻之后可以对位于ILD层124的蚀刻的部分下方的ESL 122的部分进行干蚀刻。在一些实施例中，ESL 122的这些部分可以在两个步骤中蚀刻。在第一蚀刻步骤中，可以使用气体混合物实施蚀刻，所述气体混合物包括在从约5sccm至约50sccm流速范围内的二氟甲烷(CH2F2)气体和在从约10sccm至约100sccm流速范围的四氟化碳(CF4)气体。在第二蚀刻步骤中，可以使用气体混合物进行蚀刻，所述气体混合物包括在从约5sccm至约50sccm流速范围内的氟代甲烷(CH3F)气体、在从约100sccm至约500sccm流速范围内的Ar气体以及在从约100sccm至约500sccm流速范围内的H2气体。在一些实施例中，第一蚀刻步骤和第二蚀刻步骤中的每一个均可以进行约1秒至约60秒的时间段。在一些实施例中，第一蚀刻步骤和第二蚀刻步骤中的每一个均可以在从约10℃至约100℃的温度范围内、在从约10毫托至约100毫托的压力范围内以及在从约500W至约800W的RF功率范围内实施。在一些实施例中，第一蚀刻步骤具有比第二蚀刻步骤更高的蚀刻速率。
在一些实施例中，如图1所示，可以在形成S/D接触开口之后形成金属硅化物层129。在一些实施例中，用于形成金属硅化物的金属可以包括Co、Ti或Ni。在形成金属硅化物层129之后可以形成导电区域132。导电区域132的形成可以包括在S/D接触开口中沉积导电区域132的材料以形成如图1所示的结构。例如，可以使用PVD、CVD或ALD来实施导电区域132的材料的毯式沉积。在一些实施例中，例如，导电区域132可以包括导电材料，例如W、Al、Co、Cu或合适的导电材料。
在导电区域132的材料的沉积之后可以进行CMP工艺以使导电区域132的顶面与ILD层124的顶面共面。在一些实施例中，CMP工艺可以使用硅或铝研磨剂，所述硅或铝研磨剂具有在从约0.1％至约3％的浓度范围内的研磨剂。在一些实施例中，硅或铝研磨剂对于导电区域132中的W金属可以具有小于7的pH值，或者对于导电区域132中的钴(Co)或铜(Cu)金属可具有大于7的pH值。
上述实施例描述了用于以比在形成鳍隔离结构中使用的其他方法更少的工艺步骤来制造finFET(例如，finFET 100A和finFET 100B)的鳍隔离结构(例如，鳍隔离结构107)的结构和方法。所述示例性方法可以在基本上不降低与鳍隔离结构相邻和/或接触的鳍结构(例如，鳍部分106A和鳍部分106B)的结构完整性的情况下形成鳍隔离结构。在一些实施例中，所述示例性方法可以在基本上不减小鳍结构中的应变并且不会不利地影响finFET的高迁移率沟道性能的情况下形成鳍隔离结构。
在一些实施例中，一种在衬底上形成鳍式场效应晶体管(finFET)的方法包括：在衬底上形成鳍结构以及在衬底上形成浅沟槽隔离(STI)区域。鳍结构的第一鳍部分和第二鳍部分在STI区域的顶面上方延伸。所述方法还包括对第一鳍部分进行氧化以将第一鳍部分的第一材料转换为第二材料。所述第二材料不同于第一鳍部分的第一材料和第二鳍部分的材料。所述方法还包括在氧化的第一鳍部分和第二鳍部分上形成氧化物层，以及在氧化物层上形成第一多晶硅结构和第二多晶硅结构。
在上述方法中，其中，对所述第一鳍部分进行氧化包括在不氧化所述第二鳍部分的情况下，选择性地氧化所述第一鳍部分。
在上述方法中，其中，对所述第一鳍部分进行氧化包括在不氧化所述第二鳍部分的情况下，选择性地氧化所述第一鳍部分，其中，选择性地氧化所述第一鳍部分包括：在所述第一鳍部分和所述第二鳍部分上形成掩模层；对所述第一鳍部分上的所述掩模层的一部分进行蚀刻以暴露所述第一鳍部分；以及氧化暴露的第一鳍部分。
在上述方法中，其中，对所述第一鳍部分进行氧化包括在不氧化所述第二鳍部分的情况下，选择性地氧化所述第一鳍部分，其中，选择性地氧化所述第一鳍部分包括：在所述第一鳍部分和所述第二鳍部分上形成掩模层；在所述掩模层上形成图案化的光刻胶层，所述图案化的光刻胶层在所述第一鳍部分上的所述掩模层的一部分上具有开口；通过所述开口蚀刻所述掩模层的部分以暴露所述第一鳍部分；以及氧化暴露的第一鳍部分。
在上述方法中，其中，对所述第一鳍部分进行氧化包括在不氧化所述第二鳍部分的情况下，选择性地氧化所述第一鳍部分，其中，选择性地氧化所述第一鳍部分包括：在所述第一鳍部分和所述第二鳍部分上形成掩模层；在所述掩模层上形成图案化的光刻胶层，所述图案化的光刻胶层在所述第一鳍部分上的所述掩模层的一部分上具有开口；通过所述开口蚀刻所述掩模层的部分以暴露所述第一鳍部分；以及氧化暴露的第一鳍部分，其中，形成所述掩模层包括形成具有在从2nm至4nm范围内的厚度的掩模层。
在上述方法中，其中，对所述第一鳍部分进行氧化包括使所述第一鳍部分暴露于在从400℃至500℃的温度范围内的蒸汽流。
在上述方法中，其中，对所述第一鳍部分进行氧化包括：在所述第一鳍部分和所述第二鳍部分上形成掩模层；对所述第一鳍部分上的所述掩模层的一部分进行蚀刻以暴露所述第一鳍部分；以及在从400℃至500℃的温度范围内的蒸汽中对暴露的第一鳍部分进行退火。
在上述方法中，其中，所述第一鳍部分的第二材料包括掺杂的氧化物材料。
在一些实施例中，一种在衬底上形成鳍式场效应晶体管(finFET)的方法包括：在衬底上形成鳍结构，并且对鳍结构的鳍部分进行氧化，以将鳍部分的材料转换为与鳍结构的其他鳍部分的材料不同的氧化物材料。所述方法还包括在氧化的鳍部分和其他鳍部分上形成氧化物层，在氧化物层上形成多晶硅结构，并且用栅极结构代替多晶硅结构。
在上述方法中，其中，对所述鳍部分进行氧化包括：在所述鳍部分和所述鳍结构的其他鳍部分上形成掩模层；对所述鳍部分上的所述掩模层的一部分进行蚀刻以暴露所述鳍部分；以及氧化暴露的鳍部分。
在上述方法中，其中，对所述鳍部分进行氧化包括：在所述鳍部分和所述鳍结构的其他鳍部分上形成掩模层；在所述掩模层上形成图案化的光刻胶层，所述图案化的光刻胶层在所述鳍部分上的所述掩模层的一部分上具有开口；通过所述开口蚀刻所述掩模层的部分以暴露所述鳍部分；以及氧化暴露的鳍部分。
在上述方法中，其中，对所述鳍部分进行氧化包括：在所述鳍部分和所述鳍结构的其他鳍部分上形成掩模层；在所述掩模层上形成图案化的光刻胶层，所述图案化的光刻胶层在所述鳍部分上的所述掩模层的一部分上具有开口；通过所述开口蚀刻所述掩模层的部分以暴露所述鳍部分；以及氧化暴露的鳍部分，其中，形成所述掩模层包括形成具有在从2nm至4nm范围内的厚度的掩模层。
在上述方法中，其中，对所述鳍部分进行氧化包括将所述鳍部分暴露于在从400℃至500℃的温度范围内的蒸汽流。
在上述方法中，其中，所述氧化物材料包括掺杂的氧化物材料。
在一些实施例中，衬底上的鳍式场效应晶体管(finFET)包括衬底上的鳍结构。鳍结构具有彼此相邻的第一鳍部分和第二鳍部分。第一鳍部分的材料与第二鳍部分的氧化物材料不同。finFET还包括在第一鳍部分上的外延区域、在外延区域和第二鳍部分上的蚀刻停止层。finFET还包括分别位于第一鳍部分和第二鳍部分上的第一栅极结构和第二栅极结构以及外延区域上的源极/漏极接触结构。
在上述鳍式场效应晶体管(finFET)中，其中，所述第一鳍部分具有第一垂直尺寸，并且其中，所述第二鳍部分具有比所述第一垂直尺寸小的第二垂直尺寸。
在上述鳍式场效应晶体管(finFET)中，其中，所述第二鳍部分具有彼此不同的第一水平尺寸和第二水平尺寸。
在上述鳍式场效应晶体管(finFET)中，其中，所述第二鳍部分包括具有锗掺杂剂浓度的界面。
在上述鳍式场效应晶体管(finFET)中，其中，所述氧化物材料包括掺杂的氧化物材料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：
在衬底上形成鳍结构；
在所述衬底上形成浅沟槽隔离(STI)区域，其中，所述鳍结构的第一鳍部分和第二鳍部分在所述浅沟槽隔离区域的顶面上方延伸；
在所述第一鳍部分和所述第二鳍部分上形成掩模层；
对所述第一鳍部分上的所述掩模层的一部分进行蚀刻以暴露所述第一鳍部分；
在不氧化所述第二鳍部分的情况下，选择性地氧化暴露的第一鳍部分以将所述第一鳍部分的第一材料转换为第二材料，其中，所述第二材料不同于所述第一鳍部分的第一材料和所述第二鳍部分的材料；
在氧化的第一鳍部分和所述第二鳍部分上形成氧化物层；以及
在所述氧化物层上形成第一多晶硅结构和第二多晶硅结构，
其中，所述第一鳍部分的基部具有第一水平尺寸，所述第一鳍部分的峰部具有第二水平尺寸，并且其中，所述第一水平尺寸大于所述第二水平尺寸。
2.根据权利要求1所述的方法，其中，所述第一鳍部分具有第一垂直尺寸，所述第二鳍部分具有第二垂直尺寸，并且其中，所述第一垂直尺寸小于所述第二垂直尺寸。
3.根据权利要求1所述的方法，其中，所述第一鳍部分在平行于所述第二鳍部分的延伸方向上具有变化的垂直尺寸。
4.根据权利要求1所述的方法，其中，选择性地氧化所述第一鳍部分还包括：
在所述掩模层上形成图案化的光刻胶层，所述图案化的光刻胶层在所述第一鳍部分上的所述掩模层的一部分上具有开口；
通过所述开口蚀刻所述掩模层的部分以暴露所述第一鳍部分；以及
氧化暴露的第一鳍部分。
5.根据权利要求4所述的方法，其中，形成所述掩模层包括形成具有在从2nm至4nm范围内的厚度的掩模层。
6.根据权利要求1所述的方法，其中，对所述第一鳍部分进行氧化包括使所述第一鳍部分暴露于在从400℃至500℃的温度范围内的蒸汽流。
7.根据权利要求1所述的方法，其中，对所述第一鳍部分进行氧化还包括：
在从400℃至500℃的温度范围内的蒸汽中对暴露的第一鳍部分进行退火。
8.根据权利要求1所述的方法，其中，所述第一鳍部分的第二材料包括掺杂的氧化物材料。
9.一种在衬底上形成鳍式场效应晶体管(finFET)的方法，所述方法包括：
在衬底上形成鳍结构；
对所述鳍结构的鳍部分进行氧化，以将所述鳍部分的材料转换为与所述鳍结构的其他鳍部分的材料不同的氧化物材料；
在氧化的鳍部分和所述其他鳍部分上形成氧化物层；
在所述氧化物层上形成多晶硅结构；以及
用栅极结构代替所述多晶硅结构，
其中，对所述鳍部分进行氧化包括：
在所述鳍部分和所述鳍结构的其他鳍部分上形成掩模层；
对所述鳍部分上的所述掩模层的一部分进行蚀刻以暴露所述鳍部分；以及
在不氧化所述鳍结构的其他鳍部分的情况下，氧化暴露的所述鳍部分，
其中，所述鳍部分的基部具有第一水平尺寸，所述鳍部分的峰部具有第二水平尺寸，并且其中，所述第一水平尺寸大于所述第二水平尺寸。
10.根据权利要求9所述的方法，其中，所述鳍部分具有第一垂直尺寸，所述鳍结构的其他鳍部分具有第二垂直尺寸，并且其中，所述第一垂直尺寸小于所述第二垂直尺寸。
11.根据权利要求9所述的方法，其中，对所述鳍部分进行氧化还包括：
在所述掩模层上形成图案化的光刻胶层，所述图案化的光刻胶层在所述鳍部分上的所述掩模层的一部分上具有开口；
通过所述开口蚀刻所述掩模层的部分以暴露所述鳍部分；以及
氧化暴露的鳍部分。
12.根据权利要求11所述的方法，其中，形成所述掩模层包括形成具有在从2nm至4nm范围内的厚度的掩模层。
13.根据权利要求9所述的方法，其中，对所述鳍部分进行氧化包括将所述鳍部分暴露于在从400℃至500℃的温度范围内的蒸汽流。
14.根据权利要求9所述的方法，其中，所述氧化物材料包括掺杂的氧化物材料。
15.一种位于衬底上的鳍式场效应晶体管(finFET)，所述鳍式场效应晶体管包括：
鳍结构，位于衬底上，所述鳍结构具有彼此相邻的第一鳍部分和第二鳍部分，所述第一鳍部分的材料与所述第二鳍部分的氧化物材料不同；
外延区域，位于所述第一鳍部分上；
蚀刻停止层，位于所述外延区域上和所述第二鳍部分上；
第一栅极结构和第二栅极结构，分别位于所述第一鳍部分和所述第二鳍部分上；以及
源极/漏极接触结构，位于所述外延区域上，
其中，所述第二鳍部分的基部具有第一水平尺寸，所述第二鳍部分的峰部具有第二水平尺寸，并且其中，所述第一水平尺寸大于所述第二水平尺寸。
16.根据权利要求15所述的鳍式场效应晶体管，其中，所述第一鳍部分具有第一垂直尺寸，并且其中，所述第二鳍部分具有比所述第一垂直尺寸小的第二垂直尺寸。
17.根据权利要求15所述的鳍式场效应晶体管，其中，所述第二鳍部分在平行于所述第一鳍部分的延伸方向上具有变化的垂直尺寸。
18.根据权利要求15所述的鳍式场效应晶体管，其中，所述第二鳍部分包括具有锗掺杂剂浓度的界面。
19.根据权利要求15所述的鳍式场效应晶体管，其中，所述氧化物材料包括掺杂的氧化物材料。
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