TWI646589B - 基底上的鰭式場效電晶體及其製造方法 - Google Patents

基底上的鰭式場效電晶體及其製造方法 Download PDF

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Abstract

一種基底上的鰭式場效電晶體製造方法，包括形成一鰭式結構於基底上以及形成一淺溝槽隔離結構(shallow trench isolation,STI)區於基底上。鰭式結構的第一及第二鰭部延伸於淺溝槽隔離結構區的一上表面上方。上述方法更包括氧化第一鰭部，以將第一鰭部的第一材料轉變成一第二材料。第二材料不同於第一鰭部的第一材料及第二鰭部的材料。上述方法更包括形成一氧化層於氧化的第一鰭部及第二鰭部上方以及形成第一及第二多晶矽結構於氧化層上方。

Description

基底上的鰭式場效電晶體及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種基底上的鰭式場效電晶體(fin field transistor,finFET)及其製造方法。
由於半導體技術的進展，對於高儲存容量、快速處理系統、高效能及低成本等需求已隨之增加。為了符合這些需求，半導體工業持續縮小半導體裝置的尺寸，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor fin field transistor,MOSFET)，其包括平面式MOSFET以及鰭式場效電晶體(finFET)。上述尺寸的縮小增加了半導體製造的複雜性。
根據一些實施例，提供一種基底上的鰭式場效電晶體之製造方法，其包括：形成一鰭部結構於基底上以及形成一淺溝槽隔離區於基底上。鰭部結構的一第一鰭部及一第二鰭部延伸於溝槽隔離區的一上表面上。上述方法更包括氧化第一鰭部，以將第一鰭部的一第一材料轉變為一第二材料。第二材料不同於第一鰭部的第一材料以及第二鰭部的一材料。上述方法更包括形成一氧化層於氧化的第一鰭部以及第二鰭部上以 及形成一第一多晶矽結構及一第二多晶矽結構於氧化層上。
根據一些實施例，提供一種基底上的鰭式場效電晶體之製造方法，其包括：形成一鰭部結構於基底上以及氧化鰭部結構的一鰭部，以將鰭部的一材料轉變為一氧化材料，氧化材料不同於鰭部結構的其他複數個鰭部的材料。上述方法更包括形成一氧化層於氧化的鰭部以及其他鰭部上、形成一多晶矽結構於氧化層上以及以一閘極結構取代多晶矽結構。
根據一些實施例，提供一種基底上的鰭式場效電晶體，其包括：位於基底上的一鰭部結構。鰭部結構具有彼此相鄰的一第一鰭部及一第二鰭部。第一鰭部具有一材料不同於第二鰭部的一氧化材料。鰭式場效電晶體更包括位於第一鰭部上的一磊晶區以及位於磊晶區上及第二鰭部上的一蝕刻停止層。鰭式場效電晶體更包括分別位於第一鰭部及第二鰭部上的一第一閘極結構及一第二閘極結構以及位於磊晶區上的一源極/汲極接觸結構。
100‧‧‧裝置
100A‧‧‧第一鰭式場效電晶體
100B‧‧‧第二鰭式場效電晶體
102At
102Bt
102‧‧‧基底
104‧‧‧淺溝槽隔離(STI)區
106‧‧‧鰭部結構
106A、106B‧‧‧鰭部
106t
106At、107t、107t1*、107t2*、107t3*、107t4*‧‧‧垂直尺寸
106Aw、107w‧‧‧水平尺寸
107‧‧‧鰭部隔離結構
107a‧‧‧尖端
107b‧‧‧底層
107S‧‧‧界面
108‧‧‧磊晶區
108t、114t‧‧‧厚度
110‧‧‧閘極結構
114、114*‧‧‧氧化層
118‧‧‧閘極電極
120‧‧‧間隙壁
122‧‧‧蝕刻停止層(ESL)
124‧‧‧內層介電(ILD)層
126‧‧‧絕緣襯層
128‧‧‧源極/汲極(S/D)接觸結構
129‧‧‧金屬矽化層
132‧‧‧導電區
400‧‧‧方法
405、410、415、420、425、430、435‧‧‧操作步驟
534‧‧‧圖案化硬式罩幕層
636*‧‧‧保護層
840‧‧‧罩幕層
942‧‧‧圖案化光阻層
944‧‧‧區域
1046‧‧‧蝕刻的鰭部
1350‧‧‧多晶矽結構
1352、1354‧‧‧硬式罩幕層
W‧‧‧寬度
第1圖係繪示出根據一些實施例之鰭式場效電晶體(finFET)立體示意圖。
第2A-2C圖係繪示出根據一些實施例之鰭式場效電晶體剖面示意圖。
第3A-3C圖係繪示出根據一些實施例之鰭式場效電晶體剖面示意圖。
第4圖係繪示出根據一些實施例之鰭式場效電晶體製造方 法流程圖。
第5-14圖繪示出根據一些實施例之各個不同製造階段的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。而此處，所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”下方”、”之下”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空 間上的相關符號同樣有相應的解釋。
可透過任何適合的方法來進行鰭式場效電晶體(finFET)的鰭部圖案化。舉例來說，可利用一或多道微影製程來進行上述鰭部圖案化，包括雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程可結合微影製程及自對準製程，所形成的圖案能夠具有小於利用單一直接微影製程所能夠得到的間距(pitch)。舉例來說，在一些實施例中，將一犧牲層形成於一基底上方，並利用微影製程來圖案化犧牲層。利用自對準製程將間隙壁形成於圖案化的犧牲層側面上，接著去除犧牲層，而留下的間隙壁則用於鰭部圖案化。
需注意的是本揭露中的「單一實施例」、「一實施例」、「一例示性實施例」、「一範例」等等所指的是所述的實施例可包括一特定特徵部件、結構或特性，但每個實施例並非須包括上述特定特徵部件、結構或特性。再者，上述用語並不需指同一實施例。再者，當於一實施例述及一特定特徵部件、結構或特性時，無論是否特別指出，任何所屬技術領域中具有通常知識者可理解於其他實施例也可使用上述特定特徵部件、結構或特性。
可以理解的是此處的用語或術語係用於解說目的而非作為限定，使本揭露的用語或術語是依據此處所教示的相關技藝來解釋。
此處所使用的用語「選擇比」是指兩種材料在相同蝕刻條件下的蝕刻速率比。
此處所使用的用語「約」是指一特定數量的值能 夠基於半導體裝置的特定技術節點而有所改變。基於技術節點，用語「約」可指特定數量的值的變化在該值的10-30%(例如，在該值的±10%、±20%或±30%)。
此處所使用的用語「大體上」是指特定數量的值的變化在該值的±5%。
此處所使用的用語「基底」說明了一材料，其後續具有材料層加入於其上。可圖案化基底本身。加入於基底頂部的材料可圖案化或維持未圖案化。再者，基底可為各種的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等等。另外，基底可由非導電材料所組成，諸如玻璃或藍寶石晶圓。
此處所使用的用語「高k值(high-k)」是指高介電常數。在半導體裝置結構及製造方法領域中，高k值所指的是介電常數大於SiO2的介電常數(如，大於3.9)。
此處所使用的用語「低k值(low-k)」是指低介電常數。在半導體裝置結構及製造方法領域中，高k值所指的是介電常數小於SiO2的介電常數(如，小於3.9)。
此處所使用的用語「p型」是指摻雜p型摻雜物(例如，硼)的一結構、膜層及/或區域。
此處所使用的用語「n型」是指摻雜n型摻雜物(例如，磷)的一結構、膜層及/或區域。
此處所使用的用語「垂直」是指名義上垂直於基底表面。
此處所使用的用語「關鍵圖形尺寸(critical dimension)」是指鰭式場效電晶體及/或積體電路的元件的最 小特徵部件尺寸(例如，線寬)。
本揭露提供用以製造鰭式場效電晶體的鰭部隔離結構的例示性方法，其步驟少於其他鰭部隔離結構製造方法。上述例示性方法所形成的鰭部隔離結構大體上未降低鄰近及/或接觸於鰭部隔離結構的鰭部結構的結構完整性。在一些實施例中，上述例示性方法所形成的鰭部隔離結構大體上未降低鰭部結構內的應變且未對鰭式場效電晶體的高遷移通道效能有不利影響。
第1圖係繪示出根據一些實施例之具有第一及第二鰭式場效電晶體100A及100B的裝置100立體示意圖。以下關於第一鰭式場效電晶體100A的部件的說明相同於第二鰭式場效電晶體100B的部件的說明，除非另有說明。可以理解的是裝置100的圖式僅作為解釋說明並未依照比例繪示。
在一些實施例中，第一及第二鰭式場效電晶體100A及100B可形成於一基底102上。在一些實施例中，第一及第二鰭式場效電晶體100A及100B可各自包括淺溝槽隔離(shallow trench isolation,STI)區104、鰭部結構106、鰭部隔離結構107、磊晶區108、閘極結構110、間隙壁120、蝕刻停止層(etch stop layer,ESL)122以及內層介電(interlayer dielectric,ILD)層124。儘管第1圖繪示出第一及第二鰭式場效電晶體100A及100B各自具有一鰭部隔離結構107，第一及第二鰭式場效電晶體100A及100B可具有一或多個相似於鰭部隔離結構107的鰭部隔離結構。在一些實施例中，第一及第二鰭式場效電晶體100A及100B可為n型鰭式場效電晶體或p型鰭式場效電 晶體。在一些實施例中，第一及第二鰭式場效電晶體100A及100B可分別為n型及p型鰭式場效電晶體或分別為p型及n型鰭式場效電晶體。
基底102可為形成上方具有裝置100的實體材料。基底102可為半導體材料，諸如但不限定為矽。在一些實施例中，基底102包括：(i)元素半導體(例如，鍺)；(ii)化合物半導體，包括，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；(iii)合金半導體，包括矽鍺碳、鍺化矽、磷砷化鎵、磷化銦鎵、砷化銦鎵、磷砷化銦鎵、砷化銦鋁及/或砷化鎵鋁；或(iv)其組合。再者，基底102可取決於設計需求而進行摻雜(例如，p型基底或n型基底)。在一些實施例中，基底102可摻雜p型摻雜物(例如，硼、銦、鋁或鎵)或n型摻雜物(例如，磷或砷)。
淺溝槽隔離(STI)區104可提供第一及第二鰭式場效電晶體100A及100B彼此之間以及與鄰近的主動或被動元件之間的電性隔離。淺溝槽隔離(STI)區104可由介電材料所組成。在一些實施例中，淺溝槽隔離(STI)區104可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)、低介電常數(low-k)介電材料、或其他適合的材料。在一些實施例中，淺溝槽隔離(STI)區104可包括多層結構。
鰭部結構106可沿著Y軸並通過閘極結構110。部分的鰭部結構106延伸於淺溝槽隔離(STI)區104上方且被閘極結構110所環繞(未繪示於第1圖；繪示於第2B及3B圖)。在一些實施例中，鰭部結構106可各自包括相似於基底102的材料。 在一些實施例中，每一鰭部結構106的鰭部106A及106B可包括彼此相似或不同的材料。在一些實施例中，n型的第一及第二鰭式場效電晶體100A及100B的鰭部106A可包括合金半導體，其包括矽鍺碳、鍺化矽、磷砷化鎵、磷化銦鎵、砷化銦鎵、磷砷化銦鎵、砷化銦鋁及/或砷化鎵鋁，且鰭部106B可包括元素半導體，例如矽或鍺。鰭部106A及106B可分別位於淺溝槽隔離(STI)區104的上表面上方及下方。在一些實施例中，鰭部106A的上表面與淺溝槽隔離(STI)區104的上表面大體上為共平面。在一些實施例中，鰭部106A及106B各自具有一高度，其約在50nm至60nm的範圍。
在一些實施例中，鰭部結構106可各自形成自微影圖案化及蝕刻對應的基底102。根據一些實施例，鰭部結構106可具有一寬度W，其約在5nm至10nm的範圍。鰭部結構106的其他的寬度及材料也涵蓋於本揭露的保護範圍及精神內。
在一些實施例中，磊晶區108生長於鰭部結構106的鰭部，其延伸於淺溝槽隔離(STI)區104的上方且未位於閘極結構110下方。在一些實施例中，磊晶區108生長於未位於閘極結構110下方的鰭部106A的區域。磊晶區108可包括磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料與基底102的材料為相同的材料。在一些實施例中，磊晶生長的半導體材料與基底102的材料為不同的材料。磊晶生長的半導體材料可包括：(i)半導體材料(例如，鍺或矽)；(ii)化合物半導體材料，例如，砷化鎵及/或砷化鎵鋁；(iii)合金半導體，，例如，鍺化矽及/或磷砷化鎵。在一些實施例中，磊 晶區108可各自具有一厚度108t，其約在5nm至15nm的範圍位於淺溝槽隔離(STI)區104上方鰭部結構106的對應部分周圍。
在一些實施例中，磊晶區108可藉由：(i)化學氣相沉積(chemical vapor deposition,CVD)(例如，低壓化學氣相沉積(low pressure CVD,LPCVD)、原子層化學氣相沉積(atomic layer CVD,ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum CVD,UHVCVD)、減壓化學氣相沉積(reduced pressure CVD,RPCVD)、或任何適合的CVD)；(ii)分子束磊晶(molecular beam epitaxy,MBE)製程；(iii)任何適合的磊晶製程；或(iv)其組合而形成。在一些實施例中，磊晶區108可藉由磊晶沉積/局部蝕刻製程(其重複磊晶沉積/局部蝕刻製程至少一次)而形成。上述重複磊晶沉積/局部蝕刻製程也稱作「循環沉積-蝕刻(cycle deposition-etch,CDE)製程」。在一些實施例中，磊晶區108可藉由選擇磊晶生長(selective epitaxial growth,SEG)而形成，其中加入蝕刻氣體來促進於鰭部結構106的露出表面上的半導體材料選擇生長，而未於絕緣材料(例如，淺溝槽隔離(STI)區104的介電材料)上生長。
在一些實施例中，磊晶區108可為p型或n型。在一些實施例中，第一及第二鰭式場效電晶體100A及100B的磊晶區108可為彼此相反的摻雜類型。在一些實施例中，p型磊晶區108可包括SiGe且可於磊晶生長製程過程中利用p型摻雜物(例如但未限定於硼、銦或鍺)進行原位(in-situ)摻雜。對於p型原位摻雜來說，可使用p型摻雜前驅物，例如但未限定於乙 硼烷(B2H6)、三氟化硼(BF3)及/或其他p型摻雜前驅物。
在一些實施例中，每一p型磊晶區108可具有多個次區(未繪示；其包括SiGe)，且彼此有不同的摻雜濃度、磊晶生長製程條件及/或Si與Ge的相對濃度。在一些實施例中，每一次區可具有彼此相似或不同的厚度，且厚度約在0.5nm至5nm的範圍。在一些實施例中，最接近鰭部結構106的上表面的次區內的Ge原子百分比可小於離鰭部結構106的上表面最遠的次區內的Ge原子百分比。在一些實施例中，最接近鰭部結構106的上表面的次區內可包括Ge(其原子百分比約在15%至35%的範圍)，而離鰭部結構106的上表面最遠的次區內可包括Ge(其原子百分比約在25%至50%的範圍)及其餘為Si的任何原子百分比。
上述p型磊晶區108的多個次區可使用反應氣體(諸如，作為蝕刻劑的HCl、作為Ge前驅物的GeH4、作為Si前驅物的二氯矽烷(dichlorosilane,DCS)及/或SiH4、作為B摻雜物前驅物B2H6、H2及/或N2)，在壓力約為10T0rr至300Torr的範圍下，且溫度約為500℃至700℃的範圍下進行磊晶生長。根據一些實施例，為了於上述多個次區內獲得不同Ge濃度，可於各自的生長製程過程中改變Ge與Si前驅物的流量比率。舉例來說，Ge與Si前驅物的流量比率約在9至25的範圍可用於最接近鰭部結構106的上表面的次區的磊晶生長中，而Ge與Si前驅物的流量比率約小於6可用於離鰭部結構106的上表面最遠的次區的磊晶生長中。
根據一些實施例，上述p型磊晶區108的多個次區 可具有彼此不同的p型摻雜物濃度。舉例來說，最接近鰭部結構106的上表面的次區可為未摻雜或具有一摻雜濃度(例如，小於約8×1020atoms/cm3的摻雜濃度)低於離鰭部結構106的上表面最遠的次區的摻雜濃度(例如，約在1×1020至3×1020atoms/cm3的摻雜濃度)。
在一些實施例中，n型磊晶區108可包括Si且可於磊晶生長製程過程中利用n型摻雜物，例如磷或砷。對於n型原位摻雜來說，可使用n型摻雜前驅物，例如但未限定於磷化氫(PH3)、砷化氫(AsH3)及/或其他n型摻雜前驅物。在一些實施例中，每一n型磊晶區108可具有多個n型次區。除了摻雜物的類型以外，上述n型次區在厚度、相對於Si的Ge濃度、摻雜濃度及/或磊晶製程條件方面都相似於p型次區。
其他的材料、厚度、Ge濃度、n型次區及/或p型次區的摻雜濃度也涵蓋於本揭露的保護範圍及精神內。
鰭部結構106為各自的第一及第二鰭式場效電晶體100A及100B的載流(current-carrying)結構。磊晶區108與被對應的磊晶區108所覆蓋的鰭部結構106部分一同作為第一及第二鰭式場效電晶體100A及100B各自的源極/汲極(S/D)區。第一及第二鰭式場效電晶體100A及100B的通道區(未繪示)可形成於其各自的閘極結構110下方的鰭部結構106部分。
在一些實施例中，鰭部隔離結構107可與鰭部結構106電性隔離。鰭部隔離結構107也可稱作「鰭部結構106或第一及/或第二鰭式場效電晶體100A及/或100B的電性非主動區」。在一些實施例中，鰭部隔離結構107可用於縮小第一及 第二鰭式場效電晶體100A及100B的主動區，以降低功率消耗。鰭部隔離結構107可位於二個鰭部結構106的電性主動部之間及/或與其接觸(未繪示於第1圖；繪示於第11圖)。在一些實施例中，鰭部結構106的導電及/或作為S/D區的部分可稱作「鰭部結構106的電性主動部」。在一些實施例中，鰭部隔離結構107可具有水平及垂直尺寸(例如，寬度及高度)，其大體上相同於鰭部106A。在一些實施例中，鰭部隔離結構107可具有一垂直尺寸小於鰭部106A的垂直尺寸(於第3A至3C圖有進一步討論)。在一些實施例中，鰭部隔離結構可包括氧化材料，例如氧化矽或氧化矽鍺。在一些實施例中，鰭部隔離結構107可包括摻雜的氧化材料，例如具有Ge摻雜物的摻雜的SiO2。
延伸於STI區上方的鰭部結構106的一或多個部分可選擇性調整成絕緣結構(例如，轉變及/或氧化)，以形成鰭部隔離結構107。可藉由光微影圖案化而露出上述一或多個部分，並對露出部分進行氧化製程來進行上述鰭部結構106的一或多個部分的選擇性轉變。為了形成鰭部隔離結構107，鰭部結構106的一或多個部分並未藉由蝕刻製程(也稱作「鰭部切割(fin cut)製程」)加以去除，而是以利用形成鰭部隔離結構的其他方法所沉積的絕緣材料來取代。當第一及第二鰭式場效電晶體100A及100B作為具有應變鰭部結構106的p型鰭式場效電晶體時，上述去除製程降低鰭部結構106內的應變。上述降低應變對鰭式場效電晶體的高遷移通道效能有不利影響。因此，本揭露中鰭部隔離結構107的例示性製造方法並未採用鰭部切割製程，以防止鰭部結構106內的應變降低，因而 改善第一及第二鰭式場效電晶體100A及100B的效能。參照第5至11圖，其對於鰭部隔離結構107的製作有更詳細的說明。
每一閘極結構110可包括一介電層(未繪示)及一閘極電極。另外，在一些實施例中，每一閘極結構110可包括一氧化層114，且當第一及第二鰭式場效電晶體100A及100B作為形成於積體電路(IC)周邊區(也稱作「輸入/輸出(input/output,IO)區」或「高壓區」內的周邊電路(例如，輸入/輸出(IO)電路))中的輸入/輸出(IO)裝置時，可形成閘極結構110的一部分閘極介電層。輸入/輸出(IO)裝置可用於處理積體電路的輸入/輸出電壓/電流，以容忍大於非輸入/輸出(non-IO)裝置的電壓/電流擺動。
在一些實施例中，當第一及第二鰭式場效電晶體100A及100B作為形成於積體電路的核心區(也稱作「邏輯區」或「記憶體區」)內的核心電路(也稱作「邏輯電路」或「記憶體電路」)內的非輸入/輸出(non-IO)裝置時，可不具有氧化層114。在一些實施例中，非輸入/輸出(non-IO)裝置可為核心裝置、邏輯裝置及/或記憶體裝置，其未用於直接處理輸入/輸出電壓/電流。在一些實施例中，非輸入/輸出(non-IO)裝置可包括邏輯閘極，例如反及閘(NAND)、反或閘(NOR)、反相器或其組合。在一些實施例中，非輸入/輸出(non-IO)裝置可包括一記憶體裝置，例如靜態隨機存取記憶體(static random-access memory,SRAM)裝置。
請再參照第1圖，介電層可鄰近於閘極電極118且與其接觸。介電層可具有一厚度，其約在1nm至5nm的範圍。 介電層可包括氧化矽且可藉由CVD、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、電子束蒸鍍或其他適合的製程。在一些實施例中，介電層可包括：(i)氧化矽層、氮化矽層及/或氮氧化矽層；(ii)高介電常數介電材料，例如，氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、氧化矽鉿(HfSiO4)、氧化鋯(ZrO2)、氧化矽鋯(ZrSiO2)；(iii)具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、銫(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)或鎦(Lu)的氧化物的高介電常數介電材料；或(iv)其組合。高介電常數介電材料可藉由ALD及/或其他適合的方法而形成。在一些實施例中，介電層可包括一單層或絕緣材料層的堆疊。其他材料及製造方法也涵蓋於本揭露的保護範圍及精神內。
在一些實施例中，氧化層114可與間隙壁120直接接觸且可以沿著Y軸延伸的方式，使部分的氧化層位於介電層下方並與其接觸，而另一部分的氧化層114可位於間隙壁120下方並與其接觸，如第1圖所示。氧化層114可包括適合的氧化材料(例如，氧化矽)，且可藉由適合的沉積製程(例如，CVD或ALD)進行沉積。在一些實施例中，氧化層114具有一厚度114t約在1nm至3nm的範圍。可以理解的是採用其他氧化材料、製造方法及厚度的氧化層114也涵蓋於本揭露的保護範圍及精神內。
閘極電極118可包括一閘極功函數金屬層(未繪示)及一閘極金屬填充層(未繪示)。在一些實施例中，閘極功函數金屬層設置於一介電層上。閘極功函數金屬層可包括單層金屬層或金屬層堆疊。金屬層堆疊可包括具有彼此相似或不同功函數的金屬。在一些實施例中，閘極功函數金屬層可包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、氮化鉭碳(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、金屬合金或其組合。可利用適合的製程形成閘極功函數金屬層，例如ALD、CVD、PVD、電鍍或其組合。在一些實施例中，閘極功函數金屬層具有一厚度約在2nm至15nm的範圍。基於本揭露，可理解的是採用其他材料、製造方法及厚度的閘極功函數金屬層也涵蓋於本揭露的保護範圍及精神內。
閘極金屬填充層可包括單層金屬層或金屬層堆疊。金屬層堆疊可包括彼此不同的金屬。在一些實施例中，閘極金屬填充層可包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、鈷(Co)、鎳(Ni)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、金屬合金或其組合。可利用適合的製程形成閘極金屬填充層，例如ALD、PVD、CVD或其他適合的沉積製程。基於本揭露，可理解的是採用其他材料及 製造方法的閘極金屬填充層也涵蓋於本揭露的保護範圍及精神內。
根據一些實施例，間隙壁120可形成閘極結構110的側壁，其與氧化層114接觸且與介電層接觸。間隙壁120可包括絕緣材料，例如氧化矽、氮化矽、低介電常數(low-k)材料或其組合。間隙壁120可具有介電常數低於3.9(例如，低於3.5、3.0或2.8)的低介電常數(low-k)材料。在一些實施例中，間隙壁120具有一厚度約在7nm至10nm的範圍。採用其他材料及厚度的間隙壁120也涵蓋於本揭露的保護範圍及精神內。
蝕刻停止層(ESL)122可用於保護閘極結構110及/或不與金屬矽化層129及/或源極/汲極(S/D)接觸結構128接觸的部分的磊晶區108。舉例來說，在形成內層介電(ILD)層124及/或源極/汲極(S/D)接觸結構128過程中提供保護。蝕刻停止層(ESL)122可設置於間隙壁120側邊。在一些實施例中，蝕刻停止層(ESL)122可包括氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、氮化矽硼(SiBN)、氮化硼碳矽(SiCBN)或其組合。在一些實施例中，蝕刻停止層(ESL)122可包括由低壓化學氣相沉積(low pressure CVD,LPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)、CVD所形成的氮化矽或氧化矽或由高深寬比製程(high-aspect ratio process,HARP)所形成的氧化矽。在一些實施例中，蝕刻停止層(ESL)122具有一厚度約在10nm至30nm的範圍。採用其他 材料及厚度的蝕刻停止層(ESL)122也涵蓋於本揭露的保護範圍及精神內。
內層介電(ILD)層124可設置於蝕刻停止層(ESL)122上且可包括適用於流動介電材料(例如，流動氧化矽、流動氮化矽、流動氮氧化矽、流動碳化矽或流動碳氧化矽)的沉積方法所沉積而成的介電材料。舉例來說，流動氧化矽可由流動式CVD(flowable CVD,FCVD)沉積而成。在一些實施例中，上述介電材料為氧化矽。在一些實施例中，內層介電(ILD)層124具有一厚度約在50nm至200nm的範圍。採用其他材料及厚度的內層介電(ILD)層124也涵蓋於本揭露的保護範圍及精神內。
源極/汲極(S/D)接觸結構128可用於將磊晶區108電性連接第一及第二鰭式場效電晶體100A及100B的其他元件及/或積體電路的其他元件。源極/汲極(S/D)接觸結構128可形成於內層介電(ILD)層124內。每一源極/汲極(S/D)接觸結構128可包括一金屬矽化層129及一導電區132。金屬矽化層129可位於磊晶區108與導電區132之間的界面。在一些實施例中，金屬矽化層129與導電區132之間具有導電襯層(未繪示)。導電襯層可用於擴散阻障層，以防止不要的原子及/或離子於形成導電區132過程中擴散進入磊晶區108。在一些實施例中，導電襯層可包括單層或導電材料堆疊，例如TiN、Ti、Ni、TaN、Ta或其組合。在一些實施例中，導電襯層可作為黏著促進層、膠層、底漆(primer)層、保護層及/或成核層。根據一些實施例，導電襯層可具有一厚度約在1nm至2nm的範圍。採用其他 材料的內層介電(ILD)層124也涵蓋於本揭露的保護範圍及精神內。
在一些實施例中，金屬矽化層129可包括金屬矽化物且提供低電阻值界面於導電區132與對應的磊晶區108之間。用於形成金屬矽化物的金屬範例為Co、Ti或Ni。
在一些實施例中，導電區132可包括導電材料，例如W、Al或Co。在一些實施例中，每一導電區132可具有一水平尺寸(例如，寬度)約在15nm至25nm的範圍，且可具有一垂直尺寸(例如，高度)約在400nm至600nm的範圍。採用其他材料的導電襯層、金屬矽化層129及導電區132也涵蓋於本揭露的保護範圍及精神內。
在一些實施例中，第一及第二鰭式場效電晶體100A及100B可更包括一絕緣襯層126沿著鰭部106B的側壁及基底102的上表面設置。形成的絕緣襯層126用以於形成淺溝槽隔離(STI)區104過程中保護鰭部結構106不被氧化。絕緣襯層126的製作與功能將參照第6至7圖進一步說明。在一些實施例中，絕緣襯層126可包括氮化材料(例如，SiN)或氧化材料(例如，SiO2)。
第1圖繪示出四個閘極結構110。然而，可以理解的是第一及第二鰭式場效電晶體100A及100B可具有一或多個閘極結構相似且平行於閘極結構110。另外，第一及第二鰭式場效電晶體100A及100B可經由使用其他結構部件(諸如閘極接觸結構、導電介層連接層、導電線層、介電層、鈍化護層等等，其因簡潔目的而省略)而併入積體電路。可理解的是淺溝 槽隔離(STI)區104、鰭部結構106、鰭部隔離結構107、磊晶區108、閘極結構110、間隙壁120、蝕刻停止層(ESL)122、內層介電(ILD)層124、源極/汲極(S/D)接觸結構128的剖面形狀為範例說明並未侷限於此。
參照第2A至2C圖，其進一步說明第一及第二鰭式場效電晶體100A及100B。第2A至2C圖中具有相同於第1A及1B圖的部件，同上所述。第2A至2C圖係分別繪示出根據一些實施例之沿著第1圖中裝置100的A-A、B-B、C-C線的剖面示意圖。可以理解的是第2A至2C圖中第一及第二鰭式場效電晶體100A及100B為範例說明並未依比例繪示。可理解的是第2A至2C圖中淺溝槽隔離(STI)區104、鰭部結構106、鰭部隔離結構107、磊晶區108、閘極結構110、間隙壁120、蝕刻停止層(ESL)122、內層介電(ILD)層124、源極/汲極(S/D)接觸結構128的剖面形狀為範例說明並未侷限於此。
如第2A及2B圖所示，鰭部隔離結構107的某些部分為蝕刻停止層(ESL)122及內層介電(ILD)層124所環繞，且鰭部隔離結構107的某些部分則為氧化層114及閘極電極118所圍繞。在一些實施例中，鰭部隔離結構107的剖面具有一垂直尺寸107t，其大體上相等於鰭部106A的垂直尺寸106At。在一些實施例中，垂直尺寸107t約在50nm至60nm的範圍。在一些實施例中，鰭部隔離結構107的剖面具有一水平尺寸107w，其大體上相等於鰭部106A的水平尺寸106Aw。在一些實施例中，水平尺寸107w約在5nm至10nm的範圍。
在一些實施例中，鰭部隔離結構107具有一界面 107S。界面107S是由氧化製程(其用於形成鰭部隔離結構107)所形成。在一些實施例中，由氧化製程所形成的界面107S具有高濃度摻雜物(例如，Ge摻雜物)。參照第11圖，其對界面107S的製作有進一步的說明。
第2C圖係繪示出裝置100沿著C-C線穿過其中一個具有鰭部隔離結構107的鰭部結構106。可以理解的是基於裝置100的設計與功能，一或多個鰭部結構106可各具有一或多個鰭部隔離結構107。如第2C圖所示，鰭部隔離結構107可沿著Y軸鄰近於鰭部106A且位於鰭部106B的頂部。鰭部隔離結構107的某些部分可位於閘極結構110下方，而鰭部隔離結構107的某些部分可位於蝕刻停止層(ESL)122及內層介電(ILD)層124下方，如第2C圖所示。在一些實施例中，源極/汲極(S/D)接觸結構128未形成於鰭部隔離結構107上而是形成於磊晶區108上。第2C圖繪示出垂直尺寸107t可大體上相等於垂直尺寸106At。
請參照第3A至3C圖，其進一步說明第一及第二鰭式場效電晶體100A及100B。第3A至3C圖中具有相同於第1A及1B圖及第2A及2B圖的部件，同上所述。除非另外指出，否則第1A及1B圖及第2A及2B圖的部件可應用於第3A至3C圖的部件。第3A至3C圖係分別繪示出根據一些實施例之第1圖中裝置100沿著A-A線、B-B線及C-C線的剖面示意圖。可以理解的是第3A至3C圖中所繪示的第一及第二鰭式場效電晶體100A及100B為範例說明且未依比例繪示。可以理解的是第3A至3C圖中淺溝槽隔離(STI)區104、鰭部結構106、鰭部隔離結構107、 磊晶區108、閘極結構110、間隙壁120、蝕刻停止層(ESL)122、內層介電(ILD)層124、源極/汲極(S/D)接觸結構128的剖面形狀為範例說明並未侷限於此。
如第3A至3C圖所示，鰭部隔離結構107的某些部分為蝕刻停止層(ESL)122及內層介電(ILD)層124所環繞，且鰭部隔離結構107的某些部分則為氧化層114及閘極電極118所圍繞。在一些實施例中，位於內層介電(ILD)層124下方的鰭部隔離結構107的剖面各具有一垂直尺寸107t1*，其大體上小於鰭部106A的垂直尺寸106At，如第3A圖所示。在一些實施例中，垂直尺寸107t1*約在40nm至50nm的範圍。在一些實施例中，位於閘極結構110下方的鰭部隔離結構107的剖面各具有一垂直尺寸107t2*，其大體上小於鰭部106A的垂直尺寸106At，如第3B圖所示。在一些實施例中，垂直尺寸107t2*約在40nm至50nm的範圍。在一些實施例中，垂直尺寸107t1*與垂直尺寸107t2*可彼此相等或不同。
在一些實施例中，位於內層介電(ILD)層124及閘極結構110下方的鰭部隔離結構107的剖面可分別具有一水平尺寸，其沿著Z軸變化。舉例來說，如第3A及3B圖所示，位於內層介電(ILD)層124及閘極結構110下方的鰭部隔離結構107的水平尺寸從鰭部隔離結構107的底層107b朝尖端107a逐漸變小。在一些實施例中，位於鰭部隔離結構107的底層107b的水平尺寸可大體相等於鰭部106A的水平尺寸106Aw。
第3C圖係繪示出根據一些實施例之裝置100沿著C-C線穿過其中一個具有鰭部隔離結構107的鰭部結構106。如 第3C圖所示，鰭部隔離結構107可沿著Y軸鄰近於鰭部106A且位於鰭部106B的頂部。第3C圖進一步繪示出鰭部隔離結構107沿著Y軸具有變化的垂直尺寸。舉例來說，鰭部隔離結構107沿著Y軸的剖面可具有位於內層介電(ILD)層124下方的一第一垂直尺寸107t3*及不同於垂直尺寸107t3*的一第二垂直尺寸107t4*。在一些實施例中，垂直尺寸107t1*、107t2*、107t3*及107t4*可彼此相等或不同，且小於鰭部106A的垂直尺寸106At。
第4圖係繪示出根據一些實施例之裝置100的製造方法400的流程圖。為了闡述目的，第4圖的操作步驟係參照第5至14圖所繪示之用以製造裝置100的例示性製程進行說明。第5至14圖繪示出根據一些實施例之裝置100於各個不同製造階段的立體示意圖。這些操作步驟可依不同順序進行或不進行，其取決於特定應用。可以理解的是可將額外的製程實施於進行方法400之前、期間或之後，且某些其他製程在此處僅簡要敘述。第5至11圖中具有相同於第1圖、第2A至2C圖及第3A至3C圖的部件，同上所述。
在操作步驟405中，形成第一及第二鰭式場效電晶體的鰭部結構於基底上。舉例來說，如第5圖所示，第一及第二鰭式場效電晶體100A及100B的鰭部結構106形成於基底102上。鰭部結構106的製作可包括：(i)磊晶生長一SiGe層於未蝕刻基底102上；(ii)圖案化位於SiGe磊晶層上方的硬式罩幕層，以形成圖案化硬式罩幕層534；以及(iii)透過圖案化硬式罩幕層534來蝕刻SiGe磊晶層及基底102。上述蝕刻可利用乾蝕刻製程、濕蝕刻製程或其組合來進行。乾蝕刻製程可為採用 氯基或氟基蝕刻劑的反應離子蝕刻。在一些實施例中，硬式罩幕層可包括由熱氧化製程所形成的氧化矽薄膜。在一些實施例中，硬式罩幕層可包括由低壓化學氣相沉積(LPCVD)或電漿輔助化學氣相沉積(PECVD)所形成的氮化矽薄膜。在一些實施例中，具有SiGe的鰭部106A具有一垂直尺寸約在50nm至60nm的範圍，而鰭部106B具有一垂直尺寸約在50nm至60nm的範圍。在一些實施例中，鰭部結構106可具有一水平尺寸約在5nm至10nm的範圍。
請參照第4圖，在操作步驟410中，形成淺溝槽隔離(STI)區於基底上。舉例來說，參照第6至7圖所述形成淺溝槽隔離(STI)區104。淺溝槽隔離(STI)區104的製作包括沉積一保護層636*(繪示於第6圖)於第5圖的結構上，以形成第6圖的結構；沉積用於淺溝槽隔離(STI)區104的一絕緣材料層於保護層636*上；對絕緣材料層進行退火；對經過退火的絕緣材料層進行化學機械研磨(CMP)；以及蝕刻經過研磨的結構，以形成第7圖的結構。保護層636*可包括氮化材料(如，SiN)且可利用ALD或CVD沉積而成。保護層636*有助於對絕緣材料層進行退火過程中防止鰭部結構106氧化。
在一些實施例中，絕緣材料層可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)或低介電常數(low-k)介電材料。在一些實施例中，絕緣材料層可包括適用於流動介電材料(例如，流動氧化矽)的沉積方法所沉積而成。舉例來說，由流動式CVD(flowable CVD,FCVD)沉積形成用於淺溝槽隔離(STI)區104的流動氧化矽。FCVD製程之後可接著進 行濕式退火製程。濕式退火製程可包括於蒸汽中且約在200℃至700℃的溫度範圍對絕緣材料層進行退火並持續約30分鐘至120分鐘的範圍。濕式退火製程之後接著進行CMP製程，其去除圖案化硬式罩幕層及部分的絕緣材料層，使絕緣材料層的上表面大體上與鰭部結構106的上表面為共平面。CMP製程之後可接著進行蝕刻製程，以回蝕刻絕緣材料層及保護層636*而形成第7圖的結構。
可利用乾蝕刻製程、濕蝕刻製程或其組合來進行回蝕刻絕緣材料層。在一些實施例中，乾蝕刻製程可包括使用電漿乾蝕刻並採用一混合氣體(其包括：八氟環丁烷(C4F8)、氬(Ar)、氬(Ar)、氧(O2)及氦(He)；三氟甲烷(CHF3)及氦(He)；四氟化碳(CF4)、二氟甲烷(CH2F2)、氯(Cl2)及氧(O2)；溴化氫(HBr)、氧(O2)及氦(He)或其組合)於約1mTorr至5mTorr的壓力範圍下進行。在一些實施例中，濕蝕刻製程可使用稀釋氫氟酸(DHF)處理、氫氧化銨與過氧化氫混合物(ammonium peroxide mixture,APM)、硫酸與過氧化氫混合物(sulfuric peroxide mixture,SPM)、熱去離子水(DI water)或其組合。在一些實施例中，濕蝕刻製程可包括使用CERTAS®蝕刻製程，其使用作為蝕刻劑的氨水(NH3)及氫氟酸(HF)及惰性氣體(例如，氬(Ar)、氙(Xe)、氦(He)或其組合)。在一些實施例中，CERTAS®蝕刻製程的氫氟酸(HF)及氨水(NH3)的流量約在10sccm至100sccm的範圍(例如20sccm、30sccm或40sccm)。在一些實施例中，CERTAS®蝕刻製程約在5mTorr至100mTorr的壓力範圍(例如20mTorr、 30mTorr或40mTorr)以及約在50℃至120℃的溫度範圍下進行。
請參照第4圖，在操作步驟415中，形成鰭部隔離結構於部分的鰭部結構上。舉例來說，參照第8至11圖所述可形成鰭部隔離結構107(如第11圖所示)於鰭部結構106的鰭部106B上。鰭部隔離結構107的製作可選擇性調整(轉變及/或氧化)鰭部結構106的一或多個部分。在一些實施例中，鰭部隔離結構107的製作可選擇性調整(轉變及/或氧化)鰭部結構106的一或多個鰭部106A。選擇性調整(轉變及/或氧化)製程可包括沉積一罩幕層840(繪示於第8圖)於第7圖的結構上；圖案化第8圖的結構，以形成一露出區域944(繪示於第9圖)；透過露出區域944蝕刻罩幕層840的露出部分，以形成蝕刻的鰭部1046(繪示於第10圖)；以及氧化蝕刻的鰭部1046，以形成鰭部隔離結構107(繪示於第11圖)。
在一些實施例中，罩幕層840可包括包括氮化材料(如，SiN)且可利用ALD或CVD沉積而成。罩幕層840可具有一厚度約在2nm至4nm的範圍。如第9圖所示，一部分的罩幕層840透過露出區域944(其可藉由使用圖案化光阻層942而形成)而露出。製作圖案化光阻層942之後可接著進行蝕刻製程以去除鰭部106A上的罩幕層840部分(其透過露出區域944而露出)。上述蝕刻製程可形成蝕刻的鰭部1046，如第10圖所示。上述蝕刻製程可包括乾蝕刻製程(例如，反應離子蝕刻)、濕蝕刻製程或其組合。蝕刻製程之後可接著進行氧化製程，以將蝕刻的鰭部1046的材料(例如，SiGe)大體上調整(轉變及/或氧化)為一氧化材料(例如，SiO2或Ge摻雜SiO2)而形成鰭 部隔離結構107，如第11圖所示。
上述氧化製程可包括於一反應室內的第10圖結構上流入蒸汽氣流，且溫度約在400℃至500℃的範圍。氧化製程過程中，蝕刻的鰭部1046可自其外表面向中心調整(轉變及/或氧化)成氧化材料直至蝕刻的鰭部1046大體上的所有部分都調整(轉變及/或氧化)成鰭部隔離結構107的氧化材料(例如，SiO2或Ge摻雜SiO2)。
請參照第4圖，在操作步驟420中，形成一氧化層於鰭部結構及鰭部隔離結構上。舉例來說，一層氧化材料毯覆式沉積於第11圖的結構上，接著進行高溫退火製程，以形成氧化層114*，如第12圖所示。第12圖係繪示出沉積氧化材料之後沿著第11圖的D-D線立體剖視圖。氧化材料可包括氧化矽且可藉由CVD、ALD或電漿輔助ALD(plasma enhanced ALD,PEALD)、PVD、電子束蒸鍍或其他適合的製程而形成。在一些實施例中，可藉由PEALD且約在400W至500W的能量範圍及約在300℃至500℃的溫度範圍沉積上述氧化材料。在沉積上述氧化材料之後接著進行高溫退火製程。在一些實施例中，第12圖結構在沉積上述氧化材料之後可於約在800℃至1050℃的溫度範圍的氧氣流下進行乾式退火製程。
請參照第4圖，在操作步驟425中，形成一多晶矽結構及磊晶區於鰭部結構上，且形成間隙壁於多晶矽結構的側壁上。舉例來說，可形成多晶矽結構1350、間隙壁120以及磊晶區108，如第13圖所示。多晶矽結構1350可形成於第12圖的結構上。在一些實施例中，多晶矽結構1350的垂直尺寸可約在 90nm至200nm的範圍。在一些實施例中，在後續製程中，多晶矽結構1350及硬式罩幕層1352及1354可於閘極取代製程中被取代，以形成上述的閘極結構110。
在一些實施例中，可藉由毯覆式多晶矽沉積及接著藉由光學微影及蝕刻沉積的多晶矽而形成多晶矽結構1350。上述沉積製程包括CVD、PVD、ALD、其他適合的沉積方法或其組合。上述光學微影可包括光阻塗佈(例如，旋轉塗佈)、軟烤、光罩對準、曝光、後曝烤、光阻顯影、清洗、乾燥(例如，硬烤)、其他適合製程或其組合。上述蝕刻製程可包括乾蝕刻、濕蝕刻及/或其他蝕刻方法(例如，反應離子蝕刻)。
在一些實施例中，硬式罩幕層1352及1354可圖案化於多晶矽結構1350，以於後續製程步驟中保護多晶矽結構1350。硬式罩幕層1352及1354可包括絕緣材料，例如氮化矽。
形成硬式罩幕層1352及1354之後可接著形成間隙壁120於多晶矽結構1350的側壁上。間隙壁120可選擇性形成於多晶矽結構1350的側壁上且未形成於氧化層114*(繪示於第12圖)上。選擇性形成間隙壁120可包括表面處理及沉積製程。表面處理可包括將氧化層114*及多晶矽結構1350暴露於一抑制劑(inhibitor)，以形成一抑制層(未繪示)於氧化層114*的上表面，並於多晶矽結構1350的側壁上形成氫終止表面(H-terminated surface)或氟終止表面(F-terminated surface)。抑制層可具有氫氧根(hydroxyl-)終止表面。氫終止表面或氟終止表面可促進間隙壁120的材料沉積。表面處理 更包括藉由使氫氧根終止表面具有疏水成分(例如，含碳成分)而選擇性轉變氫氧根終止表面為疏水表面。疏水表面可防止間隙壁120的材料沉積於氧化層114*上。表面處理之後可接著進行間隙壁120的材料沉積。
在一些實施例中，可藉由CVD或ALD沉積間隙壁120的材料。表面處理可於進行沉積製程之前或期間來進行。沉積製程之後可接著進行氧化電漿處理，以去除位於氧化層114*上表面上的疏水成分及抑制層。在一些實施例中，間隙壁120可包括：(i)介電材料(例如，氧化矽、碳化矽、氮化矽、氮氧化矽)；(ii)氧化材料；(iii)氮化材料；(iv)低介電常數材料；或(v)其組合。在一些實施例中，氧化層114*可包括氧化矽而間隙壁120可包括氮化矽。
選擇性形成間隙壁120之後可接著藉由蝕刻未被多晶矽結構1350及間隙壁120覆蓋的氧化層114*區域而形成氧化層114(繪示於第13圖)。上述蝕刻製程可包括使用稀釋氫氟酸(HF)的濕蝕刻製程。
進行氧化層114*的蝕刻製程之後可接著進行磊晶生長磊晶區108於鰭部結構106上。在一些實施例中，可藉由：(i)化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、超高真空化學氣相沉積(UHVCVD)、減壓化學氣相沉積(RPCVD)、或任何適合的CVD)；(ii)分子束磊晶(MBE)製程；(iii)任何適合的磊晶製程；或(iv)其組合而生長磊晶區108。在一些實施例中，可藉由磊晶製程/局部蝕刻製程(至少重複一 次磊晶製程/局部蝕刻製程)來生長磊晶區108。如上所述，上述重複磊晶製程/局部蝕刻製程也稱作「循環沉積-蝕刻(CDE)製程」。在一些實施例中，磊晶區108可藉由選擇磊晶生長(SEG)而形成，其中加入蝕刻氣體來促進於鰭部結構106的露出表面上的半導體材料選擇生長，而未於絕緣材料(例如，淺溝槽隔離(STI)區104的介電材料)上生長。
在一些實施例中，多個磊晶區108可為P型或N型。在一些實施例中，磊晶區108可具有彼此相反的摻雜類型。在一些實施例中，p型磊晶區108可包括SiGe且可於磊晶生長製程過程中利用p型摻雜物(例如硼、銦或鍺)進行原位摻雜。對於p型原位摻雜來說，可使用p型摻雜前驅物，例如但未限定於乙硼烷(B2H6)、三氟化硼(BF3)及/或其他p型摻雜前驅物。在一些實施例中，n型磊晶區108可包括Si且可於磊晶生長製程過程中利用n型摻雜物，例如磷或砷。對於n型原位摻雜來說，可使用n型摻雜前驅物，例如但未限定於磷化氫(PH3)、砷化氫(AsH3)及/或其他n型摻雜前驅物。
請參照第4圖，在操作步驟430中，取代多晶矽結構為閘極結構。舉例來說，如第14圖所示，在去除多晶矽結構1350之後可形成閘極結構110。在一些實施例中，去除多晶矽結構1350之前，可形成蝕刻停止層(ESL)122以及內層介電(ILD)層124，如第14圖所示。在一些實施例中，蝕刻停止層(ESL)122可包括SiNx、SiON、SiC、SiCN、BN、SiBN、SiCBN或其組合。在一些實施例中，蝕刻停止層(ESL)122可包括由LPCVD、PECVD、CVD或ALD所形成的氮化矽。在一些實施例 中，內層介電(ILD)層124可包括一介電材料。內層介電(ILD)層124的介電材料可使用適用於流動介電材料(例如，流動氧化矽)的沉積方法沉積而成。舉例來說，流動氧化矽可由FCVD沉積而成。
可使用乾蝕刻製程(如，反應離子蝕刻)或濕蝕刻製程去除多晶矽結構1350及硬式罩幕層1352及1354。在一些實施例中，用於多晶矽結構1350及硬式罩幕層1352及1354蝕刻的氣體蝕刻劑可包括氯、氟或溴。在一些實施例中，NH4OH濕蝕刻可用於去除多晶矽結構1350，或者可於進行乾蝕刻之後接著進行濕蝕刻來去除多晶矽結構1350。
閘極結構110的製作可包括介電層(未繪示)的沉積。介電層可包括氧化矽且可藉由CVD、ALD、PVD、電子束蒸鍍或其他適合的製程。在一些實施例中，介電層可包括：(i)氧化矽層、氮化矽層及/或氮氧化矽層；(ii)高介電常數介電材料，例如，HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2；(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高介電常數介電材料；或(iv)其組合。高介電常數介電材料可藉由ALD及/或其他適合的方法而形成。在一些實施例中，介電層可包括一單層或絕緣材料層的堆疊。
沉積介電層之後可接著進行閘極電極118的沉積。閘極電極118可包括一單層或金屬層的堆疊。金屬層的堆疊可包括彼此不同的金屬。在一些實施例中，閘極電極118可包括一適合的導電材料，例如，Ti、Ag、Al、TiAlN、TaC、 TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金屬合金或其組合。可利用ALD、PVD、CVD或其他適合的沉積製程形成閘極電極118。
可藉由CMP製程對沉積的介電層及閘極電極118進行平坦化。CMP製程可將沉積的介電層及閘極電極118的上表面與內層介電(ILD)層124的上表面一同平坦化，如第14圖所示。
請參照第4圖，在操作步驟435中，形成源極/汲極(S/D)接觸結構於源極/汲極(S/D)接觸開口內。舉例來說，源極/汲極(S/D)接觸結構128形成於源極/汲極(S/D)接觸開口(未繪示)內，如第1圖所示。源極/汲極(S/D)接觸結構128的製作可包括形成源極/汲極(S/D)接觸開口以及形成金屬矽化層129與一導電區132，以形成如第1圖所示的結構。
源極/汲極(S/D)接觸開口(未繪示)可形成於磊晶區108上方。源極/汲極(S/D)接觸開口可包括：(i)去除位於源極/汲極(S/D)磊晶區108上方的內層介電(ILD)層124部分，以形成蝕刻的內層介電(ILD)層；(ii)去除的內層介電(ILD)層124的蝕刻部分下方的蝕刻停止層(ESL)122。去除部分的內層介電(ILD)層124可包括利用光學微影來圖案化，以露出對應於內層介電(ILD)層124的待去除部分的內層介電(ILD)層124上表面區域。可藉由乾蝕刻製程去除上述部分的內層介電(ILD)層124。在一些實施例中，乾蝕刻製程可為氟基製程。
內層介電(ILD)層的蝕刻製程可包括二個步驟。 在第一蝕刻步驟中，可使用CF4氣體進行蝕刻，其流量約在50sccm至500sccm的範圍。在第二蝕刻步驟中，可使用一混和氣體進行蝕刻，包括流量約在5sccm至50sccm的範圍的C4F6氣體、流量約在100sccm至500sccm的範圍的Ar氣體以及流量約在5sccm至50sccm的範圍的O2氣體。在一些實施例中，第一及第二蝕刻步驟中的每一者所進行的時間約在1秒至60秒的範圍。在一些實施例中，第一及第二蝕刻步驟中的每一者所進行的溫度約在10℃至100℃的範圍、壓力約在3mTorr至500mTorr的範圍以及RF功率約在300W至800W的範圍。在一些實施例中，第一蝕刻步驟的蝕刻速率高於第二蝕刻步驟。
進行部分的內層介電(ILD)層124的蝕刻之後可接著進行位於內層介電(ILD)層124的蝕刻部分下方的蝕刻停止層(ESL)122部分的乾蝕刻。在一些實施例中，蝕刻停止層(ESL)122的這些部分的蝕刻可包括二個步驟。在第一蝕刻步驟中，可使用一混和氣體進行蝕刻，包括流量約在5sccm至50sccm的範圍的CH2F2氣體以及流量約在10sccm至100sccm的範圍的CF4氣體。在第二蝕刻步驟中，可使用一混和氣體進行蝕刻，包括流量約在5sccm至50sccm的範圍的CH3F氣體、流量約在100sccm至500sccm的範圍的Ar氣體以及流量約在100sccm至500sccm的範圍的H2氣體。在一些實施例中，第一及第二蝕刻步驟中的每一者所進行的時間約在1秒至60秒的範圍。在一些實施例中，第一及第二蝕刻步驟中的每一者所進行的溫度約在10℃至100℃的範圍、壓力約在10mTorr至100mTorr的範圍以及RF功率約在500W至800W的範圍。在一些實施例中，第一蝕 刻步驟的蝕刻速率高於第二蝕刻步驟。
在一些實施例中，形成源極/汲極(S/D)接觸開口之後可接著形成金屬矽化層129，如第1圖所示。在一些實施例中，用於形成金屬矽化物的金屬可包括Co、Ti或Ni。形成金屬矽化層129之後可接著形成導電區132。導電區32的製作可包括沉積用於導電區132的材料於源極/汲極(S/D)接觸開口內，以形成如第1圖所示的結構。可利用PVD、CVD或ALD進行用於導電區132的材料的沉積。在一些實施例中，導電區32可包括一導電材料，例如W、Al、Co、Cu或適合的導電材料。
進行用於導電區132的材料的沉積之後可接著進行CMP製程，將導電區132的上表面與內層介電(ILD)層124的上表面一同平坦化。在一些實施例中，CMP製程可使用矽或鋁研磨粒(abrasive)，其研磨粒濃度約在0.1%至3%的範圍。在一些實施例中，矽或鋁研磨粒用於導電區132的W金屬具有一pH值小於7或用於導電區132的Co或Cu金屬具有一pH值大於7。
上述實施例提供鰭式場效電晶體(例如，第一及第二鰭式場效電晶體(finFET)100A及100B)的鰭部隔離結構(例如，鰭部隔離結構107)的結構及製造方法(其相較於其他形成鰭部隔離結構的方法具有較少的製程步驟)。上述例示性方法可在大體上不降低鄰近於及/或接觸鰭部隔離結構的鰭部結構(例如，鰭部結構106A及106B)的結構整體性的情形下形成鰭部隔離結構。在一些實施例中，上述例示性方法可在大體上不降低鰭部結構內的應變以及不危及鰭式場效電晶體 的高遷移通道效能的情形下形成鰭部隔離結構。
根據一些實施例，一種基底上的鰭式場效電晶體之製造方法，包括：形成一鰭部結構於基底上以及形成一淺溝槽隔離區於基底上。鰭部結構的一第一鰭部及一第二鰭部延伸於溝槽隔離區的一上表面上。上述方法更包括氧化第一鰭部，以將第一鰭部的一第一材料轉變為一第二材料。第二材料不同於第一鰭部的第一材料以及第二鰭部的一材料。上述方法更包括形成一氧化層於氧化的第一鰭部以及第二鰭部上以及形成一第一多晶矽結構及一第二多晶矽結構於氧化層上。
根據一些實施例，一種基底上的鰭式場效電晶體之製造方法，包括：形成一鰭部結構於基底上以及氧化鰭部結構的一鰭部，以將鰭部的一材料轉變為一氧化材料，氧化材料不同於鰭部結構的其他複數個鰭部的材料。上述方法更包括形成一氧化層於氧化的鰭部以及其他鰭部上、形成一多晶矽結構於氧化層上以及以一閘極結構取代多晶矽結構。
根據一些實施例，一種基底上的鰭式場效電晶體，包括：位於基底上的一鰭部結構。鰭部結構具有彼此相鄰的一第一鰭部及一第二鰭部。第一鰭部具有一材料不同於第二鰭部的一氧化材料。鰭式場效電晶體更包括位於第一鰭部上的一磊晶區以及位於磊晶區上及第二鰭部上的一蝕刻停止層。鰭式場效電晶體更包括分別位於第一鰭部及第二鰭部上的一第一閘極結構及一第二閘極結構以及位於磊晶區上的一源極/汲極接觸結構。
以上概略說明了本發明數個實施例的特徵，使所 屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。

Claims (13)

  1. 一種基底上的鰭式場效電晶體之製造方法，包括：形成一鰭部結構於該基底上；形成一淺溝槽隔離區於該基底上，其中該鰭部結構的一第一鰭部及一第二鰭部延伸於該淺溝槽隔離區的一上表面上；氧化該第一鰭部，以將該第一鰭部的一第一材料轉變為一第二材料，其中該第二材料不同於該第一鰭部的該第一材料以及該第二鰭部的一材料；形成一氧化層於該氧化的第一鰭部以及該第二鰭部上；以及形成一第一多晶矽結構及一第二多晶矽結構於該氧化層上。
  2. 如申請專利範圍第1項所述之基底上的鰭式場效電晶體之製造方法，其中氧化該第一鰭部的步驟包括選擇性氧化該第一鰭部而未氧化該第二鰭部。
  3. 如申請專利範圍第2項所述之基底上的鰭式場效電晶體之製造方法，其中氧化該第一鰭部的步驟包括：形成一罩幕層於該第一鰭部及該第二鰭部上；蝕刻該罩幕層位於該第一鰭部上的部分，以露出該第一鰭部；以及氧化該露出的第一鰭部。
  4. 如申請專利範圍第1、2或3項所述之基底上的鰭式場效電晶體之製造方法，其中氧化該第一鰭部的步驟包括：將該第一鰭部暴露於一蒸汽氣流，其溫度在400℃至500℃的範圍。
  5. 如申請專利範圍第1項所述之基底上的鰭式場效電晶體之製造方法，其中該第一鰭部的該第二材料包括摻雜的氧化材料。
  6. 一種基底上的鰭式場效電晶體之製造方法，包括：形成一鰭部結構於該基底上；氧化該鰭部結構的一鰭部，以將該鰭部的一材料轉變為一氧化材料，該氧化材料不同於該鰭部結構的其他複數個鰭部的材料；形成一氧化層於該氧化的鰭部以及該等其他鰭部上；形成一多晶矽結構於該氧化層上；以及以一閘極結構取代該多晶矽結構。
  7. 如申請專利範圍第6項所述之基底上的鰭式場效電晶體之製造方法，其中選擇性氧化該鰭部的步驟包括：形成一罩幕層於該鰭部及該等其他鰭部上；形成一圖案化光阻層於該罩幕層上，該圖案化光阻層具有一開口位於該罩幕層位於該鰭部上的部分上；經由該開口來蝕刻該罩幕層的該部分，以露出該鰭部；以及氧化該露出的鰭部。
  8. 如申請專利範圍第7項所述之基底上的鰭式場效電晶體之製造方法，其中形成該罩幕層的步驟包括形成具有一厚度在2nm至4nm範圍的一罩幕層。
  9. 一種基底上的鰭式場效電晶體，包括：一鰭部結構，位於該基底上，其中該鰭部結構具有彼此相鄰的一第一鰭部及一第二鰭部，該第一鰭部具有一材料不同於該第二鰭部的一氧化材料；一磊晶區，位於該第一鰭部上；一蝕刻停止層，位於該磊晶區上及該第二鰭部上；一第一閘極結構及一第二閘極結構，分別位於該第一鰭部及該第二鰭部上；以及一源極/汲極接觸結構，位於該磊晶區上。
  10. 如申請專利範圍第9項所述之基底上的鰭式場效電晶體，其中該第一鰭部具有一第一垂直尺寸，且其中該第二鰭部具有一第二垂直尺寸小於該第一垂直尺寸。
  11. 如申請專利範圍第9項所述之基底上的鰭式場效電晶體，其中該第二鰭部具有彼此不同的一第一水平尺寸及一第二水平尺寸。
  12. 如申請專利範圍第9、10或11項所述之基底上的鰭式場效電晶體，其中該第二鰭部包括具有一鍺摻雜濃度的一界面。
  13. 如申請專利範圍第9、10或11項所述之基底上的鰭式場效電晶體，其中該氧化材料包括一摻雜的氧化材料。
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