TW202029302A - 半導體元件的製造方法 - Google Patents

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fin
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polysilicon
gate
polysilicon gate
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TW108134278A
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江宏禮
鄭兆欽
陳自強
陳奕升
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台灣積體電路製造股份有限公司
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Abstract

揭示了一種半導體元件的製造方法。製造半導體元件的方法包括在基板上形成鰭結構以及在鰭結構的第一鰭部分上形成具有第一閾值電壓的多晶矽閘極結構。方法進一步包括在鰭結構的第二鰭部分上形成具有第一類型導電性的摻雜劑之摻雜的鰭區域；用第二類型導電性的摻雜劑摻雜該等多晶矽閘極結構中的至少一者，使第一閾值電壓調節為較大的第二閾值電壓；以及使用具有小於第一及第二閾值電壓之第三閾值電壓的金屬閘極結構替代與該等多晶矽閘極結構中的該至少一個多晶矽閘極結構鄰近的該等多晶矽閘極結構中的至少兩個多晶矽閘極結構。

Description

半導體元件的製造方法
本揭露係有關於一種半導體元件的製造方法。
隨著半導體技術的發展，對更高儲存容量、更快處理系統、更高效能、及更低成本的需求已不斷增加。為了滿足此等需求，半導體行業繼續按比例縮小半導體元件，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)，包括平面MOSFET及鰭式場效電晶體(fin field effect transistors，finFET)的尺寸。此種按比例縮小增加了半導體製造製程的複雜性。
一種製造半導體元件的方法，包含：在基板上形成鰭結構；在鰭結構的多個第一鰭部分上形成具有第一閾值電壓的多個多晶矽閘極結構；在鰭結構的多個第二鰭部分上形成具有第一類型導電性的摻雜劑的多個摻雜的鰭區域；以第二類型導電性的摻雜劑摻雜多個多晶矽閘極結構中的至少一個多晶矽閘極結構，使第一閾值電壓調節為較大的第二閾值電壓；以及用具有小於第一及第二閾值電壓的第三閾值電壓的高介電常數金屬閘極結構來替代與多個多晶矽 閘極結構中的至少一個多晶矽閘極結構鄰近的多個多晶矽閘極結構中的至少兩個多晶矽閘極結構。
100‧‧‧半導體元件
102A‧‧‧finFET
102B‧‧‧finFET
104‧‧‧隔離結構
104A‧‧‧多晶矽閘極結構
104B‧‧‧間隔件
106‧‧‧基板
108‧‧‧鰭結構
108A‧‧‧鰭基底部分
108B‧‧‧堆疊的鰭部分
108B*‧‧‧堆疊層
108B1‧‧‧第一部分
108B2‧‧‧第二部分
108B3‧‧‧第三部分
108S‧‧‧頂表面
110‧‧‧磊晶鰭區域
110"‧‧‧磊晶鰭區域
110t1‧‧‧厚度
110t2‧‧‧厚度
112‧‧‧閘極結構
112A‧‧‧氧化物層
112A*‧‧‧多晶矽結構
112B‧‧‧閘極介電層
112B*‧‧‧多晶矽結構
112C‧‧‧閘電極
114‧‧‧間隔件
116‧‧‧蝕刻終止層(ESL)
116t‧‧‧厚度
118‧‧‧層間介電(ILD)層
120‧‧‧第一半導體層
120*‧‧‧第一半導體層
120A‧‧‧第一鰭區域
120t‧‧‧垂直尺寸
120t*‧‧‧垂直尺寸
122‧‧‧第二半導體層
122*‧‧‧第二半導體層
122A‧‧‧第一鰭區域
122B‧‧‧第二鰭區域
122C‧‧‧第三鰭區域
122t‧‧‧垂直尺寸
122t*‧‧‧垂直尺寸
126‧‧‧S/D區域
128‧‧‧閘極阻障層
130‧‧‧閘極功函數層
132‧‧‧閘極金屬填充層
134‧‧‧閘極氧化物層
134*‧‧‧保護氧化物層
134s*‧‧‧水平尺寸
134t*‧‧‧垂直尺寸
136‧‧‧多晶矽結構
138‧‧‧淺溝槽隔離(STI)區域
138A‧‧‧第一保護襯墊
138At‧‧‧厚度
138B‧‧‧第二保護襯墊
138Bt‧‧‧厚度
138C‧‧‧絕緣層
138H‧‧‧垂直尺寸
200‧‧‧方法
205‧‧‧操作
210‧‧‧操作
215‧‧‧操作
220‧‧‧操作
225‧‧‧操作
230‧‧‧操作
235‧‧‧操作
240‧‧‧操作
440‧‧‧硬遮罩層
442‧‧‧硬遮罩層
644‧‧‧硬遮罩層
646‧‧‧空間
648‧‧‧水平尺寸
848‧‧‧界面
1050‧‧‧光阻(PR)層
1152‧‧‧PR層
1254‧‧‧空腔
1256‧‧‧空腔
H1、H2、HT、W1、W2、L1、St、GH、GL‧‧‧尺寸
本揭露之一實施例的觀點從後續描述以及附圖可以更佳理解。應注意的是，根據本產業的標準作業，許多特徵結構未按照比例繪製。事實上，許多特徵結構之尺寸可以任意地放大或縮小以清楚論述。
第1A圖以及第1B圖至第1E圖分別繪示根據一些實施例之具有隔離結構的半導體元件之等角視圖及橫截面圖。
第2圖為根據一些實施例之用於製造具有隔離結構的半導體元件之方法的流程圖。
第3A圖至第12A圖繪示根據一些實施例之具有隔離結構的半導體元件在其製造製程之各個階段的等角視圖。
第3B圖至第12B圖、第3C圖至第12C圖、第6D圖至第12D圖、以及第10E圖至第12E圖繪示根據一些實施例之具有隔離結構的半導體元件在其製造製程之各個階段的橫截面圖。
第8E圖至第8F圖繪示根據一些實施例，在鰭結構上具有磊晶鰭區域的各種構造之半導體元件的橫截面圖。
現將參考附圖，針對示例性實施例進行說明。在圖示中，相同元件符號通常指示相同、功能類似、及/或結構類似的元件。
以下的揭露內容提供許多不同實施例或範例，以實施本揭露之一實施例的不同結構。以下敘述構件及排列方式的特定實施例或範例，以求簡化本揭露之一實施例內容。當然，這些僅為範例說明並非用以限定本揭露之一實施例。舉例來說，構件尺寸並未限定於所揭露的範圍或數值，而是根據製程條件及/或元件的期望特性。再者，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了上述第一特徵部件與上述第二特徵部件形成直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使得上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露之一實施例內容可在各個範例中重複元件符號及/或字母。此重複本身並不指示所論述之各實施例及/或配置之間的關係。
為了便於描述，本文可使用空間相對性術語(例如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
應注意，在說明書中提及「一個實施例(one embodiment)」、「一實施例(an embodiment)」、「一示例實施例(an example embodiment)」、「示例性 (exemplary)」等等指示所描述的實施例可包括特定特徵、結構、或特性，但每個實施例可能不必包括特定特徵、結構、或特性。此外，此種用語不必指相同實施例。另外，當結合一實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例實現此種特徵、結構或特性將在熟習此項技藝者的知識內。
將理解，本文的措辭或術語係出於描述目的而非限制，使得本說明書的術語或措辭將由熟習相關技藝者鑒於本文的教示來解釋。
如本文所使用，術語「選擇率」指兩種材料在相同蝕刻條件下的蝕刻速率的比率。
如本文所使用，術語「高k」指高介電常數。在半導體元件結構及製造製程的領域中，高介電常數指介電常數大於SiO2的介電常數(例如，大於3.9)。
如本文所使用，術語「p型」定義如用p型摻雜劑(例如硼)摻雜的結構、層、及/或區域。
如本文所使用，術語「n型」定義如用n型摻雜劑(例如磷)摻雜的結構、層、及/或區域。
如本文所使用，術語「約」指可以基於與標的半導體元件相關聯的特定技術節點而變化的給定量的值。在一些實施例中，基於特定技術節點，例如，術語「約」可以指給定量之值的5-30%(例如，此值的±5%、±10%、±20%、或±30%)內變化的值。
如本文所使用，術語「實質上(substantially)」或「實質(substantial)」指可以基於與標的半導體元件相關聯的特定技術節點而變化的給定量的值。在一些實施例中，基於特定技術節點，術語「實質上」可以指在例如目標(或意欲)值的±5%內變化的給定量的值。
本文揭示的鰭結構可藉由任何適宜方法圖案化之。例如，可使用一或多個微影製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭結構。通常，雙重圖案化或多重圖案化製程結合微影以及自對準製程，從而允許產生較小的間距的圖案，例如，對比於使用單個直接微影製程獲得的間距。舉例來說，在一個實施例中，在基板上方形成犧牲層並且使用微影製程圖案化之。使用自對準製程在圖案化的犧牲層旁邊形成間隔件。隨後移除犧牲層，並且可隨後使用剩餘間隔件來圖案化鰭結構。
本揭露之一實施例內容提供在半導體元件中及/或在積體電路(IC)中的FET元件(例如，finFET或平面FET)之間的示例隔離結構以及其示例製造方法。所述示例方法可以形成隔離結構，而不實質上劣化(例如，減少或釋放)在FET元件之通道區域中的應變，並且因此不劣化FET元件的通道移動性效能。
在一些實施例中，隔離結構包括多晶矽閘極結構，配置以使FET元件彼此電氣隔離。多晶矽閘極結構可為反向偏壓構造以在FET元件之間提供電氣隔離。多晶矽閘極結構可配置以具有功函數值，與基於非多晶矽閘極(例如， 金屬閘極)結構的隔離結構相比，導使多晶矽閘極結構具有較高閾值電壓及較小反偏壓漏電流。與利用非多晶矽閘極結構所實現的電氣隔離相比，較高閾值電壓及較小反偏壓漏電流提供在FET元件之間更有效且可靠的電氣隔離。
在一些實施例中，多晶矽閘極結構的閾值電壓可以大於非多晶矽閘極結構的閾值電壓約0.1V至約0.5V(例如，約0.2V、約0.25V、約0.3V、約0.35V、約0.4V、或約0.45V)。在一些實施例中，多晶矽閘極結構的反偏壓漏電流可以小於非多晶矽閘極結構的反偏壓漏電流至少約5個數量級。在一些實施例中，多晶矽閘極結構的反偏壓漏電流可以小於非多晶矽閘極結構的反偏壓漏電流約5個數量級至約10個數量級(例如，約6個數量級、約7個數量級、約8個數量級、或約9個數量級)。
此種高閾值電壓及小反偏壓漏電流可在具有高深寬比(例如，在閘極高度與閘極長度之間的比率等於或大於約9)及小閘極長度(例如，閘極長度等於或小於約15nm)的多晶矽閘極結構中實現，在閘極替代製程中，此等多晶矽閘極結構在未有沉積功函數金屬之複雜性的情況下製造。因此，與具有類似高深寬比及小閘極長度的非多晶矽閘極結構相比，多晶矽閘極結構可以利用較少製程步驟且以較低製造成本製造。由此，本文揭示的示例隔離結構可以增加在半導體元件中及/或在積體電路(IC)中的FET元件的封裝密度，而在製造成本與元件效能之間沒有實質折衷。
參考第1A圖至第1E圖描述了半導體元件100，根據一些實施例，半導體元件100具有finFETs 102A-102B，以及配置以使finFET 102A-102B彼此電氣隔離的隔離結構104。第1A圖繪示根據一些實施例之半導體元件100的等角視圖。根據一些實施例，第1B圖至第1E圖分別繪示第1A圖的半導體元件100之沿著線B-B、C-C、D-D、及E-E的橫截面圖。在一些實施例中，finFET 102A-102B可皆為p型finFET(PFET)或n型finFET(NFET)或各種導電類型finFET中的一種。儘管在第1A圖至第1B圖中繪示兩個finFET及一個隔離結構，但是半導體元件100可以具有任何數量的finFET及隔離結構。除非另有提及，否則對finFET 102A-102B及隔離結構104的元件的相同論述，適用於彼此。出於說明目的而繪示半導體元件100的等角視圖，並且可不按比例繪製。
參照第1A圖至第1B圖，finFET 102A-102B及隔離結構104可在基板106上形成。基板106可為半導體材料，例如，但不限於，矽。在一些實施例中，基板106包括結晶矽基板(例如，晶圓)。在一些實施例中，基板106包括：(i)元素半導體，例如鍺；(ii)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；(iii)合金半導體，包括碳化鍺矽、鍺矽、磷砷化鎵、磷化鎵銦、砷化鎵銦、磷砷化鎵銦、砷化鋁銦、及/或砷化鋁鎵；或(iv)其組合。另外，基板106可以取決於設計需求(例如，p型基板或n型基板)而摻雜。在一些實施例中，基板106可以 用p型摻雜劑(例如，硼、銦、鋁、或鎵)或n型摻雜劑(例如，磷或砷)摻雜。
半導體元件100可以進一步包括鰭結構108，鰭結構108沿著X軸延伸並且穿過finFET 102A-102B及隔離結構104。在一些實施例中，隔離結構104可以設置在鰭結構108的第一部分108B1上，並且finFET 102A-102B可以包括鰭結構108的第二部分108B2及第三部分108B3，配置以分別形成finFET 102A-102B的有效區域
鰭結構108可以包括鰭基底部分108A以及在鰭基底部分108A上設置的堆疊的鰭部分108B。在一些實施例中，鰭基底部分108A可以包括與基板106類似的材料。鰭基底部分108A可以藉由對基板106進行微影圖案化及蝕刻而形成。堆疊的鰭部分108B可以包括以交替堆疊的第一半導體層120及第二半導體層122。每個第一半導體層120可具有在磊晶鰭區域110下面的第一鰭區域120A(在第1B圖中繪示)、在如下文更詳細描述經蝕刻以形成閘極結構112之前的第二鰭區域120B(未在第1A圖至第1E圖中繪示；在第8B圖中繪示)、以及在隔離結構104下面的第三鰭區域120C。每個第二半導體層122可具有在磊晶鰭區域110下面的第一鰭區域122A、在閘極結構112下面的第二鰭區域122B、以及在隔離結構104下面的第三鰭區域122C。
第一半導體層120及第二半導體層122可以藉由磊晶生長而成並且可以包括與彼此不同的半導體材料。在一些實施例中，第一半導體層120及第二半導體層122可以 包括與基板106類似或不同的半導體材料。在一些實施例中，第一半導體層120及第二半導體層122可包括，具有與彼此不同之氧化速率及/或蝕刻選擇率的半導體材料。在一些實施例中，第一半導體層120及第二半導體層122的每一者可以包括鍺矽(SiGe)，其中Ge在約25原子百分比至約50原子百分比的範圍(例如，約30原子百分比、35原子百分比、或約45原子百分比)，其中任何剩餘的原子百分比為Si，或者第一半導體層120及第二半導體層122的每一者可以包括Si，而不具有任何實質量Ge。
第一半導體層120及/或第二半導體層122的半導體材料可為未摻雜的或可為在其磊晶生長製程期間使用下列進行原位摻雜：(i)p型摻雜劑，例如硼、銦、或鎵；及/或(ii)n型摻雜劑，例如磷或砷。對於p型原位摻雜而言，可以使用p型摻雜前驅物，例如二硼烷(B2H6)、三氟化硼(BF3)、及/或其他p型摻雜前驅物。對於n型原位摻雜而言，可以使用n型摻雜前驅物，例如膦(PH3)、胂(AsH3)、及/或其他n型摻雜前驅物。第一半導體層120及第二半導體層122可以具有沿著Z軸的相應垂直尺寸120t及122t(例如，厚度)，各者約6nm至約10nm變化(例如，約7nm、約8nm、或約9.5nm)。垂直尺寸120t及122t可以彼此相等或不同。
在一些實施例中，鰭基底部分108A及堆疊的鰭部分108B可以具有沿著Z軸的相應垂直尺寸H1及H2(例如，高度)，各者從約40nm至約60nm變化(例如，約45 nm、約50nm、或約55nm)。垂直尺寸H1及H2可以彼此相等或不同，並且可具有使H1及H2的總和(亦即，鰭結構108的總高度HT)從約80nm至約120nm變化(例如，約85nm、約90nm、約100nm、或約115nm)的值。在一些實施例中，鰭結構108可具有從約100nm至約1μm變化(例如，約200nm、約300nm、約500nm、約750nm、或約900nm)的沿著X軸的水平尺寸L1(例如，長度)。鰭結構108的水平尺寸L1可為至少100nm以防止在鰭結構108中釋放應變，並且因此，防止在閘極結構112下方的第二鰭區域122B中形成的通道區域中釋放應變。用於鰭結構108的其他尺寸及材料係在本揭露之一實施例的範疇及精神內。
在一些實施例中，finFET 102A-102B可以進一步包括磊晶鰭區域110、閘極結構112、及間隔件114。
參照第1A圖至第1B圖，磊晶鰭區域110可在堆疊的鰭部分108B之未在閘極結構112下的區域之上方生長。磊晶鰭區域110可包含磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料與基板106的材料相同。在一些實施例中，磊晶生長的半導體材料包括與基板106的材料不同的材料。磊晶生長的半導體材料可以包括：(i)半導體材料，例如鍺或矽；(ii)化合物半導體材料，例如砷化鎵及/或砷化鋁鎵；或(iii)半導體合金，例如鍺矽及/或磷砷化鎵。
參照第1C圖，在一些實施例中，磊晶鰭區域110各者可具有沿著堆疊的鰭部分108B之側壁的厚度110t1，以 及在堆疊的鰭部分108B之頂表面上的厚度110t2。在一些實施例中，厚度110t1及110t2可以彼此相等或不同。在一些實施例中，厚度110t1及110t2中的每一者可以從約3nm至約6nm變化(例如，約3.5nm、約4nm、約4.5nm、或約5nm)。
在一些實施例中，磊晶鰭區域110可藉由下列生長：(i)化學氣相沉積(CVD)，例如低壓CVD(LPCVD)、原子層CVD(ALCVD)、超高真空CVD(UHVCVD)、減壓CVD(RPCVD)、或任何適宜CVD；(ii)分子束磊晶(MBE)製程；(iii)任何適宜磊晶製程；或(iv)上述組合。在一些實施例中，磊晶鰭區域110可以藉由磊晶沉積/部分蝕刻製程生長，其重複至少一次磊晶沉積/部分蝕刻製程。此種重複的沉積/部分蝕刻製程亦稱為循環沉積蝕刻(CDE)製程。
磊晶鰭區域110可為分別用於PFET 102A-102B或NFET 102A-102B之p型或n型。在一些實施例中，finFET 102A及finFET 102B的磊晶鰭區域110可為與彼此相同或相反的摻雜類型。P型磊晶鰭區域110可包括SiGe並且可在磊晶生長製程期間使用p型摻雜劑(例如硼、銦、或鎵)原位摻雜。對於p型原位摻雜而言，可以使用p型摻雜前驅物，例如，但不限於，二硼烷(B2H6)、三氟化硼(BF3)、及/或其他p型摻雜前驅物。
在一些實施例中，每個p型磊晶鰭區域110可具有複數個子區域(未繪示)，此等子區域可包括SiGe並且與彼此不同，基於下列理由，例如，摻雜濃度、磊晶生長製 程條件、及/或Ge相對於Si的相對濃度。子區域中的每一者可具有與彼此類似或不同的厚度，並且厚度可從約0.5nm至約5nm變化(例如，約1nm、約2nm、或約4nm)。在一些實施例中，在最靠近堆疊的鰭部分108B的子區域中之原子百分比Ge可以小於最遠離堆疊的鰭部分108B之子區域中的原子百分比Ge。在一些實施例中，最靠近堆疊的鰭部分108B的子區域可以包括在從約15原子百分比至約35原子百分比的範圍(例如，約20原子百分比、約25原子百分比、或約30原子百分比)的Ge，而最遠離堆疊的鰭部分108B的子區域可包括從約25原子百分比至約50原子百分比的範圍內(例如，約30原子百分比、35原子百分比、或約45原子百分比)的Ge，其中任何剩餘的原子百分比係在子區域中的Si。
P型磊晶鰭區域110的此等複數個子區域可以在約10Torr至約300Torr的壓力下且在約500℃至約700℃的溫度下使用反應氣體(例如HCl)作為蝕刻劑、GeH4作為Ge前驅物、二氯矽烷(DCS)及/或SiH4作為Si前驅物，B2H6作為B摻雜劑前驅物、H2、及/或N2來磊晶生長。根據一些實施例，為了在複數個子區域中實現不同Ge濃度，Ge與Si前驅物的流動速率比在其相應生長製程期間變化。例如，在約9至約25的範圍內(例如，約10、約15、或約20)的Ge與Si前驅物流動速率比可以在最靠近堆疊的鰭部分108B的子區域的磊晶生長期間使用，而小於約6(例如，約5.5、約5、約4.5、約4、約2.5、或約2)的Ge與Si前驅物 的流動速率比可以在最遠離堆疊的鰭部分108B的子區域的磊晶生長期間使用。
根據一些實施例，p型磊晶鰭區域110的複數個子區域可具有相對於彼此變化的p型摻雜劑濃度。例如，最靠近堆疊的鰭部分108B的子區域可為未摻雜的或可具有相較於最遠離堆疊的鰭部分108B的子區域之摻雜劑濃度(例如，在約1×1020至約3×1022atoms/cm3之範圍內的摻雜劑濃度)較低的摻雜劑濃度(例如，小於約8×1020atoms/cm3的摻雜劑濃度)。
在一些實施例中，n型磊晶鰭區域110可以包含Si，並且可在磊晶生長製程期間使用n型摻雜劑(例如磷或砷)原位摻雜。對於n型原位摻雜而言，可以使用n型摻雜前驅物，例如，但不限於，膦(PH3)、胂(AsH3)、及/或其他n型摻雜前驅物。每個n型磊晶鰭區域110可以具有複數個n型子區域。除了此類型的摻雜劑之外，複數個n型子區域在厚度、相於Si的Ge濃度、摻雜劑濃度、及/或磊晶生長製程條件方面可類似於複數個p型子區域。用於複數個n型及/或p型子區域的其他材料、厚度、Ge濃度、及摻雜劑濃度係在本揭露之一實施例的範疇及精神內。
參照第1B圖，磊晶鰭區域110連同其下面的相應半導體層120及122的第一鰭區域120A及122A可以形成finFET 102A-102B的源極/汲極(S/D)區域126。在finFET 102A-102B的第二鰭區域122B中的通道區域的每一者之間可以插入一對S/D區域126。儘管將finFET 102A-102B 繪示為具有鰭結構108，其中在鰭基底部分108A上具有交替材料層的堆疊的鰭部分108B，finFET 102A及/或102B的其他鰭結構(例如，從基板106蝕刻或在基板106上磊晶生長的單層鰭結構)係在本揭露之一實施例的範疇及精神內。
參照第1A圖至第1B圖以及第1D圖，閘極結構112可為多層結構並且可設置在未被磊晶鰭區域110及隔離結構104覆蓋之堆疊的鰭部分108B頂表面及側壁的區域上。在一些實施例中，每個第二鰭區域122B可由一個閘極結構112或一個閘極結構112的一或多層纏繞在周圍，對此閘極結構112亦可以被稱為「環繞式閘極(GAA)結構」或「水平環繞式閘極結構」，並且finFET 102A-102B亦可以稱為「GAA FET」。
每個閘極結構112可以包括氧化物層112A、在氧化物層112A上設置的閘極介電層112B、以及在介電層112B上設置的閘電極112C。如第1D圖所示，氧化物層112A及閘極介電層112可以纏繞在第二鰭區域122B周圍以填充在相鄰的第二鰭區域112B之間的空間，並且因此使第二鰭區域122B彼此電氣隔離，並且使第二鰭區域122B與導電閘電極112C電氣隔離，以防止在finFET 102A-102B的操作期間在閘極結構112與S/D區域126之間的短路。在一些實施例中，每個氧化物層112A可以包括半導體氧化物材料(例如，氧化矽或氧化鍺矽)，並且可以具有從約1nm 至約10nm變化(例如，約1nm、約2nm、約5nm、或約10nm)的厚度。
每個閘極介電層112B可以具有從約1nm至約5nm變化的厚度。每個閘極介電層112B可以包括氧化矽，並且可以藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、電子束蒸發、或其他適宜製程來形成。在一些實施例中，每個閘極介電層112B可以包括：(i)氧化矽、氮化矽、及/或氮氧化矽的層，(ii)高介電常數介電材料，例如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)，(iii)高介電常數介電材料，具有下列的二氧化物：鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鎰(Yb)、或鎦(Lu)，或(iv)其組合。高介電常數介電層可以藉由ALD及/或其他適宜方法形成。在一些實施例中，每個閘極介電層112B可以包括絕緣材料層的單層或堆疊。用於閘極介電層112B的其他材料及形成方法係在本揭露之一實施例的範疇及精神內。
在一些實施例中，每個閘電極112C可以包括閘極阻障層128、閘極功函數層130、及閘極金屬填充層132。如第1D圖所示，每個第二鰭區域122B可以由一個閘極阻障層128及一個閘極功函數層130纏繞在周圍。取決於在相鄰的第二鰭區域122B之間的空間及閘極結構112的層的厚 度，每個第二鰭區域122B可以由閘電極112C的一或多層纏繞在周圍，從而填充在相鄰的第二鰭區域122B之間的空間。根據一些實施例，儘管第1D圖繪示了部分纏繞在第二鰭區域122B周圍的閘極金屬填充層132，閘極金屬填充層132亦可以纏繞在第二鰭區域122B周圍以填充在相鄰的第二鰭區域122B之間的空間(未繪示)。
在一些實施例中，閘極阻障層128可以用作後續形成閘極功函數層130的成核層，及/或可以幫助防止金屬(例如，Al)實質上從閘極功函數層130擴散到下層(例如，閘極介電層112B或氧化物層112A)。每個閘極阻障層128可以包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、或其他適宜擴散阻障材料，並且可以藉由ALD、PVD、CVD、或其他適宜金屬沉積製程形成。在一些實施例中，閘極阻障層128可以包括實質上無氟金屬或含金屬膜，並且可以使用一或多種無氟基的前驅物來藉由ALD或CVD形成。實質上無氟金屬或無氟含金屬膜可以包括離子、原子、及/或分子形式的量小於5原子百分比的氟污染物。在一些實施例中，每個閘極阻障層128可以具有從約1nm至約10nm變化的厚度。用於閘極阻障層128的其他材料、形成方法及厚度係在本揭露之一實施例的範疇及精神內。
每個閘極功函數層130可以包括單個金屬層或金屬層堆疊。金屬層堆疊可以包括具有彼此相等或不同的功函數值的金屬。在一些實施例中，每個閘極功函數層130可以包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦 (TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、氮化鉭碳(TaCN)、鋁鈦(TiAl)、氮化鋁鈦(TiAlN)、氮化鎢(WN)、金屬合金、及/或其組合。在一些實施例中，每個閘極功函數層130可以包括Al摻雜的金屬，例如Al摻雜的Ti、Al摻雜的TiN、Al摻雜的Ta、或Al摻雜的TaN。閘極功函數層130可以使用適宜製程(例如ALD、CVD、PVD、電鍍、或其組合)形成。在一些實施例中，每個閘極功函數層130可以具有從約2nm至約15nm變化的厚度。用於閘極功函數層130的其他材料、形成方法及厚度係在本揭露之一實施例的範疇及精神內。
每個閘極金屬填充層132可以包括單個金屬層或金屬層堆疊。金屬層堆疊可以包括彼此不同的金屬。在一些實施例中，每個閘極金屬填充層132可以包括適宜的導電材料，例如Ti、銀(Ag)、Al、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、Zr、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、鈷(Co)、鎳(Ni)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、金屬合金、及/或其組合。閘極金屬填充層132可以藉由ALD、PVD、CVD、或其他適宜沉積製程來形成。用於閘極金屬填充層132的其他材料及形成方法係在本揭露之一實施例的範疇及精神內。儘管將finFET 102A-102B的閘極結構112繪示為類似的，finFET 102A-102B可以具有閘極結構，其中材料及/ 或電氣性質(例如，閾值電壓、功函數值)彼此不同。此外，儘管將閘極結構112繪示為具有水平GAA結構，其他閘極結構(例如，垂直GAA結構或不具有GAA結構的閘極結構)係在本揭露之一實施例的範疇及精神內。
參照第1A圖至第1B圖，根據一些實施例，間隔件114可以形成閘極結構112的側壁，並且與氧化物層112A及閘極介電層112B實體接觸。間隔件114可以包括絕緣材料，例如氧化矽、氮化矽、低介電常數材料、或其組合。間隔件114可以具有低介電常數材料，其中介電常數小於約3.9(例如，約3.5、約3.0、或約2.8)。在一些實施例中，每個間隔件114可以具有從約7nm至約10nm變化的厚度。用於間隔件114的其他材料及厚度係在本揭露之一實施例的範疇及精神內。
參照第1圖至第1B圖以及第1E圖，隔離結構104可配置以讓相同鰭結構108形成的finFET 102A-102B彼此電氣隔離。利用隔離結構104，在具有相同鰭結構108的finFET 102A-102B之間的電氣隔離可以實現，而不切割(例如，蝕刻或移除)鰭結構108沿著通道區域的部分，此等部分沿著X軸在finFET 102A-102B的第二鰭區域122B中延伸並且用絕緣材料替換，如在形成隔離結構(例如淺溝槽隔離(STI)結構)的其他方法中完成的。在其他方法中執行的此鰭切割製程減少鰭結構中的應變並且不利地影響finFET的通道移動率效能。因此，可以形成隔離結構104，而不實質上劣化(例如，減少或釋放)在finFET 102A-102B的通道區域中的應變，並且因此不劣化finFET 102A-102B的通道移動率效能。
在一些實施例中，隔離結構104可以包括多晶矽閘極結構104A及形成多晶矽閘極結構104A的側壁的間隔件104B。除非另外提及，對間隔件114的論述應用於間隔件104B。如第1B圖所示，多晶矽閘極結構104A可以在堆疊的鰭部分108B的第一部分108B1上設置，並且如第1E圖所示，可以覆蓋第一部分108B1的頂表面及側壁。在一些實施例中，多晶矽閘極結構104A可以包括在第一部分108B1的頂表面及側壁上設置的閘極氧化物層134，並且多晶矽結構136可以在閘極氧化物層134上設置。閘極氧化物層134可以具有從約1nm至約3nm變化(例如，約1.5nm、約1.8nm、約2nm、約2.5nm、或約2.8nm)的厚度。多晶矽閘極結構104A可以具有從約3nm至約30nm變化(例如，約5nm、約10nm、約15nm、約20nm、或約25nm)的沿著X軸的水平尺寸GL(例如，閘極長度；在第1A圖中繪示)。在一些實施例中，多晶矽閘極結構104A可以具有等於或小於15nm(例如，約1nm、約3nm、約5nm、約7nm、約10nm、或約15nm)的水平尺寸GL。多晶矽閘極結構可以具有等於或大於約9(例如，約10、約12、約15、約18、或約20)的高深寬比，其中深寬比為多晶矽閘極結構104A沿著Z軸的垂直尺寸GH(例如，閘極高度；在第1E圖中繪示)與水平尺寸GL的比率。
在一些實施例中，多晶矽結構136可以包括未摻雜或摻雜的多晶矽材料。在一些實施例中，多晶矽結構136可以包括導電類型與finFET 102A及/或102B的磊晶鰭區域110的摻雜劑相反的摻雜劑。在一些實施例中，多晶矽結構136可以具有用於電氣隔離NFET 102A-102B的p型摻雜劑，或可以具有用於電氣隔離PFET 102A-102B的n型摻雜劑。在一些實施例中，多晶矽結構136可以具有用於電氣隔離具有關於彼此相反的導電類型的finFET 102A-102B的p型或n型摻雜劑。在一些實施例中，多晶矽結構136可以具有從約3x1018atoms/cm3至約5x1023atoms/cm3變化(例如，約5x1018atoms/cm33至約5x1023atoms/cm3、約1x1019atoms/cm3至約1x1022atoms/cm3、約1x1020atoms/cm3至約5x1022atoms/cm3、約5x1018atoms/cm3、約1x1019atoms/cm3、約5x1019atoms/cm3、約3x1020atoms/cm3、約7x1020atoms/cm3、約1x1021atoms/cm3、約5x1021atoms/cm3、約3x1022atoms/cm3、約8x1022atoms/cm3、或約1x1023atoms/cm3)的摻雜劑濃度。
在一些實施例中，具有摻雜的多晶矽結構136的多晶矽閘極結構104A的閾值電壓可以大於具有未摻雜的多晶矽結構136的多晶矽閘極結構104A的閾值電壓。在一些實施例中，具有摻雜的多晶矽結構136的多晶矽閘極結構104A的反偏壓漏電流可以小於具有未摻雜的多晶矽結構 136的多晶矽閘極結構104A的反偏壓漏電流。多晶矽閘極結構104A的閾值電壓及反偏壓漏電流可以藉由用導電類型與finFET 102A及/或102B的磊晶鰭區域110的摻雜劑相反的摻雜劑摻雜多晶矽結構136來調節。
為了在操作期間提供在finFET 102A-102B之間的電氣隔離，多晶矽閘極結構104A相鄰S/D區域126且為反向偏壓構造，或可為非主動構造。多晶矽閘極結構104A的反向偏壓或非主動構造可以防止在finFET 102A-102B的S/D區域126之間導電。多晶矽閘極結構104A亦可以稱為「虛擬閘極」或「非主動閘極」。多晶矽結構136的功函數值可以高於基於非多晶矽閘極(例如，金屬閘極)結構之隔離結構的功函數值，從而導致多晶矽閘極結構104A與非多晶矽閘極結構相比較高的閾值電壓及較小的反偏壓漏電流。
在一些實施例中，多晶矽閘極結構104A的閾值電壓可以大於非多晶矽閘極結構的閾值電壓約0.1V至約0.5V(例如，約0.2V、約0.25V、約0.3V、約0.35V、約0.4V、或約0.45V)。在一些實施例中，多晶矽閘極結構104A的反偏壓漏電流可以小於非多晶矽閘極結構的反偏壓漏電流至少約5個數量級。在一些實施例中，多晶矽閘極結構104A的反偏壓漏電流可以小於非多晶矽閘極結構的反偏壓漏電流約5個數量級至約10個數量級(例如，約6個數量級、約7個數量級、約8個數量級、或約9個數量級)。與利用非多晶矽閘極結構實現的電氣隔離相比，較高閾值電壓 及較小反偏壓漏電流可以提供在finFET 102A-102B之間更有效且可靠的電氣隔離。
此高閾值電壓及小反偏壓漏電流可以在多晶矽閘極結構104A中實現，而在閘極替代製程中未具有沉積功函數金屬的複雜性，如下文更詳細描述。因此，與具有多晶矽閘極結構104A類似的深寬比以及閘極長度的非多晶矽閘極結構相比，具有多晶矽閘極結構104A的隔離結構104可以利用較少製程步驟且以較低製造成本製造。
在一些實施例中，多晶矽閘極結構104A的閾值電壓可以大於閘極結構112的閾值電壓約0.1V至約0.5V(例如，約0.2V、約0.25V、約0.3V、約0.35V、約0.4V、或約0.45V)。在一些實施例中，多晶矽閘極結構104的功函數值可以大於閘極結構112的功函數值。儘管本文將隔離結構104圖示為包括用於電氣隔離非平面FET的非平面多晶矽閘極結構104A，隔離結構104可以包括用於電氣隔離平面FET的平面多晶矽閘極結構。另外，finFET 102A-102B及隔離結構104可以經由使用其他結構部件(例如閘極接觸結構、S/D接觸結構、導電通孔、導電接線、互連金屬層、介電層、鈍化層等等)結合到積體電路中，此等結構部件出於清晰緣故並未繪示。
參照第1A圖至第1E圖，半導體元件100可以進一步包括蝕刻終止層(ESL)116、層間介電(ILD)層118、及淺溝槽隔離(STI)區域138。ESL 116可以配置以保護閘極結構112、隔離結構104、及/或磊晶鰭區域110。例如， 此保護可以在形成ILD層118及/或S/D接觸結構(未繪示)期間提供。ESL 116可以在間隔件114及104B的側壁上設置。在一些實施例中，例如，ESL 116可以包括氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、氮化硼矽(SiBN)、氮化矽碳硼(SiCBN)、或其組合。在一些實施例中，ESL 116可以包括藉由低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、化學氣相沉積(CVD)形成的氮化矽或氧化矽，或者藉由高深寬比製程(HARP)形成的氧化矽。在一些實施例中，ESL 116可以具有從約3nm至約30nm變化的厚度。用於ESL 116的其他材料、形成方法、及厚度係在本揭露之一實施例的範疇及精神內。
ILD層118可以在ESL 116上設置並且可以包括使用適用於可流動介電材料(例如，可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽、或可流動碳氧化矽)的沉積方法沉積的介電材料。例如，可流動氧化矽可以使用可流動CVD(FCVD)沉積。在一些實施例中，介電材料係氧化矽。在一些實施例中，ILD層118可以具有在從約50nm至約200nm的範圍內的厚度。用於ILD層118的其他材料、厚度、及形成方法係在本揭露之一實施例的範疇及精神內。
STI區域138可配置以提供在具有鰭結構108的finFET 102A-102B與在基板106上具有不同鰭結構(未繪示)的相鄰finFET及/或與基板106整合或沉積在基板 106上的相鄰主動及被動元件(未繪示)之間的電氣隔離。在一些實施例中，STI區域138可以包括第一及第二保護襯墊138A-138B、以及在第二保護襯墊138B上設置的絕緣層138C。第一及第二保護襯墊138A-138B可以包括彼此不同的材料。第一及第二保護襯墊138A-138B中的每一者可以包括氧化物或氮化物材料。在一些實施例中，第一保護襯墊138A可以包括氮化物材料且第二保護襯墊138B可以包括氧化物材料，並且可以防止在形成絕緣層138C期間氧化堆疊的鰭部分108B的側壁。在一些實施例中，絕緣層138C可包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他適宜絕緣材料。在一些實施例中，第一及第二保護襯墊138A-138B各者可以具有從約1nm至約2nm變化的厚度。在一些實施例中，STI區域138可以具有從約40nm至約60nm變化(例如，約45nm、約50nm、或約55nm)的沿著Z軸的垂直尺寸138H如，高度)。在一些實施例中，垂直尺寸138H可為鰭結構108的總高度HT的一半。
基於本文的揭示內容，將瞭解，半導體元件100及其元件(例如，鰭結構108、閘極結構112、磊晶鰭區域110、隔離結構104、間隔件114及104B、及/或STI區域138)的橫截面形狀係說明性的並且不意為限制性。
第2圖係根據一些實施例的用於製造半導體元件100的示例方法200的流程圖。出於說明目的，第2圖繪示的操作將參考如第3A圖至第12A圖、第3B圖至第12B圖、 第3C圖至第12C圖、第6D圖至第12D圖、及第10E圖至第12E圖所示的用於製造半導體元件100的示例製造製程而進行描述。第3A圖至第12A圖係半導體元件100在其各個製造階段的等角視圖。第3B圖至第12B圖及第3C圖至第12C圖分別係根據一些實施例的第3A圖至第12A的結構的沿著線B-B及C-C的橫截面圖。第6D圖至第12D圖係根據一些實施例的第6A圖至第12A圖的相應結構的沿著線D-D的橫截面圖。第10E圖至第12E圖係根據一些實施例的第10E圖至第12E圖的相應結構的沿著線E-E的橫截面圖。取決於特定應用，可以不同順序執行操作或不執行操作。應當注意，方法200可能不產生完整的半導體元件100。由此，將理解額外製程可在方法200之前、期間、及之後提供，並且一些其他製程僅可在本文中簡單描述。在上文描述了具有與第1A圖至第1E圖中的元件相同的註解的在第3A圖至第12A圖、第3B圖至第12B圖、第3C圖至第12C圖、第6D圖至第12D圖、及第10E圖至第12E圖中的元件。
在操作205中，在基板上形成鰭結構。例如，如參考第3A圖至第4C圖所描述，具有鰭基底部分108A及堆疊的鰭部分108B的鰭結構108(在第4A圖中繪示)可在基板106上形成。如第3A圖至第3C圖所示，形成鰭結構108可以包括在基板106上形成堆疊層108B*。堆疊層108B*可以包括以交替構造堆疊的第一半導體層120*及第二半導體層122*。第一半導體層120*及第二半導體層122*的每一者可以在其下層上磊晶生長，並且可以包括彼此不同的半導體 材料。在一些實施例中，第一半導體層120*及第二半導體層122*可以包括具有彼此不同的氧化速率及/或蝕刻選擇率的半導體材料。
在一些實施例中，第一半導體層120*及第二半導體層122*可以包括與基板106類似或不同的材料。在一些實施例中，第一半導體層120*及第二半導體層122*的每一者可以包括鍺矽(SiGe)，其中Ge在約25原子百分比至約50原子百分比的範圍內(例如，約30原子百分比、35原子百分比、或約45原子百分比)，其中任何剩餘的原子百分比為Si，或者第一半導體層120及第二半導體層122的每一者可以包括不具有任何實質量Ge的Si。
第一半導體層120*及/或第二半導體層122*可為未摻雜的或可以在其磊晶生長製程期間使用下列原位摻雜：(i)p型摻雜劑，例如硼、銦、或鎵；及/或(ii)n型摻雜劑，例如磷或砷。對於p型原位摻雜而言，可以使用p型摻雜前驅物，例如二硼烷(B2H6)、三氟化硼(BF3)、及/或其他p型摻雜前驅物。對於n型原位摻雜而言，可以使用n型摻雜前驅物，例如膦(PH3)、胂(AsH3)、及/或其他n型摻雜前驅物。第一半導體層120*及第二半導體層122*可以具有沿著Z軸的相應垂直尺寸120t*及122t*(例如，厚度)，每個從約6nm至約10nm變化(例如，約7nm、約8nm、或約9.5nm)。垂直尺寸120t*及122t*可以彼此相等或不同。
形成鰭結構108可以進一步包括經由在第3A圖的堆疊層108B*上形成的圖案化的硬遮罩層440及442(第 4A圖至第4C圖所示)蝕刻第3A圖的結構。在一些實施例中，硬遮罩層440可為包括，例如，使用熱氧化製程形成的氧化矽的薄膜。在一些實施例中，硬遮罩層442可以例如使用低壓化學氣相沉積(LPCVD)或電漿增強CVD(PECVD)由氮化矽形成。蝕刻第3A圖的結構可以包括乾式蝕刻、濕式蝕刻製程、或其組合。乾式蝕刻製程可以包括使用具有下列的蝕刻劑：含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含碘氣體、其他適宜蝕刻氣體及/或電漿、或其組合。濕式蝕刻製程可以包括在稀釋的氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨、含氫氟酸(HF)的溶液、硝酸(HNO3)、乙酸(CH3COOH)、或其組合中蝕刻。
在一些實施例中，鰭基底部分108A及堆疊的鰭部分108B可以具有沿著Z軸的相應垂直尺寸H1及H2(例如，高度)，各者從約40nm至約60nm變化(例如，約45nm、約50nm、或約55nm)。垂直尺寸H1及H2可以彼此相等或不同，並且可以具有使得H1及H2的總和(亦即，鰭結構108的總高度HT)從約80nm至約120nm變化(例如，約85nm、約90nm、約100nm、或約115nm)的值。在一些實施例中，鰭結構108可以具有從約100nm至約1μm變化(例如，約200nm、約300nm、約500nm、約750nm、或約900nm)的沿著X軸的水平尺寸L1(例如，長度)。在一些實施例中，鰭結構108可以具有沿著YZ平面的錐形 橫截面，其中鰭基底部分108B沿著Y軸的水平尺寸W1(例如，寬度)大於堆疊的鰭部分108B沿著Y軸的水平尺寸W2。水平尺寸W1及W2可以從約6nm至約20nm變化(例如，約6nm、約8nm、約10nm、約15nm、約17nm、或約20nm)。
參照第2圖，在操作210中，STI區域在基板上形成。例如，如第5A圖至第5C圖所示，可在基板106上形成具有第一及第二保護襯墊138A-138B以及絕緣層138C的STI區域138。形成STI區域138可以包括(i)在第4A圖的結構上沉積用於第一保護襯墊138A的氮化物材料層(未繪示)，(ii)在氮化物材料層上沉積用於第二保護襯墊138B的氧化物材料層(未繪示)，(iii)在氧化物材料層上沉積用於絕緣層138C的絕緣材料層，(iv)退火用於絕緣層138C的絕緣材料層，(v)化學機械拋光(CMP)氮化物及氧化物材料的層以及絕緣材料的退火層，以及(vi)蝕刻回拋光結構以形成第5A圖的結構。
氮化物及氧化物材料的層可以使用沉積氧化物及氮化物材料的適宜製程(例如ALD或CVD)來沉積。此等氧化物及氮化物材料的層可在用於絕緣層138C的絕緣材料之沉積及退火期間，防止氧化堆疊的鰭部分108B的側壁。
在一些實施例中，用於絕緣層138C的絕緣材料層可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、或低介電常數介電材料。在一些實施例中，絕緣材料層可以使用矽烷(SiH4)及氧(O2)作為反應前驅物來使 用CVD製程(高密度電漿(HDP)CVD製程)沉積。在一些實施例中，絕緣材料層可以使用次大氣壓CVD(SACVD)製程或高深寬比製程(HARP)形成，其中製程氣體可以包括四乙氧基矽烷(TEOS)及/或臭氧(O3)。
在一些實施例中，絕緣材料層可以藉由使用可流動CVD(FCVD)製程沉積可流動氧化矽來形成。FCVD製程之後，可實施濕式退火製程。退火製程可包括在約200℃至約700℃的溫度下之一蒸氣中，退火所述絕緣材料的沉積層，從約30分鐘至約120分鐘的期間。濕式退火製程之後可實施CMP製程以移除圖案化的硬遮罩層440及442，以及用於層138A-138C的氮化物、氧化物層、及絕緣材料層的部分，實質上使氮化物、氧化物、及絕緣材料層的頂表面與鰭結構108的頂表面108s(第5A圖至第5C圖)共面。CMP製程之後，可實施蝕刻製程以回蝕氮化物、氧化物、及絕緣材料層，用於形成第5A圖的結構。
回蝕氮化物、氧化物、及絕緣材料層可以藉由乾式蝕刻製程、濕式蝕刻製程、或其組合來執行。在一些實施例中，乾式蝕刻製程可包括在約1mTorr至約5mTorr變化的壓力下利用氣體混合物的電漿乾式蝕刻，此氣體混合物具有八氟環丁烷(C4F8)、氬(Ar)、氧(O2)、及氦(He)，三氟甲烷(CHF3)、及He，四氟化碳(CF4)、二氟甲烷(CH2F2)、氯(Cl2)、及O2，溴化氫(HBr)、O2、及He，或其組合。在一些實施例中，濕式蝕刻製程可以包括使用稀釋的氫氟酸(DHF)處理、過氧化銨混合物(APM)、過氧化硫 混合物(SPM)、熱去離子水(DI水)、或其組合。在一些實施例中，濕式蝕刻製程可以包括使用氨(NH3)及氫氟酸(HF)作為蝕刻劑以及惰性氣體，例如Ar、氙(Xe)、He、或其組合。在一些實施例中，在濕式蝕刻製程中使用的HF及NH3的流動速率可以各者從約10sccm至約100sccm變化(例如，約20sccm、30sccm、或40sccm)。在一些實施例中，濕式蝕刻製程可以在從約5mTorr至約100mTorr變化(例如，約20mTorr、約30mTorr、或約40mTorr)的壓力及從約50℃至約120℃變化的高溫下執行。
在一些實施例中，第一及第二保護襯墊138A-138B可以具有從約1nm至約2nm變化的相應厚度138At及138Bt。在一些實施例中，STI區域138可以具有從約40nm至約60nm變化(例如，約45nm、約50nm、或約55nm)的沿著Z軸的垂直尺寸138H(例如，高度)。在一些實施例中，垂直尺寸138H可為鰭結構108的總高度HT的一半。用於STI區域138的其他材料、形成方法、及尺寸係在本揭露之一實施例的範疇及精神內。
參照第2圖，在操作215中，在鰭結構上形成保護氧化物層，並且在保護氧化物層上形成多晶矽結構。例如，如第6A圖至第6D圖所示，保護氧化物層134*可以在鰭結構108及STI區域138上形成，並且可以在保護氧化物層134*上形成多晶矽結構112A*-112B*及136。形成保護氧化物層134*可包括在第5A圖的結構上毯覆式沉積氧化物材料層，之後，實施高溫退火製程。保護氧化物層134*可 以包括適宜氧化物材料，例如氧化矽，並且可以使用適宜沉積製程來毯覆式沉積，例如CVD、ALD、電漿增強ALD(PEALD)、物理氣相沉積(PVD)、或電子束蒸發。在一些實施例中，氧化物材料層可以在從約400W至約500W變化的能量下並且在從約300℃至約500℃變化的溫度下使用PEALD沉積。沉積氧化物材料層之後，可在從約800℃至約1050℃變化的溫度下的在氧氣流下的乾式退火製程。氧前驅物濃度可以在總氣體流動速率的約0.5%至約5%的範圍內。在一些實施例中，退火製程可為閃蒸製程，其中退火時間可以在約0.5s至約5s之間(例如，約1s、約2s、或約5s)。
在一些實施例中，保護氧化物層134*可以具有沿著Z軸的垂直尺寸134t*(例如，在鰭結構108的頂表面上的厚度)以及沿著Y軸的水平尺寸134s*(例如，在堆疊的鰭部分108B的側壁上的厚度)，各者從約1nm至約3nm變化(例如，約1nm、或2nm)。在一些實施例中，尺寸134t*可以等於或大於尺寸134s*。用於保護氧化物層134*的其他氧化物材料、形成方法、及厚度係在本揭露之一實施例的範疇及精神內。存在保護氧化物層134*允許從在相鄰的多晶矽結構112A*-112B*及136之間的第6A圖中繪示的高深寬比空間646(例如，深寬比大於1：15、1：18、或1：20)蝕刻多晶矽，而在形成多晶矽結構112A*-112B*及136期間不實質上蝕刻及/或破壞鰭結構108。
在一些實施例中，當finFET 102A-102B用作在積體電路(IC)的核心區域(亦可以稱為「邏輯區域」或「記憶體區域」)中形成的核心電路(亦可以稱為「邏輯電路」或「記憶體電路」)中的非輸入/輸出(非-I/O)元件，保護氧化物層134*可以在後續閘極替代製程期間移除。在一些實施例中，非-I/O元件可為未配置以直接處置輸入/輸出電壓/電流的核心元件、邏輯元件、及/或記憶體元件。在一些實施例中，非-I/O元件包括邏輯閘極，例如，舉例來說，NAND、NOR、INVERTER、或其組合。在一些實施例中，非-I/O元件包括記憶體元件，例如靜態隨機存取記憶體(SRAM)元件。在一些實施例中，當finFET 102A-102B用作在IC的周邊區域(亦可以稱為「I/O區域」或「高壓區域」)中形成的周邊電路(例如，IO電路)中的I/O元件時，保護氧化物層134*可不移除，並且可以形成閘極結構112的閘極介電層的一部分。I/O元件可以配置以處置IC的輸入/輸出電壓/電流，並且容忍與非-I/O元件相比較大量的電壓或電流擺動。
如第6A圖至第6D圖所示，形成保護氧化物層134*之後可形成多晶矽結構112A*-112B*及136。在後續處理期間，多晶矽結構136連同保護氧化物層134*在多晶矽結構136下面的部分可以形成隔離結構104的多晶矽閘極結構104A，並且如第1A圖所示，多晶矽結構112A*-112B*可以在閘極替代製程中替代以分別形成finFET 102A-102B的閘極結構112。在一些實施例中，形成多晶矽 結構112A*-112B*及136可包括在沉積的保護氧化物層134*上毯覆式沉積多晶矽材料層，並且經由在多晶矽材料層上形成的圖案化的硬遮罩層644(在第6A圖至第6D圖中繪示)蝕刻多晶矽材料層。在一些實施例中，多晶矽材料可以是未摻雜的，並且硬遮罩層644可以包括氧化物層及/或氮化物層。氧化物層可以使用熱氧化製程形成，並且氮化物層可以藉由LPCVD或PECVD形成。硬遮罩層644可以保護多晶矽結構112A*-112B*及136不受後續處理步驟(例如，在形成間隔件114及104B、磊晶鰭區域110、ILD層118、及/或ESL 116期間)影響。
毯覆式沉積多晶矽材料層可以包括CVD、PVD、ALD、或其他適宜沉積製程。在一些實施例中，蝕刻多晶矽材料的沉積層可以包括乾式蝕刻、濕式蝕刻、或其組合。在一些實施例中，蝕刻多晶矽材料的沉積層以形成多晶矽結構112A*-112B*及136可以包括四個蝕刻步驟。第一多晶矽蝕刻步驟可以包括使用具有溴化氫(HBr)、氧(O2)、三氟甲烷(CHF3)、及氯(Cl2)的氣體混合物。第二多晶矽蝕刻步驟可以包括在約45mTorr至約60mTorr的壓力下使用具有HBr、O2、Cl2、及氮(N2)的氣體混合物。第三多晶矽蝕刻步驟可以包括在約45mTorr至約60mTorr的壓力下使用具有HBr、O2、Cl2、N2、及氬(Ar)的氣體混合物。第四多晶矽蝕刻步驟可以包括在約45mTorr至約60mTorr的壓力下使用具有HBr、O2、Cl2、及N2的氣體混合物。第一多晶矽蝕刻步驟可以具有與第二、第三、及/或第四多晶 矽蝕刻步驟相較為高的多晶矽蝕刻速率。第一多晶矽蝕刻步驟用於蝕刻在鰭結構108之上的毯覆式沉積的多晶矽材料層之不需要的部分。第二、第三、及第四多晶矽蝕刻步驟用於蝕刻在高深寬比空間646內的毯覆式沉積的多晶矽材料層之不需要的部分。
在一些實施例中，多晶矽結構112A*-112B*及136沿著Z軸的垂直尺寸GH可以在從約100nm至約150nm的範圍內(例如，約100nm、約120nm、約135nm、或約150nm)。在一些實施例中，多晶矽結構112A*-112B*及136沿著X軸的水平尺寸GL可以在從約3nm至約30nm的範圍內(例如，約3nm、約5nm、約7nm、約10nm、約12nm、約15nm、約20nm、或約30nm)。多晶矽結構112A*-112B*及136可以具有等於或大於約9(例如，約10、約12、約15、約18、或約20)的高深寬比，其中深寬比係尺寸GH與尺寸GL的比率。在一些實施例中，在相鄰的多晶矽結構112A*-112B*及136之間的沿著X軸(例如，間隔)的水平尺寸648可以在從約40nm至約90nm的範圍內(例如，約40nm、約50nm、約60nm、約80nm、或約90nm)。尺寸648的值及尺寸GL的值的總和被稱為「一個接觸閘極間距(one contacted poly pitch，1CPP)」。在一些實施例中，鰭結構沿著X軸的水平尺寸L1可為至少3CPP以防止釋放鰭結構108中的應變，並且因此防止釋放如上文論述在閘極結構112下方的第二鰭區域122B中形成的通道區域中的應變。
參照第2圖，在操作220中，在多晶矽結構的側壁上形成間隔件。例如，如第7A圖至第7D圖所示，在多晶矽結構112A*-112B*的側壁上形成間隔件114，並且在多晶矽結構136的側壁上形成間隔件104B。形成間隔件114及104B可以包括藉由CVD、PVD、或ALD製程在第6A圖的結構上毯覆式沉積絕緣材料(例如，氧化物或氮化物材料)層，之後，實施微影及蝕刻製程(例如，反應性離子蝕刻或使用氯基或氟基之蝕刻劑的其他乾式蝕刻製程)。根據一些實施例，間隔件114及104B各者可以具有沿著X軸的水平尺寸St，其從約6nm至約8nm變化(例如，厚度)。形成間隔件114及104B之後，可實施藉由從未被多晶矽結構112A*-112B*及136以及間隔件114及104B覆蓋的區域蝕刻保護氧化物層134*來形成在多晶矽結構112A*-112B*及136下面的閘極氧化物層134(在第7A圖至第7D圖中繪示)。例如，蝕刻製程可以包括使用稀釋的HF的濕式蝕刻製程。
參照第2圖，在操作225中，在鰭結構上形成磊晶鰭區域。例如，如第8A圖至第8D圖所示，在未由多晶矽結構112A*-112B*及136以及間隔件114及104B覆蓋的鰭結構108的堆疊的鰭區域108B的表面上形成磊晶鰭區域110。在一些實施例中，磊晶鰭區域110可以藉由下列生長：(i)CVD，例如低壓CVD(LPCVD)、原子層CVD(ALCVD)、超高真空CVD(UHVCVD)、減壓CVD(RPCVD)、或任何適宜CVD；(ii)分子束磊晶(MBE)製程； (iii)任何適宜磊晶製程；或(iv)其組合。在一些實施例中，磊晶鰭區域110可以藉由磊晶沉積/部分蝕刻製程生長，其重複磊晶沉積/部分蝕刻製程至少一次。在一些實施例中，磊晶鰭區域110可以藉由選擇性磊晶生長(SEG)生長，其中添加蝕刻氣體以促進半導體材料在堆疊的鰭部分108B之暴露表面上但不在絕緣材料(例如，STI區域138及/或間隔件114及104B的絕緣材料)上的選擇性生長。
在一些實施例中，磊晶鰭區域110可為p型或n型的。在一些實施例中，p型磊晶鰭區域110可以包括SiGe並且可在磊晶生長製程期間使用p型摻雜劑(例如硼、銦、或鎵)原位摻雜。對於p型原位摻雜而言，可以使用p型摻雜前驅物，例如，但不限於，二硼烷(B2H6)、三氟化硼(BF3)、及/或其他p型摻雜前驅物。在一些實施例中，n型磊晶鰭區域110可以包括Si，而不具有任何實質量的Ge，並且可以在磊晶生長製程期間使用n型摻雜劑(例如磷或砷)原位摻雜。對於n型原位摻雜而言，可以使用n型摻雜前驅物，例如，但不限於，膦(PH3)、胂(AsH3)、及/或其他n型摻雜前驅物。
各個磊晶鰭區域110沿著其下面的相應半導體層120及122的第一鰭區域120A及122A，可以形成S/D區域126。在多晶矽結構112A*-112B*下方並在相鄰S/D區域126之間插入半導體層122的第二鰭區域122B，可以形成finFET 102A及/或102B的通道區域。在後續處理中，如下文在操作240中描述，環繞式閘極結構可以藉由用一或多層 閘極結構122替代多晶矽結構112A*-112B*下方的第二鰭區域120B，以形成纏繞在每個通道區域的周圍。
在一些實施例中，磊晶鰭區域110各者可以具有沿著堆疊的鰭部分108B之側壁的厚度110t1以及在堆疊的鰭部分108B之頂表面上的厚度110t2。在一些實施例中，厚度110t1及110t2可以彼此相等或不同。在一些實施例中，厚度110t1及110t2的每一者可以從約3nm至約6nm變化(例如，約3.5nm、約4nm、約4.5nm、或約5nm)。在一些實施例中，替代每個磊晶鰭區域110具有沿著堆疊的鰭部分108B(第8C圖所示)的側壁之實質上均勻的厚度110t1，如第8D圖所示，每個磊晶鰭區域110可以具有沿著堆疊的鰭區域108B的側壁之不均勻的厚度。
在一些實施例中，替代磊晶鰭區域110以及在堆疊的鰭部分108B之第一及第二鰭區域120A及122A的下面形成S/D區域126，如第8F圖所示的磊晶鰭區域110”可以形成finFET 102A-102B的S/D區域。可以在形成間隔件114及104B之後形成磊晶鰭區域110”，之後，回蝕未被多晶矽結構112A*-112B*及136以及間隔件114及104B覆蓋之堆疊的鰭部分108B之部分。在一些實施例中，可執行加偏壓的蝕刻製程以回蝕堆疊的鰭部分108B的此等部分。蝕刻製程可以在約1mTorr至約100mTorr的壓力下、約50W至約1000W的功率、約20V至約500V的偏置電壓、在約40℃至約60℃的溫度下、以及使用HBr及/或Cl2作為蝕刻氣體執行。在蝕刻製程期間，硬遮罩層644以及間隔件114 及104B可以保護多晶矽結構112A*-112B*及136不被蝕刻。
在一些實施例中，堆疊的鰭部分108B之被蝕刻部分之下方的鰭基底部分108A，可在回蝕製程期間凹陷之。回蝕製程之後，在堆疊的鰭部分108B的蝕刻部分下面的鰭基底部分108A的暴露或凹陷部分上，可磊晶生長磊晶鰭區域110”。在一些實施例中，磊晶鰭區域110”可以在上文針對磊晶鰭區域110論述的任何生長及摻雜製程中生長及/或摻雜。在磊晶鰭區域110”與鰭基底部分108A之間的界面848，可在與STI區域138的頂表面相同的平面上或可在如第8F圖所示的STI區域138的頂表面平面之下。用於磊晶鰭區域110及/或110”的其他尺寸及結構係在本揭露之一實施例的範疇及精神內。
參照第2圖，在操作230中，在磊晶鰭結構上形成蝕刻終止層(ESL)，並且在ESL上形成層間介電(ILD)層。例如，如第9A圖至第9D圖所示，ESL 116可以設置在磊晶鰭區域110、間隔件114及104B、以及STI區域138之上，並且ILD層118可以設置在ESL 116上方。在一些實施例中，ESL 116可以由包括SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或其組合的材料所形成。形成ESL116可以包括使用PECVD、次大氣壓化學氣相沉積(SACVD)、LPCVD、ALD、高密度電漿(HDP)、電漿增強原子層沉積(PEALD)、分子層沉積(MLD)、電漿脈衝化學氣相沉積 (PICVD)、或其他適宜沉積方法在第8A圖的結構上毯覆式沉積用於ESL 116的材料層。
毯覆式沉積用於ESL 116的材料層之後，可毯覆式沉積用於ILD 118的介電材料層。在一些實施例中，介電材料可為氧化矽。介電材料層可使用適用於可流動介電材料(例如，可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽、或可流動碳氧化矽)的沉積方法沉積而成。例如，可流動氧化矽可以使用FCVD製程沉積。毯覆式沉積製程之後，可在約200℃至約700℃的溫度下之一蒸氣中，從約30分鐘至約120分鐘的期間，熱退火所述介電材料的沉積層。
如第9A圖所示，熱退火之後，可實施CMP製程以使ESL 116、ILD 118、間隔件114及104B、以及多晶矽結構112A*-112B*及136彼此共面。在CMP製程期間，可以移除硬遮罩層644。在一些實施例中，ESL 116可以具有在磊晶鰭區域110、間隔件114及104B、及STI區域138上的厚度116t，其從約3nm至約30nm變化。在一些實施例中，ILD層118可以具有從約50nm至約200nm變化的厚度118t。
在CMP製程之後，所得的結構如第9A圖至第9B圖及第9D圖所示之閘極氧化物層134上的多晶矽結構136，所述所得的結構可以形成隔離結構104的多晶矽閘極結構104A。類似地，第9A圖至第9B圖及第9D圖所示的閘極氧化物層134上的多晶矽結構112A*-112B*，可以形成 在後續處理中用於金屬閘極替代的多晶矽閘極結構(例如，在操作240中)。在一些實施例中，多晶矽結構136可以由p型及/或n型摻雜劑摻雜如下文在操作235中所論述，並參考第10A圖至第10E圖。在一些實施例中，在操作235中之多晶矽結構136的摻雜製程可為選擇性的，並且如第9A圖至第9B圖及第9D圖所示之形成隔離結構104之後，可實施下文在操作240中論述的形成閘極結構112。
參照第2圖，在操作235中，摻雜製程在一或多個多晶矽結構上執行。例如，如參考第10A圖至第10E圖所描述，可以在多晶矽結構136上執行摻雜製程。摻雜多晶矽結構136可包括如第10A圖至第10D圖所示，在第9A圖的結構上圖案化光阻(PR)層1050以覆蓋多晶矽結構112A*-112B*、摻雜暴露的多晶矽結構136、以及移除PR層1050。在一些實施例中，形成圖案化的PR層1050可為選擇性的，並且當在後續處理(例如，操作240)中用金屬閘極結構(例如，第1A圖的閘極結構112)替代多晶矽結構112A*-112B*時，摻雜製程可以在第9A圖的結構上執行，而未用圖案化的PR層1050覆蓋多晶矽結構112A*-112B*。
摻雜製程可以包括將p型摻雜劑(例如，如硼、銦、或鎵)及/或n型摻雜劑(例如，磷或砷)離子佈植到多晶矽結構136中，之後可熱退火所述離子佈植的多晶矽結構136。熱退火可以在從約600℃至約1000℃變化的溫度下執行達1μs至約1ms(例如，約1μs、約5μs、約10μs、約 100μs、約200μs、約500μs、約750μs、或約1ms)的期間。摻雜的多晶矽結構136可以具有從約3×1018atoms/cm3至約5×1023atoms/cm3變化(例如，約5×1018atoms/cm3至約5×1023atoms/cm3、約1×1019atoms/cm3至約1×1022atoms/cm3、約1×1020atoms/cm3至約5×1022atoms/cm3、約5×1018atoms/cm3、約1×1019atoms/cm3、約5×1019atoms/cm3、約3×1020atoms/cm3、約7×1020atoms/cm3、約1×1021atoms/cm3、約5×1021atoms/cm3、約3×1022atoms/cm3、約8×1022atoms/cm3、或約1×1023atoms/cm3)的摻雜劑濃度。
參照第2圖，在操作240中，在鰭結構上形成閘極結構。例如，如參考第11A圖至第11E圖、第12A圖至第12E圖、以及第1A圖至第1E圖所描述，形成閘極結構112，纏繞在鰭結構108之堆疊的鰭部分108B的第二鰭區域122B周圍。形成閘極結構112可包括在移除PR層1050之後，在第10A圖的結構上形成圖案化的PR層1152，或若未執行操作235，則在選擇性移除多晶矽結構112A*-112B*之期間，在第9A圖的結構上形成圖案化的PR層1152以覆蓋並保護多晶矽結構136(第11A圖至第11B圖及第11E圖)。形成PR層1152之後，可實施選擇性移除多晶矽結構112A*-112B*以形成第11A圖至第11E圖的結構。可使用乾式蝕刻製程(例如，反應離子蝕刻)或濕式蝕刻製程來移除多晶矽結構112A*-112B*。在一些實施例中，在乾式蝕 刻製程中使用的氣體蝕刻劑可以包括氯、氟、溴、或其組合。在一些實施例中，氫氧化銨(NH4OH)、氫氧化鈉(NaOH)、及/或氫氧化鉀(KOH)濕式蝕刻可以用於移除多晶矽結構112A*-112B*，或乾式蝕刻之後，濕式蝕刻製程可以用於移除多晶矽結構112A*-112B*。
如第11B圖及第11D圖所示，在移除多晶矽結構112A*-112B*之後，暴露出在多晶矽結構112A*-112B*下方閘極氧化物層134的部分。可以使用乾式蝕刻製程(例如，反應離子蝕刻)、濕式蝕刻製程(例如，使用稀釋的HF)、或其組合來移除閘極氧化物層134的暴露部分。在一些實施例中，在乾式蝕刻製程中使用的氣體蝕刻劑可以包括氯、氟、溴、或其組合。移除閘極氧化物層134的暴露部分之後，可實施移除PR層1152。
如第12B圖及第12D圖所示，移除PR層1152之後，可實施氧化製程以在堆疊的鰭部分108B的第二半導體層122的第二鰭區域122B的表面上形成氧化物層112A。一具有可忽略之厚度的氧化物層(未繪示)可以在氧化製程期間在第一半導體層120上生長，但是，由於半導體層122的材料的氧化速率可以高於半導體層120的材料的氧化速率，所以厚度可以忽略不計。可長成氧化物層112A以在選擇性移除堆疊的鰭部分108B之半導體層120之第二鰭區域120B期間保護第二鰭區域122B(第11B圖所示)以形成第12A圖至第12E圖的結構。氧化製程可以包括在從約400℃至約600℃變化(例如，約400℃、約420℃、約450℃、約 500℃、約550℃、或約600℃)的溫度下執行達從約2分鐘至約4小時變化(例如，約2分鐘、約5分鐘、約10分鐘、約30分鐘、約1小時、約2小時、或約4小時)的期間的熱氧化或臭氧基的氧化製程。氧化製程之後，可使用濕式蝕刻製程選擇性移除第二鰭區域120B以形成第12B圖及第12D圖的結構。在後續處理中，由於移除第二鰭區域120B形成的空腔1256，其可以用一或多層閘極結構112來填充，以在第二鰭區域122B中的每個通道區域周圍形成環繞式閘極結構。
移除第二鰭區域120B之後，可實施下列沉積：(i)在第12A圖的結構上沉積用於閘極介電層112B的介電材料層，(ii)在介電材料層上沉積用於閘極阻障層128的導電阻障材料層，(iii)在導電阻障材料層上沉積用於閘極功函數層130的功函數金屬層，以及(iv)在功函數金屬層上沉積用於閘極金屬填充層132的導電材料層。在一些實施例中，如第1A圖所示，介電材料、導電阻障材料、及功函數金屬的層，各者可在由移除多晶矽結構112A*-112B*所形成的空腔1254(在第12B圖中繪示)內形成保形層。在一些實施例中，如第1D圖所示，介電材料、導電阻障材料、及功函數金屬的層，各者可纏繞在第二鰭區域122B周圍，並且填充由於移除半導體層120的第二鰭區域120B形成的空腔1256(在第12B圖中繪示)。
用於閘極介電層112B的介電材料層可包括氧化矽並且可以藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、電子束蒸發、或其他適宜製程來形成。在一些實 施例中，介電材料層可以包括：(i)氧化矽、氮化矽、及/或氮氧化矽的層，(ii)高介電常數介電材料，例如，例如，氧化鉿(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu的氧化物的高介電常數介電材料，或(iv)其組合。高介電常數介電層可以藉由ALD及/或其他適宜方法形成。
用於閘極阻障層128的導電阻障材料層可以包括Ti、Ta、TiN、TaN、或其他適宜擴散阻障材料，並且可以藉由ALD、PVD、CVD、或其他適宜金屬沉積製程來形成。在一些實施例中，導電阻障材料層可以包括實質上無氟金屬或含金屬膜，並且可以使用一或多種非氟基的前驅物藉由ALD或CVD形成。實質上非氟金屬或非氟含金屬膜可以包括離子、原子、及/或分子形式的量小於5原子百分比的氟污染物。
用於功函數層130的功函數金屬的層可以包括Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金屬合金、及/或其組合。在一些實施例中，功函數金屬層可以包括Al摻雜的金屬，例如Al摻雜的Ti、Al摻雜的TiN、Al摻雜的Ta、或Al摻雜的TaN。功函數金屬層可以使用適宜製程(例如ALD、CVD、PVD、電鍍、或其組合)沉積。用於閘電極132的導電材料的層可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、 Co、Ni、TiC、TiAlC、TaAlC、金屬合金、及/或其組合，並且可以藉由ALD、PVD、CVD、或其他適宜沉積製程來形成。介電材料、導電阻障材料、功函數金屬、及導電材料的沉積層可以藉由CMP製程平面化以形成第1A圖的結構。如第1A圖所示，CMP製程可以實質上使閘極介電層112B、閘極阻障層128、閘極功函數層130、閘極金屬填充層132的頂表面與ILD層118的頂表面共面。
形成閘極結構112之後，可形成其他元件，例如S/D觸點、閘極觸點、通孔、互連金屬層、介電層、鈍化層等等，此等元件出於清晰緣故未繪示。
本揭露之一實施例提供了在半導體元件中及/或在積體電路(IC)中的FET元件(例如，finFETs 102A-102B)之間的示例隔離結構(例如，隔離結構104)以及其製造的示例方法。示例方法可以形成隔離結構，而不實質上劣化(例如，減少或釋放)在FET元件的通道區域(例如，第二鰭區域122B)中的應變，並且因此不劣化FET元件的通道移動率效能。
在一些實施例中，隔離結構可以包括配置以使FET元件彼此電氣隔離的多晶矽閘極結構(例如，多晶矽結構104A)。多晶矽閘極結構可以為反向偏壓構造以在FET元件之間提供電氣隔離。多晶矽閘極結構可以配置以具有功函數值，從而與基於非多晶矽閘極(例如，金屬閘極)結構的隔離結構相比，導致多晶矽閘極結構的較高閾值電壓及較小反偏壓漏電流。與利用非多晶矽閘極結構實現的電氣隔離 相比，較高閾值電壓及較小反偏壓漏電流提供在FET元件之間更有效且可靠的電氣隔離。
在一些實施例中，多晶矽閘極結構的閾值電壓可以大於非多晶矽閘極結構的閾值電壓約0.1V至約0.5V(例如，約0.2V、約0.25V、約0.3V、約0.35V、約0.4V、或約0.45V)。在一些實施例中，多晶矽閘極結構的反偏壓漏電流可以小於非多晶矽閘極結構的反偏壓漏電流至少約5個數量級。.在一些實施例中，多晶矽閘極結構的反偏壓漏電流可以小於非多晶矽閘極結構的反偏壓漏電流約5個數量級至約10個數量級(例如，約6個數量級、約7個數量級、約8個數量級、或約9個數量級)。
此種高閾值電壓及小反偏壓漏電流可以在具有高深寬比(例如，在閘極高度與閘極長度之間的比率等於或大於約9)及小閘極長度(例如，閘極長度等於或小於約15nm)的多晶矽閘極結構中實現，在閘極替代製程中，此等多晶矽閘極結構在未有沉積功函數金屬之複雜性的情況下製造。因此，與具有類似高深寬比及小閘極長度的非多晶矽閘極結構相比，多晶矽閘極結構可以利用較少製程步驟且以較低製造成本製造。由此，本文揭示的示例隔離結構可以增加在半導體元件中及/或在積體電路(IC)中的FET元件的封裝密度，而在製造成本與元件效能之間沒有實質折衷。
在一些實施例中，一種製造半導體元件的方法包括：形成鰭結構在基板上；形成具有第一閾值電壓的多晶矽閘極結構在鰭結構的第一鰭部分上；形成具有第一類型導 電性的摻雜劑之摻雜的鰭區域在鰭結構的第二鰭部分上；以第二類型導電性的摻雜劑摻雜至少一個多晶矽閘極結構，使第一閾值電壓調節為較大的第二閾值電壓；以及以具有小於第一及第二閾值電壓的第三閾值電壓的金屬閘極結構替代鄰近至少一個多晶矽閘極結構的至少兩個多晶矽閘極結構。
在上述方法的一些實施例中，摻雜包含：將第二類型導電性的多個摻雜劑離子佈植到多個多晶矽閘極結構中的至少一個多晶矽閘極結構中。
在上述方法的一些實施例中，多個多晶矽閘極結構中的至少一個多晶矽閘極結構插置在多個多晶矽閘極結構的至少兩個多晶矽閘極結構之間。
在上述方法的一些實施例中，進一步包含：在摻雜之前，在多個多晶矽閘極結構中的至少兩個多晶矽閘極結構上圖案化光阻層。
在上述方法的一些實施例中，替代多個多晶矽閘極結構中的至少兩個多晶矽閘極結構包含：在摻雜之後，在多個多晶矽閘極結構中的至少一個多晶矽閘極結構上圖案化光阻層；以及蝕刻多個多晶矽閘極結構中的至少兩個多晶矽閘極結構。
在上述方法的一些實施例中，多個多晶矽閘極結構中的至少一個多晶矽閘極結構的功函數值大於多個金屬閘極結構的功函數值。
在上述方法的一些實施例中，形成多個多晶矽閘極結構包含形成具有深寬比等於或大於9的多個多晶矽閘極結構。
在上述方法的一些實施例中，進一步包含：在鰭結構上沉積氧化物層；在氧化物層的多個第一部分上形成多個多晶矽閘極結構；以及在形成多個摻雜的鰭區域之前，移除氧化物層的多個第二部分以暴露多個第二鰭部分。
在上述方法的一些實施例中，形成多個摻雜的鰭區域包含：蝕刻多個第二鰭部分以形成凹陷的鰭部分；以及從多個凹陷的鰭部分磊晶生長多個摻雜的鰭區域。
在上述方法的一些實施例中，形成多個摻雜的鰭區域包含在多個第二鰭部分的側壁及頂表面上磊晶生長多個摻雜的鰭區域
根據一些實施例，一種製造半導體元件的方法包括：在基板上形成具有堆疊的鰭部分及鰭基底部分的鰭結構；在堆疊的鰭部分的第一鰭區域上形成具有第一功函數值的多晶矽閘極結構；在堆疊的鰭部分的第二鰭區域上形成具有第一類型導電性的摻雜劑的摻雜的鰭區域；用第二類型導電性的摻雜劑摻雜一個多晶矽閘極結構以將第一功函數值調節為第二功函數值；在摻雜製程之前在鄰近一個多晶矽閘極結構的兩個多晶矽閘極結構上圖案化光阻層；以及用具有小於第一及第二功函數值的第三功函數值的非多晶矽閘極結構替代兩個多晶矽閘極結構。堆疊的鰭部分在鰭基底部分上磊晶生長。
在上述方法的一些實施例中，多個多晶矽閘極結構中的一個多晶矽閘極結構的一閾值電壓大於多個非多晶矽閘極結構的一閾值電壓。
在上述方法的一些實施例中，替代多個多晶矽閘極結構中的兩個包含形成兩個環繞式閘極(GAA)結構。
在上述方法的一些實施例中，形成兩個GAA結構包含：在摻雜之後，在多個多晶矽閘極結構中的一個多晶矽閘極結構上圖案化光阻層；移除多個多晶矽閘極結構中的兩個多晶矽閘極結構；以及在藉由移除多個多晶矽閘極結構中的兩個多晶矽閘極結構暴露的多個第一鰭區域中蝕刻多個第一半導體層的部分。
在上述方法的一些實施例中，形成兩個GAA結構進一步包含：在藉由蝕刻多個第一半導體層的多個部分而暴露的多個第一鰭區域中的多個第二半導體層的部分周圍沉積非多晶矽材料。
在上述方法的一些實施例中，形成多個多晶矽閘極結構包含：形成具有一深寬比等於或大於9的多個多晶矽閘極結構。
根據一些實施例，一種半導體元件包括具有第一非多晶矽閘極結構以及在基板上的鰭結構上設置的摻雜的鰭區域的第一鰭式場效電晶體(finFET)。摻雜的鰭區域具有第一類型導電性的摻雜劑。半導體元件進一步包括具有在鰭結構上設置的第二非多晶矽閘極結構以及在鰭結構上設置的隔離結構的第二finFET。隔離結構配置以使第一及 第二finFET彼此電氣隔離並且包括具有與第一類型導電性相反的第二類型導電性的摻雜劑的多晶矽閘極結構。
在一些實施例中，上述多晶矽閘極結構插置在第一及第二非多晶矽閘極結構之間。
在一些實施例中，上述第二finFET包含：在鰭結構上的摻雜的磊晶鰭區域，並且其中摻雜的磊晶鰭區域具有第一或第二類型導電性的摻雜劑。
在一些實施例中，上述多個非多晶矽閘極結構包含環繞式閘極(GAA)結構。
以上揭示內容概述了若干實施例的特徵，使得熟習此項技藝者可更好地理解本揭露之一實施例的態樣。熟習此項技藝者應瞭解，可輕易使用本揭露之一實施例作為設計或修改其他製程及結構的基礎，以便實施本文所引用之實施例的相同目的及/或實現相同優勢。熟習此項技藝者亦應認識到，此類等效構造並未脫離本揭露之一實施例之精神及範疇，且可在不脫離本揭露之一實施例之精神及範疇的情況下產生本文的各種變化、替代及更改。
100‧‧‧半導體元件
102A‧‧‧finFET
102B‧‧‧finFET
104‧‧‧隔離結構
104A‧‧‧多晶矽閘極結構
104B‧‧‧間隔件
106‧‧‧基板
108‧‧‧鰭結構
108A‧‧‧鰭基底部分
108B‧‧‧堆疊的鰭部分
110‧‧‧磊晶鰭區域
112‧‧‧閘極結構
114‧‧‧間隔件
116‧‧‧蝕刻終止層(ESL)
118‧‧‧層間介電(ILD)層
120‧‧‧第一半導體層
122‧‧‧第二半導體層
134‧‧‧閘極氧化物層
136‧‧‧多晶矽結構
138‧‧‧淺溝槽隔離(STI)區域
138A‧‧‧第一保護襯墊
138B‧‧‧第二保護襯墊
138C‧‧‧絕緣層
138H‧‧‧垂直尺寸
B-B、C-C、D-D、E-E‧‧‧線
GL、H1、H2、HT‧‧‧尺寸

Claims (1)

  1. 一種半導體元件的製造方法，該方法包含：形成一鰭結構在一基板上方；形成具有一第一閾值電壓的多個多晶矽閘極結構在該鰭結構的多個第一鰭部分上方；形成具有一第一類型導電性的摻雜劑的多個摻雜的鰭區域在該鰭結構的多個第二鰭部分上方；以一第二類型導電性的摻雜劑摻雜該多個多晶矽閘極結構中的至少一個多晶矽閘極結構，使該第一閾值電壓調節為較大的一第二閾值電壓；以及以具有小於該第一及該第二閾值電壓的一第三閾值電壓的多個高介電常數金屬閘極結構來替代與該多個多晶矽閘極結構中的該至少一個多晶矽閘極結構鄰近的該多個多晶矽閘極結構中的該至少兩個多晶矽閘極結構。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868114B2 (en) 2018-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures of semiconductor devices
US10867101B1 (en) * 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin
KR20220022576A (ko) * 2020-08-19 2022-02-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
KR20230023389A (ko) 2021-08-10 2023-02-17 삼성전자주식회사 집적회로 소자
US12080776B2 (en) * 2021-08-31 2024-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with fin isolation structure and method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9472628B2 (en) * 2014-07-14 2016-10-18 International Business Machines Corporation Heterogeneous source drain region and extension region
US9362181B1 (en) * 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US20190221483A1 (en) * 2018-01-12 2019-07-18 Globalfoundries Inc. Single work function enablement for silicon nanowire device
US10629730B2 (en) * 2018-05-25 2020-04-21 International Business Machines Corporation Body contact in Fin field effect transistor design
US10868114B2 (en) 2018-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures of semiconductor devices

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