CN113345890A - 半导体器件和用于制造半导体器件的方法 - Google Patents

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彭成毅
李松柏
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Abstract

公开了在FET器件的源极/漏极(S/D)区域之间具有核‑壳纳米结构化沟道区域的半导体器件的结构，以及制造半导体器件的方法。半导体器件包括：衬底；纳米结构化层的堆叠件，具有设置在衬底上的第一和第二纳米结构化区域；以及包裹第二纳米结构化区域的纳米结构化壳区域。纳米结构化壳区域和第二纳米结构化区域具有彼此不同的半导体材料。半导体器件还包括设置在衬底上的第一和第二源极/漏极(S/D)区域以及设置在第一和第二S/D区域之间的全环栅(GAA)结构。第一和第二S/D区域中的每个包括包裹每个第一纳米结构化区域的外延区域，并且GAA结构包裹每个纳米结构化壳区域。

Description

半导体器件和用于制造半导体器件的方法
技术领域
本申请的实施例涉及半导体器件和用于制造半导体器件的方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统和更高的性能的需求不断增长。为了满足这些需求，半导体工业继续按比例缩小半导体器件的尺寸，诸如包括平面MOSFET和鳍式场效应晶体管(finFET)的金属氧化物半导体场效应晶体管(MOSFET)。这种按比例缩小已经增加了半导体制造工艺的复杂性。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：衬底；纳米结构化层的堆叠件，具有设置在所述衬底上的第一纳米结构化区域和第二纳米结构化区域；纳米结构化壳区域，包裹所述第二纳米结构化区域，其中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的半导体材料；第一源极/漏极(S/D)区域和第二源极/漏极区域，设置在所述衬底上，其中，所述第一源极/漏极区域和所述第二源极/漏极区域中的每个包括包裹每个所述第一纳米结构化区域的外延区域；以及全环栅(GAA)结构，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间并且包裹每个所述纳米结构化壳区域。
本申请的另一些实施例提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括：第一纳米结构化层的堆叠件，设置在衬底上，其中，每个所述第一纳米结构化层包括第一纳米结构化区域和第二纳米结构化区域，第一纳米结构化壳区域，包裹所述第二纳米结构化区域，其中，所述第一纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的半导体材料，第一外延区域，包裹每个所述第一纳米结构化区域，和第一全环栅(GAA)结构，设置在所述第一纳米结构化层的堆叠件上并且包裹每个所述第一纳米结构化壳区域；以及第二场效应晶体管，包括：第二纳米结构化层的堆叠件，设置在衬底上，其中，每个所述第二纳米结构化层包括第三纳米结构化区域和第四纳米结构化区域，第二纳米结构化壳区域，包裹所述第四纳米结构化区域，其中，所述第二纳米结构化壳区域和所述第四纳米结构化区域具有彼此不同的半导体材料，并且其中，所述第一纳米结构化壳区域和所述第二纳米结构化壳区域具有彼此不同的材料组成，第二外延区域，包裹每个所述第三纳米结构化区域，其中，所述第二外延区域的导电类型不同于所述第一外延区域，和第二全环栅结构，设置在所述第二纳米结构化层的堆叠件上并且包裹每个所述第二纳米结构化壳区域。
本申请的又一些实施例提供了一种用于制造半导体器件的方法，包括：在衬底上形成具有第一纳米结构化区域和第二纳米结构化区域的纳米结构化层的堆叠件；修改所述第二纳米结构化区域以形成纳米结构化核区域；外延生长包裹所述纳米结构化核区域的纳米结构化壳区域；生长包裹每个所述第一纳米结构化区域的第一外延区域和第二外延区域；在所述第一外延区域和所述第二外延区域之间形成包裹每个所述纳米结构化壳区域的全环栅(GAA)结构；以及沿着所述全环栅结构的栅极子区域的侧壁形成第一内部间隔件和第二内部间隔件，其中，所述栅极子区域嵌入在所述纳米结构化层的堆叠件内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B至图1D分别示出了根据一些实施例的具有核-壳纳米结构的半导体器件的等距视图和截面图。
图1E和图1F至图1G分别示出了根据一些实施例的具有钝化层的半导体器件的等距视图和截面图。
图2A至图2D示出了根据一些实施例的半导体器件的不同配置的截面图。
图3是根据一些实施例的用于制造具有核-壳纳米结构的半导体器件的方法的流程图。
图4A至图23A示出了根据一些实施例的具有内部和外部间隔件结构的半导体器件在其制造工艺的各个阶段的等距视图。
图4B至图23B、图9C至图23C和图9D至图23D示出了根据一些实施例的具有内部和外部间隔件结构的半导体器件在其制造工艺的各个阶段的截面图。
现在将参考附图描述示例性实施例。在附图中，相似的参考标号通常表示相同、功能类似和/或结构类似的元件。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所用的，在第二部件上形成第一部件意指第一部件形成为与第二部件直接接触。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性”等的引用指示所描述的实施例可以包括特定的部件、结构或特性，但每个实施例不一定都包括特定的部件、结构或特性。而且，这样的短语不一定是指相同的实施例。此外，当结合实施例描述特定的部件、结构或特征时，无论是否明确描述，结合其他实施例实现这种部件、结构或特征在本领域技术人员的知识范围内。
应当理解，本文中的措词或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导进行解释。
如本文所用的，术语“蚀刻选择性”是指在相同蚀刻条件下两种不同材料的蚀刻速率的比率。
如本文所用的，术语“沉积选择性”是指在相同沉积条件下在两种不同材料或表面上的沉积速率的比率。
如本文所用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指大于SiO2的介电常数(例如，大于3.9)的介电常数。
如本文所用的，术语“p型”将结构、层和/或区域限定为掺杂有诸如硼的p型掺杂剂。
如本文所用的，术语“n型”将结构、层和/或区域限定为掺杂有诸如磷的n型掺杂剂。
如本文所用的，术语“纳米结构化”将结构、层和/或区域定义为水平尺寸(例如，沿X和/或Y轴)和/或垂直尺寸(例如，沿Z轴)小于100nm。
在一些实施例中，术语“约”和“基本上”可以指示给定数量的值，该给定数量的值在该值的5％之内变化(例如，值的±1％、±2％、±3％、±4％、±5％)。当然，这些值仅是示例，并不旨在进行限制。应当理解，术语“约”和“基本上”可以是指根据本文的教导由相关领域的技术人员解释的值的百分比。
本文公开的鳍结构可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来图案化鳍结构，光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建具有例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一些实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
本发明提供了用于改进FET器件(例如finFET、全环栅FET等)中的电荷载流子迁移率(例如，空穴和/或电子迁移率)的示例结构和方法。增加电荷载流子迁移率可以增加FET器件的开关速度和驱动电流，从而产生更快和改进的FET器件性能。
示例结构和方法在FET器件的源极/漏极(S/D)区域之间提供具有核-壳纳米结构的沟道区域。在一些实施例中，核-壳纳米结构可以包括被外延生长的纳米结构化壳区域包裹的纳米结构化核区域。核-壳纳米结构可以被配置为分别在n型或p型FET器件的沟道区域中诱导拉伸或压缩应变。可以例如，通过掺杂纳米结构化核或壳区域或通过使用晶格失配的半导体材料用于纳米结构化核或壳区域在沟道区域中诱导拉伸或压缩应变。沟道区中的这种诱导应变可以改进沟道区中的电荷载流子迁移率。该核-壳纳米结构可以进一步被配置为基于FET器件的导电类型来调节所述沟道区的能带隙和/或改变沟道区的表面的晶体取向，以改进沟道区域中的电荷载流子迁移率。与没有这种核-壳纳米结构的FET器件相比，本文描述的具有核-壳纳米结构的沟道区域可以将FET器件的开关速度和驱动电流增加例如约20％至约40％和约30％至约50％。
根据一些实施例，参考图1A至图1D描述具有FET 102A-102B的半导体器件100。图1A示出了根据一些实施例的半导体器件100的等距视图。图1B至图1D分别示出了根据一些实施例的沿图1A的半导体器件100的线B-B、C-C和D-D的截面图。在一些实施例中，FET102A-102B可以均是p型FET或均是n型FET或每个导电类型FET的一个。即使参考图1A至图1D讨论了两个FET，半导体器件100可以具有任何数量的FET。除非另有说明，否则对具有相同注释的FET 102A-102B的元件的讨论彼此适用。出于说明的目的示出了半导体器件100的等距视图和截面图，并且可能未按比例绘制。
参考图1A至图1D，可以在衬底106上形成FET 102A-102B。衬底106可以是半导体材料，诸如但不限于硅。在一些实施例中，衬底106可以包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底106可以包括(i)元素半导体，诸如锗(Ge)；(ii)化合物半导体，包括碳化硅(SiC)、砷化硅(SiAs)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)和/或III-V族半导体材料；(iii)合金半导体，包括硅锗(SiGe)、碳化硅锗(SiGeC)、锗锡(GeSn),、硅锗锡(SiGeSn)、磷砷化镓(GaAsP)、磷化镓铟(GaInP)、砷化镓铟(GaInAs)、磷砷化镓铟(GaInAsP)、砷化铝铟(AlInAs)和/或砷化铝镓(AlGaAs)；(iv)绝缘体上硅(SOI)结构；(v)绝缘体上硅锗(SiGe)结构(SiGeOI)；(vi)绝缘体上锗(GeOI)结构；或(vii)它们的组合。此外，可以根据设计要求来掺杂衬底106(例如，p型衬底或n型衬底)。在一些实施例中，衬底106可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
FET 102A-102B可以分别包括鳍结构108A-108B、钝化层109A-109B、外延鳍区域110A-110B、栅极结构112A-112B(也称为全环栅(GAA)结构112A-112B)、内部间隔件113A-113B以及外部间隔件114A-114B。
如图1B至图1D所示，鳍结构108A可以包括鳍基部119A和设置在鳍基部119A上的第一半导体层120的堆叠件，并且鳍结构108B可以包括鳍基部119B和第二半导体层122的堆叠件。在一些实施例中，鳍基部119A-119B可以包括与衬底106类似的材料。鳍基部119A-119B可以由衬底106的光刻图案化和蚀刻来形成。第一半导体层120和第二半导体层122可以包括彼此不同的半导体材料。在一些实施例中，第一半导体层120和第二半导体层122可以包括具有彼此不同的氧化速率和/或蚀刻选择性的半导体材料。在一些实施例中，第一半导体层120和第二半导体层122可以包括与衬底106类似或不同的半导体材料。第一半导体层120和第二半导体层122可以包括(i)元素半导体，诸如硅或锗；(ii)包含III-V族半导体材料的化合物半导体；(iii)合金半导体，包括SiGe、锗锡或硅锗锡；或(iv)它们的组合。
在一些实施例中，第一半导体层120和第二半导体层122可以包括具有在从约25原子百分比到约50原子百分比的范围内的Ge的SiGe(其中，任何剩余原子百分比是Si)，或者可以包括没有任何实质量Ge的Si(例如，不具有Ge)。第一半导体层120和第二半导体层122的半导体材料可以是未掺杂的，或者可以在它们的外延生长工艺期间使用以下掺杂剂原位掺杂：(i)p型掺杂剂，诸如硼、铟或镓；和/或(ii)n型掺杂剂，诸如磷或砷。在一些实施例中，如果半导体器件100是互补金属氧化物半导体(CMOS)器件，则第一半导体层120分别可以包括用于n型FET 102A的Si、SiAs、磷化硅(SiP)、SiC或磷化硅碳(SiCP)或用于p型FET 102A的SiGe、硅锗硼(SiGeB)、锗硼(GeB)、硅锗锡硼(SiGeSnB)或III-V族半导体化合物，并且第二半导体层122分别可以包括用于p型FET 102A的SiGe、SiGeB、GeB、SiGeSnB或用于n型FET102B的Si、SiAs、SiP、SiC或SiCP。在一些实施例中，第一半导体层120和第二半导体层122都可以包括用于n型FET 102A-102B的Si、SiAs、SiP、SiC或SiCP，或者用于p-型FET 102A-102B的SiGe、SiGeB、GeB、SiGeSnB或III-V族半导体化合物。
每个第一半导体层120可以具有(i)由外延鳍区域110A和下面的内部和外部间隔件113A-114A(图1A和图1D)包裹的纳米结构化区域120A，以及(ii)由纳米结构化壳区域121B(见图1B和图1D)包裹的纳米结构化核区域121A。纳米结构化核区域121A和纳米结构化壳区域121B可以在FET 102A的S/D区域126A之间形成核-壳纳米结构化沟道区域121。每个核-壳纳米结构化沟道区域121可以由栅极结构112A(图1B和图1D)包裹。
类似地，每个第二半导体层122可以具有(i)由外延鳍区域110B和下面的内部和外部间隔件113B-114B(图1A和图1C)包裹的纳米结构化区域122A，以及(ii)由纳米结构化壳区域123B(见图1B和图1C)包裹的纳米结构化核区域123A。纳米结构化核区域123A和纳米结构化壳区域123B可以在FET 102A的S/D区域126B之间形成核-壳纳米结构化沟道区域123。每个核-壳纳米结构化沟道区域123可以由栅极结构112B(图1B和图1C)包裹。
纳米结构化核区域121A和123A可以位于相应的栅极结构112A-112B下面，并且可以分别通过修改第一纳米结构化区域120B和第二纳米结构化区域122B(在图1A至图1D中未示出；在图18B和图21B中示出)来形成。纳米结构化核区域121A和123A的材料组成可以分别类似于第一半导体层120和第二半导体层122的材料组成。
纳米结构化壳区域121B和123B可以位于相应的栅极结构112A-112B下面，并且可以外延形成在相应的纳米结构核区域121A和123B上。在一些实施例中，如果半导体器件100是互补金属氧化物半导体(CMOS)器件，则纳米结构化壳区域121B可以包括用于n型FET102A的Si、SiAs、磷化硅(SiP)、SiC或磷化硅碳(SiCP)或用于p型FET 102A的Ge、SiGe、硅锗硼(SiGeB)、锗硼(GeB)、硅锗锡硼(SiGeSnB)或III-V族半导体化合物，并且纳米结构化壳区域123B可以分别包括用于p型FET 102A的Ge、SiGe、SiGeB、GeB、SiGeSnB或III-V族半导体化合物和用于n型FET 102B的Si、SiAs、SiP、SiC或SiCP。在一些实施例中，用于n型FET102A-102B的纳米结构化壳区域121B和123B都可以包括用于n型FET102A-102B的Si、SiAs、SiP、SiC或SiCP，或用于P型FET 102A-102B的III-V族半导体化合物。在一些实施例中，纳米结构化壳区域121B和/或123B的半导体材料可以在它们的外延生长过程中不掺杂或可以原位掺杂，使用：(i)p型掺杂剂，诸如硼、铟或镓；和/或(ii)n型掺杂剂，诸如磷或砷。
纳米结构化壳区域121B和123B的材料和结构组成可以分别与纳米结构化核区域121A和123A的材料组成不同。在一些实施例中，纳米结构化壳区域121B和123B可包括晶格常数分别不同于纳米结构化核区域121A和123A的半导体材料的晶格常数的半导体材料。纳米结构化核区域121A和123A的半导体材料与纳米结构化壳区域121B和123B的半导体材料之间的晶格失配可以分别配置为增加核-壳纳米结构化沟道区域121和123中的电荷载流子迁移率。
在一些实施例中，对于n型FET 102A和/或102B，纳米结构化壳区域121B和123B可以包括晶格常数分别大于纳米结构化核区域121A和123A的半导体材料的晶格常数的半导体材料，以分别在所得的核-壳纳米结构化沟道区121和123中诱导拉伸应变，这可以增加核-壳纳米结构化沟道区域121和123中的电子迁移率。在一些实施例中，对于p型FET 102A和/或102B，纳米结构化壳区域121B和123B可以包括晶格常数分别小于纳米结构化核区域121A和123A的半导体材料的晶格常数的半导体材料，以分别在所得的核-壳纳米结构化沟道区域121和123中诱导压缩应变，这可以增加核-壳纳米结构化沟道区域121和123中的空穴迁移率。
纳米结构化壳区域121B和123B可以被配置为调节它们的表面平面的晶体取向，以分别增加所得核-壳纳米结构化沟道区域121和123中的电荷载流子的表面迁移率，从而产生改进的FET器件性能。这样，与没有形成这种纳米结构化壳区域121B和123B的FET器件的沟道区域相比，在具有纳米结构化壳区域121B和123B的沟道区域中可以实现更高的载流子表面迁移率。例如，在一些实施例中，在具有(111)晶体取向的半导体材料的表面中空穴迁移率可以更高，并且可以外延生长纳米结构化壳区域121B和123B以具有具有(111)晶体取向的表面，这可以分别形成核-壳纳米结构化沟道区域121和123的表面平面。
参照图1B，尽管在图1B中示出了纳米结构化核区域121A和123A的矩形截面，但是纳米结构化核区域121A和123A可以具有其他几何形状(例如，圆形、椭圆形或多边形)。此外，尽管在图1B中示出了纳米结构化壳区域121B和123B的菱形(也称为菱形)截面，但是纳米结构化壳区域121B和123B可以具有其他几何形状(例如，矩形、圆形、椭圆形或多边形)。在一些实施例中，纳米结构化核区域121A和123A可以具有分别类似于或不同于纳米结构化壳区域121B和123B的截面的截面。
参照图1B至图1D，核-壳纳米结构化沟道区域121和123沿Z轴的相应垂直尺寸H1和H2(例如，厚度或直径)可以在约5nm至约30nm范围内，而沿Y轴的相应水平尺寸W1和W2(例如宽度或直径)可以在约5nm至约50nm的范围内。H1/W1和H2/W2的比率可以分别在约0.2至约5的范围内。围绕相应的纳米结构化核区域121A和123A的纳米结构化壳区域121B和123B的厚度可在约0.5nm至约5nm的范围内。在一些实施例中，相邻的核-壳纳米结构化沟道区域121和123之间的距离可以分别取决于栅极介电层128A-128B的厚度，并且可以在约5nm至约20nm的范围内。此外，核-壳纳米结构化沟道区域121和123沿X轴可具有在约10nm至约100nm范围内的相应水平尺寸L1(图1D)和L2(图1C)。L1/H1和L2/H2的比率可以在约2至约20的范围内。在一些实施例中，尺寸H1和H2、W1和W2以及L1和L2可以分别彼此相等或不同。在一些实施例中，H1/W1和H2/W2和L1/H1以及L2/H2的比率可以分别彼此相等或不同。在一些实施例中，核-壳纳米结构化沟道区域121和123的垂直尺寸H1和H2可以分别等于或大于沿纳米结构化区域120A和122A的Z轴的垂直尺寸H3和H4(例如，厚度或直径)。在一些实施例中，核-壳纳米结构化沟道区域121和123的水平尺寸L1和L2可以分别等于或小于栅极结构112A-112B的栅极长度GL1和GL2。
参照图1A至图1B，钝化层109A-109B可以分别设置在纳米结构化区域120A和122A的侧壁上以及鳍基部119A-119B的侧壁上。钝化层109A可以设置在纳米结构化区域120A上，如图1D所示。如图1C所示，钝化层109B未设置在纳米结构化区域122A上，因为如下所述在FET 102B的形成期间去除了钝化层109B的一部分。钝化层109A-109B可以通过减少或消除这些结构上的悬空键引起的空位来改进鳍结构108A-108B的这些钝化层覆盖的表面的表面质量。空位可以俘获电荷载流子并减小FET102A-102B在其工作期间的驱动电流。与没有诸如钝化层109A-109B的钝化层的FET相比，减小或消除这些空位可以使FET 102A-102B的驱动电流增加约20％至约50％。
在一些实施例中，钝化层109A-109B可以是氮化物、氧化物、氟化物、氯化物和/或硫化物膜。在一些实施例中，钝化层109A-109B可以包括氟、氯、氮、氧、氢、氘和/或硫原子，其可以与悬空键结合以减少或消除鳍结构108A-108B的上述表面上的空位。钝化层109A-109B可以基本上共形地沉积在鳍结构108A-108B的这些表面上，并且可以具有在约0.5nm至约5nm范围内的厚度。
参照图1A和图1C至图1D，外延鳍区域110A可以生长为包裹不在内部或外部间隔件113A-114A下方的纳米结构化区域120A。类似地，外延鳍区域110B可以生长为包裹不在内部或外部间隔件113B-114B下方的纳米结构化区域122A。在一些实施例中，如图1E至图1G所示，外延鳍区域110B-110A可以生长在鳍基部119B-119A上，而不是分别包裹纳米结构化区域122A和120A。外延鳍区域110A-110B可以包括彼此相似或不同的外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可以包括与衬底106的材料相同的材料或不同的材料。外延鳍区域110A-110B可以沿相应的纳米结构化区域120A和122A的侧壁分别具有约3nm至约6nm的范围的厚度。虽然在图1C至图1D中示出了外延鳍区域110A-110B的三角形截面，但是外延鳍区域110A-110B可以具有其他几何形状(例如，矩形、半圆形或多边形)的截面。
外延鳍区域110A-110B可以分别对于p型FET 102A-102B是p型的，或者对于n型NFET 102A-102B是n型的。在一些实施例中，如果半导体器件100是CMOS器件，则外延鳍区域110A-110B可以相对于彼此为相反的掺杂类型。P型外延鳍区域110A-110B可以包括SiGe、SiGeB、GeB、SiGeSnB、III-V族半导体化合物或它们的组合，以及掺杂剂浓度在约1x1020原子/cm3至约1x1021原子/cm3的范围内。在一些实施例中，每个p型外延鳍区域110A-110B可以具有多个子区域(未示出)，该子区域可以包括SiGe并且可以基于例如掺杂浓度、外延生长工艺条件和/或Ge相对于Si的相对浓度而彼此不同。每个子区域可以具有彼此相似或不同的厚度，并且厚度可以在约0.5nm至约5nm的范围内。在一些实施例中，第一子区域中的原子百分比Ge可以小于第二子区域中的原子百分比Ge。在一些实施例中，第一子区域可包括在约15原子百分比至约35原子百分比的范围内的Ge，而第二子区域可包括在约25原子百分比至约50原子百分比的范围内的Ge，且子区域中任何剩余的原子百分比为Si。
根据一些实施例，p型外延鳍区域110A-110B的多个子区域可具有相对于彼此变化的p型掺杂剂浓度。例如，第一子区域可以是不掺杂的，或者可以具有比掺杂剂浓度(例如，掺杂剂浓度在约1x1020至约3x1022原子/cm3范围内)低的掺杂剂浓度(例如，掺杂剂浓度小于约8x1020原子/cm3)。
在一些实施例中，n型外延鳍区域110A-110B可以具有多个n型子区域(未示出)。第一n型子区域可以具有以下材料：SiAs、SiC或SiCP；掺杂剂浓度范围在约1x1020原子/cm3至约1x1021原子/cm3以及厚度在约1nm至约3nm之间。设置在第一n型子区域上的第二n型子区域可以具有具有SiP和掺杂剂浓度在约1×1020原子/cm3至约1×1022原子/cm3的范围的材料。设置在第二n型子区域上的第三n型子区域可以具有与第一n型子区域相似的材料组成和厚度的材料。
外延鳍区域110A-110B以及它们下面的纳米结构化区域120A和122A可以分别形成源极/漏极(S/D)区域126A-126B。核-壳纳米结构化沟道区域121和123可以分别插入在一对S/D区126A-126B之间，如图1C至图1D所示。
栅极结构112A-112B可以是多层结构，并且可以分别包裹核-壳纳米结构化沟道区域121和123，对于它们而言，栅极结构112A-112B可以被称为全环栅(GAA)结构或水平全环栅(HGAA)结构，并且FET 102A-102B可以称为GAA FET 102A-102B。栅极结构112A-112B之间的间隔111未按比例绘制，并且栅极结构112A-112B可以彼此分隔开任何距离。在一些实施例中，类似于栅极结构112A-112B，FET 102A-102B可以具有包裹核-壳纳米结构化沟道区域121和123的共用栅极结构。
栅极结构112A-112B可以分别包括栅极介电层128A-128B、栅极功函金属层130A-130B和栅极金属填充层132A-132B。如图1B所示，栅极介电层128A可以包裹每个核-壳纳米结构化沟道区域121，从而使核-壳纳米结构化沟道区域121彼此电绝缘，并且与导电栅极功函金属层130A和栅极电隔离。金属填充层132A以防止在FET 102A的操作期间栅极结构112A与S/D区域126A之间短路。类似地，栅极介电层128B可以包裹每个核-壳纳米结构化沟道区域123，并且使核-壳纳米结构化沟道区域123彼此电隔离，并且与导电栅极功函金属层130B和栅金属填充层132B电隔离，以防止在FET 102B的操作期间，栅极结构112B和S/D区域126之间的短路。尽管图1B显示相邻的核-壳纳米结构化沟道区域121和123之间的距离足够宽，以使栅极介电层128A-128B和栅极功函层130A-130B分别包裹每个核-壳纳米结构化沟道区域121和123，但是这些距离可以更宽，以使栅极金属填充层132A-132B分别包裹每个核-壳纳米结构化沟道区域121和123。
每个栅极介电层128A-128B的厚度可以在约1nm至约5nm的范围内，并且可以包括(i)氧化硅、氮化硅和/或氮氧化硅层，(ii)高-k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)，(iii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)，或(iv)它们的组合的氧化物的高k介电材料。
栅极功函金属层130A-130B可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括功函值彼此相等或不同的金属。在一些实施例中，每个栅极功函金属层130A-130B可以包括铝(Al)、铜(Cu)、钨(W)，钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和/或它们的组合。在一些实施例中，每个栅极功函层130可以包括Al掺杂的金属，诸如Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta或Al掺杂的TaN。在一些实施例中，每个栅极功函层130可以具有范围在约2nm至约15nm的厚度。
在一些实施例中，可以将栅极阻挡层(未示出)分别设置在栅极介电层128A-128B和栅极功函金属层130A-130B之间。栅极阻挡层可以用作随后形成栅极功函层130A-130B的成核层，和/或可以帮助防止金属(例如，Al)从栅极功函层130A-130B至下面的层(例如，栅极介电层128A-128B)的显著扩散。栅极阻挡层可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他合适的扩散阻挡材料。在一些实施例中，栅极阻挡层可以包括基本上无氟的金属或含金属膜。基本上无氟的金属或无氟含金属膜可以包括小于5原子百分比的离子、原子和/或分子形式的氟污染物。在一些实施例中，栅极阻挡层的厚度可以在约1nm至约10nm的范围内。
每个栅极金属填充层132A-132B可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，每个栅极金属填充层132A-132B可以包括合适的导电材料，诸如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金和/或它们的组合。尽管栅极结构112A-112B被示为相似，但是FET 102A-102B可以具有材料和/或电特性(例如，阈值电压、功函值)彼此不同的栅极结构。而且，尽管示出的栅极结构112A-112B具有GAA结构，但是其他栅极结构(例如，垂直GAA结构或不具有GAA结构的栅极结构)也在本公开的范围和精神内。
参照图1C至图1D，每个内部间隔件113A可以设置在外延区域110A的子区域110As和栅极结构112A的子区域112As之间，并且每个内部间隔件113B可以设置在外延区域110B的子区域110Bs和栅极结构112B的子区域112Bs之间。内部间隔件113A-113B中的每个均可以分别防止子区域110As和112As之间以及子区域110Bs和112Bs之间的电容耦合。防止这些子区域之间的电容耦合可以减小S/D区域126A-126B与栅极结构112A-112B之间的寄生电容，并改进FET 102A-102B的器件性能。
在一些实施例中，内部间隔件113A-113B可以包括介电常数小于约3.9和/或在约1至约3.5之间的低k介电材料。在一些实施例中，低k介电材料可以包括硅、氧、碳和/或氮。用于内部间隔件113A-113B的低k介电材料中硅、氧、碳和氮的浓度可以取决于内部间隔件113A-113B的所需的介电常数。低k介电材料中硅、氧、碳和氮的浓度变化可以改变所需的介电常数。低k介电材料可以包括碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、聚酰胺、碳掺杂的氧化物、氟掺杂的氧化物、氢掺杂的氧化物或它们的组合。
在一些实施例中，内部间隔件113A-113B可以包括介电常数小于约3.9和/或在约0.5至约3.5之间的低k介电气体。低k介电气体可以包括空气、氮气、氦气、氩气、氢气或其他合适的介电气体。在一些实施例中，内部间隔件113A-113B可以分别是子区域110As和112As之间以及子区域110Bs和112Bs之间的气隙的形式。在一些实施例中，内部间隔件113A-113B可以具有彼此相似或不同的材料。在一些实施例中，两个FET102A-102B可以具有内部间隔件，例如内部间隔件113A-113B，或者FET102A-102B中的一个可以具有内部间隔件，例如内部间隔件113A或113B。尽管在图1C至图1D中示出了内部间隔件113A-113B的矩形截面，但是内部间隔件113A-113B可以具有其他几何形状(例如，半圆形、三角形或多边形)的截面。在一些实施例中，每个内部间隔件113A-113B可具有沿X轴的在约3nm至约15nm的范围内的水平尺寸(例如，厚度)。
根据一些实施例，外部间隔件114A-114B可以设置在相应的栅极结构112A-112B的侧壁上并且与相应的栅极介电层128A-128B物理接触。外部间隔件114A-114B可以包括绝缘材料，诸如氧化硅、氮化硅、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、低k材料或它们的组合。外部间隔件114A-114B可以具有介电常数小于约3.9和/或在约1至约3.5之间的低k材料。在一些实施例中，每个外部间隔件114A-114B可以具有在约2nm至约10nm的范围的厚度。在一些实施例中，沿X轴的外部间隔件114A之间的水平距离大于沿X轴的内部间隔件113A之间的水平距离。类似地，沿X轴的外部间隔件114B之间的水平距离大于沿X轴的内部间隔件113B之间的水平距离。
FET 102A-102B可以通过使用其他结构部件并入集成电路中，该其他结构部件诸如栅极接触结构、S/D接触结构、导电通孔、导线、互连金属层等，为了清楚起见，此处未示出。
参照图1A至图1D，半导体器件100可以进一步包括蚀刻停止层(ESL)116、层间介电(ILD)层118和浅沟槽隔离(STI)区域138。ESL116可以设置在外部间隔件114A-114B的侧壁上以及外延区域110A-110B上。ESL 116可以被配置为保护栅极结构112A-112B和/或S/D区域126A-126B。例如，可以在ILD层118和/或S/D接触结构(未示出)的形成期间提供这种保护。在一些实施例中，ESL 116可以包括例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、氮硼化硅(SiBN)、碳硼氮化硅(SiCBN)或它们的组合。在一些实施例中，ESL 116可具有约3nm至约30nm的厚度。
ILD层118可以设置在ESL 116上，并且可以包括使用适合于可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动碳氧化硅)的沉积方法沉积的介电材料。在一些实施例中，介电材料是氧化硅。在一些实施例中，ILD层118的厚度可以在约50nm至约200nm的范围内。
STI区域138可以被配置为在FET 102A-102B与衬底106上的相邻FET(未示出)和/或与衬底106集成或沉积在衬底106上的相邻有源和无源元件(未示出)之间提供电隔离。在实施例中，STI区域138可以包括多个层，例如氮化物层和/或氧化物层138A以及设置在氮化物和/或氧化物层138A上的绝缘层138B。在一些实施例中，氮化物和/或氧化物层138A可以防止在STI区域138的形成期间鳍顶部108A2-108B2的侧壁的氧化。在一些实施例中，绝缘层138B可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，STI区域138沿Z轴可以具有在约40nm至约200nm的范围内的垂直尺寸。
半导体器件100及其元件(例如，鳍结构108A-108B、栅极结构112A-112B、外延鳍区域110A-110B、内部间隔件113-113B、外部间隔件114A-114B和/或STI区域138)的截面形状是示例性的，并且不旨在限制。
图2A至图2D示出了与图1B所示的核-壳纳米结构化沟道区域121和123不同的配置的沿图1A的线B-B的FET 102A-102B的截面图。在一些实施例中，代替图1B中所示的FET102A-102B，半导体器件100可以具有如图2A至图2B所示的FET 102A-102B，其中，在FET102A-102B两个中分别具有核-壳纳米结构化沟道区域121-123。在一些实施例中，代替图1B中所示的FET 102A-102B，半导体器件100可以具有如图2C中所示的FET102A-102B，其中，FET 102A具有核-壳纳米结构化沟道区域121，而FET102B具有以交替配置布置的纳米结构化区域120B和122B的堆叠件的沟道区域。可选地，代替图1B中所示的FET 102A-102B，半导体器件100可以具有如图2D中所示的FET 102A-102B，其中，FET 102B具有核-壳纳米结构化沟道区域123，而FET 102A具有以交替配置布置的纳米结构化区域120B和122B的堆叠件的沟道区域。纳米结构化区域120B和122B的材料组成可以分别类似于第一半导体层120和第二半导体层122的材料组成。
图3是根据一些实施例的用于制造半导体器件100的示例性方法300的流程图。为了说明的目的，将参考用于制造如图4A至图23A、图4B至图23B、图9C至图23C以及图9D至图23D中示出的半导体器件300的示例性制造工艺来描述图3中示出的操作。图4A至图23A是半导体器件100在其制造的各个阶段的等距视图。图4B至图23B、图9C至图23C以及图9D至图23D是根据一些实施例的分别沿图4A至图23A的结构的线B-B、C-C和D-D的截面图。根据特定的应用程序，可以按照不同的顺序实施操作或不实施操作。应当注意，方法300可能不能生产完整的半导体器件100。因此，应当理解，可以在方法300之前、期间和之后提供附加的工艺，并且本文可能仅简要描述一些其他工艺。以上描述了图4A至图23A、图4B至图23B、图9C至图23C以及图9D至图23D的与图1A至图1D中与图1A至图1D中的元件具有相同注释的元件。
在操作305中，在衬底上形成鳍结构。例如，具有鳍基部119A-119B以及以交替配置布置的第一半导体层120和第二半导体层122的堆叠件的鳍结构108A*-108B*(在图5A至图5B中示出)可以形成在衬底106上，如参照图4A至图5B描述的。在随后的工艺中，在分别从鳍结构108A*-108B*去除第二半导体层122和第一半导体层120之后，鳍结构108A*-108B*可以形成鳍结构108A-108B(如图1A至图1D所示)。用于形成鳍结构108A*-108B*的工艺可以包括在衬底106上形成堆叠层108*，如图4A至图4B所示。堆叠层108*可以包括以交替配置堆叠的第一半导体层120*和第二半导体层122*。第一半导体层120*和第二半导体层122*沿Z轴可以具有在约5nm至约30nm范围内的相应的垂直尺寸H1和H2。
第一半导体层120*和第二半导体层122*中的每个可以在其下面的层上外延生长，并且可以包括彼此不同的半导体材料。在一些实施例中，第一半导体层120*和第二半导体层122*可以包括氧化速率和/或蚀刻选择性彼此不同的半导体材料。在一些实施例中，第一半导体层120*和第二半导体层122*可以包括与衬底106相似或不同的半导体材料。第一半导体层120*和第二半导体层122*可以包括(i)元素半导体，诸如硅或锗；(ii)化合物半导体，包括III-V族半导体材料；(iii)合金半导体，包括SiGe、锗锡或硅锗锡；或(iv)它们的组合。在一些实施例中，第一半导体层120*可以包括Si，并且第二半导体层122*可以包括SiGe。在一些实施例中，第一半导体层120*和第二半导体层122*可以包括具有约25原子百分比至约50原子百分比的Ge的SiGe，其中，任何剩余原子百分比为Si，或者可以包括不具有任何实质量Ge的Si(例如，没有Ge)。
第一半导体层120*和/或第二半导体层122*可以是未掺杂的或可以在其外延生长工艺期间使用(i)p型掺杂剂(诸如，硼、铟或镓)和/或(ii)n型掺杂剂(诸如磷或砷)原位掺杂。对于p型原位掺杂，可以使用p型掺杂前体，诸如乙硼烷(B2H6)、三氟化硼(BF3)和/或其他p型掺杂前体。对于n型原位掺杂，可以使用n型掺杂前体，诸如膦(PH3)、砷化氢(AsH3)和/或其他n型掺杂前体。
用于形成鳍结构108A*-108B*的工艺可以进一步包括通过形成在图4A的堆叠层108*上的图案化的硬掩模层(未示出)来蚀刻图4A的结构。在一些实施例中，硬掩模层可以包括例如使用热氧化工艺形成的氧化硅层和/或使用例如低压化学气相沉积(LPCVD)或等离子增强CVD(PECVD)形成的氮化硅层。图4A的结构的蚀刻可以包括干蚀刻、湿蚀刻工艺或它们的组合。
干蚀刻工艺可以包括使用具有以下各项的蚀刻剂：含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3、NF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、HCl和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、氨气(NH3)、含碘气体、其他合适的蚀刻气体和/或等离子体，或它们的组合。干蚀刻工艺可以在约150V至约350V的高偏置电压下、在约10W至约50W的射频功率下、在约5Torr至约50Torr的压力、在约25℃至约40℃的范围的温度下执行约10sec至40sec的范围内的持续时间。
湿蚀刻工艺可包括在稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨(NH3)、含氢氟酸(HF)、硝酸(HNO3)、乙酸(CH3COOH)的溶液或它们的组合中蚀刻。
如图所示，在蚀刻堆叠层108*之后，可以形成具有鳍基部119A-119B的鳍结构108A*-108B*，鳍基部119A-119B沿Z轴具有在约40nm至60nm的范围内的垂直尺寸，如图5A至图5B所示。形成在鳍基部119A-119B上的第一半导体层120和第二半导体层122的堆叠件可以具有沿Z轴在约5nm至约30nm的范围内的相应的垂直尺寸H3和H4，以及沿Y方向在约5nm至约50nm的范围内的相应的水平尺寸W3和W4。H1/W1和H2/W2的比率的每个可以在从约0.2至约5的范围内。在一些实施例中，尺寸H3-H4和W3-W4可以分别彼此相等或不同。在一些实施例中，H1/W1和H2/W2的比率可以分别彼此相等或不同。
参照图3，在操作310中，在鳍结构上形成钝化层。例如，钝化层109A-109B可以分别形成在鳍结构108A*-108B*上，如参照图6A至图6B所述。用于在鳍结构108A*-108B*上形成钝化层109A-109B的工艺可以包括使用具有氟、氯、氮、氧、氢、氘、NH3和/或硫化氢(H2S)的一种或多种前体气体以ALD或CVD工艺在图5A的结构上毯式沉积钝化层109。在毯式沉积工艺期间，一种或多种前体气体的流速可以在约10sccm至约1500sccm的范围内。毯式沉积工艺可以在约10托至约20大气压的压力下、在约100℃至约300℃的温度下执行约10秒至约120分钟的范围内的持续时间。鳍结构108A*-108B*上的毯式沉积的钝化层109的部分可以分别称为钝化层109A-109B。
参照图3，在操作315中，在钝化层上形成STI区域。例如，STI区域138可以形成在钝化层109A-109B上，如参照图7A至图7B所述。STI区域138的形成可以包括(i)在图6A的结构上沉积氮化物材料层(未示出)，(ii)在氮化物材料层上沉积氧化物材料的层(未示出)，(iii)在氧化物材料层上沉积绝缘材料层(未示出)，(iv)对绝缘材料层进行退火，(v)化学机械抛光(CMP)氮化物和氧化物材料层以及退火的绝缘材料层，以及(vi)回蚀抛光的结构以形成图7A的STI区域138。
可以使用诸如ALD或CVD的用于沉积氧化物和氮化物材料的合适方法来沉积氮化物和氧化物材料层。在一些实施例中，绝缘材料层可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在一些实施例中，绝缘材料层可以使用CVD工艺、高密度等离子体(HDP)CVD工艺、使用硅烷(SiH4)和氧气(O2)作为反应前体来沉积。在一些实施例中，可以使用次大气压CVD(SACVD)工艺或高高宽比工艺(HARP)来形成绝缘材料层，其中工艺气体可以包括四乙氧基硅烷(TEOS)和/或臭氧(O3)。
在一些实施例中，可以通过使用可流动CVD(FCVD)工艺沉积可流动氧化硅来形成绝缘材料层。在FCVD工艺之后可以是湿退火工艺。湿退火工艺可以包括在约200℃至约700℃的范围内的温度下在蒸汽中对绝缘材料的沉积层进行退火约30分钟至约120分钟的范围内的持续时间。湿退火工艺之后可以是CMP工艺，以去除氮化物、氧化物和绝缘材料层的部分，以使氮化物、氧化物和绝缘材料层的顶面与鳍结构108A*-108B*的顶面基本共面。CMP工艺之后可以是蚀刻工艺，以回蚀氮化物、氧化物和绝缘材料的层，以形成图7A的STI区域138。
可以通过干蚀刻工艺、湿蚀刻工艺或它们的组合来实施氮化物、氧化物和绝缘材料层的回蚀。在一些实施例中，干蚀刻工艺可以包括使用具有八氟环丁烷(C4F8)、氩气(Ar)、氧气(O2)和氦气(He)、氟仿(CHF3)和氦气、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯气(Cl2)和O2、溴化氢(HBr)、O2和He或它们的组合，利用在约1mTorr至约5mTorr的范围内的压力的等离子体干蚀刻。在一些实施例中，湿蚀刻工艺可以包括使用稀释的氢氟酸(DHF)处理、过氧化铵混合物(APM)、过氧化硫混合物(SPM)、热去离子水(DI水)或它们的组合。在一些实施例中，湿蚀刻工艺可以包括使用氨(NH3)和氢氟酸(HF)作为蚀刻剂和惰性气体，诸如Ar、氙(Xe)、He或它们的组合。在一些实施例中，在湿蚀刻工艺中使用的HF和NH3的流速可以分别在约10sccm至约100sccm的范围内。在一些实施例中，湿蚀刻工艺可以在约5mTorr至约100mTorr的压力和约50℃至约120℃的高温下实施。
参照图3，在操作320中，在钝化层上形成保护氧化物层，并且在保护氧化物层和STI区域上形成多晶硅结构。例如，保护氧化物层740A-740B可以形成在相应的钝化层109A-109B上，并且多晶硅结构112A*-112B*可以形成在相应的保护氧化物层740A-740B和STI区域138上，如参照图7A至图7B所描述的。
用于形成保护氧化物层740A-740B的工艺可以包括在图6A的结构上毯式沉积氧化物材料层(未示出)，随后是高温退火工艺和蚀刻工艺。氧化物材料层可以包括氧化硅并且可以使用诸如CVD、ALD、等离子体增强ALD(PEALD)、物理气相沉积(PVD)或电子束蒸发的合适的沉积工艺进行毯式沉积。在一些实施例中，可以使用PEALD在约400W至约500W的范围内的能量下和约300℃至约500℃的范围内的温度下毯式沉积氧化物材料层。氧化物材料层的毯式沉积之后可以是在氧气流下在约800℃至约1050℃的范围内的温度下的干退火工艺。氧气前体浓度可以在总气体流速的约0.5％至约5％的范围内。在一些实施例中，退火工艺可以是快速工艺，其中退火时间可以在约0.5s至约5s之间。形成保护氧化物层740A-740B的蚀刻工艺可以不跟随退火工艺，并且可以在以下所描述的多晶硅结构112A*-112B*的形成期间执行，或者可以在形成多晶硅结构112A*-112B*之后作为单独的蚀刻工艺执行。
在保护氧化物层740A-740B的氧化物材料的毯式沉积层的退火之后，可以是多晶硅结构112A*-112B*的形成，如图7A至图7B所示。在后续处理期间，可以在栅极替换工艺中替换多晶硅结构112A*-112B*，以分别形成栅极结构112A-112B。在一些实施例中，用于形成多晶硅结构112A*-112B*的工艺可以包括在用于保护氧化物层740A-740B的氧化材料的退火层上毯式沉积多晶硅材料层，以及通过形成在多晶硅材料层上的图案化硬掩模层742A-742B蚀刻毯式沉积的多晶硅材料层。在一些实施例中，可以不掺杂多晶硅材料，并且硬掩模层742A-742B可以包括氧化物层和/或氮化物层。可以使用热氧化工艺来形成氧化物层，并且可以通过LPCVD或PECVD来形成氮化物层。硬掩模层742A-742B可以保护多晶硅结构112A*-112B*免受后续处理步骤(例如，在内部间隔件113A-113B，外部间隔件114A-114B、外延鳍区域110A-110B、ILD层118和/或ESL116的形成期间)的影响。
多晶硅材料层的毯式沉积可以包括CVD、PVD、ALD或其他合适的沉积工艺。在一些实施例中，对毯式沉积的多晶硅材料层的蚀刻可以包括干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，毯式沉积的多晶硅材料层的蚀刻可以包括四个蚀刻步骤。第一多晶硅蚀刻步骤可以包括使用具有溴化氢(HBr)、氧气(O2)、氟仿(CHF3)和氯气(Cl2)的气体混合物。第二多晶硅蚀刻步骤可以包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2和氮(N2)的气体混合物。第三多晶硅蚀刻步骤可以包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2、N2和氩气(Ar)的气体混合物。第四多晶硅蚀刻步骤可以包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2和N2的气体混合物。根据一些实施例，与多晶硅材料一起，第四多晶硅蚀刻步骤可以去除用于保护氧化物层740A-740B的氧化物材料的退火的毯式沉积层的未被多晶硅结构112A*-112B*覆盖的部分。第一多晶硅蚀刻步骤可具有比第二、第三和/或第四多晶硅蚀刻步骤更高的多晶硅蚀刻速率。第一多晶硅蚀刻步骤可用于蚀刻鳍结构108A*-108B*之上的毯式沉积的多晶硅材料层的不期望部分。第二、第三和第四多晶硅蚀刻步骤可用于蚀刻高高宽比间隔743内的毯式沉积的多晶硅材料层的不期望部分。
在一些实施例中，多晶硅结构112A*-112B*在鳍结构108A*-108B*的顶面上沿Z轴的垂直尺寸可以在约40nm至约60nm的范围内。多晶硅结构112A*-112B*的高宽比可以等于或大于约9，其中高宽比是多晶硅结构112A*-112B*沿Z轴的垂直尺寸与沿Y轴的水平尺寸的比率。在一些实施例中，相邻的多晶硅结构112A*-112B*的中心线之间沿Y轴的水平尺寸(例如，间隔)可以在约30nm至约70nm的范围内。
在形成多晶硅结构112A*-112B*之后，可以通过干或湿蚀刻工艺去除毯式沉积的氧化物层的未由多晶硅结构112A*-112B*覆盖的部分，如果它们在形成图7A至图7B的结构的第四多晶硅结构112A*-112B*期间没有被去除。图7A至图7B的结构具有分别设置在纳米结构化区域120B和122B(图7B)的堆叠件上的多晶硅结构112A*-112B*和保护氧化物层740A-740B，并且具有分别从多晶硅结构112A*-112B*的两侧沿X轴延伸出的纳米结构化区域120A和122A(图7A)的堆叠件。
在一些实施例中，保护氧化物层740A-740B可具有沿Z轴的垂直尺寸(例如，鳍结构108A*-108B*的顶面上的厚度)和沿Y轴的在约1nm至约3nm的水平尺寸(例如，鳍结构108A*-108B*的侧壁上的厚度)。在一些实施例中，垂直尺寸可以等于或大于水平尺寸。保护氧化物层740A-740B的存在允许在多晶硅结构112A*-112B*的形成期间从高高宽比间隔743(例如，高宽比大于1:15、1:18或1:20)蚀刻多晶硅材料，而基本上不蚀刻和/或损坏鳍结构108A*-108B*。
参照图3，在操作325中，在多晶硅结构的侧壁上和钝化层上形成外部间隔件。例如，外部间隔件114A-114B可以形成在多晶硅结构112A*-112B*的侧壁上以及钝化层109A-109B的未被多晶硅结构112A*-112B*覆盖的部分上，如参照图8A至图8B所描述的。形成外部间隔件114A-114B的工艺可以包括通过CVD、PVD或ALD工艺以及随后的光刻和蚀刻工艺(例如，使用基于氯或氟的蚀刻剂的反应离子蚀刻或其他干蚀刻工艺)在图7A的结构上毯式沉积绝缘材料层(例如，氧化物或氮化物材料)。
参照图3，在操作330中，内部间隔件和外延鳍区域形成在鳍结构上。例如，内部间隔件113A-113B和外延鳍区域110A-110B可以分别形成在鳍结构108A*-108B*(例如分别为纳米结构化区域120A和122B)的不在多晶硅结构112A*-112B*下面的部分上，如参考图9A至图13D所描述的。图9A至图13D所示的工艺步骤描述了用于具有彼此不同的导电性的FET102A-102B的内部间隔件113A-113B的顺序形成和外延区域110A-110B的顺序形成。例如，FET 102A可以是n型，而FET 102B可以是p型。在形成FET 102A的内部间隔件113A和外延区域110A之前，可以通过在FET102B上图案化光刻胶层946来保护FET 102A，如图9B至图9C所示。为了清楚起见，光刻胶层946在图9A至图12A中未示出。
用于形成FET 102A的内部间隔件113A的工艺可以包括从纳米结构化区域120A和122A的堆叠件蚀刻外部间隔件114的沿X轴从多晶硅结构112A*的任一侧延伸出的部分。蚀刻工艺可以包括使用诸如CH4、O2和CH3F的蚀刻剂气体的干蚀刻工艺。CH4:O2:CH3F的流速比率可在约1:1:1至约1:2:4的范围内。可以在约300V至约450V的高偏置电压下实施蚀刻工艺。
形成内部间隔件113A的工艺可以进一步包括在蚀刻外部间隔件114A之后从纳米结构化区域120A和122A的堆叠件中蚀刻纳米结构化区域122A。在一些实施例中，纳米结构化区域120A和122A可以分别包括不含任何实质量Ge和SiGe的Si(例如，分别没有Ge和SiGe)，并且纳米结构化区域122A的蚀刻可以包括使用对SiGe比对Si具有更高的蚀刻选择性的干蚀刻工艺。例如，基于卤素的化学物质可以显示出对Ge比对Si更高的蚀刻选择性。因此，卤素气体可以比Si更快地蚀刻SiGe。在一些实施例中，基于卤素的化学物质可包括基于氟和/或基于氯的气体。可选地，纳米结构化区域122A的蚀刻可以包括使用对SiGe比对Si具有更高的蚀刻选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用硫酸(H2SO4)和过氧化氢(H2O2)(SPM)的混合物和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水(APM)的混合物。
由于纳米结构化区域122A的蚀刻，可以形成悬浮的纳米结构化区域120A，在它们之间具有开口1048，如图10A和图10D所示。而且，纳米结构化区域122A的蚀刻可以在多晶硅结构112A*下面的纳米结构化区域122B的侧壁上产生线性蚀刻轮廓122Bs1或弯曲蚀刻轮廓122Bs2(以虚线示出)。蚀刻工艺可以被控制为使得开口1048至少在外部间隔件114A下方沿X轴延伸，并且纳米结构化区域122B的侧壁与外部间隔件114A与多晶硅结构112A*之间的界面114As基本对准，如图10D所示。在一些实施例中，开口1048可进一步在多晶硅结构112A*下方沿X轴延伸，从而使得纳米结构化区域122B的侧壁设置为距界面114As约1nm至约10nm。在外部间隔件114A或多晶硅结构112A*下方延伸开口1048可以在随后的工艺(例如，在操作340中)中用栅极结构112A替换纳米结构化区域122B和多晶硅结构112A*期间，防止纳米结构化区域122B的部分保留在外部间隔件114A下方，或防止在外部间隔件114A下方形成栅极结构112A。
用于形成内部间隔件113A的工艺可以进一步包括在图10A的结构上毯式沉积低k介电材料层(未示出)，直至开口1048被低k介电材料层填充或部分填充。毯式沉积工艺可以包括使用ALD工艺或CVD工艺。在一些实施例中，毯式沉积工艺可以包括多个沉积和蚀刻工艺循环。在每个循环中，蚀刻工艺可以跟随沉积工艺，以通过去除在开口1048内填充低k介电材料层期间可能形成的接缝来防止沉积在开口1048中的低k介电材料层内形成空隙。在毯式层沉积工艺的每个循环中的蚀刻工艺可以包括使用HF和NF3的气体混合物的干蚀刻工艺。HF与NF3的气体比率可以在约1至约20的范围内。在一些实施例中，低k介电材料可以包括硅、氧、碳和/或氮。低k介电材料可以包括碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、聚酰胺、碳掺杂的氧化物、氟掺杂的氧化物、氢掺杂的氧化物或它们的组合。
用于形成内部间隔件113A的工艺可以进一步包括蚀刻毯式沉积的低k介电材料层，以回蚀开口1048内的低k介电材料层，以形成内部间隔件113A并从FET 102A的表面去除低k介电材料层的其它部分，如图11A和图11D所示。毯式沉积的低k介电材料层的蚀刻可以包括使用HF和NF3的气体混合物的干蚀刻工艺。HF与NF3的气体比率可以在约1至约20的范围内。在一些实施例中，可以在两个蚀刻步骤中实施蚀刻。在第一蚀刻步骤中，HF与NF3的气体比率可以在约1至约10的范围内。第一蚀刻步骤可以从FET 102A的表面去除低k材料层的部分并且部分地回蚀开口1048内的低k材料层。在第二蚀刻步骤中，HF与NF3的气体比率可以高于第一蚀刻步骤，并且可以在约5至约20的范围内。第二蚀刻步骤可以实现如图11D所示的内部间隔件113A的结构。在一些实施例中，内部间隔件113A与纳米结构化区域122B之间的界面113As遵循纳米结构化区域122B的侧壁的蚀刻轮廓。例如，当纳米结构化区域122B的侧壁具有线性蚀刻轮廓122Bs1(图10D)时，界面113As可以具有如图11D所示的线性轮廓，或者当纳米结构化区域122B的侧壁具有弯曲蚀刻轮廓122Bs2(图10D和图11D)时，界面113As可以具有弯曲轮廓(未示出)。
参照图12A至图12D，在形成内部间隔件113A之后，可以在悬浮的纳米结构化区域120A周围生长外延鳍区域110A。在一些实施例中，外延鳍区域110A可以通过(i)CVD，诸如低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合来生长。在一些实施例中，可以通过外延沉积/部分蚀刻工艺来生长外延鳍区域110A，该外延沉积/部分蚀刻工艺重复外延沉积/部分蚀刻工艺至少一次。在一些实施例中，当纳米结构化区域120A包括SiGe时，外延鳍区域110A可以是p型，或者当纳米结构化区域120A包括没有任何实质量Ge(例如，没有Ge)的Si时，外延鳍区域110A可以是n型。P型外延鳍区域110A可以包括SiGe，并且可以在外延生长工艺中使用诸如硼、铟或镓的p型掺杂剂原位掺杂。对于p型原位掺杂，可以使用p型掺杂前体，诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)和/或其他p型掺杂前体。N型外延鳍区域110A可以包括没有任何实质量Ge(例如，没有Ge)的Si，并且可以在外延生长工艺中使用诸如磷或砷的n型掺杂剂原位掺杂。对于n型原位掺杂，可以使用n型掺杂前体，诸如但不限于膦(PH3)、砷化氢(AsH3)和/或其他n型掺杂前体。
在一些实施例中，如图12A和图12D所示，代替在悬浮的纳米结构化区域120A周围形成外延鳍区域110A，外延鳍区域110A可以生长在如图1E和图1G所示的鳍基部119A上。在形成内部间隔件113A之后，去除悬浮的纳米结构化区域120A之后，如图1G所示的外延鳍区域110A可以生长在鳍基部119A上。用于蚀刻悬浮的纳米结构化区域120A的工艺可以包括利用诸如CH4、O2和CH3F的蚀刻剂气体的干蚀刻工艺。CH4:O2:CH3F的流速比率可在约1:1:1至约1:2:4的范围内。可以在约300V至约450V的高偏置电压下实施蚀刻工艺。悬浮的纳米结构化区域120A的蚀刻可以包括使用对Si比对SiGe具有更高选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用NH4OH与HCl的混合物。
在形成FET 102A的内部间隔件113A和外延区域110A之后，可以从FET 102B去除光刻胶层946，并且可以在FET 102A上图案化另一光刻胶层1346(如图13B和图13D所示)以在随后的工艺步骤期间保护FET 102A，以形成如参照图13A至图15D所描述的FET 102B的内部间隔件113B和外延区域110B。为了清楚起见，光刻胶层1346未在图13A至图15A中示出。
参照图13A至图13D，用于形成内部间隔件113B的工艺可以包括从纳米结构化区域120A和122A的堆叠件蚀刻外部间隔件114B的沿X轴从多晶硅结构112B*的任一侧延伸出的部分，随后从纳米结构化区域120A和122A的堆叠件蚀刻纳米结构化区域120A。用于蚀刻外部间隔件114B的部分的工艺可以包括利用诸如CH4、O2和CH3F的蚀刻剂气体的干蚀刻工艺。CH4:O2:CH3F的流速比率可在约1:1:1至约1:2:4的范围内。可以在约300V至约450V的高偏置电压下实施蚀刻工艺。纳米结构化区域120A的蚀刻可以包括使用对Si比对SiGe具有更高选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用NH4OH与HCl的混合物。
由于纳米结构化区域120A的蚀刻，可以形成悬浮的纳米结构化区域122A，其中，在它们之间具有开口1348，如图13A和图13C所示。而且，纳米结构化区域120A的蚀刻可以在多晶硅结构112B*下面的纳米结构化区域120B的侧壁上产生线性蚀刻轮廓120Bs1或基本上三角形的蚀刻轮廓120Bs2(以虚线示出)，如图13C所示。蚀刻轮廓120Bs2(图13C)和122Bs2(图10D)可以分别由于纳米结构化区域120B和122B的不同材料的不同晶体结构和/或晶体取向而不同。例如，具有Si材料的纳米结构化区域120B可以具有蚀刻轮廓120Bs2，并且具有SiGe的纳米结构化区域122B可以具有蚀刻轮廓122Bs2。
用于蚀刻纳米结构化区域120A的工艺可以控制为使得开口1348至少在外部间隔件114B下方沿X轴延伸，并且纳米结构化区域120B的侧壁基本上与外部间隔件114B和多晶硅结构112B*之间的界面114Bs对准，如图13C所示。在一些实施例中，开口1348可进一步在多晶硅结构112B*下方沿X轴延伸，从而使得纳米结构化区域120B的侧壁设置为距界面114Bs约1nm至约10nm。在外部间隔件114B或多晶硅结构112B*下方延伸开口1348可以在随后的工艺(例如，在操作340中)中用栅极结构112B替换纳米结构化区域120B和多晶硅结构112B*期间，防止纳米结构化区域120B的部分保留在外部间隔件114B下方，或防止在外部间隔件114B下方形成栅极结构112B。
用于形成内部间隔件113B的工艺可以进一步包括在图13A的结构上毯式沉积低k介电材料层(未示出)，直至开口1348被低k介电材料层填充或部分填充。毯式沉积工艺可以类似于用于在形成内部间隔件113A的开口1048内沉积低k介电材料层的工艺。
用于形成内部间隔件113B的工艺可以进一步包括蚀刻毯式沉积的低k介电材料层，以回蚀开口1348内的低k介电材料层，以形成内部间隔件113B并从FET 102B的表面去除低k材料层的其它部分，如图14A和图14C所示。毯式沉积的低k介电材料层的蚀刻可以包括使用HF和NF3的气体混合物的干蚀刻工艺。HF与NF3的气体比率可以在约1至约20的范围内。在一些实施例中，可以在两个蚀刻步骤中实施蚀刻。在第一蚀刻步骤中，HF与NF3的气体比率可以在约1至约10的范围内。第一蚀刻步骤可以从FET 102B的表面去除低k材料层的部分并且部分地回蚀开口1348内的低k材料层。在第二蚀刻步骤中，HF与NF3的气体比率可以高于第一蚀刻步骤，并且可以在约5至约20的范围内。第二蚀刻步骤可以实现如图14C所示的内部间隔件113B的结构。在一些实施例中，内部间隔件113B与纳米结构化区域120B之间的界面113Bs遵循纳米结构化区域120B的侧壁的蚀刻轮廓。例如，当纳米结构化区域120B的侧壁具有线性蚀刻轮廓122As1(图10D)时，界面113Bs可以具有如图14C所示的线性轮廓，或者当纳米结构化区域120B的侧壁具有三角形蚀刻轮廓120Bs2(图13C和图14C)时，界面113Bs可以具有三角形轮廓(未示出)。
参考图15A至图15D，在形成内部间隔件113B之后，可以在悬浮的纳米结构化区域122A周围生长外延鳍区域110B。可以类似于参照图12A至图12D描述的外延鳍区域110A来生长外延鳍区域110B。在一些实施例中，当纳米结构化区域122A包括SiGe时，外延鳍区域110B可以是p型，或者当纳米结构化区域122A包括没有任何实质量Ge(例如，没有Ge)的Si时，外延鳍区域110B可以是n型。在形成内部间隔件113B和外延区域110B之后，可以从FET 102A中去除光刻胶层1346，如图15B和图15D所示。
在一些实施例中，类似于外延鳍区域110A，代替如图15A和图15D所示的在悬浮的纳米结构化区域122A周围形成外延鳍区域110B，外延鳍区域110B可以生长在如图1E和图1F所示的鳍基部119B上。在形成内部间隔件113B随后去除悬浮的纳米结构化区域122A之后，诸如图1F所示的外延鳍区域110B可以生长在鳍基部119B上。用于去除悬浮的纳米结构化区域122A的工艺可以包括使用干蚀刻工艺，其对SiGe比对Si具有更高的蚀刻选择性。例如，基于卤素的化学物质可以显示出对Ge比对Si更高的蚀刻选择性。因此，卤素气体可以比Si更快地蚀刻SiGe。在一些实施例中，基于卤素的化学物质可包括基于氟和/或基于氯的气体。可选地，纳米结构化区域122A的蚀刻可以包括使用对SiGe比对Si具有更高的蚀刻选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用硫酸(H2SO4)和过氧化氢(H2O2)(SPM)的混合物和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水(APM)的混合物。
在一些实施例中，如果两个FET 102A-102B具有相同导电类型(例如，n型或p型)，则可以在不使用光刻胶层946和1346的情况下同时实施用于形成内部间隔件113A-113B的工艺步骤。类似地，如果两个FET102A-102B具有相似的导电类型，则在同时形成内部间隔件113A-113B之后，可以在不使用光刻胶层946和1346的情况下同时实施用于形成外延鳍区域110A-11B的工艺步骤。
参照图3，在操作335中，在外延鳍区域之间形成核-壳纳米结构化沟道区域。例如，可以在位于多晶硅结构112A*-112B*下面的鳍结构108A*-108B*的区域中顺序地形成核-壳纳米结构化沟道区域121和123，如参照图16A至图23D所描述的。在形成核-壳纳米结构化沟道区域121和123之前，可以在图15A的结构上沉积ESL 116，并且可以在ESL 116上沉积ILD118。
在一些实施例中，ESL 116可以由包括SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN或它们的组合的材料形成。ESL 116的形成可包括使用PECVD、次大气压化学气相沉积(SACVD)、LPCVD、ALD、高密度等离子体(HDP)、等离子体增强原子层沉积(PEALD)、分子层沉积(MLD)、等离子脉冲化学气相沉积(PICVD)或其他合适的沉积方法在图15A的结构上毯式沉积ESL 116的材料层。
用于ESL 116的材料层的毯式沉积之后可以是用于ILD 118的介电材料层的毯式沉积。在一些实施例中，介电材料可以是氧化硅。可以使用适合于可流动的介电材料(例如，可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅)的沉积方法来沉积介电材料层。例如，可以使用FCVD工艺沉积可流动的氧化硅。毯式沉积工艺之后可以是在约200℃至约700℃的温度下在蒸汽中对沉积的介电材料层热退火约30分钟至约120分钟的范围内的持续时间。如图16A所示，热退火之后可以是CMP工艺以使ESL 116、ILD 118、外部间隔件114A-114B和多晶硅结构112A*-112B*的顶面彼此共平面。在CMP工艺期间，可以去除硬掩模层742A-742B。
在CMP工艺之后，可以如图17B至图18B和图17D至图18D所示形成FET 102A的纳米结构化核区域121A。用于形成纳米结构化核区域121A的工艺可以包括以下顺序步骤：(i)在FET 102B上形成掩模层1650(例如，光刻胶层或氮化物层)，如图16A至图16C所示，(ii)从图16A的结构蚀刻多晶硅结构112A*和保护氧化物层740A，(iii)从图16A的结构去除纳米结构化区域122B以形成图17A的结构，以及(iv)蚀刻图17A的结构的纳米结构化区域120B，以形成如图18B和图18D所示的纳米结构核区域121A。在一些实施例中，可以使用操作320中描述的第一、第二、第三和/或第四多晶硅蚀刻步骤来蚀刻多晶硅结构112A*和保护氧化物层740A。在一些实施例中，可以通过使用类似于参照图10A至图10D描述的用于蚀刻纳米结构化区域122A的湿蚀刻工艺或干蚀刻工艺去除纳米结构化区域122B。由于纳米结构化区域122B的蚀刻，在纳米结构化区域120B的周围形成开口1752，如图17B和图17D所示。可以使用对Si比对SiGe具有更高选择性的湿蚀刻工艺来选择性蚀刻纳米结构化区域120B，以减小纳米结构化区域120B的沿Z轴和/或Y轴的尺寸。例如，湿蚀刻工艺可以包括使用NH4OH与HCl的混合物。由于湿蚀刻工艺，纳米结构化核区域121A可以形成为具有如图18B所示的矩形截面。在一些实施例中，可以通过对图18A的结构实施热退火工艺来将纳米结构化核区域121A的矩形截面修改为圆形或椭圆形截面。该热退火工艺可以包括在氢气中在约600℃至约700℃的范围内的温度下以及在约10torr至约30torr的范围内的压力下将纳米结构化核区域121A退火约50秒至约90秒的范围内的持续时间。用于形成纳米结构化核区域121A的参数和蚀刻剂可以控制为使得不去除位于外延鳍区域110A下面的鳍区域120A。
在湿蚀刻工艺以形成具有矩形截面的纳米结构化核区域121A(图18B)或热退火工艺以形成具有圆形或椭圆形截面的纳米结构化核区域121A(未示出)之后，纳米结构化壳区域可以外延生长在具有矩形截面的纳米结构化核区域121A上(如图19B和图19D所示)或外延生长在具有圆形或椭圆形截面的纳米结构化核区域121A上(未示出)以形成核-壳纳米结构化沟道区域121(图19B和图19D)。在一些实施例中，可以通过外延沉积/部分蚀刻工艺来外延生长纳米结构化壳区域121B，该外延沉积/部分蚀刻工艺重复外延沉积/部分蚀刻工艺至少一次。这种重复的沉积/部分蚀刻工艺也被称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)来外延生长纳米结构化壳区域121B，其中添加蚀刻气体以促进半导体材料选择性生长在纳米结构化核区域121A上，但不生长在图19A的结构的其它表面上。
在一些实施例中，由于外延生长，纳米结构化壳区域121B可以形成有如图19B所示的菱形截面以及具有(111)晶体取向的表面平面。在一些实施例中，可以通过对图19A的结构实施热退火工艺来将纳米结构化壳区域121B的菱形截面修改为圆形或椭圆形截面。该热退火工艺可以包括在氢气中在约600℃至约700℃的范围内的温度下和在约10torr至约30torr的范围内的压力下将纳米结构化壳区域121B退火约50秒至约90秒的范围内的时间段。
在形成核-壳纳米结构化沟道区域121之后，可以形成FET 102B的核-壳纳米结构化沟道区域123，如图21A至图22D所示。用于形成核-壳纳米结构化沟道区域123的工艺可以包括以下顺序步骤：(i)去除掩模层1650，(ii)在开口1752(在图17B和图17D中示出)内形成掩模层1850(例如，光刻胶层或氮化物层)，以保护如图20B和图20D所示的核-壳纳米结构化沟道区域121，(iii)蚀刻多晶硅结构112B*和保护氧化物层740B，(iv)从图19A的结构去除纳米结构化区域120B以形成图20A的结构，(v)蚀刻图20A的结构的纳米结构化区域122B，以形成如图21B至图21C所示的纳米结构化核区域123A，以及(vi)在纳米结构化核区域123A上外延生长纳米结构化壳区域123B，如图22B至图22C所示。
类似于多晶硅结构112A*和保护氧化物层740A的蚀刻，可以使用操作320中描述的第一、第二、第三和/或第四多晶硅蚀刻步骤来蚀刻多晶硅结构112B*和保护氧化物层740B。在一些实施例中，可以使用类似于参照图13A至图13D描述的用于蚀刻纳米结构化区域120A的湿蚀刻工艺来蚀刻纳米结构化区域120B。由于纳米结构化区域120B，在纳米结构化区域122B周围形成开口1852，如图20B至图20C所示。可以使用干蚀刻工艺选择性地蚀刻纳米结构化区域122B以减小纳米结构化区域122B沿Z轴和/或Y轴的尺寸，该干蚀刻工艺对SiGe比对Si具有更高的蚀刻选择性。例如，基于卤素的化学物质可以显示出对Ge比对Si更高的蚀刻选择性。因此，卤素气体可以比Si更快地蚀刻SiGe。在一些实施例中，基于卤素的化学物质可包括基于氟和/或基于氯的气体。可选地，纳米结构化区域122B的蚀刻可以包括使用对SiGe比对Si具有更高的蚀刻选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用硫酸(H2SO4)和过氧化氢(H2O2)(SPM)的混合物和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水(APM)的混合物。用于形成纳米结构化核区域123A的参数和蚀刻剂可以控制为使得不去除位于外延鳍区域110B下面的鳍区域122A。
由于蚀刻工艺，纳米结构化核区域123A可以形成为具有如图21B所示的矩形截面。在一些实施例中，可以通过对图21A的结构实施热退火工艺来将纳米结构化核区域123A的矩形截面修改为圆形或椭圆形截面。该热退火工艺可以包括在氢气中在约600℃至约700℃的范围内的温度下以及在约10torr至约30torr的范围内的压力下将纳米结构化核区域123A退火约50秒至约90秒的范围内的持续时间。在蚀刻工艺以形成具有矩形截面的纳米结构化核区域123A(图18B)或热退火工艺以形成具有圆形或椭圆形截面的纳米结构化核区域123A(未示出)之后，纳米结构化壳区域123B可以外延生长在具有矩形截面的纳米结构化核区域123A上(如图22B至图22C所示)，或外延生长在具有圆形或椭圆形截面的纳米结构化核区域123A上(未示出)，以形成核-壳纳米结构化沟道区域123(图22B至图22C)。在一些实施例中，可以通过类似于用于外延生长纳米结构化壳区域121B的CDE工艺或SEG工艺外延生长纳米结构化壳区域123A。
在一些实施例中，由于外延生长，纳米结构化壳区域123B可以形成有如图22B所示的菱形截面和具有(111)晶体取向的表面平面。在一些实施例中，可以通过对图22A的结构实施热退火工艺来将纳米结构化壳区域123B的菱形截面修改为圆形或椭圆形截面。该热退火工艺可以包括在氢气中在约600℃至约700℃的范围内的温度下和在约10torr至约30torr的范围内的压力下将纳米结构化壳区域123B退火约50秒至约90秒的范围内的时间段。在形成FET 102B的核-壳纳米结构化沟道区域123之后，可以从开口1752去除掩模层1850以形成图23A至图23D的结构。
参照图3，在操作340中，在核-壳纳米结构化沟道区域上形成全环栅(GAA)结构。例如，栅极结构112A-112B可以形成为包裹核-壳纳米结构化沟道区域121和123，如参照图23A至图23D和图1A至图1D所描述的。用于形成栅极结构112A-112B的工艺可以包括以下顺序步骤：(i)在图23A的结构上毯式沉积用于栅极介电层128A-128B的介电材料层，(ii)在介电材料层上毯式沉积用于栅极功函金属层130A-130B的功函金属层，以及(iii)在功函金属层上毯式沉积用于栅极金属填充层132A-132B的导电材料层，直至填充开口1752和1852。在一些实施例中，如图1B所示，介电材料层和功函金属层的每个可以在开口1752和1852(在图23B至图23D中示出)内形成共形层。
用于栅极介电层128A-128B的介电材料层可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，介电材料层可以包括(i)氧化硅、氮化硅和/或氮氧化硅层，(ii)高k介电材料，诸如例如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)高k介电材料，具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物，或(iv)它们的组合。高k介电层可以通过ALD和/或其他合适的方法形成。
用于功函金属层130A-130B的功函金属层可以包括Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金和/或它们的组合。在一些实施例中，功函金属层可以包括铝掺杂的金属，诸如铝掺杂的Ti、铝掺杂的TiN、铝掺杂的Ta或铝掺杂的TaN。功函金属层可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适工艺来沉积。用于栅电极132的导电材料层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或它们的组合，并且可以通过ALD、PVD、CVD或其他合适的沉积工艺形成。沉积的介电材料、功函金属和导电材料层可以通过CMP工艺平坦化以形成图1A的结构。CMP工艺可以使栅极介电层128A-128B、栅极功函金属层130A-130B和栅极金属填充层132A-132B的顶面与ILD层118的顶面基本共面，如图1A至图1D所示。
在形成栅极结构112A-112B之后，可以形成其他元件，诸如S/D接触件、栅极接触件、通孔、互连金属层、介电层、钝化层等，为了清楚起见，这些未示出。
本公开提供了用于改进FET器件(例如FET 102A-102B)中的电荷载流子迁移率(例如，空穴和/或电子迁移率)的示例结构和方法。增加电荷载流子迁移率可以增加FET器件的开关速度和驱动电流，从而产生更快和改进的FET器件性能。示例结构和方法在FET器件的源极/漏极(S/D)区域(例如，S/D区域126A-126B)之间提供了具有核-壳纳米结构(例如，核-壳纳米结构化沟道区域121和123)的沟道区域。在一些实施例中，核-壳纳米结构可以包括被外延生长的纳米结构化壳区域(例如，纳米结构化壳区域121B和123B)包裹的纳米结构化核区域(例如，纳米结构化核区域121A和123A)。核-壳纳米结构可以被配置为分别在n型或p型FET器件的沟道区域中诱导拉伸或压缩应变。可以在沟道区域中诱导拉伸或压缩应变，例如，通过掺杂纳米结构化核或壳区域或通过使用晶格失配的半导体材料用于纳米结构化核或壳区域。沟道区域中的这种诱导应变可以改进沟道区域中的载流子迁移率。该核-壳纳米结构可以进一步被配置为基于FET器件的导电类型来调节沟道区域的能带隙和/或改变沟道区域的表面平面的晶体取向以改进沟道区域的电荷载流子迁移率。与没有这种核-壳纳米结构的FET器件相比，本文描述的具有核-壳纳米结构的沟道区域可以使FET器件的开关速度和驱动电流增加例如约20％至约40％和约30％至约50％。
在一些实施例中，半导体器件包括：衬底；纳米结构化层的堆叠件，具有设置在衬底上的第一和第二纳米结构化区域；以及包裹第二纳米结构化区域的纳米结构化壳区域。纳米结构化壳区域和第二纳米结构化区域具有彼此不同的半导体材料。半导体器件还包括设置在衬底上的第一和第二源极/漏极(S/D)区域以及设置在第一和第二S/D区域之间的全环栅(GAA)结构。第一和第二S/D区域中的每个包括包裹每个第一纳米结构化区域的外延区域，并且GAA结构包裹每个纳米结构化壳区域。
在一些实施例中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的结构组成。在一些实施例中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的截面。在一些实施例中，所述纳米结构化壳区域具有具有第一晶体取向的表面平面，并且所述第二纳米结构化区域具有不同于所述第一晶体取向的第二晶体取向的表面平面。在一些实施例中，所述第一晶体取向是(111)晶体取向，并且所述第二晶体取向是(100)晶体取向。在一些实施例中，所述纳米结构化壳区域的半导体材料与所述第二纳米结构化区域的半导体材料晶格失配。在一些实施例中，半导体器件还包括：第一内部间隔件，设置在第一源极/漏极区域的外延子区域和所述全环栅结构的栅极子区域之间；以及第二内部间隔件，设置在第二源极/漏极区域的外延子区域和所述全环栅结构的栅极子区域之间。在一些实施例中，半导体器件还包括设置在所述第一纳米结构化区域的侧壁上的钝化层。
在一些实施例中，半导体器件包括第一和第二FET。第一FET包括设置在衬底上的第一纳米结构化层的堆叠件。每个第一纳米结构化层包括第一和第二纳米结构化区域。第一FET还包括包裹第二纳米结构化区域的第一纳米结构化壳区域。第一纳米结构化壳区域和第二纳米结构化区域具有彼此不同的半导体材料。第一FET还包括包裹每个第一纳米结构化区域的第一外延区域，以及设置在第一纳米结构化层的堆叠件上的第一全环栅(GAA)结构。GAA结构包裹每个第一纳米结构化壳区域。第二FET包括设置在衬底上的第二纳米结构化层的堆叠件。每个第二纳米结构化层包括第三和第四纳米结构化区域。第二FET进一步包括包裹第四纳米结构化区域的第二纳米结构化壳区域。第二纳米结构化壳区域和第四纳米结构化区域具有彼此不同的半导体材料，并且第一纳米结构化壳区域和第二纳米结构化壳区域具有彼此不同的材料组成。第二FET进一步包括包裹每个第三纳米结构化区域的第二外延区域和设置在第二纳米结构化层的堆叠件上的第二GAA结构。第二外延区域的导电类型不同于第一外延区域，并且GAA结构包裹每个第二纳米结构化壳区域。
在一些实施例中，所述第二纳米结构化层具有与所述第一纳米结构化层不同的材料组成。在一些实施例中，所述第二纳米结构化区域和所述第四纳米结构化区域具有彼此不同的材料组成。在一些实施例中，所述第一纳米结构化壳区域和所述第二纳米结构化壳区域具有彼此不同的结构组成。在一些实施例中，所述第一场效应晶体管还包括设置在所述第一纳米结构化层的堆叠件内的第一内部间隔件和第二内部间隔件。在一些实施例中，所述第二场效应晶体管还包括设置在所述第二纳米结构化层的堆叠件内的第三内部间隔件和第四内部间隔件。
在一些实施例中，用于制造半导体器件的方法包括：在衬底上形成具有第一纳米结构化区域和第二纳米结构化区域的纳米结构化层的堆叠件；修改第二纳米结构化区域以形成纳米结构化核区域；外延生长包裹纳米结构化核区域的纳米结构化壳区域；生长包裹每个第一纳米结构化区域的第一和第二外延区域；在第一和第二外延区域之间形成包裹每个纳米结构化壳区域的全环栅(GAA)结构；以及沿着GAA结构的栅极子区域的侧壁形成第一和第二内部间隔件。栅极子区域嵌入在纳米结构化层的堆叠件内。
在一些实施例中，修改所述第二纳米结构化区域包括：选择性地蚀刻所述第二纳米结构化区域，以形成垂直尺寸小于所述第一纳米结构化区域的垂直尺寸的所述纳米结构化核区域。在一些实施例中，外延生长包裹所述纳米结构化核区域的纳米结构化壳区域包括：外延生长不同于所述纳米结构化核区域的半导体材料。在一些实施例中，外延生长所述纳米结构化壳区域包括：外延生长具有与所述纳米结构化核区域的半导体材料的晶格常数不同的晶格常数的半导体材料。在一些实施例中，形成所述纳米结构化层的堆叠件包括：在所述衬底上以交替配置外延生长不同组成的第一半导体层和第二半导体层；以及蚀刻所述第一半导体层和所述第二半导体层以形成第一纳米结构化层和第二纳米结构化层。在一些实施例中，形成所述全环栅结构包括：蚀刻所述第二纳米结构化层以在相邻的所述第一纳米结构化层之间形成开口；在所述开口内沉积栅极介电材料层；以及在所述栅极介电材料层上沉积导电材料层以填充所述开口。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
纳米结构化层的堆叠件，具有设置在所述衬底上的第一纳米结构化区域和第二纳米结构化区域；
纳米结构化壳区域，包裹所述第二纳米结构化区域，其中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的半导体材料；
第一源极/漏极(S/D)区域和第二源极/漏极区域，设置在所述衬底上，其中，所述第一源极/漏极区域和所述第二源极/漏极区域中的每个包括包裹每个所述第一纳米结构化区域的外延区域；以及
全环栅(GAA)结构，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间并且包裹每个所述纳米结构化壳区域。
2.根据权利要求1所述的半导体器件，其中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的结构组成。
3.根据权利要求1所述的半导体器件，其中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的截面。
4.根据权利要求1所述的半导体器件，其中，所述纳米结构化壳区域具有具有第一晶体取向的表面平面，并且所述第二纳米结构化区域具有不同于所述第一晶体取向的第二晶体取向的表面平面。
5.根据权利要求4所述的半导体器件，其中，所述第一晶体取向是(111)晶体取向，并且所述第二晶体取向是(100)晶体取向。
6.根据权利要求1所述的半导体器件，其中，所述纳米结构化壳区域的半导体材料与所述第二纳米结构化区域的半导体材料晶格失配。
7.根据权利要求1所述的半导体器件，还包括：
第一内部间隔件，设置在第一源极/漏极区域的外延子区域和所述全环栅结构的栅极子区域之间；以及
第二内部间隔件，设置在第二源极/漏极区域的外延子区域和所述全环栅结构的栅极子区域之间。
8.根据权利要求1所述的半导体器件，还包括设置在所述第一纳米结构化区域的侧壁上的钝化层。
9.一种半导体器件，包括：
第一场效应晶体管(FET)，包括：
第一纳米结构化层的堆叠件，设置在衬底上，其中，每个所述第一纳米结构化层包括第一纳米结构化区域和第二纳米结构化区域，
第一纳米结构化壳区域，包裹所述第二纳米结构化区域，其中，所述第一纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的半导体材料，
第一外延区域，包裹每个所述第一纳米结构化区域，和
第一全环栅(GAA)结构，设置在所述第一纳米结构化层的堆叠件上并且包裹每个所述第一纳米结构化壳区域；以及
第二场效应晶体管，包括：
第二纳米结构化层的堆叠件，设置在衬底上，其中，每个所述第二纳米结构化层包括第三纳米结构化区域和第四纳米结构化区域，
第二纳米结构化壳区域，包裹所述第四纳米结构化区域，其中，所述第二纳米结构化壳区域和所述第四纳米结构化区域具有彼此不同的半导体材料，并且其中，所述第一纳米结构化壳区域和所述第二纳米结构化壳区域具有彼此不同的材料组成，
第二外延区域，包裹每个所述第三纳米结构化区域，其中，所述第二外延区域的导电类型不同于所述第一外延区域，和
第二全环栅结构，设置在所述第二纳米结构化层的堆叠件上并且包裹每个所述第二纳米结构化壳区域。
10.一种用于制造半导体器件的方法，包括：
在衬底上形成具有第一纳米结构化区域和第二纳米结构化区域的纳米结构化层的堆叠件；
修改所述第二纳米结构化区域以形成纳米结构化核区域；
外延生长包裹所述纳米结构化核区域的纳米结构化壳区域；
生长包裹每个所述第一纳米结构化区域的第一外延区域和第二外延区域；
在所述第一外延区域和所述第二外延区域之间形成包裹每个所述纳米结构化壳区域的全环栅(GAA)结构；以及
沿着所述全环栅结构的栅极子区域的侧壁形成第一内部间隔件和第二内部间隔件，其中，所述栅极子区域嵌入在所述纳米结构化层的堆叠件内。
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