TW202135172A - 半導體元件及其製造方法 - Google Patents

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李松柏
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Abstract

揭示具有在場效電晶體元件之源極/汲極區間之核-殼奈米結構通道區之半導體元件的結構及製造半導體元件的方法。半導體元件包含基板、設於基板上之具有第一與第二奈米結構區之奈米結構層之堆疊、以及環繞包圍第二奈米結構區之奈米結構殼體區。奈米結構殼體區與第二奈米結構區具有彼此不同之半導體材料。半導體元件更包含設於基板上之第一與第二源極/汲極區、以及設於第一與第二源極/汲極區之間的閘極全環繞結構。每個第一與第二源極/汲極區包含磊晶區環繞包圍每個第一奈米結構區，且閘極全環繞結構環繞包圍每個奈米結構殼體區。

Description

用於半導體元件的殼核-奈米結構
隨著半導體技術的進步，對於較高儲存容量、較快速處理系統、以及較高效能的需求持續增加。為了滿足這些需求，半導體產業持續縮小半導體元件，例如包含平面式金屬氧化物半導體場效電晶體(MOSFETs)與鰭式場效電晶體(finFETs)之金屬氧化物半導體場效電晶體(MOSFETs)的尺寸。如此縮小尺寸增加了半導體製造製程的複雜度。
以下揭露提供許多不同實施方式或例子，以實施所提供之標的之不同特徵。以下描述部件及排列的特定例子以簡化本揭露。這些當然僅為例子而非用以作為限制。舉例而言，在描述中，形成第一特徵於第二特徵之上的的製程可包含第一特徵與第二特徵以直接接觸形成的實施方式，亦可包含額外特徵形成於第一特徵與第二特徵之間，而使得第一特徵和第二特徵可非直接接觸。在本文中，第一特徵形成於第二特徵上表示第一特徵係形成以與第二特徵直接接觸。除此之外，本揭露可在多個例子中重複參考符號及/或字母。此重複並非本質上規定在所討論之多個實施方式及/或配置之間的關係。
可在此使用空間關係的用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」、以及相似用語，以簡明描述如圖式所繪示之一元件或特徵與另一(另一些)元件或特徵之關係的敘述。空間關係的用語，除了在圖中所描繪的方向外，意欲包含設備在使用上或操作時的不同方向。設備可以其他方式定向(旋轉90度或其他方向)，而本文使用的空間關係描述詞也可依此解讀。
需注意的是，在說明書中作為參考的「一個實施方式」、「一實施方式」、「一例示實施方式」、「示範」等，表示所描述的實施方式可包含特定特徵、結構、或特性，但每個實施方式可能無需包含特定特徵、結構、或特性。除此之外，這樣的用語不必然指稱相同實施方式。再者，當關於一實施方式描述一特定特徵、結構、或特性時，無論是否明確地描述，關於其他實施方式實現這樣的特徵、結構、或特性時落在熟習此技藝者的知識範圍內。
需了解的是，在此的術語及用語是為了敘述，而非作為限制，因此本說明書之術語及用語由熟習相關技藝者按照在此的教示來詮釋。
在此所使用的用語「蝕刻選擇比」意指兩種不同材料在相同蝕刻條件下之蝕刻速率的比值。
在此所使用的用語「沉積選擇比」意指兩種不同材料或表面在相同沉積條件下之沉積速率的比值。
在此所使用的用語「高k」意指高介電常數。在半導體裝置結構與製造製程的領域中，高k意指介電常數大於二氧化矽的介電常數(例如，大於3.9)。
在此所使用的用語「p型」定義為以p型摻質，例如硼，所摻雜之結構、層、及/或區域。
在此所使用的用語「n型」定義為以n型摻質，例如磷，所摻雜之結構、層、及/或區域。
在此所使用之用語「奈米結構」定義為結構、層、及/或區域具有小於100nm的水平尺寸(例如，沿著X軸及/或Y軸)及/或垂直尺寸(例如，沿著Z軸)。
在一些實施方式中，用語「約」和「實質」可表示一給定數量的數值在5%內變動(例如，此數值的±1%、±2%、±3%、±4%、±5%)。這些數值當然僅作為例子而非作為限制。需了解的是，用語「約」和「實質」可參考熟習相關技藝者按照在此的教示所詮釋之數值的百分比。
可利用任何適合方法來圖案化在此所揭露之鰭狀結構。舉例來說，可利用一道或多道微影製程圖案化鰭狀結構，微影製程包含雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了微影製程以及自我對準製程，可產生比其他利用單一直寫微影製程可得到之圖案例如更小間距的圖案。舉例而言，在一些實施方式中，形成犧牲層於基材之上，並利用微影製程予以圖案化。利用自我對準製程在圖案化之犧牲層旁形成間隙壁。接著，移除犧牲層，然後可利用剩餘的間隙壁來圖案化鰭狀結構。
本揭露提供例示結構與方法，以提升場效電晶體元件(例如，鰭式場效電晶體、閘極全環繞場效電晶體等)中的電荷載子移動性(例如，電洞及/或電子移動性)。增加電荷載子移動性可增加場效電晶體元件之切換速度與驅動電流，達成更快且提升之場效電晶體元件效能。
例示結構與方法提供介於場效電晶體元件之源極/汲極(S/D)區之間具有核-殼奈米結構的通道區。在一些實施方式中，核-殼奈米結構可包含由磊晶成長之奈米結構殼體區環繞包圍之奈米結構核心區。核-殼奈米結構可配置以分別於n型或p型場效電晶體元件之通道區中誘發拉伸或壓縮應變。可於通道區中誘發拉伸或壓縮應變，例如藉由摻雜奈米結構核心或殼體區或使用晶格不匹配的半導體材料於奈米結構核心或殼體區。在通道區中的這種誘發應變可以提升通道區中的電荷載子之遷移率。核-殼奈米結構可更配置以基於場效電晶體元件之導電類型來調整通道區的能帶間隙及/或修改通道區的表面平面之晶體定向，以提升通道區中的電荷載子之遷移率。在此描述之具有核-殼奈米結構的通道區可將場效電晶體元件之切換速度與驅動電流，較不具有此種核-殼奈米結構的場效電晶體元件之切換速度與驅動電流增加約20%至約40%與約30%至約50%。
根據一些實施方式，參照圖1A至圖1D來描述具有場效電晶體102A與102B之半導體元件100。圖1A係繪示依照一些實施方式之半導體元件100的等角視圖。圖1B至圖1D係分別繪示依據一些實施方式之沿著圖1A之半導體元件100之線B-B、C-C、以及D-D的剖面視圖。在一些實施方式中，場效電晶體102A與102B均可為p型場效電晶體或n型場效電晶體，或每個一種電性的場效電晶體。雖然參照圖1A至圖1D討論兩個場效電晶體，但半導體元件100可具有任意數量的場效電晶體。除非有另外提及，對於具有相同標號之場效電晶體102A與102B之構件的討論彼此互相適用。半導體元件100之等角視圖與剖面視圖係繪示為說明之目的，而可能並未按比例繪示。
請參照圖1A至圖1D，可形成場效電晶體102A與102B於基板106上。基板106可為半導體材料，例如但不限於矽。在一些實施方式中，基板106可包含結晶矽基板(例如，晶圓)。在一些實施方式中，基板106可包含(i)元素半導體，例如鍺(Ge)；(ii)化合物半導體，包含碳化矽(SiC)、砷化矽(SiAs)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、及/或III-V族半導體材料；(iii)合金半導體，包含矽鍺(SiGe)、碳化矽鍺(SiGeC)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、磷砷化鎵(GaAsP)、磷化鎵銦(GaInP)、砷化鎵銦(GaInAs)、磷砷化鎵銦(GaInAsP)、砷化鋁銦(AlInAs)、及/或砷化鋁鎵(AlGaAs)；(iv)絕緣體上矽(SOI)結構；(v)絕緣體上矽鍺(SiGeOI)結構；(vi)絕緣體上鍺(GeOI)結構；或(vii)其組合。此外，基板106可依據設計需求(例如：p型基板或n型基板)進行摻雜。在一些實施方式中，可以p型摻質(例如，硼、銦、鋁、或鎵)或n型摻質(例如，磷或砷)摻雜基板106。
場效電晶體102A與102B可分別包含鰭狀結構108A與108B、鈍化層109A與109B、磊晶鰭狀區110A與110B、閘極結構112A與112B(亦稱為閘極全環繞(GAA)結構112A與112B)、內間隙壁113A與113B、以及外間隙壁114A與114B。
如圖1B至圖1D所示，鰭狀結構108A可包含鰭狀基部119A與設於鰭狀基部119A上的第一半導體層120之堆疊，且鰭狀結構108B可包含鰭狀基部119B與第二半導體層122之堆疊。在一些實施方式中，鰭狀基部119A與119B可包含與基板106類似的材料。可藉由微影圖案化及蝕刻基板106來形成鰭狀基部119A與119B。第一半導體層120與第二半導體層122可包含彼此不同的半導體材料。在一些實施方式中，第一導體層120與第二半導體層122可包含氧化速率及/或蝕刻選擇比彼此不同的半導體材料。在一些實施方式中，第一半導體層120與第二半導體層122可包含與基板106類似或不同的半導體材料。第一半導體層120與第二半導體層122可包含(i)元素半導體，例如矽或鍺；(ii)化合物半導體，包含III-V族半導體材料；(iii)合金半導體，包含矽鍺、鍺錫、或矽鍺錫；或(iv)其組合。
在一些實施方式中，第一半導體層120與第二半導體層122可包含矽鍺，其中鍺含量從約25原子百分比至約50原子百分比，而其餘之原子百分比為矽，或第一半導體層120與第二半導體層122可包含不具有任何實質數量的鍺之矽(例如，不含鍺)。第一半導體層120及/或第二半導體層122之半導體材料可為未摻雜或可在其磊晶成長製程期間使用：(i)p型摻質，例如硼、銦、或鎵；及/或(ii)n型摻質，例如磷或砷，原位摻雜。在一些實施方式中，若半導體元件100為互補式金屬氧化物半導體(CMOS)元件，則第一半導體層120可分別包含形成n型場效電晶體102A之矽、砷化矽、磷化矽(SiP)、碳化矽、或碳磷化矽(SiCP)，或形成p型場效電晶體102A之矽鍺、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)、或III-V族半導體化合物，而第二半導體層122可分別包含形成p型場效電晶體102A之矽鍺、矽鍺硼、鍺硼、矽鍺錫硼、或III-V族半導體化合物，與形成n型場效電晶體102B之矽、砷化矽、磷化矽、碳化矽、或碳磷化矽。在一些實施方式中，第一半導體層120與第二半導體層122均可包含形成n型場效電晶體102A與102B之矽、砷化矽、磷化矽、碳化矽、或碳磷化矽，或形成p型場效電晶體102A與102B之矽鍺、矽鍺硼、鍺硼、矽鍺錫硼、或III-V族半導體化合物。
每個第一半導體層120可具有(i)由磊晶鰭狀區110A以及其下方之內間隙壁113A與外間隙壁114A環繞包圍的奈米結構區120A(圖1A與圖1D)，以及(ii)由奈米結構殼體區121B環繞包圍的奈米結構核心區121A(圖1B與圖1D)。奈米結構核心區121A與奈米結構殼體區121B可於場效電晶體102A之源極/汲極區126A之間形成核-殼奈米結構通道區121。閘極結構112A可環繞包圍每個核-殼奈米結構通道區121(圖1B與圖1D)。
類似地，每個第二半導體層122可具有(i)由磊晶鰭狀區110B及其下方之內間隙壁113B與外間隙壁114B環繞包圍的奈米結構區122A(圖1A與圖1C)，以及(ii)由奈米結構殼體區123B環繞包圍的奈米結構核心區123A(圖1B與圖1C)。奈米結構核心區123A與奈米結構殼體區123B可於場效電晶體102A之源極/汲極區126B之間形成核-殼奈米結構通道區123。閘極結構112B可環繞包圍每個核-殼奈米結構通道區123(圖1B與圖1C)。
奈米結構核心區121A與123A可位於各別之閘極結構112A與112B之下方，且可藉由分別修改第一半導體層120與第二半導體層122之奈米結構區120B與122B(未繪示於圖1A至圖1D；繪示於圖18B與圖21B)來形成奈米結構核心區121A與123A。奈米結構核心區121A與123A之材料組成可分別類似第一半導體層120與第二半導體層122之材料組成。
奈米結構殼體區121B與123B可位於各別之閘極結構112A與112B之下方，且可磊晶形成於各別之奈米結構核心區121A與123A上。在一些實施方式中，若半導體元件100為互補式金屬氧化物半導體(CMOS)元件，則奈米結構殼體區121B可分別包含形成n型場效電晶體102A之矽、砷化矽、磷化矽(SiP)、碳化矽、或碳磷化矽(SiCP)，或形成p型場效電晶體102A之鍺、矽鍺、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)、或III-V族半導體化合物，而奈米結構殼體區123B可分別包含形成p型場效電晶體102B之鍺、矽鍺、矽鍺硼、鍺硼、矽鍺錫硼、或III-V族半導體化合物，以及形成n型場效電晶體102B之矽、砷化矽、磷化矽、碳化矽、或碳磷化矽。在一些實施方式中，奈米結構殼體區121B與123B均可包含形成n型場效電晶體102A與102B之矽、砷化矽、磷化矽、碳化矽、或碳磷化矽，或形成p型場效電晶體102A與102B之鍺、矽鍺、矽鍺硼、鍺硼、矽鍺錫硼、或III-V族半導體化合物。在一些實施方式中，奈米結構殼體區121B及/或奈米結構殼體區123B之半導體材料可為未摻雜或可在其磊晶成長製程期間使用：(i)p型摻質，例如硼、銦、或鎵；及/或(ii)n型摻質，例如磷或砷，原位摻雜。
奈米結構殼體區121B與123B之材料與結構組成可分別不同於奈米結構核心區121A與123A的材料組成。在一些實施方式中，奈米結構殼體區121B與123B可包含晶格常數分別不同於奈米結構核心區121A與123A之半導體材料之晶格常數的半導體材料。可分別配置奈米結構核心區121A與123A之半導體材料與奈米結構殼體區121B與123B之半導體材料之間的晶格不匹配，以分別增加在核-殼奈米結構通道區121與123中之電荷載子遷移率。
在一些實施方式中，針對n型場效電晶體102A及/或102B，奈米結構殼體區121B與123B可包含晶格常數分別大於奈米結構核心區121A與123A之半導體材料之晶格常數的半導體材料，以分別在所得之核-殼奈米結構通道區121與123中誘發拉伸應變，拉伸應變可增加在核-殼奈米結構通道區121與123中之電子遷移率。在一些實施方式中，針對p型場效電晶體102A及/或102B，奈米結構殼體區121B與123B可包含晶格常數分別小於奈米結構核心區121A與123A之半導體材料之晶格常數的半導體材料，以分別在所得之核-殼奈米結構通道區121與123中誘發壓縮應變，壓縮應變可增加在核-殼奈米結構通道區121與123中之電洞遷移率。
奈米結構殼體區121B與123B可配置以調整他們的表面平面之晶體定向，藉以分別增加所得之核-殼奈米結構通道區121與123中的電荷載子之表面遷移率，因而提升場效電晶體元件效能。因此，相較於沒有形成奈米結構殼體區121B與123B之場效電晶體元件的通道區，具有奈米結構殼體區121B與123B之通道區可實現較高的電荷載子之表面遷移率。舉例而言，在一些實施方式中，在具有(111)晶體定向之半導體材料的表面平面中可有較高電洞遷移率，並可磊晶成長奈米結構殼體區121B與123B成具有(111)晶體定向的表面平面，其可分別形成核-殼奈米結構通道區121與123之表面平面。
請參照圖1B，雖然奈米結構核心區121A與123A之長方形剖面顯示於圖1B中，奈米結構核心區121A與123A可具有其他幾何形狀(例如，圓形、橢圓形、或多邊形)的剖面。而且，雖然奈米結構殼體區121B與123B之菱形(亦稱為鑽石形狀)剖面顯示於圖1B中，奈米結構殼體區121B與123B可具有其他幾何形狀(例如，長方形、圓形、橢圓形、或多邊形)的剖面。在一些實施方式中，奈米結構核心區121A與123A可以具有分別類似或不同於奈米結構殼體區121B與123B之剖面的剖面。
請參照圖1B至圖1D，核-殼奈米結構通道區121與123可具有各別之沿著Z軸的垂直尺寸H1 與H2 (例如，厚度或直徑)，其範圍從約5nm至約30nm；以及各別之沿著Y軸的水平尺寸W1 與W2 (例如，寬度或直徑)，其範圍從約5nm至約50nm。H1 /W1 與H2 /W2 的每個比值可從約0.2至約5。在各別奈米結構核心區121A與123A周圍之奈米結構殼體區121B與123B的厚度可從約0.5nm至約5nm。在一些實施方式中，相鄰核-殼奈米結構通道區121與123之間的距離可分別取決於閘極介電層128A與128B的厚度，且可從約5nm至約20nm。另外，核-殼奈米結構通道區121與123可以具有各別之沿著X軸的水平尺寸L1 (圖1D)與L2 (圖1C)，其範圍從約10nm至約100nm。L1 /H1 與L2 /H2 的比值可從約2至約20。在一些實施方式中，尺寸H1 與H2 、W1 與W2 、以及L1與L2可以分別彼此相等或不同。在一些實施方式中，H1 /W1 與H2 /W2 以及L1 /H1 與L2 /H2 的比值可分別彼此相等或不同。在一些實施方式中，核-殼奈米結構通道區121與123的垂直尺寸H1 與H2 可以分別等於或大於奈米結構區120A與122A沿著Z軸的垂直尺寸H3 及H4 (例如，厚度或直徑)。在一些實施方式中，核-殼奈米結構通道區121與123的水平尺寸L1 與L2 可以分別等於或小於閘極結構112A與112B的閘極長度GL1 與GL2 。
請參照圖1A與圖1B，鈍化層109A與109B可分別設於奈米結構區120A與122A之側壁上與鰭狀基部119A與119B之側壁上。鈍化層109A可設於如圖1D所示之奈米結構區120A上。因為在如下描述之形成場效電晶體 102B的期間，部分的鈍化層109B遭移除，所以鈍化層109B並未設於如圖1C所示之奈米結構區122A上。鈍化層109A與109B可提升鰭狀結構108A與108B之這些鈍化層覆蓋之表面的表面品質，透過減少或消除在這些表面上之懸浮鍵誘發的空缺。這些空缺可在場效電晶體102A與102B運作時捕捉電荷載子，而降低場效電晶體102A與102B的驅動電流。相較於不具有例如鈍化層109A與109B之場效電晶體，減少或消除這些空缺可增加場效電晶體102A與102B的驅動電流約20%至約50%。
在一些實施方式中，鈍化層109A與109B可以為氮化物、氧化物、氟化物、氯化物、及/或硫化物薄膜。在一些實施方式中，鈍化層109A與109B可包含氟、氯、氮、氧、氫、氘、及/或硫原子，這些原子可與懸浮鍵鍵結而減少或消除鰭狀結構108A與108B之上述表面上的空缺。鈍化層109A與109B可以實質共形地沉積在鰭狀結構108A與108B的這些表面上，且可具有從約0.5nm至約5nm的厚度。
請參照圖1A及圖1C與圖1D，可成長磊晶鰭狀區110A，以環繞包圍不在內間隙壁113A或外間隙壁114A下方之奈米結構區120A。類似地，可成長磊晶鰭狀區110B，以環繞包圍不在內間隙壁113B或外間隙壁114B下方之奈米結構區122A。在一些實施方式中，如圖1E至圖1G所示，磊晶鰭狀區110B與110A可以分別成長於鰭狀基部119B與119A上，而非分別環繞包圍奈米結構區122A與120A。磊晶鰭狀區110A與110B可包含彼此類似或不同之磊晶成長的半導體材料。在一些實施方式中，磊晶成長之半導體材料可包含與基板106相同或不同的材料。每個磊晶鰭狀區110A與110B可具有沿著各別之奈米結構區120A與122A之側壁的厚度，此厚度可從約3nm至約6nm。雖然三角形剖面之磊晶鰭狀區110A與110B顯示於圖1C與圖1D中，但磊晶鰭狀區110A與110B亦可具有其他幾何形狀(例如，長方形、半圓形、或多邊形)的剖面。
針對p型之場效電晶體102A或n型之場效電晶體102B，磊晶鰭狀區110A與110B可分別為p型或n型。在一些實施方式中，若半導體元件100為互補式金屬氧化物半導體元件，磊晶鰭狀區110A與110B可為彼此相反之摻雜類型。p型之磊晶鰭狀區110A與110B可包含矽鍺、矽鍺硼、鍺硼、矽鍺錫硼、III-V族半導體化合物、或其組合，且摻質濃度從約1x1020 atoms/cm3 至約1x1021 atoms/cm3 。在一些實施方式中，每個p型磊晶鰭狀區110A與110B可具有複數個次區(未繪示)，這些次區可包含矽鍺，並可基於例如摻雜濃度、磊晶成長製程條件、及/或鍺相對於矽之相對濃度而彼此不同。每個次區可具有彼此類似或不同的厚度，且厚度可從約0.5nm至約5nm。在一些實施方式中，第一次區中鍺的原子百分比可小於第二次區中鍺的原子百分比。在一些實施方式中，第一次區可包含約15原子百分比至約35原子百分比的鍺，而第二次區可包含約25原子百分比至約50原子百分比的鍺，次區中之其餘原子百分比為矽。
根據一些實施方式，p型之磊晶鰭狀區110A與110B的這些次區關於彼此可具有不同p型摻質濃度。舉例而言，第一次區可為未摻雜，或可具有低於第二次區的摻質濃度(例如，摻質濃度為約1x1020 atoms/cm3 至約3x1022 atoms/cm3 )的摻質濃度(例如，摻質濃度小於約8x1020 atoms/cm3 )。
在一些實施方式中，n型之磊晶鰭狀區110A與110B可具有複數個n型次區(未繪示)。第一n型次區可具有包含砷化矽、碳化矽、或碳磷化矽之材料，摻質濃度從約1x1020 atoms/cm3 至約1x1021 atoms/cm3 ，厚度從約1nm至約3nm。設於第一n型次區上之第二n型次區可具有包含磷化矽之材料，摻質濃度從約1x1020 atoms/cm3 至約1x1022 atoms/cm3 。設於第二n型次區上之第三n型次區可具有與第一n型次區之材料組成與厚度類似的材料。
磊晶鰭狀區110A與110B以及他們下方之奈米結構區120A與122A可分別形成源極/汲極(S/D)區126A與126B。核-殼奈米結構通道區121與123可分別介於一對源極/汲極區126A與126B之間，如圖1C與圖1D所示。
閘極結構112A與112B可為多層結構，並可分別環繞包圍核-殼奈米結構通道區121與123，其中閘極結構112A與112B可視為閘極全環繞(GAA)結構或水平閘極全環繞(HGAA)結構，而場效電晶體102A與102B可視為閘極全環繞場效電晶體102A與102B。閘極結構112A與112B之間的間隔111並未依照比例繪示，且閘極結構112A與112B可以彼此分離一任意距離。在一些實施方式中，場效電晶體102A與102B可具有一共用閘極結構，此閘極結構類似閘極結構112A與112B而環繞包圍核-殼奈米結構通道區121與123。
閘極結構112A與112B可分別包含閘極介電層128A與128B、閘極功函數金屬層130A與130B、以及閘極金屬填充層132A與132B。如圖1B所示，閘極介電層128A可環繞包圍每個核-殼奈米結構通道區121，因而將核-殼奈米結構通道區121彼此電性隔離，並與導電之閘極功函數金屬層130A及閘極金屬填充層132A電性隔離，以防止場效電晶體102A運轉期間閘極結構112A與源極/汲極區126A間的短路。類似地，閘極介電層128B可環繞包圍每個核-殼奈米結構通道區123，並將核-殼奈米結構通道區123彼此電性隔離，以及與導電之閘極功函數金屬層130B及閘極金屬填充層132B電性隔離，以防止在場效電晶體102B運轉期間閘極結構112B與源極/汲極區126B間的短路。雖然圖1B顯示之相鄰核-殼奈米結構通道區121與123間的距離夠寬而可供閘極介電層128A與128B以及閘極功函數金屬層130A與130B分別環繞包圍每一個核-殼奈米結構通道區121與123，這些距離可以更寬些而可供閘極金屬填充層132A與132B分別環繞包圍每一個核-殼奈米結構通道區121與123。
每個閘極介電層128A與128B可具有從約1nm至約5nm的厚度，並可包含(i)氧化矽層、氮化矽層、及/或氮氧化矽層；(ii)高k介電材料，例如氧化鉿(HfO2 )、氧化鈦(TiO2 )、氧化鉿鋯(HfZrO)、氧化鉭(Ta2 O3 )、矽酸鉿(HfSiO4 )、氧化鋯(ZrO2 )、矽酸鋯(ZrSiO2 )；(iii)高k介電材料，具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鎰(Yb)、或鎦(Lu)的氧化物；或(iv)其組合。
閘極功函數金屬層130A與130B可包含單一金屬層或金屬層的堆疊。金屬層的堆疊可包含具有功函數值彼此相等或不同的金屬。在一些實施方式中，每個閘極功函數金屬層130A與130B可包含鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、金屬合金、及/或其組合。在一些實施方式中，每個閘極功函數金屬層130A與130B可包含摻雜鋁的金屬，例如摻雜鋁的鈦、摻雜鋁的氮化鈦、摻雜鋁的鉭、或摻雜鋁的氮化鉭。在一些實施方式中，每個閘極功函數金屬層130A與130B可具有從約2nm至約15nm的厚度。
在一些實施方式中，閘極阻障層(未繪示)可分別設於閘極介電層128A與128B以及閘極功函數金屬層130A與130B之間。閘極阻障層可作為後續閘極功函數金屬層130A與130B製作的成核層及/或可協助防止金屬(例如，鋁)從閘極功函數金屬層130A與130B實質擴散到下方各層(例如，閘極介電層128A與128B)。閘極阻障層可以包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、或其他適合擴散阻障的材料。在一些實施方式中，閘極阻障層可包含實質無氟之金屬或含金屬薄膜。此實質無氟之金屬或無氟之含金屬薄膜可包含離子、原子、及/或分子形式之量少於5原子百分比的氟污染物。在一些實施方式中，閘極阻障層可具有從約1nm至約10nm的厚度。
每個閘極金屬填充層132A與132B可包含單一金屬層或金屬層的堆疊。金屬層的堆疊可包含彼此不同的金屬。在一些實施方式中，每個閘極金屬填充層132A與132B可包含合適的導電材料，例如鈦、銀(Ag)、鋁、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳(Mn)、鋯、氮化鈦(TiN)、氮化鉭(TaN)、銣(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、鈷(Co)、鎳(Ni)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、金屬合金、及/或其組合。雖然閘極結構112A與112B繪成相似，但場效電晶體102A與102B可具有彼此不同之材料及/或電性(例如，臨界電壓、功函數值)的閘極結構。此外，雖然閘極結構112A與112B繪成具有閘極全環繞結構，但其他閘極結構(例如，垂直閘極全環繞結構或不具有閘極全環繞結構的閘極結構)亦在本揭露之範圍與精神內。
如圖1C與圖1D所示，每個內間隙壁113A可設於磊晶鰭狀區110A的次區110As與閘極結構112A的次區112As之間，而每個內間隙壁113B可設於磊晶鰭狀區110B的次區110Bs與閘極結構112B的次區112Bs之間。每個內間隙壁113A與113B可分別防止次區110sA與112As之間以及次區110Bs與112Bs之間的電容耦合。防止這些次區之間的電容耦合可以減少源極/汲極區126A與126B和閘極結構112A與112B之間的寄生電容，並且可提升場效電晶體102A與102B的元件效能。
在一些實施方式中，內間隙壁113A與113B可包含介電常數小於約3.9及/或介於約1至約3.5的低k介電材料。在一些實施方式中，低k介電材料可包含矽、氧、碳、及/或氮。內間隙壁113A與113B之低k介電材料中之矽、氧、碳、以及氮的濃度可取決於內間隙壁113A與113B所需的介電常數。低k介電材料中之矽、氧、碳、以及氮的濃度變化可改變所需之介電常數。低k介電材料可包含碳氧氮化矽(SiOCN)、碳氮化矽(SiCN)、氧碳化矽(SiOC)、聚醯亞胺、摻雜碳的氧化物、摻雜氟的氧化物、摻雜氫的氧化物、或其組合。
在一些實施方式中，內間隙壁113A與113B可包含介電常數小於約3.9及/或介於約0.5至約3.5的低k介電氣體。低k介電氣體可包含空氣、氮氣、氦氣、氬氣、氫氣、或其他適合的介電氣體。在一些實施方式中，內間隙壁113A與113B可以空氣間隙的形式分別位於次區110As與112As之間以及次區110Bs與112Bs之間。在一些實施方式中，內間隙壁113A與113B可具有彼此類似或不同的材料。在一些實施方式中，場效電晶體 102A與102B均可具有內間隙壁，例如內間隙壁113A與113B，或場效電晶體102A與102B之一者可具有內間隙壁，例如內間隙壁113A或113B。雖然圖1C與圖1D中繪示出長方形剖面之內間隙壁113A與113B，但內間隙壁113A與113B可具有其他幾何形狀(例如，半圓形、三角形、或多邊形)的剖面。在一些實施方式中，每個內間隙壁113A與113B可具有沿著X軸之約3nm至約15nm的水平尺寸(例如，厚度)。
根據一些實施方式，外間隙壁114A與114B可設於各別之閘極結構112A與112B的側壁上，且與各別之閘極介電層128A與128B實體接觸。外間隙壁114A與114B可包含絕緣材料，例如氧化矽、氮化矽、碳氮化矽(SiCN)、碳氧氮化矽(SiOCN)、低k材料、或其組合。外間隙壁114A與114B可具有介電常數小於約3.9及/或介於約1至約3.5的低k材料。在一些實施方式中，每個外間隙壁114A與114B可具有約2nm至約10nm的厚度。在一些實施方式中，外間隙壁114A之間沿著X軸的水平距離大於內間隙壁113A之間沿著X軸的水平距離。類似地，外間隙壁114B之間沿著X軸的水平距離大於內間隙壁113B之間沿著X軸的水平距離。
可使用其他結構組件，例如閘極接觸結構、源極/汲極接觸結構、導電介窗層、導電線、內連接金屬層等，將場效電晶體102A與102B整合至積體電路中，為了清楚起見此處並未繪示這些結構組件。
請參照圖1A至圖1D，半導體元件100可更包含蝕刻終止層(ESL) 116、層間介電(ILD)層118、以及淺溝渠隔離(STI)區138。蝕刻終止層116可設於外間隙壁114A與114B的側壁上、以及磊晶鰭狀區110A與110B上。蝕刻終止層116可配置以保護閘極結構112A與112B及/或源極/汲極區126A與126B。這樣的保護可以在例如形成層間介電層118及/或源極/汲極接觸結構(未繪示)的期間提供。在一些實施方式中，蝕刻終止層116可包含例如氮化矽(SiNx )、氧化矽(SiOx )、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)、氮化硼(BN)、氮化矽硼 (SiBN)、氮化矽碳硼(SiCBN)、或其組合。在一些實施方式中，蝕刻終止層116可具有從約3nm至約30nm的厚度。
層間介電層118可設於蝕刻終止層116上，且可包含使用適合可流動介電材料(例如，可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽、或可流動碳氧化矽)之沉積法來沉積的介電材料。在一些實施方式中，此介電材料可為氧化矽。在一些實施方式中，層間介電層118可具有從約50nm至約200nm的厚度。
淺溝渠隔離區138可配置以提供基板106上之場效電晶體102A及102B與相鄰之場效電晶體(未繪示)及/或與整合或沉積在基板106上之相鄰主動與被動元件(未繪示)之間的電性隔離。在一些實施方式中，淺溝渠隔離區138可包含複數層，例如氮化物層及/或氧化物層138a、以及設於氮化物層及/或氧化物層138a上之絕緣層138b。在一些實施方式中，氮化物層及/或氧化物層138a可在淺溝渠隔離區138的形成期間防止鰭狀頂部108A2與108B2之側壁的氧化。在一些實施方式中，絕緣層138b可包含氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(FSG)、低k介電材料、及/或其他適合的絕緣材料。在一些實施方式中，淺溝渠隔離區138可具有沿著Z軸之約40nm至約200nm的垂直尺寸。
半導體元件100及其構件(例如，鰭狀結構108A與108B、閘極結構112A與112B、磊晶鰭狀區110A與110B、內間隙壁113A與113B、外間隙壁114A與114B、及/或淺溝渠隔離區138)的剖面形狀為例示性，並無意成為限制。
圖2A至圖2D係分別繪示沿著圖1A中之線B-B之場效電晶體102A與102B的剖面視圖，以提供不同於圖1B中之核-殼奈米結構通道區121與123配置。在一些實施方式中，半導體元件100具有如圖2A與圖2B所示之場效電晶體102A與102B，其中場效電晶體102A與102B均分別具有殼-核奈米結構通道區121與123，而不是如圖1B所示之場效電晶體102A與102B。在一些實施方式中，半導體元件100可具有如圖2C所示的場效電晶體102A與102B，其中場效電晶體102A具有核-殼奈米結構通道區121，而場效電晶體102B具有以交替配置安排之奈米結構區120B與122B的堆疊之通道區，而不是如圖1B所示之場效電晶體102A與102B。替代地，半導體元件100可具有如圖2D所示之場效半導體102A與102B，其中場效電晶體102B具有核-殼奈米結構通道區123，而場效電晶體102A具有以交替配置安排之奈米結構區120B與122B的堆疊之通道區，而不是圖1B所示之場效電晶體102A與102B。奈米結構區120B與122B的材料組成可分別與第一半導體層120與第二半導體層122的材料組成類似。
圖3係依照一些實施方式之製造半導體元件100的例示方法300的流程圖。做為說明之目的，圖3所示之操作將參考圖4A至圖23A、圖4B至圖23B、圖9C至圖23C、以及圖9D至圖23D所示之製造半導體元件100之例示製造製程來描述。圖4A至圖23A為半導體元件100在其不同製造階段的等角視圖。圖4B至圖23B、圖9C至圖23C、以及圖9D至圖23D分別為依照一些實施方式沿著圖4A至圖23A所示之結構之線B-B、C-C、以及D-D的剖面視圖。根據特定應用，操作可以不同的順序來進行、或不進行。應注意的是，方法300可能不會製造出完整的半導體元件100。因此，可理解的是，可在方法300之前、期間、或之後提供額外的製程，在此只簡單描述一些其他製程。圖4A至圖23A、圖4B至圖23B、圖9C至圖23C、以及圖9D至圖23D中相同符號的構件描述如上。
在操作305中，形成鰭狀結構於基板上。舉例而言，可如參照圖4A至圖5B的描述般，將具有鰭狀基部119A與119B、以及以交替配置安排之第一半導體層120與第二半導體層122之堆疊的鰭狀結構108A*與108B*(圖5A與圖5B所示) 形成於基板106上。在後續的處理中，從鰭狀結構108A*與108B*移除第二半導體層122與第一半導體層120之後，鰭狀結構108A*與108B*可分別形成鰭狀結構108A與108B(如圖1A至圖1D所示)。形成鰭狀結構108A*與108B*的製程可包含形成堆疊層108*於基板106上，如圖4A與圖4B所示。堆疊層108*可包含以交替配置堆疊之第一半導體層120*與第二半導體層122*。第一半導體層120*與第二半導體層122*可具有各別之沿著Z軸之約5nm至約30nm的垂直尺寸H1 與H2 。
每個第一半導體層120*與第二半導體層122*可磊晶成長於其下方層上，並可包含與彼此不同的半導體材料。在一些實施方式中，第一半導體層120*與第二半導體層122*可包含氧化速率及/或蝕刻選擇比彼此不同的半導體材料。在一些實施方式中，第一半導體層120*與第二半導體層122*可包含與基板106類似或不同的半導體材料。第一半導體層120*與第二半導體層122*可包含(i)元素半導體，例如矽或鍺；(ii)化合物半導體，包含III-V族半導體材料；(iii)合金半導體，包含矽鍺、鍺錫、或矽鍺錫；或(iv)其組合。在一些實施方式中，第一半導體層120*可包含矽，而第二半導體層122*可包含矽鍺。在一些實施方式中，第一半導體層120*與第二半導體層122*可包含矽鍺，其中鍺含量為約25原子百分比至約50原子百分比，其餘的原子百分比為矽，或可包含不具有任何實質量之鍺的矽(例如，不含鍺)。
第一半導體層120*及/或第二半導體層122*可為未摻雜或可在其磊晶成長製程期間原位摻雜(i)p型摻質，例如硼、銦、或鎵；及/或(ii)n型摻質，例如磷或砷。針對p型原位摻雜，可使用p型摻雜前驅物，例如二硼烷(B2 H6 )、三氟化硼(BF3 )、及/或其他p型摻雜前驅物。針對n型原位摻雜，可使用n型摻雜前驅物，例如磷化氫(PH3 )、砷化氫(AsH3 )、及/或其他n型摻雜前驅物。
形成鰭狀結構108A*與108B*的製程可更包含透過形成在圖4A之堆疊層108*上的圖案化硬罩幕層(未繪示)，來蝕刻圖4A的結構。在一些實施方式中，硬罩幕層可包含例如利用熱氧化製程形成的氧化矽層、及/或例如利用低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)所形成的氮化矽層。圖4A之結構的蝕刻可包含乾式蝕刻製程、濕式蝕刻製程製程、或其組合。
乾式蝕刻製程可包含使用具有含氧氣體、含氟氣體(例如，甲烷、六氟化硫、二氟甲烷、三氟甲烷、三氟化氮、及/或六氟乙烷)、含氯氣體(例如，氯氣、三氯甲烷、四氯化碳、氯化氫、及/或三氯化硼)、含溴氣體(例如，溴化氫及/或三溴甲烷)、氨氣(NH3 )、含碘氣體、其他適合的蝕刻氣體及/或電漿、或其組合。可在約150V至約350V的高偏壓、約10W至約50W的射頻功率、約5Torr至約50Torr的壓力、以及約25℃至約40℃的溫度下，進行時間約10秒至約40秒的乾式蝕刻製程。
濕式蝕刻製程可包含於稀釋氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨水(NH3 )、含氫氟酸(HF)之溶液、硝酸(HNO3 )、乙酸(CH3 COOH)、或其組合中進行蝕刻。
在堆疊層108*的蝕刻後，可形成具有鰭狀基部119A與119B之鰭狀結構108A*與108B*，鰭狀結構108A*與108B*具有各別沿著Z軸之約40nm至約60nm的垂直尺寸，如圖5A與圖5B所示。在鰭狀基部119A與119B上之堆疊之第一半導體層120與第二半導體層122可具有各別沿著Z軸之約5nm至約30nm的垂直尺寸H3 與H4 、以及各別沿著Y軸之約5nm至約50nm的水平尺寸W3 及W4 。H3 /W3 及H4 /W4 的比值可均從約0.2至約5。在一些實施方式中，尺寸H3 與H4 以及W3 與W4 分別可彼此相等或不同。在一些實施方式中，H3 /W3 及H4 /W4 的比值分別可彼此相等或不同。
請參照圖3，在操作310中，形成鈍化層於鰭狀結構上。舉例而言，可如參照圖6A與圖6B的敘述般，分別形成鈍化層109A與109B於鰭狀結構108A*與108B*上。形成鈍化層109A與109B於鰭狀結構108A*與108B*上的製程可包含在原子層沉積或化學氣相沉積製程中使用具有氟、氯、氮、氧、氫、氘、氨、及/或硫化氫(H2 S)的一或多種前驅氣體，來毯覆式沉積鈍化層109在圖5A的結構上。在毯覆式沉積製程期間，此一或多種前驅氣體可具有約10sccm至約1500sccm的流率。可在約10Torr至約20大氣壓的壓力、以及約100℃至約300℃的溫度下，來進行時間約10秒至約120分鐘的毯覆式沉積製程。在鰭狀結構108A*與108B*上之部分毯覆式沉積的鈍化層109可分別稱為鈍化層109A與109B。
請參照圖3，在操作315中，形成淺溝渠隔離區於鈍化層上。舉例而言，可如參照圖7A與圖7B的敘述般，形成淺溝渠隔離區138於鈍化層109A與109B上。淺溝渠隔離區138的製作可包含(i)沉積氮化物材料層(未繪示)在圖6A的結構上；(ii)沉積氧化物材料層(未繪示)在氮化物材料層上；(iii)沉積絕緣材料層(未繪示)在氧化物材料層上；(iv)退火絕緣材料層；(v)化學機械研磨(CMP)氮化物層、氧化物材料層、以及經退火的絕緣材料層；以及(vi)回蝕研磨後結構，以形成圖7A的淺溝渠隔離區138。
可使用適合沉積氧化物與氮化物材料的製程，例如原子層沉積或化學氣相沉積，來沉積氮化物與氧化物材料層。在一些實施方式中，絕緣材料層可包含氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(FSG)、或低k介電材料。在一些實施方式中，可使用化學氣相沉積製程或高密度電漿(HDP)化學氣相沉積製程，並使用矽烷(SiH4 )與氧氣(O2 )做為反應前驅物來沉積絕緣材料層。在一些實施方式中，可使用次大氣壓化學氣相沉積(SACVD)製程或高深寬比製程(HARP)，其中製程氣體可包含四乙氧基矽氧烷(TEOS)及/或臭氧(O3 )，來沉積絕緣材料層。
在一些實施方式中，可藉由使用可流動化學氣相沉積(FCVD)製程沉積可流動氧化矽，來形成絕緣材料層。濕式退火製程可在可流動化學氣相沉積製程後進行。濕式退火製程可包含於蒸汽中，在約200℃至約700℃的溫度下，對絕緣材料的沉積層進行約30分鐘至約120分鐘的退火。化學機械研磨製程可在濕式退火製程後進行，以去除部分之氮化物層、氧化物層、以及絕緣材料層，藉以將氮化物層、氧化物層、以及絕緣材料層的頂表面與鰭狀結構108A*與108B*的頂表面實質共平面化。蝕刻製程可在化學機械研磨製程後進行，以回蝕氮化物層、氧化物層、以及絕緣材料層，而形成圖7A的淺溝渠隔離區138。
可利用乾式蝕刻製程、濕式蝕刻製程、或其組合來進行氮化物層、氧化物層、以及絕緣材料層的回蝕。在一些實施方式中，乾式蝕刻製程可包含使用具有氣體混和物且壓力約1mTorr至約5mTorr的電漿乾式蝕刻，此氣體混合物具有八氟環丁烷(C4 F8 )、氬氣(Ar)、氧氣(O2 )、以及氦(He)，三氟甲烷(CHF3 )與氦氣，四氟化碳(CF4 )、二氟甲烷(CH2 F2 )、氯氣(Cl2 )、以及氧氣，溴化氫(HBr)、氧氣、以及氦氣，或其組合。在一些實施方式中，濕式蝕刻製程可包含使用稀釋之氫氟酸(DHF)的處理、過氧化銨混合物(APM)、過氧化硫混合物(SPM)、熱去離子水(DI water)、或其組合。在一些實施方式中，濕式蝕刻製程可包含使用氨水(NH3 )與氫氟酸(HF)作為蝕刻劑，並使用惰性氣體，例如氬氣、氙氣(Xe)、氦氣、或其組合。在一些實施方式中，濕式蝕刻製程所使用的氫氟酸與氨水之流率可均從約10sccm至約100sccm。在一些實施方式中，可在約5mTorr至約100mTorr的壓力以及約50℃至約120℃的高溫下，進行此濕式蝕刻製程。
請參照圖3，在操作320中，形成保護氧化層於鈍化層上，並形成多晶矽結構於保護氧化層與淺溝渠隔離區上。舉例而言，可如參照圖7A與圖7B的敘述般，形成保護氧化層740A與740B於各別之鈍化層109A與109B上，且可形成多晶矽結構112A*與112B*於各別之保護氧化層740A與740B以及淺溝渠隔離區138上。
形成保護氧化層740A與740B的製程可包含毯覆式沉積氧化物材料層(未繪示)在圖6A的結構上，以及接下來的高溫退火製程與蝕刻製程。氧化物材料層可包含氧化矽，且可使用適合的沉積製程，例如化學氣相沉積、原子層沉積、電漿增強原子層沉積(PEALD)、物理氣相沉積(PVD)、或電子束蒸發，來毯覆式沉積氧化物材料層。在一些實施方式中，可使用電漿增強原子層沉積，在約400W至約500W的能量以及約300℃至約500℃的溫度下，來毯覆式沉積氧化物材料層。在毯覆式沉積氧化物材料層後，可在氧氣流且約800℃至約1050℃的溫度下進行乾式退火製程。氧前驅物的濃度可為總氣體流率之約0.5%至約5%。在一些實施方式中，退火製程可為快閃式製程，其中退火時間可介於約0.5秒至約5秒。形成保護氧化層740A與740B的蝕刻製程可能沒有接續在退火製程之後，且可在以下所描述之形成多晶矽結構112A*與112B*的期間進行，或可在形成多晶矽結構112A*與112B*後以個別蝕刻製程來進行。
在保護氧化層740A與740B之氧化物材料的毯覆式沉積層的退火後，可形成多晶矽結構112A*與112B*，如圖7A與圖7B所示。在後續製程中，可在閘極替代製程中置換多晶矽結構112A*與112B*，以分別形成閘極結構112A與112B。在一些實施方式中，形成多晶矽結構112A*與112B*的製程可包含毯覆式沉積多晶矽材料層於保護氧化層740A與740B之經退火的氧化物材料層上，並透過形成於多晶矽材料層上的圖案化硬罩幕層742A與742B來蝕刻此多晶矽材料的毯覆式沉積層。在一些實施方式中，多晶矽材料可為未摻雜的，硬罩幕層742A與742B可包含氧化層及/或氮化層。可使用熱氧化製程來形成氧化物層，且可使用低壓化學氣相沉積或電漿增強式化學氣相沉積來形成氮化層。硬罩幕層742A與742B可保護多晶矽結構112A*與112B*，使他們不受後續製程步驟(例如，內間隙壁113A與113B、外間隙壁114A與114B、磊晶鰭狀區110A與110B、層間介電層118、及/或蝕刻終止層 116的形成期間)影響。
多晶矽材料層的毯覆式沉積可包含化學氣相沉積、物理氣相沉積、原子層沉積、或其他適合的沉積製程。在一些實施方式中，多晶矽材料之毯覆式沉積層的蝕刻可包含乾式蝕刻製程、濕式蝕刻製程、或其組合。在一些實施方式中，多晶矽材料之毯覆式沉積層的蝕刻可包含四個蝕刻步驟。第一多晶矽蝕刻步驟可包含使用具有溴化氫(HBr)、氧氣(O2 )、三氟甲烷(CHF3 )、以及氯氣(Cl2 )的氣體混合物。第二多晶矽蝕刻步驟可包含在約45mTorr至約60mTorr的壓力下，使用具有溴化氫、氧氣、氯氣、以及氮氣(N2 )的氣體混合物。第三多晶矽蝕刻步驟可包含在約45mTorr至約60mTorr的壓力下，使用具有溴化氫、氧氣、氯氣、氮氣、以及氬氣(Ar)的氣體混合物。第四多晶矽蝕刻步驟可包含在約45mTorr至約60mTorr的壓力下，使用具有溴化氫、氧氣、氯氣、以及氮氣的氣體混合物。依照一些實施方式，第四多晶矽蝕刻步驟可連同多晶矽材料，而移除部分未被多晶矽結構112A*與112B*覆蓋之保護氧化層740A與740B之氧化物材料之經退火的毯覆式沉積層。第一多晶矽蝕刻步驟可具有較第二、第三、及/或第四多晶矽蝕刻步驟高的多晶矽蝕刻速率。第一多晶矽蝕刻步驟可用以蝕刻在鰭狀結構108A*與108B*上之多晶矽材料的毯覆式沉積層中不需要的部分。第二、第三、以及第四多晶矽蝕刻步驟可用以蝕刻高深寬比空間743中之多晶矽材料的毯覆式沉積層中不需要的部分。
在一些實施方式中，多晶矽結構112A*與112B*在鰭狀結構108A*與108B*之頂表面上之沿著Z軸的垂直尺寸可從約40nm至約60nm。多晶矽結構112A*與112B*可具有等於或大於約9的深寬比，其中深寬比為多晶矽結構112A*與112B*之沿著Z軸的垂直尺寸對沿著Y軸之水平尺寸的比值。在一些實施方式中，相鄰多晶矽結構112A*與112B*之中心線間沿著Y軸的水平尺寸(例如，間距)可從約30nm至約70nm。
在多晶矽結構112A*與112B*形成後，若未被多晶矽結構112A*與112B*所覆蓋之氧化物之毯覆式沉積層的部分未在第四多晶矽蝕刻步驟期間移除時，可以乾式或濕式蝕刻製程予以移除，以形成圖7A與7B的結構。圖7A與圖7B的結構具有多晶矽結構112A*與112B*以及分別設於奈米結構區120B與122B(圖7B)之堆疊上的保護氧化層740A與740B，並具有分別從多晶矽結構112A*與112B*之兩側且沿著X軸延伸而出之奈米結構區120A與122A(圖7A)的堆疊。
在一些實施方式中，保護氧化層740A與740B可具有沿著Z軸垂直尺寸(例如，鰭狀結構108A*與108B*之頂表面上的厚度)以及沿著Y軸的水平尺寸(例如，鰭狀結構108A*與108B*側壁上的厚度)，其範圍從約1nm至約3nm。在一些實施方式中，此垂直尺寸可等於或大於此水平尺寸。在形成多晶矽結構112A*與112B*的期間，保護氧化層740A與740B的存在允許從高深寬比空間743(例如，深寬比大於1：15、1：18、或1：20)中蝕刻多晶矽材料而不會實質蝕刻及/或破壞鰭狀結構108A*與108B*。
請參照圖3，在操作325中，形成外間隙壁於多晶矽結構的側壁與鈍化層上。舉例而言，可如參照圖8A與圖8B的敘述般，形成外間隙壁114A與114B於多晶矽結構112A*與112B*的側壁上與未被多晶矽結構112A*與112B*覆蓋之鈍化層109A與109B的部分上。形成外間隙壁114A與114B的製程可包含藉由化學氣相沉積、物理氣相沉積、或原子層沉積製程，毯覆式沉積絕緣材料層(例如，氧化物或氮化物材料)在圖7A的結構上，再接著微影與蝕刻製程(例如，反應性離子蝕刻，或其他使用氯基或氟基蝕刻劑的乾式蝕刻製程)。
請參照圖3，在操作330中，形成內間隙壁與磊晶鰭狀區於鰭狀結構上。舉例而言，可如參照圖9A至圖13D的敘述般，分別形成內間隙壁113A與113B以及磊晶鰭狀區110A與110B於鰭狀結構108A*與108B*(例如，奈米結構區120A與122B)不在多晶矽結構112A*與112B*下方之部分上。以圖9A至圖13D所例示的處理步驟描述後續內間隙壁113A與113B的製作、以及具有彼此不同之導電性的場效電晶體102A與102B的磊晶鰭狀區110A與110B的製作。舉例而言，場效電晶體102A可為n型，而場效電晶體102B可為p型。在場效電晶體102A的內間隙壁113A與磊晶鰭狀區110A形成前，可藉由圖案化在場效電晶體102B上之光阻層946，如圖9B與圖9C所示，來保護場效電晶體102A。為了清楚起見，光阻層946並未繪示於圖9A至圖12A中。
形成場效電晶體102A的內間隙壁113A的製程可包含從由多晶矽結構112A*之兩側且沿著X軸延伸而出之奈米結構區120A與122A之堆疊中蝕刻部分的外間隙壁114A。蝕刻製程可包含利用蝕刻氣體，例如甲烷、氧氣、以及氟基甲烷，之乾式蝕刻製程。甲烷：氧氣：氟基甲烷的流率比可從約1：1：1至約1：2：4。可在約300V至約450V的高偏壓下進行此蝕刻製程。
形成內間隙壁113A的製程可更包含在外間隙壁114A的蝕刻後，從奈米結構區120A與122A之堆疊蝕刻奈米結構區122A。在一些實施方式中，奈米結構區120A與122A可包含分別不具任何實質量的鍺與矽鍺(例如，分別不具有鍺與矽鍺)之矽，且奈米結構區122A的蝕刻可包含使用對矽鍺比對矽具有較高蝕刻選擇比的乾式蝕刻製程。舉例而言，鹵基的化學物可展現出對鍺比對矽高的蝕刻選擇比。因此，鹵素氣體可以較快於蝕刻矽的速度蝕刻矽鍺。在一些實施方式中，鹵基的化學物可包含氟基及/或氯基氣體。替代地，奈米結構區122A的蝕刻可包含使用對矽鍺比對矽具有較高選擇比的濕式蝕刻製程。舉例而言，濕式蝕刻製程可包含使用硫酸(H2 SO4 )與過氧化氫(H2 O2 )的混合物(SPM)及/或氫氧化銨(NH4 OH)和過氧化氫與去離子(DI)水的混合物(APM)。
奈米結構區122A之蝕刻的結果，可形成具有開口1048介於其間之懸置奈米結構區120A，如圖10A與圖10D所示。而且，奈米結構區122A的蝕刻可在多晶矽結構112A*下方之奈米結構區122B的側壁上產生直線蝕刻輪廓122Bs1 或弧形蝕刻輪廓122Bs2 (以弧形虛線表示)，如圖10D所示。可控制此蝕刻製程，使得開口1048沿著X軸至少延伸在外間隙壁114A下方，且奈米結構區122B的側壁實質上與位於外間隙壁114A與多晶矽結構112A*之間的交界面114As對齊，如圖10D所示。在一些實施方式中，開口1048可沿著X軸進一步延伸在多晶矽結構112A*下方，使得奈米結構區122B的側壁設於離交界面114As約1nm至約10nm。在外間隙壁114A或多晶矽結構112A*之下延伸開口1048可防止部分的奈米結構區122B殘留於外間隙壁114A下方，或防止在後續處理中(例如，在操作340中)之以閘極結構112A置換奈米結構區122B與多晶矽結構112A*期間，在外間隙壁114A下方形成閘極結構112A。
形成內間隙壁113A的製程可更包含毯覆式沉積低k介電材料層(未繪示)在圖10A的結構上，直到開口1048為低k介電材料層所填充或部分填充。毯覆式沉積製程可包含原子層沉積製程或化學氣相沉積製程。在一些實施方式中，毯覆式沉積製程可包含複數個沉積與蝕刻製程的循環。在每個循環中，蝕刻製程可於沉積製程後進行，以透過移除在開口1048中填充低k介電材料層期間所產生的裂縫，來防止空隙形成於沉積在開口1048內之低k介電材料層中。每一毯覆式沉積製程中的蝕刻製程可包含使用氟化氫及三氟化氮之氣體混合物的乾式蝕刻製程。氟化氫對三氟化氮的氣體比值可從約1至約20。在一些實施方式中，低k介電材料可包含矽、氧、碳、及/或氮。此低k介電材料可包含碳氧氮化矽(SiOCN)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、聚醯亞胺、摻雜碳的氧化物、摻雜氟的氧化物、摻雜氫的氧化物、或其組合。
形成內間隙壁113A的製程可更包含蝕刻低k介電材料的毯覆式沉積層，以回蝕在開口1048中的低k介電材料層，藉以形成內間隙壁113A與從場效電晶體102A之表面移除其他部分的低k介電材料層，如圖11A至圖11D所示。此低k介電材料之毯覆式沉積層的蝕刻可包含使用氟化氫與三氟化氮之氣體混合物的乾式蝕刻製程。氟化氫對三氟化氮之氣體比值可從約1至約20。在一些實施方式中，此蝕刻可以兩道蝕刻步驟進行。在第一道蝕刻步驟中，氟化氫對三氟化氮之氣體比值可從約1至約10。此第一道蝕刻步驟可從場效電晶體102A之表面移除部分之低k介電材料層，並且部分地回蝕在開口1048中的低k介電材料層。在第二道蝕刻步驟中，氟化氫對三氟化氮之氣體比值可高於第一道蝕刻步驟，且可從約5至約20。第二道蝕刻步驟可實現如圖11D所示之內間隙壁113A的結構。在一些實施方式中，內間隙壁113A與奈米結構區122B的交界面113As順著奈米結構區122B之側壁的蝕刻輪廓。舉例而言，當奈米結構區122B的側壁具有直線蝕刻輪廓122Bs1 (圖10D)時，交界面113As可具有如圖11D所示之直線輪廓，或當奈米結構區122B的側壁具有弧形蝕刻輪廓122Bs2 (圖10D與圖11D)時，交界面113As可以具有弧形輪廓(未繪示)。
請參照圖12A至圖12D，在形成內間隙壁113A後，可成長磊晶鰭狀區110A圍繞懸置之奈米結構區120A。在一些實施方式中，可藉由(i)化學氣相沉積，例如低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、超高真空化學氣相沉積(UHVCVD)、減壓化學氣相沉積(RPCVD)、或任何適合的化學氣相沉積；(ii)分子束磊晶(MBE)製程；(iii)任何適合的磊晶製程；或(iv)其組合，來成長磊晶鰭狀區110A。在一些實施方式中，可藉由磊晶沉積/部分蝕刻製程，其至少重複一次磊晶沉積/部分蝕刻製程，來成長磊晶鰭狀區110A。在一些實施方式中，當奈米結構區120A包含矽鍺時，磊晶鰭狀區110A可為p型，或當奈米結構區120A包括不具有任何實質量之鍺(例如，不含鍺)的矽時，磊晶鰭狀區110A可為n型。P型磊晶鰭狀區110A可包含矽鍺，並可在其磊晶成長製程期間使用p型摻質，例如硼、銦、或鎵，進行原位摻雜。對於p型原位摻雜，可使用p型摻雜前驅物，例如但不限於二硼烷(B2 H6 )、三氟化硼(BF3 )、及/或其他p型摻雜前驅物。N型磊晶鰭狀區110A可包含不具任何實質量之鍺(例如，不含鍺)的矽，並可在其磊晶成長製程期間使用n型摻質，例如磷或砷，原位摻雜。對於n型原位摻雜，可使用n型摻雜前驅物，例如但不限於磷化氫(PH3 )、砷化氫(AsH3 )、及/或其他n型摻雜前驅物。
在一些實施方式中，磊晶鰭狀區110A可成長於鰭狀基部119A上，如圖1E與圖1G所示，而不是形成磊晶鰭狀區110A環繞懸置的奈米結構區120A，如圖12A與圖12D所示。移除懸置的奈米結構區120A，與接下來形成內間隙壁113A後，如圖1G所示之磊晶鰭狀區110A可成長於鰭狀基部119A上。蝕刻懸置的奈米結構區120A的製程可包含利用蝕刻劑氣體，例如甲烷、氧氣、以及氟基甲烷，的乾式蝕刻製程。甲烷：氧氣：氟基甲烷的流率比可從約1：1：1至約1：2：4。此蝕刻製程可在約300V至約450V的高偏壓下進行。此懸置之奈米結構區120A的蝕刻可包含利用對矽比對矽鍺具較高蝕刻選擇比的濕式蝕刻製程。舉例而言，此濕式蝕刻製程可包含使用混合物(氫氧化銨)與氫氯酸。
在形成場效電晶體102A之內間隙壁113A與磊晶鰭狀區110A後，可從場效電晶體102B移除光阻層946，且可在場效電晶體102A上圖案化另一光阻層1346(圖13B與圖13D所示)，以在後續如參照圖13A至圖15D的敘述般形成場效電晶體102B之內間隙壁113B與磊晶鰭狀區110B的處理步驟期間，保護場效電晶體102A。為了清楚起見，光阻層1346並未繪示於圖13A至圖15A中。
請參照圖13A至圖13D，形成內間隙壁113B的製程可包含從由多晶矽結構112B*之兩側且沿著X軸延伸而出之奈米結構區120A與122A之堆疊蝕刻部分的外間隙壁114B，接著從奈米結構區120A與122A之堆疊蝕刻奈米結構區120A。蝕刻部分之外間隙壁114B的製程可包含利用蝕刻劑氣體，例如甲烷、氧氣、以及氟基甲烷，的乾式蝕刻製程。甲烷：氧氣：氟基甲烷的流率比可從約1：1：1至約1：2：4。可在約300V至約450V的高偏壓下進行此蝕刻製程。此奈米結構區120A之蝕刻可包含使用對矽比對矽鍺具有較高蝕刻選擇比的濕式蝕刻製程。舉例而言，濕式蝕刻製程可包含使用混合物(氫氧化銨)與氫氯酸。
奈米結構區120A之蝕刻的結果，可形成具有開口1348介於其間之懸置的奈米結構區122A，如圖13A與圖13C所示。而且，奈米結構區120A之蝕刻可在多晶矽結構112B*下方之奈米結構區120B的側壁上產生直線蝕刻輪廓120Bs1 或實質三角形的蝕刻輪廓120Bs2 (以虛線表示)，如圖13C所示。此蝕刻輪廓120Bs2 (圖13C)與122Bs2 (圖10D)可分別因奈米結構區120B與122B之不同材料的不同晶體結構及/或晶體定向而不同。舉例而言，具有矽材料的奈米結構區120B可具有蝕刻輪廓120Bs2 ，而具有矽鍺的奈米結構區122B可具有蝕刻輪廓122Bs2 。
可控制奈米結構區120A的蝕刻製程，使得開口1348沿著X軸至少延伸在外間隙壁114B之下，且奈米結構區120B的側壁實質上與位於外間隙壁114B與多晶矽結構112B*之間的交界面114Bs對齊，如圖13C所示。在一些實施方式中，開口1348可沿著X軸進一步延伸在多晶矽結構112B*下方，使得奈米結構區120B的側壁設於離交界面114Bs約1nm至約10nm。在外間隙壁114B或多晶矽結構112B*下方延伸開口1348可以防止部分的奈米結構區120B殘留於外間隙壁114B下方，或防止在後續處理中(例如，在操作340中)之以閘極結構112B置換奈米結構區120B與多晶矽結構112B*期間在外間隙壁114B下方形成閘極結構112B。
形成內間隙壁113B的製程可更包含毯覆式沉積低k介電材料層(未繪示)在圖13A的結構上，直到開口1348為低k介電材料層所填充或部分填充。此毯覆式沉積製程與用於形成內間隙壁113A而在開口1048中沉積低k介電材料層的製程類似。
形成內間隙壁113B的製程可更包含括蝕刻低k介電材料的毯覆式沉積層，以回蝕在開口1348中的低k介電材料層，藉以形成內間隙壁113B與從場效電晶體102B的表面移除其他部分的低k介電材料層，如圖14A與圖14C所示。此低k介電材料之毯覆式沉積層的蝕刻可包含使用氟化氫與三氟化氮之氣體混合物的乾式蝕刻製程。氟化氫對三氟化氮的氣體比值可從約1至約20。在一些實施方式中，此蝕刻可以兩道蝕刻步驟執行。在第一道蝕刻步驟中，氟化氫對三氟化氮的氣體比值可從約1至約10。第一道蝕刻步驟可從場效電晶體102B的表面移除部分之低k介電材料層，並且部分回蝕在開口1348中的低k介電材料層。在第二道蝕刻步驟中，氟化氫對三氟化氮的氣體比值可高於第一道蝕刻步驟，且可從約5至約20。第二道蝕刻步驟可實現如圖14C所示之內間隙壁113B的結構。在一些實施方式中，內間隙壁113B與奈米結構區120B的交界面113Bs順著奈米結構區120B的側壁的蝕刻輪廓。舉例而言，當奈米結構區120B的側壁具有直線蝕刻輪廓120Bs1 (圖13C)時，交界面113Bs可具有如圖14C所示之直線輪廓，或當奈米結構區120B的側壁具有三角形蝕刻輪廓120Bs2 (圖13C與圖14C)時，交界面113Bs可具有三角形輪廓(未繪示)。
請參照圖15A至圖15D，在形成內間隙壁113B後，可成長磊晶鰭狀區110B圍繞懸置的奈米結構區122A。磊晶鰭狀區110B可以類似於如參照圖12A至圖12D中描述之磊晶鰭狀區110A之方式成長。在一些實施方式中，當奈米結構區122A包含矽鍺時，磊晶鰭狀區110B可為p型，或當奈米結構區122A包括不具有任何實質量之鍺(例如，不含鍺)的矽時，磊晶鰭狀區110B可為n型。在形成內間隙壁113B與磊晶鰭狀區110B後，可從場效電晶體102A移除光阻層1346，如圖15B與圖15D所示。
類似於磊晶鰭狀區110A，在一些實施方式中，磊晶鰭狀區110B可成長於鰭狀基部119B上，如圖1E與圖1F所示，而不是形成磊晶鰭狀區110B環繞懸置的奈米結構區122A，如圖15A與圖15D所示。移除懸置的奈米結構區122A，與接下來形成內間隙壁113B後，如圖1F所示之磊晶鰭狀區110B可成長於鰭狀基部119B上。移除懸置的奈米結構區122A的製程可包含使用對矽鍺比對矽具有較高蝕刻選擇比的乾式蝕刻製程。舉例而言，鹵基化學物可展現對鍺比對矽高的蝕刻選擇比。因此，鹵素氣體可以較快於蝕刻矽的速度蝕刻矽鍺。在一些實施方式中，鹵基化學物可包含氟基及/或氯基氣體。替代地，奈米結構區122A的蝕刻可包含使用對矽鍺比對矽具有較高蝕刻選擇比的濕式蝕刻製程。舉例而言，濕式蝕刻製程可包含使用硫酸(H2 SO4 )與過氧化氫(H2 O2 )的混合物(SPM)及/或氫氧化銨(NH4 OH)與過氧化氫以及去離子(DI)水的混合物(APM)。
在一些實施方式中，若場效電晶體102A與102B均為相同導電類型(例如，n型或p型)，形成內間隙壁113A與113B的處理步驟可在不使用光阻層946與1346的狀況下同時進行。類似地，若場效電晶體102A與102B均為類似導電類型，形成磊晶鰭狀區110A與110B的處理步驟可於同時形成內間隙壁113A與113B後，在不使用光阻層946與1346的狀況下同時進行。
請參照圖3，在操作335中，形成核-殼奈米結構通道區於磊晶鰭狀區之間。舉例而言，可如參照圖16A至圖23D的描述般，依序形成核-殼奈米結構通道區121與123於多晶矽結構112A*與112B*下方之鰭狀結構108A*與108B*的區域中。在形成核-殼奈米結構通道區121與123之前，可沉積蝕刻終止層116於圖15A的結構上，且沉積層間介電層 118於蝕刻終止層116上。
在一些實施方式中，蝕刻終止層116的材料可包含氮化矽、氧化矽、氮氧化矽、碳化矽、碳氮化矽、氮化硼、氮化矽硼、氮化矽碳硼、或其組合。形成蝕刻終止層116可包含使用電漿增強化學氣相沉積法、次大氣壓化學氣相沉積(SACVD)、低壓化學氣相沉積法、原子層沉積、高密度電漿(HDP)、電漿增強原子層沉積(PEALD)、分子層沉積(MLD)、電漿脈衝式化學氣相沉積(PICVD)、或其他適合沉積之方法，來毯覆式沉積蝕刻終止層116之材料層於圖15A的結構上。
在毯覆式沉積蝕刻終止層116之材料層後，可接著層間介電層118之介電材料層的毯覆式沉積。在一些實施方式中，介電材料可以為氧化矽。可使用適合可流動介電材料(例如，可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽、或可流動碳氧化矽)的沉積方法來沉積介電材料層。舉例而言，可使用可流動化學氣相沉積製程來沉積可流動氧化矽。在毯覆式沉積製程後，可接著在約200℃至約700℃的溫度之蒸氣中，對介電材料之沉積層進行時間約30分鐘至約120分鐘的熱退火處理。在熱退火處理後，可接著化學機械研磨製程，以使蝕刻終止層116、層間介電層118、外間隙壁114A與114B、以及多晶矽結構112A*與112B*之頂面彼此共平面化，如圖16A所示。在化學機械研磨製程期間，可移除硬罩幕層742A與742B。
在化學機械研磨製程後，可形成場效電晶體102A之奈米結構核心區121A，如圖17B與圖18B以及圖17D與圖18D所示。形成奈米結構核心區121A的製程可包含依序之步驟(i)形成罩幕層1650(例如，光阻層或氮化層)於場效電晶體102B上，如圖16A至圖16C所示；(ii)從圖16A的結構蝕刻多晶矽結構112A*與保護氧化層740A；(iii)從圖16A的結構移除奈米結構區122B，以形成圖17A的結構；以及(iv)蝕刻圖17A的結構的奈米結構區120B，以形成如圖18B與圖18D所示的奈米結構核心區121A。在一些實施方式中，可使用在操作320中所描述的第一、第二、第三、及/或第四多晶矽蝕刻步驟來蝕刻多晶矽結構112A*與保護氧化層740A。在一些實施方式中，可以利用類似於參照圖10A至圖10D中所描述之蝕刻奈米結構區122A的濕式蝕刻製程或乾式蝕刻製程來移除奈米結構區122B。蝕刻奈米結構區122B的結果，形成開口1752圍繞奈米結構區120B，如圖17B與圖17D所示。可使用對矽比對矽鍺具有較高蝕刻選擇比的濕式蝕刻製程來選擇性蝕刻奈米結構區120B，以減小奈米結構區120B沿著Z軸及/或Y軸的尺寸。舉例而言，濕式蝕刻製程可包含使用混合物(氫氧化銨)與氫氯酸。此濕式蝕刻製程的結果，奈米結構核心區121A可形成具有長方形剖面，如圖18B所示。在一些實施方式中，透過對圖18A的結構進行熱退火製程，可修改奈米結構核心區121A的長方形剖面為圓形或橢圓形剖面。此熱退火製程可包含在約600℃至約700℃的溫度以及約10torr至約30torr的壓力下之氣氫中，對奈米結構核心區121A進行時間約50秒至約90秒的退火。可控制形成奈米結構核心區121A的參數與蝕刻劑，使得位於磊晶鰭狀區110A下方之鰭狀區120A不被移除。
在形成具有長方形剖面的奈米結構核心區121A(圖18B)之濕式蝕刻製程、或形成具有圓形或橢圓形剖面(未繪示)的奈米結構核心區121A之熱退火製程後，可磊晶成長奈米結構殼體區121B於如圖18B與圖18D所示之具有長方形剖面的奈米結構核心區121A或具有圓形或橢圓形剖面(未繪示)之奈米結構核心區121A上，以形成核-殼奈米結構通道區121(圖19B與圖19D)。在一些實施方式中，可透過磊晶沉積/部分蝕刻製程，其至少重複一次磊晶沉積/部分蝕刻製程，來磊晶成長奈米結構殼體區121B。這種重複之沉積/部分蝕刻製程亦稱為「循環沉積蝕刻(CDE)製程」。在一些實施方式中，可透過選擇性磊晶成長(SEG)來磊晶成長奈米結構殼體區121B，可添加蝕刻氣體以促進半導體材料選擇性成長於奈米結構核心區121A上，而非於圖19A的結構之其他表面上。
在一些實施方式中，磊晶成長之結果可形成具有如圖19B所示的鑽石形形狀剖面與(111)晶體定向的表面平面之奈米結構殼體區121B。在一些實施方式中，透過對圖19A的結構進行熱退火製程，可修改奈米結構殼體區121B之鑽石形形狀剖面為圓形或橢圓形剖面。此熱退火製程可包含在約600℃至約700℃的溫度以及約10torr至約30torr的壓力下之氫氣中，對奈米結構殼體區121B進行時間約50秒至約90秒的退火。
在形成核-殼奈米結構通道區121後，可形成場效電晶體102B之核-殼奈米結構通道區123，如圖21A至圖22D所示。形成核-殼奈米結構通道區123的製程可包含依序之步驟(i)移除罩幕層1650；(ii)形成罩幕層1850(例如，光阻層或氮化層)於開口1752(圖17B與圖17D所示)中，以保護如圖20B與圖20D所示之核-殼奈米結構通道區121；(iii)蝕刻多晶矽結構112B*與保護氧化層740B；(iv)從圖19A的結構移除奈米結構區120B，以形成圖20A的結構；(v)蝕刻圖20A的結構之奈米結構區122B，以形成如圖21B與圖21C所示之奈米結構核心區123A；以及(vi)磊晶成長奈米結構殼體區123B在如圖21B與圖21C所示之奈米結構核心區123A上。
類似於多晶矽結構112A*與保護氧化層740A之蝕刻，可使用操作320所描述的第一、第二、第三、及/或第四多晶矽蝕刻步驟，來蝕刻多晶矽結構112B*與保護氧化層740B。在一些實施方式中，可使用類似於參照圖13A至圖13D所敘述之蝕刻奈米結構區120A之製程的濕式蝕刻製程來蝕刻奈米結構區120B。奈米結構區120B之蝕刻的結果，形成開口1852圍繞奈米結構區122B，如圖20B與圖20C所示。可使用對矽鍺比對矽具有較高蝕刻選擇比的乾式蝕刻製程來選擇性蝕刻奈米結構區122B，以減小奈米結構區122B沿著Z軸及/或Y軸的尺寸。舉例而言，鹵基化學物可以展現對鍺比對矽較高的蝕刻選擇比。因此，鹵素氣體可以較快於蝕刻矽的蝕刻速度蝕刻矽鍺。在一些實施方式中，鹵基化學物可包含氟基及/或氯基氣體。替代地，奈米結構區122B之選擇性蝕刻可包含使用對矽鍺比對矽具有較高蝕刻選擇比的濕式蝕刻製程。舉例而言，此濕式蝕刻製程可包含使用硫酸(H2 SO4 )與過氧化氫(H2 O2 )的混合物(SPM)及/或氫氧化銨(NH4 OH)與過氧化氫以及去離子(DI)水的混合物(APM)。可控制形成奈米結構核心區123A的參數及蝕刻劑，使得位於磊晶鰭狀區110B下方之鰭狀區122A不被移除。
蝕刻製程的結果，可將奈米結構核心區123A形成為具有如圖21B所示的長方形剖面。在一些實施方式中，透過對圖21A的結構進行熱退火製程，可修改奈米結構核心區123A之長方形剖面為圓形或橢圓形剖面。此熱退火製程可包含在約600℃至約700℃的溫度以及約10torr至約30torr的壓力下之氫氣中，對奈米結構殼體區123A進行時間約50秒至約90秒的退火。在形成具有長方形剖面的奈米結構核心區123A(圖18B)之蝕刻製程、或形成具有圓形或橢圓形剖面(未繪示)的奈米結構核心區123A之熱退火製程後，可磊晶成長奈米結構殼體區123B在如圖21B與圖21C所示之具有長方形剖面的奈米結構核心區123A或具有圓形或橢圓形剖面(未繪示)的奈米結構核心區123A上，以形成核-殼奈米結構通道區123(圖22B與圖22C)。在一些實施方式中，可透過類似於磊晶成長奈米結構殼體區121B之循環沉積蝕刻製程、或選擇性磊晶成長製程，來磊晶成長奈米結構殼體區123B。
在一些實施方式中，磊晶成長之結果，可形成具有如圖22B所示之鑽石形形狀剖面以及(111)晶體定向之表面平面的奈米結構殼體區123B。在一些實施方式中，透過對圖22A的結構進行熱退火製程，可修改奈米結構殼體區123B之鑽石形形狀剖面為圓形或橢圓形剖面。此熱退火製程可包在約600℃至約700℃的溫度以及約10torr至約30torr的壓力之氫氣中，對奈米結構殼體區123B進行時間約50秒至約90秒的退火。在形成場效電晶體102B之核-殼奈米結構通道區123後，可從開口1752移除罩幕層1850，以形成圖23A至圖23D的結構。
請參照圖3，在操作340中，形成閘極全環繞(GAA)結構於核-殼奈米結構通道區上。舉例而言，如參照圖23A至圖23D以及圖1A至圖1D的敘述般，可形成閘極結構112A與112B環繞包圍核-殼奈米結構通道區121與123。形成閘極結構112A與112B的製程可包含依序之步驟(i)毯覆式沉積閘極介電層128A與128B之介電材料層於圖23A的結構上；(ii)毯覆式沉積閘極功函數金屬層130A與130B之功函數金屬層於介電材料層上；以及(iii)毯覆式沉積閘極金屬填充層132A與132B之導電材料層於功函數金屬層上，直到開口1752與1852為導電材料層所填滿。在一些實施方式中，如圖1B所示，介電材料與功函數金屬層可均在開口1752與1852(圖23B至圖23D所示)中形成共形層。
閘極介電層128A與128B之介電材料層可包含氧化矽，且可藉由化學氣相沉積、原子層沉積(ALD)、物理氣相沉積(PVD)、電子束蒸發、或其他適合的製程來製作。在一些實施方式中，介電材料層可包含(i)氧化矽層、氮化矽層、及/或氮氧化矽層；(ii)高k介電材料，例如氧化鉿(HfO2 )、二氧化鈦、氧化鉿鋯、氧化鉭、矽酸鉿、氧化鋯、矽酸鋯；(iii)高k介電材料，具有鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、或鎦的氧化物；或(iv)其組合。高k介電材料層可藉由原子層沉積及/或其他適合的方法來製作。
閘極功函數金屬層130A與130B的功函數金屬層可包含鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、銀、碳化鉭、氮矽化鉭、碳氮化鉭、鈦鋁、氮化鈦鋁、氮化鎢、金屬合金、及/或其組合。在一些實施方式中，功函數金屬層可包含摻雜鋁的金屬，例如摻雜鋁的鈦、摻雜鋁的氮化鈦、摻雜鋁的鉭、或摻雜鋁的氮化鉭。可使用適合的製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或其組合，來沉積功函數金屬層。閘極電極的導電材料層可包含鈦、銀、鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮矽化鉭、錳、鋯、氮化鈦、氮化鉭、銣、鉬、氮化鎢、銅、鎢、鉻、鎳、碳化鈦、碳化鈦鋁、碳化鉭鋁、金屬合金、及/或其組合，且可使用原子層沉積、物理氣相沉積、化學氣相沉積、或其他適合的沉積製程來製作。可利用化學機械研磨製程平坦化介電材料、功函數金屬、及導電材料的沉積層，以形成如圖1A的結構。化學機械研磨製程可使閘極介電層128A與128B、閘極功函數金屬層130A與130B、以及閘極金屬填充層132A與132B的頂面與層間介電層118的頂面實質共平面化，如圖1A至圖1D所示。
形成閘極結構112A與112B後，可接著形成其他元件，例如源極/汲極接觸、閘極接觸、介層窗、內連線金屬層、介電層、鈍化層等，為了清楚起見並未繪示出這些元件。
本揭露提供例示結構與方法，以提升場效電晶體元件(例如，場效電晶體102A與102B)中的電荷載子遷移率(例如，電洞及/或電子遷移率)。增加電荷載子遷移率可增加場效電晶體元件的切換速度與驅動電流，進而導致更快且提升的場效電晶體元件效能。例示結構與方法提供位於場效電晶體元件之源極/汲極(S/D)區(例如，源極/汲極區126A與126B)之間具有核-殼奈米結構(例如，核-殼奈米結構通道區121與123)的通道區。在一些實施方式中，核-殼奈米結構可包含由磊晶成長之奈米結構殼體區(例如，奈米結構殼體區121B與123B)環繞包圍的奈米結構核心區(例如，奈米結構核心區121A與123A)。核-殼奈米結構可配置以分別於n型或p型場效電晶體元件之通道區中誘發拉伸與壓縮應變。可於通道區中誘發拉伸或壓縮應變，例如藉由摻雜奈米結構核心或殼體區或使用晶格不匹配的半導體材料於奈米結構核心或殼體區。在通道區中的這種誘發應變可以提升通道區中的電荷載子之遷移率。核-殼奈米結構可更配置以基於場效電晶體元件之導電類型來調整通道區的能帶間隙及/或修改通道區的表面平面之晶體定向以提升通道區中的電荷載子之遷移率。在此描述之具有核-殼奈米結構的通道區可將場效電晶體元件之切換速度與驅動電流，較不具有此種核-殼奈米結構的場效電晶體元件之切換速度與驅動電流增加約20%至約40%與約30%至約50%。
在一些實施方式中，一種半導體元件包含基板、具有第一奈米結構區與第二奈米結構區的奈米結構層之堆疊設於基板上、以及奈米結構殼體區環繞包圍第二奈米結構區。奈米結構殼體區與第二奈米結構區具有彼此不同的半導體材料。此半導體元件更包含第一源極/汲極(S/D)區與第二源極/汲極區設於基板上、以及閘極全環繞(GAA)結構設於第一源極/汲極區與第二源極/汲極區之間。每個第一源極/汲極區與第二源極/汲極區包含磊晶區環繞包圍每個第一奈米結構區，且閘極全環繞結構環繞包圍每個奈米結構殼體區。
在一些實施方式中，半導體元件包含第一場效電晶體與第二場效電晶體。第一場效電晶體包含第一奈米結構層之堆疊設於基板上。每個第一奈米結構層包含第一奈米結構區與第二奈米結構區。第一場效電晶體更包含第一奈米結構殼體區環繞包圍第二奈米結構區。第一奈米結構殼體區與第二奈米結構區具有彼此不同的半導體材料。第一場效電晶體更包含第一磊晶區環繞包圍每個第一奈米結構區，以及第一閘極全環繞(GAA)結構設於第一奈米結構層之堆疊上。此閘極全環繞結構環繞包圍每個第一奈米結構殼體區。第二場效電晶體包含第二奈米結構層之堆疊設於基板上。每個第二奈米結構層包含第三奈米結構區與第四奈米結構區。第二場效電晶體更包含第二奈米結構殼體區環繞包圍第四奈米結構區。第二奈米結構殼體區與第四奈米結構區具有彼此不同的半導體材料，且第一奈米結構殼體區與第二奈米結構殼體區具有彼此不同的材料組成。第二場效電晶體更包含第二磊晶區環繞包圍每個第三奈米結構區，以及第二閘極全環繞結構設於第二奈米結構層之堆疊上。第二磊晶區與第一磊晶區為不同的導電類型，且此閘極全環繞結構環繞包圍每個第二奈米結構殼體區。
在一些實施方式中，製造半導體元件的方法包含形成具有第一奈米結構區與第二奈米結構區之奈米結構層的堆疊於基板上、修改第二奈米結構區以形成奈米結構核心區、磊晶成長奈米結構殼體區環繞包圍奈米結構核心區、成長第一磊晶區與第二磊晶區環繞包圍每個第一奈米結構區、形成閘極全環繞(GAA)結構於第一磊晶區與第二磊晶區之間且環繞包圍每個奈米結構殼體區、以及形成第一內間隙壁與第二內間隙壁沿著閘極全環繞結構之閘極次區的側壁。閘極次區嵌設於奈米結構區層之堆疊內。
上述揭露概述數個實施方式的特徵，以使熟習此技藝者可更好地了解本揭露的態樣。熟習此技藝者應理解他們可輕易地利用本揭露作為基礎來設計或修飾其他製程與結構，以實現在此所介紹之實施方式的相同的目的及/或達成相同優勢。熟習此技藝者也應了解這種均等的架構並未偏離本揭露之精神與範圍，且他們可在不偏離本揭露的精神與範圍下在此做出各種改變、替換、以及變動。
100:半導體元件 102A:場效電晶體/閘極全環繞場效電晶體 102B:場效電晶體/閘極全環繞場效電晶體 106:基板 108*:堆疊層 108A:鰭狀結構 108A2:鰭狀頂部 108B:鰭狀結構 108B2:鰭狀頂部 108A*:鰭狀結構 108B*:鰭狀結構 109:鈍化層 109A:鈍化層 109B:鈍化層 110A:磊晶鰭狀區 110B:磊晶鰭狀區 110As:次區 110Bs:次區 111:間隔 112A:閘極結構/閘極全環繞結構 112B:閘極結構/閘極全環繞結構 112A*:多晶矽結構 112B*:多晶矽結構 112As:次區 112Bs:次區 113A:內間隙壁 113B:內間隙壁 113As:交界面 113Bs:交界面 114A:外間隙壁 114B:外間隙壁 114As:交界面 114Bs:交界面 116:蝕刻終止層 118:層間介電層 119A:鰭狀基部 119B:鰭狀基部 120:第一半導體層 120*:第一半導體層 120A:奈米結構區/鰭狀區 120B:奈米結構區 120Bs1:蝕刻輪廓 120Bs2:蝕刻輪廓 121:核-殼奈米結構通道區 121A:奈米結構核心區 121B:奈米結構殼體區 122:第二半導體層 122*:第二半導體層 122A:奈米結構區/鰭狀區 122B:奈米結構區 122Bs1:蝕刻輪廓 122Bs2:蝕刻輪廓 123:核-殼奈米結構通道區 123A:奈米結構核心區 123B:奈米結構殼體區 126A:源極/汲極區 126B:源極/汲極區 128A:閘極介電層 128B:閘極介電層 130A:閘極功函數金屬層 130B:閘極功函數金屬層 132A:閘極金屬填充層 132B:閘極金屬填充層 138:淺溝渠隔離區 138a:氮化物層及/或氧化物層 138b:絕緣層 300:方法 305:操作 310:操作 315:操作 320:操作 325:操作 330:操作 335:操作 340:操作 740A:保護氧化層 740B:保護氧化層 742A:硬罩幕層 742B:硬罩幕層 743:高深寬比空間 946:光阻層 1048:開口 1346:光阻層 1650:罩幕層 1752:開口 1850:罩幕層 1852:開口 B-B:線 C-C:線 D-D:線 GL1:閘極長度 GL2:閘極長度 H1:尺寸 H2:尺寸 H3:尺寸 H4:尺寸 L1:尺寸 L2:尺寸 W1:尺寸 W2:尺寸 W3:尺寸 W4:尺寸 X:X軸 Y:Y軸 Z:Z軸
下列詳細的描述配合附圖閱讀可使本揭露的各方面獲得最佳的理解。需注意的是，依據業界的一般實務，許多特徵並未按比例繪示。事實上，可任意增加或減少多種特徵之尺寸以使討論清楚。 圖1A與圖1B至圖1D係分別繪示依照一些實施方式之具有核-殼奈米結構之半導體元件的等角視圖與剖面視圖。 圖1E與圖1F至圖1G係分別繪示依照一些實施方式之具有鈍化層之半導體元件的等角視圖與剖面視圖。 圖2A至圖2D係繪示依照一些實施方式之半導體元件的不同型態的剖面視圖。 圖3係依照一些實施方式之製造具有核-殼奈米結構之半導體元件的方法流程圖。 圖4A至圖23A係繪示依照一些實施方式之具有內與外間隙壁結構之半導體元件在其製造製程之不同階段的等角視圖。 圖4B至圖23B、圖9C至圖23C、以及圖9D至圖23D係繪示依照一些實施方式之具有內與外間隙壁結構之半導體元件在其製造製程之不同階段的剖面視圖。 例示之實施方式將參照所附圖式進行描述。在圖式中，類似的參考數字通常指相同、功能上相似、及/或結構性上相似的元件。
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100:半導體元件
102A:場效電晶體/閘極全環繞場效電晶體
102B:場效電晶體/閘極全環繞場效電晶體
106:基板
108A:鰭狀結構
108B:鰭狀結構
109A:鈍化層
109B:鈍化層
110A:磊晶鰭狀區
110B:磊晶鰭狀區
111:間隔
112A:閘極結構/閘極全環繞結構
112B:閘極結構/閘極全環繞結構
116:蝕刻終止層
118:層間介電層
120A:奈米結構區/鰭狀區
122A:奈米結構區/鰭狀區
138:淺溝渠隔離區
138a:氮化物層及/或氧化物層
138b:絕緣層
B-B:線
C-C:線
D-D:線
X:X軸
Y:Y軸
Z:Z軸

Claims (20)

  1. 一種半導體元件，包含： 一基板； 複數個奈米結構層之一堆疊，設於該基板上，該些奈米結構層具有複數個第一奈米結構區與複數個第二奈米結構區； 複數個奈米結構殼體區，環繞包圍該些第二奈米結構區，其中該些奈米結構殼體區與該些第二奈米結構區具有彼此不同的複數個半導體材料； 一第一源極/汲極(S/D)與一第二源極/汲極區，設於該基板上，其中每一該第一源極/汲極區與該第二源極/汲極區包含一磊晶區環繞包圍每一該些第一奈米結構區；以及 一閘極全環繞(GAA)結構，設於該第一源極/汲極區與該第二源極/汲極區之間且環繞包圍每一該些奈米結構殼體區。
  2. 如請求項1所述之半導體元件，其中該些奈米結構殼體區與該些第二奈米結構區具有彼此不同之結構組成。
  3. 如請求項1所述之半導體元件，其中該些奈米結構殼體區與該些第二奈米結構區具有彼此不同之剖面。
  4. 如請求項1所述之半導體元件，其中該些奈米結構殼體區具有一第一晶體定向之複數個表面平面，且該些第二奈米結構區具有與該第一晶體定向不同之一第二晶體定向的複數個表面平面。
  5. 如請求項4所述之半導體元件，其中該第一晶體定向為一(111)晶體定向，而該第二晶體定向為一(100)晶體定向。
  6. 如請求項1所述之半導體元件，其中該些奈米結構殼體區之該半導體材料與該些第二奈米結構區之該半導體材料晶格不匹配。
  7. 如請求項1所述之半導體元件，更包含： 一第一內間隙壁，設於該第一源極/汲極區之一磊晶次區與該閘極全環繞結構之一閘極次區之間；以及 一第二內間隙壁，設於該第二源極/汲極區之一磊晶次區與該閘極全環繞結構之另一閘極次區之間。
  8. 如請求項1所述之半導體元件，更包含一鈍化層設於該些第一奈米結構區之複數個側壁上。
  9. 一種半導體元件，包含： 一第一場效電晶體(FET)，包含： 複數個第一奈米結構層之一堆疊，設於一基板上，其中每一該些第一奈米結構層包含一第一奈米結構區與一第二奈米結構區； 複數個第一奈米結構殼體區，環繞包圍該些第二奈米結構區，其中該些第一奈米結構殼體區與該些第二奈米結構區具有彼此不同的複數個半導體材料； 一第一磊晶區，環繞包圍每一該些第一奈米結構區；以及 一第一閘極全環繞(GAA)結構，設於該些第一奈米結構層之該堆疊上且環繞包圍每一該些第一奈米結構殼體區；以及 一第二場效電晶體，包含： 複數個第二奈米結構層之一堆疊，設於該基板上，其中每一該些第二奈米結構層包含一第三奈米結構區與一第四奈米結構區； 複數個第二奈米結構殼體區，環繞包圍該些第四奈米結構區，其中該些第二奈米結構殼體區與該些第四奈米結構區具有彼此不同的複數個半導體材料，且其中該些第一奈米結構殼體區與該些第二奈米結構殼體區具有彼此不同的複數個材料組成； 一第二磊晶區，環繞包圍每一該些第三奈米結構區，其中該第二磊晶區之一導電類型不同於該第一磊晶區；以及 一第二閘極全環繞結構，設於該些第二奈米結構層之該堆疊上並且環繞包圍每一該些第二奈米結構殼體區。
  10. 如請求項9所述之半導體元件，其中該些第二奈米結構層具有與該些第一奈米結構層不同之一材料組成。
  11. 如請求項9所述之半導體元件，其中該些第二奈米結構區與該些第四奈米結構區具有彼此不同之複數個材料組成。
  12. 如請求項9所述之半導體元件，其中該些第一奈米結構殼體區與該些第二奈米結構殼體區具有彼此不同之複數個結構組成。
  13. 如請求項9所述之半導體元件，其中該第一場效電晶體更包含複數個第一內間隙壁與複數個第二內間隙壁設於該些第一奈米結構層之該堆疊內。
  14. 如請求項9所述之半導體元件，其中該第二場效電晶體更包含複數個第三內間隙壁與複數個第四內間隙壁設於該些第二奈米結構層之該堆疊內。
  15. 一種半導體元件的製造方法，包含： 形成複數個奈米結構層之一堆疊於一基板上，該些奈米結構層具有複數個第一奈米結構區與複數個第二奈米結構區； 修改該些第二奈米結構區，以形成複數個奈米結構核心區； 磊晶成長複數個奈米結構殼體區，環繞包圍該些奈米結構核心區； 成長複數個第一磊晶區與複數個第二磊晶區，環繞包圍每一該些第一奈米結構區； 形成一閘極全環繞(GAA)結構於該些第一磊晶區與該些第二磊晶區之間且環繞包圍每一該些奈米結構殼體區；以及 形成一第一內間隙壁與一第二內間隙壁，沿著該閘極全環繞結構之複數個閘極次區的之複數個側壁，其中該些閘極次區嵌設於該些奈米結構層之該堆疊內。
  16. 如請求項15所述之方法，其中修改該些第二奈米結構區包含選擇性蝕刻該些第二奈米結構區，以形成該些奈米結構核心區，該些奈米結構核心區具有複數個垂直尺寸小於該些第一奈米結構區之複數個垂直尺寸。
  17. 如請求項15所述之方法，其中磊晶成長該些奈米結構殼體區環繞包圍該些奈米結構核心區包含磊晶成長不同於該些奈米結構核心區之一半導體材料。
  18. 如請求項15所述之方法，其中磊晶成長該些奈米結構殼體區包含磊晶成長具有一晶格常數不同於該些奈米結構核心區之一半導體材料之一晶格常數之一半導體材料。
  19. 如請求項15所述之方法，其中形成該些奈米結構層之該堆疊包含： 以一交替配置方式磊晶成長不同組成之複數個第一半導體層與複數個第二半導體層於該基板上；以及 蝕刻該些第一半導體層與該些第二半導體層，以形成複數個第一奈米結構層與複數個第二奈米結構層。
  20. 如請求項19所述之方法，其中形成該閘極全環繞結構包含： 蝕刻該些第二奈米結構層，以在相鄰之該些第一奈米結構層之間形成複數個開口； 沉積一閘極介電材料層於該些開口內；以及 沉積一導電材料層於該閘極介電材料層上，以填充該些開口。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233119B2 (en) * 2020-03-02 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Core-shell nanostructures for semiconductor devices
US20220238520A1 (en) * 2021-01-26 2022-07-28 Tokyo Electron Limited Method to enhance 3d horizontal nanosheets device performance

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9525064B1 (en) * 2015-12-16 2016-12-20 International Business Machines Corporation Channel-last replacement metal-gate vertical field effect transistor
US10522694B2 (en) * 2016-12-15 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing semiconductor device
US10497624B2 (en) 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10833157B2 (en) * 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
US11367722B2 (en) * 2018-09-21 2022-06-21 Intel Corporation Stacked nanowire transistor structure with different channel geometries for stress
US11233119B2 (en) 2020-03-02 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Core-shell nanostructures for semiconductor devices

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