CN112713118A - 半导体装置的形成方法 - Google Patents

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CN112713118A CN202011145950.5A CN202011145950A CN112713118A CN 112713118 A CN112713118 A CN 112713118A CN 202011145950 A CN202011145950 A CN 202011145950A CN 112713118 A CN112713118 A CN 112713118A
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王振翰
林志昌
黄耀陞
时定康
林群雄
峰地辉
蔡腾群
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Abstract

本公开提供一种半导体装置的形成方法，包括：形成垂直结构于基板之上；形成栅极结构于垂直结构的部分之上；露出垂直结构的部分的侧壁；形成间隔物于垂直结构的部分的侧壁之上；以及形成间隙于每一间隔物之中。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及一种半导体装置的制造方法，尤其涉及一种环绕栅极结构的形成方法。
背景技术
半导体科技的进步已经增加了对于更高的储存容量、更快的处理系统、更高的效能以及更低的成本的半导体装置的需求。为了达到这些需求，半导体工业持续缩小半导体装置的尺寸，例如金属氧化物半导体场效晶体管(metal oxide semiconductor fieldeffect transistors，MOSFETs)，包括平面金属氧化物半导体场效晶体管、鳍状场效晶体管(fin field effect transistors，finFETs)以及纳米片(nano-sheet)场效晶体管。这样的按比例缩小增加了半导体制造工艺的复杂度。
发明内容
本发明实施例的目的在于提供一种半导体装置的形成方法，以解决上述至少一个问题。
本发明实施例包括一种半导体装置的形成方法，包括：形成垂直结构于基板之上；形成栅极结构于垂直结构的部分之上；露出垂直结构的部分的侧壁；形成间隔物于垂直结构的部分的侧壁之上；以及形成间隙于每一间隔物之中。
本发明实施例的有益效果在于，当成长源极-漏极外延层于外延区域中时，内间隔物结构可提供可靠的界限。此外，形成内间隔物结构的工艺较少受到不完全间隙填充问题的影响。内间隔物结构的好处为提供空气间隔物结构，以降低纳米片场效晶体管栅极与源极/漏极之间的电性耦合，因而改善了纳米片场效晶体管的效能
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1是根据一些实施例示出半导体装置的等角视图。
图2A及图2B是根据一些实施例示出半导体装置的剖面图。
图3是根据一些实施例示出制造半导体装置方法的流程图。
图4A、图5A、图6A及图7A为半导体装置在其制造工艺不同阶段的等角视图。
图4B、图5B、图6B、图7B、图4C、图5C、图6C及图8-图18为半导体装置在其制造工艺不同阶段的等角视图。
现在将参照附图描述说明实施例。在附图中，相似的标号通常表示相同、功能相似及/或结构相似的元件。
附图标记如下：
100:装置
101A,101B:纳米片场效晶体管
102:基板
106:垂直结构
108:内间隔物
110:栅极结构
112:介电层
114:栅极电极
120:缓冲区
122:通道层
124A:第一源极-漏极区
124B:第二源极-漏极区
124:源极-漏极区
130:层间介电结构
132:栅极电极
200:装置
204:栅极间隔物
204A,204B:间隔物层
206:垂直结构
208:内间隔物
210:栅极结构
210A:上部
210B:下部
211:顶部
212:介电层
214:间隙结构
215:凹槽结构
216:介电层
224:源极-漏极区
224A,224B,224C:子区域
230:层间介电结构
230A:接点蚀刻停止层
230B:绝缘层
238A:第一保护衬层
238At:厚度
238B:第二保护衬层
238Bt:厚度
238C:绝缘层
238H:垂直尺寸
300:方法
305,310,315,320,325,330,335:操作
418:第一半导体层
418t:垂直尺寸
420:堆叠层
422:第二半导体层
422t:垂直尺寸
506:垂直结构
520:鳍状部分
540,542:硬掩模层
606s:顶表面
710:牺牲栅极结构
736:空间
746:保护氧化层
748:多晶硅结构
748H:尺寸
750:硬掩模层
752:盖层
804:栅极间隔物
804A,804B:间隔物
806A,806B:部分
905:侧壁
918:半导体层
1003:凹槽结构
1018:半导体层
1112:毯覆膜层
1214:牺牲膜层
1305:侧壁
1308:内间隔物
1314:牺牲层
1408:内间隔物
1801:凹槽结构
1803:空腔
B-B,D-D:线
x,y,z:方向
HT:总高度
H1,H2:垂直尺寸
L1,L2,W1,W2:水平尺寸
d1:水平尺寸
d2:深度
d3:厚度
d4:水平尺寸
d5:垂直尺寸
d6:水平尺寸
d7:垂直尺寸
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。此外，本发明实施例可在各范例重复使用标号及/或文字。这样的重复是为了简洁及清楚起见，而并非表示所讨论的各实施例及/或形态之间的关系。
描述了一些本发明实施例。通过各视图及所述的实施例，相似的元件可使用相似的标号表示。应理解的是，可在这些实施例所述的阶段之前、之中及/或之后提供额外的操作。不同的实施例可取代或消除所述的一些阶段。
可以任意合适的方法图案化与鳍状场效晶体管(fin field effecttransistors，finFETs)或纳米片场效晶体管(nano-sheet FETs)相关的鳍状物。例如，可使用一或多道光刻工艺，包括双重图案化或多重图案化工艺图案化鳍状物。双重图案化或多重图案化工艺可将光刻及自对准工艺相结合，允许创造具有例如相较于使用单一直接光刻工艺可得的更小节距的图案。例如，在一些实施例中，形成牺牲层于基板之上并使用光刻工艺图案化。使用自对准工艺沿着图案化的牺牲层形成间隔物。接着移除牺牲层，且余留的间隔物可用以图案化鳍状物。
应注意的是，说明书中对于“一个实施例”、“一实施例”、“一范例实施例”、“示例”等等参照，指所述的实施例可包括特定的特征、结构或特性，但每一实施例可以不必包括特定的特征、结构或特性。此外，这样的用词不一定指相同的实施例。另外，当连结实施例描述特定特征、结构或特性时，无论是否明确描述连结其他实施例，将在本领域技术人员的知识范围内以实现这样的特征、结构或特性。
应理解的是，此处的措辞或术语是出于描述的目的，而并非限制，本说明书中这样的措辞或术语将由相关领域的技术人员依据本文的教示诠释。
如本文所使用，用语“当级”指在产品或工艺的设计过程中所设定的部件或工艺操作的特性或参数的期望或目标值，以及高于及/或低于期望值的范围。数值的范围通常来自于制造工艺或容许度的细微变化。
在一些实施例中，用语“约”及“大抵上”可指给定数量的值，在值的5％以内(例如值的±1％、±2％、±3％、±4％、±5％)变化。
如本文所用，用语“垂直”指名义上垂直于表面，例如基板的表面。
如本文所用，用语“选择性”指在相同蚀刻条件下两材料蚀刻率的比例。
如本文所用，用语“高k值(high-k)”指高介电常数。在一些实施例中，高k值指介电常数大于SiO2的介电常数(例如大于3.9)。
如本文所用，用语“低k值(low-k)”指低介电常数。在一些实施例中，低k值指介电常数小于SiO2的介电常数(例如小于3.9)。
半导体工业的科技进展推动追求具有更高装置密度、更高效能以及更低成本的集成电路(integrated circuits，ICs)。在集成电路进展的过程中，采用了纳米片场效晶体管以替代平面晶体管及/或鳍状场效晶体管以实现高装置密度的集成电路。纳米片场效晶体管可使用环绕栅极(gate-all-around，GAA)栅极结构以包围每一纳米片通道层，以有效地排解短通道效应。纳米片场效晶体管需要内间隔物以物理性地将纳米片场效晶体管的源极-漏极区域与每一纳米片通道之间的环绕栅极结构分隔。内间隔物的厚度可以很薄(例如约5nm)。然而，这样薄的内间隔物可导致纳米片场效晶体管的栅极及源极/漏极端之间所不希望的电性耦合(例如电容耦合)，因而降低了集成电路的装置效能(例如速度)。
本发明实施例涉及一种制造方法及结构，提供了集成电路内纳米片场效晶体管低介电常数的内间隔物。在一些实施例中，每一纳米片场效晶体管可包括源极-漏极区域、一或多个连接至源极-漏极区域的纳米片通道、包围每一纳米片通道的金属栅极结构以及形成于金属栅极结构以及源极-漏极区域之间的多个内间隔物。每一内间隔物可封装空隙结构。在一些实施例中，每一内间隔物可包括介电层、氧化层以及形成于介电层及氧化层之间的空隙结构。由于空隙结构的介电常数可接近1(例如，可以空气填充空隙)，可降低内间隔物的总介电常数。本发明实施例的好处为有效降低内间隔物的总介电常数，因而降低了纳米片场效晶体管中栅极至源极/漏极的耦合效应，并改善了集成电路的装置效能(例如速度)。
根据一些实施例，图1为装置100的等角视图。装置100可具有一或多个纳米片场效晶体管(例如纳米片场效晶体管101A及/或101B)、纳米线场效晶体管、鳍状场效晶体管或任何其他类型的场效晶体管。装置100可包括在微处理器、存储器单元或其他集成电路之中。图1中装置100的视图仅为了说明目的而示出，且可能未按比例示出。
如图1所示出，装置100可形成于基板102之上且可包括多个垂直结构106、多个浅沟槽隔离(shallow trench isolation，STI)区域138、多个栅极结构110以及形成于栅极结构110两侧的多个层间介电结构130。图1中所示出的垂直结构106、浅沟槽隔离区域138、栅极结构110及层间介电结构130的剖面形状仅为说明性的，且并不以此为限。
基板102可为可在其上形成垂直结构106的物理材料。基板102可为半导体材料例如硅。在一些实施例中，基板102可包括晶体硅基板(例如晶片)。在一些实施例中，基板102可包括(i)元素半导体例如锗；(ii)化合物半导体包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；(iii)合金半导体包括碳化硅锗(silicon germaniumcarbide)、硅锗(silicon germanium)、磷化镓砷(gallium arsenicphosphide)、磷化镓铟(gallium indium phosphide)、砷化镓铟(gallium indiumarsenide)、磷化镓铟砷(gallium indium arsenic phosphide)、砷化铝铟(aluminumindium arsenide)及/或砷化铝镓(aluminum gallium arsenide)；或(iv)上述的组合。此外，可基于设计需求掺杂基板102(例如p型基板或n型基板)。在一些实施例中，可以p型掺杂(例如硼(boron)、铟(indium)、铝(aluminum)或镓(gallium))或n型掺杂(例如磷(phosphorus)或砷(arsenic))掺杂基板102。在一些实施例中，基板102可包括玻璃基板。在一些实施例中，基板102可包括以例如塑胶制成的可挠式基板。在一些实施例中，基板102可包括晶体基板，其中基板102的顶表面可平行于(100)、(110)、(111)或c面(c-plane)(0001)晶面。
浅沟槽隔离区域138可提供垂直结构106彼此之间以及与整合或沉积于基板102上的相邻有源及无源元件(未于此处示出)电性隔离。可以介电材料制成浅沟槽隔离区域138。在一些实施例中，浅沟槽隔离区域138可包括氧化硅(silicon oxide，SiOx)、氮化硅(silicon nitride，SiNx)、氮氧化硅(silicon oxynitride，SiON)、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电材料及/或其他合适的绝缘材料。在一些实施例中，浅沟槽隔离区域138可包括多层结构。在一些实施例中，以任何合适的绝缘材料所制成的衬层(未于图1中示出)可位于浅沟槽隔离区域138及邻近垂直结构106之间。
垂直结构106可容纳一或多个场效晶体管且可横向(例如沿x方向)穿过栅极结构110。例如，如图1所示出，两纳米片场效晶体管101A及101B可位于垂直结构106之上。虽然图1示出两纳米片场效晶体管101A及101B于垂直结构106之上，可容纳任何数目的场效晶体管于垂直结构106之上。在一些实施例中，垂直结构106可沿<110>、<111>或<100>晶格方向。垂直结构106可包括形成于基板102之上的缓冲区120。在一些实施例中，缓冲区120的顶表面可低于或与浅沟槽隔离区域138的顶表面共平面。垂直结构106亦可包括通道区122及源极-漏极区124，其分别作为位于垂直结构106上场效晶体管(例如纳米片场效晶体管101A及/或101B)的载流结构及源极/漏极(source/drain，S/D)区。在一些实施例中，垂直结构106可包括一或多个内间隔物108以分隔源极-漏极区124与横向穿过垂直结构106的栅极结构110。图1中所示出的内间隔物108、缓冲区120及通道区122剖面图的形状为示例性的，且不以此为限。
通道区122可形成于缓冲区120之上，且可包括至少一通道层，其以至少一半导体层制成。例如，图1示出六层通道层于通道区122中，其中六层通道层中每一层可包括至少一硅层或一硅锗层。虽然图1示出六通道层于通道区122中，通道区122中可包括任何数目的通道层。由于垂直结构106可水平(例如于x方向)横向穿过栅极结构110，通道区122的一部分可形成于栅极结构110之下，且通道区122的另一部分(被源极-漏极区124覆盖；未示出于图1中)可水平(例如于x方向)形成于栅极结构110之外。于是，栅极结构110下方通道区122的部分可为位于垂直结构106之上场效晶体管(例如纳米片场效晶体管101A及/或101B)的通道。在一些实施例中，通道区122可完全形成于栅极结构110之下。在一些实施例中，栅极结构110之下通道区122的部分的顶表面、侧表面及底表面可与栅极结构110物理性接触。在一些实施例中，通道区122中的每一通道层的顶表面、侧表面及底表面可与栅极结构110物理性接触。
在一些实施例中，通道区122可包括第一部分及第二部分。第一部分可包括交替的第一通道层及第二通道层，且可连接至源极-漏极区124。第二部分可包括第二通道层(例如图1中所示出的栅极结构110下方的六通道层)。来自通道区122第一部分的第二通道层可延伸穿过通道区122的第二部分。栅极结构110可形成于通道区122第二部分之上。在一些实施例中，栅极结构110可包围通道区122第二部分的每一第二通道层。
每一缓冲区120及通道区122可包括类似于基板102的材料。例如，每一缓冲区120及通道区122可包括具有大抵上接近基板102的晶格常数(例如，晶格常数失配在1％以内)的半导体材料。在一些实施例中，每一缓冲区120及通道区122可包括彼此相似或不同的材料。在一些实施例中，缓冲区120可包括元素半导体，例如硅及锗。在一些实施例中，通道区122可包括合金半导体，例如碳化硅锗、硅锗、磷化镓砷、磷化镓铟、砷化镓铟、磷化镓铟砷、砷化铝铟及砷化铝镓。
每一缓冲区120及通道区122可为p型、n型或未掺杂的。在一些实施例中，栅极结构110下方通道区122的一部分及水平于(例如在x方向)栅极结构110之外通道区122的另一部分可具有不同的掺杂类型。例如，栅极结构110下方通道区122的一部分可为未掺杂的，且栅极结构110之外通道区122的另一部分可为n型掺杂的。在一些实施例中，缓冲区120及栅极结构110下方通道区122的一部分可具有相同的掺杂类型。
源极-漏极区124可形成于通道区122的一部分之上以及缓冲区120之上。例如，源极-漏极区124可包围水平于(例如在x方向)栅极结构110之外通道区122的另一部分。在一些实施例中，通道区122及源极-漏极区124可位于浅沟槽隔离区域138的顶表面之上。在一些实施例中，可形成源极-漏极区124于缓冲区120之上且邻近于通道区122。在一些实施例中，通道区122的底表面及源极-漏极区124的底表面可高于或与浅沟槽隔离区域138的顶表面大抵上共平面。图1中所示出的源极-漏极区124的剖面形状为说明性的，且不以此为限。
源极-漏极区124可包括外延成长半导体材料。在一些实施例中，外延成长半导体材料可与基板102的材料为相同的材料。在一些实施例中，外延成长半导体材料可与基板102的材料为不同的材料。外延成长半导体材料可包括：(i)半导体材料例如锗(germanium，Ge)及硅(silicon，Si)；(ii)化合物半导体材料例如砷化镓及砷化铝镓；或(iii)半导体合金例如硅锗(silicon germanium，SiGe)及砷磷化镓(gallium arsenide phosphide)。在一些实施例中，在不同垂直结构106上的源极-漏极区124彼此可具有不同的材料及/或掺杂类型。例如，装置100A可包括垂直结构106，其具有第一源极-漏极区124A，以及另一垂直结构106，其具有第二源极-漏极区124B，其中第一及第二源极-漏极区124A及124B可包括相同或不同的半导体材料或掺杂。
源极-漏极区124可为p型或n型掺杂。在一些实施例中，源极-漏极区124可以p型掺杂例如硼(boron)、铟(indium)、镓(gallium)、锌(zinc)、铍(beryllium)、和镁(magnesium)掺杂。在一些实施例中，源极-漏极区124可以n型掺杂例如磷(phosphorus)、砷(arsenic)、硅(silicon)、硫(sulfur)、和硒(selenium)掺杂。在一些实施例中，每一n型源极-漏极区124可具有多个n型子区域。除了掺杂的类型，多个n型子区域可在厚度、相对于Si的Ge相对浓度、掺杂浓度及/或外延成长工艺条件相似于对应的多个p型子区域。
可经由外延成长工艺成长源极-漏极区124于通道区122及/或缓冲区120之上。在一些实施例中，源极-漏极区124可经由外延成长工艺成长于水平于(例如在x方向)栅极结构110之外垂直结构106的部分之上。源极-漏极区124的外延成长工艺可包括(i)化学气相沉积(chemical vapor deposition，CVD)例如低压化学气相沉积(low pressure CVD，LPCVD)、快速热化学气相沉积(rapid thermal chemical vapor deposition，RTCVD)、金属有机化学气相沉积(metal-organic chemical vapor deposition，MOCVD)、原子层化学气相沉积(atomic layer CVD，ALCVD)、超高真空化学气相沉积(ultrahigh vacuum CVD，UHVCVD)、减压化学气相沉积(reduced pressure CVD，RPCVD)或其他合适的化学气相沉积；(ii)分子束外延(molecular beam epitaxy，MBE)工艺；(iii)其他合适的外延工艺；或(iv)上述的组合。在一些实施例中，可以外延沉积/部分蚀刻工艺成长源极-漏极区124，其重复外延沉积/部分蚀刻工艺至少一次。这样重复的沉积/部分蚀刻工艺亦称为“循环沉积-蚀刻(cyclic deposition-etch，CDE)工艺”。在一些实施例中，可以选择性外延成长(selectiveepitaxial growth，SEG)来成长源极-漏极区124，其中可加入蚀刻气体以促进在垂直结构106露出的表面上选择性成长半导体材料，而非在绝缘材料(例如浅沟槽隔离区域138的介电材料)之上。
源极-漏极区124的掺杂类型亦可由上述的外延成长工艺中引入一或多种前驱物决定。例如，可在外延成长工艺时使用p型掺杂前驱物例如二硼烷(diborane，B2H6)及三氟化硼(boron trifluoride，BF3)原位p型掺杂源极-漏极区124。在一些实施例中，可在外延成长工艺时使用n型掺杂前驱物例如膦(phosphine，PH3)及胂(arsine，AsH3)原位n型掺杂源极-漏极区124。
如图1所示出，栅极结构110可为垂直结构横向沿着(例如沿y方向)且穿过一或多个垂直结构106。即使图1示出两栅极结构110横穿六个垂直结构106，装置100可包括任意数目的栅极结构110，其中每一栅极结构110可彼此平行，且可横穿任意数目的垂直结构106。在一些实施例中，栅极结构110可包围通道区122的部分顶表面及部分侧表面(例如当101A及101B为鳍状场效晶体管)。在一些实施例中，更可形成栅极结构110于通道区122中的每一通道层之间(例如当101A及101B为纳米片场效晶体管或纳米线场效晶体管)。栅极结构110可包括栅极电极114及位于包围的通道区122及栅极电极114之间的介电层112。在一些实施例中，形成栅极电极114于通道区122中每一通道层之间，其可由内间隔物108与源极-漏极区124相隔。在一些实施例中，栅极结构110可具有约5nm至约200nm范围的水平尺寸(例如x方向中的栅极长度)。在一些实施例中，可以替代栅极工艺形成栅极结构110。在一些实施例中，可以栅极优先工艺形成栅极结构110。
介电层112可邻近于栅极电极114且与栅极电极114接触。介电层112可具有约1nm至约5nm范围的厚度。介电层112可包括氧化硅，且可以化学气相沉积、原子层沉积(atomiclayer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、电子束蒸镀(e-beam evaporation)或任何其他适合的工艺形成。在一些实施例中，介电层112可包括(i)氧化硅(silicon oxide)、氮化硅(silicon nitride)及/或氮氧化硅(siliconoxynitride)层，(ii)高介电常数介电材料例如氧化铝(aluminum oxide，Al2O3)、氧化铪(hafnium oxide，HfO2)、氧化铝铪(hafnium aluminum oxide，HfAlOx)、氧化钛(titaniumoxide，TiO2)、氧化锆铪(hafnium zirconium oxide，HfZrOx)、氧化钽(tantalum oxide，Ta2O3)、硅酸铪(hafnium silicate，HfSiO4)、硅氧化铪(hafnium silicon oxide，HfSiOx)、氧化锆(zirconium oxide，ZrO2)、硅酸锆(zirconium silicate，ZrSiO2)，(iii)高介电常数介电材料具有锂(lithium，Li)、铍(beryllium，Be)、镁(magnesium，Mg)、钙(calcium，Ca)、锶(strontium，Sr)、钪(scandium，Sc)、钇(yttrium，Y)、锆(zirconium，Zr)、铝(aluminum，Al)、镧(lanthanum，La)、铈(cerium，Ce)、镨(praseodymium，Pr)、钕(neodymium，Nd)、钐(samarium，Sm)、铕(europium，Eu)、钆(gadolinium，Gd)、铽(terbium，Tb)、镝(dysprosium，Dy)、钬(holmium，Ho)、铒(erbium，Er)、铥(thulium，Tm)、镱(ytterbium，Yb)或镏(lutetium，Lu)的氧化物或(iv)上述的组合。可以原子层沉积及/或其他合适的方法形成高介电常数介电层。在一些实施例中，介电层112可包括单层或堆叠绝缘材料层。基于本文中本发明实施例，介电层112的其他材料及形成方法亦在本发明实施例的范围和精神内。
栅极电极114可包括栅极功函数金属层(未示出)及栅极金属填充层(未示出)。在一些实施例中，栅极功函数金属层可位于介电层112之上。栅极功函数金属层可包括单一金属层或金属层堆叠。金属层堆叠可包括具有彼此相似或不同的功函数的金属。在一些实施例中，栅极功函数金属层可包括例如铝(aluminum，Al)、铜(copper，Cu)、钨(tungsten，W)、钛(titanium，Ti)、钽(tantalum，Ta)、氮化钛(titanium nitride，TiN)、氮化钽(tantalumnitride，TaN)、硅化镍(nickel silicide，NiSi)、硅化钴(cobalt silicide，CoSi)、银(silver，Ag)、碳化钽(tantalum carbide，TaC)、氮化钽硅(tantalum silicon nitride，TaSiN)、氮化钽碳(tantalum carbon nitride，TaCN)、钛铝(titanium aluminum，TiAl)、氮化钛铝(titanium aluminum nitride，TiAlN)、氮化钨(tungsten nitride，WN)、金属合金及/或上述的组合。可使用合适的工艺形成栅极功函数金属层，例如原子层沉积、化学气相沉积、物理气相沉积、电镀或上述的组合。在一些实施例中，栅极功函数金属层可具有约2nm至约15nm范围的厚度。根据本发明实施例，栅极功函数金属层的其他材料、形成方法及厚度亦在本发明实施例的范围及精神之中。
栅极金属填充层可包括单一金属层或金属层堆叠。金属层堆叠可包括彼此不同的金属。在一些实施例中，栅极金属填充层可包括合适的导电材料，例如Ti、银(silver，Ag)、Al、氮化铝钛(titanium aluminum nitride，TiAlN)、碳化钽(tantalum carbide，TaC)、碳氮化钽(tantalum carbo-nitride，TaCN)、氮化硅钽(tantalum silicon nitride，TaSiN)、锰(manganese，Mn)、锆(zirconium，Zr)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、钌(ruthenium，Ru)、钼(molybdenum，Mo)、氮化钨(tungstennitride，WN)、铜(copper，Cu)、钨(tungsten，W)、钴(cobalt，Co)、镍(nickel，Ni)、碳化钛(titaniumcarbide，TiC)、钛碳化铝(titanium aluminum carbide，TiAlC)、钽碳化铝(tantalum aluminum carbide，TaAlC)、金属合金及/或上述的组合。可以原子层沉积、物理气相沉积、化学气相沉积或其他合适的沉积工艺形成栅极金属填充层。根据本发明实施例，栅极金属填充层的其他材料及形成方法亦在本发明实施例的范围及精神之中。
内间隔物108可包括一或多层绝缘层以提供源极-漏极区124及栅极结构110之间的电性隔离。例如，可形成栅极电极114及内间隔物108两者于通道区122的每一通道层之间，其中内间隔物108可将栅极电极114与源极-漏极区124分隔。内间隔物108中的每一层可包括绝缘材料，例如低介电常数材料或高介电常数材料。在一些实施例中，内间隔物108可包括一或多层绝缘层以及间隙结构(未示出于图1中)，其中间隙结构可埋入一或多层绝缘层之中。这样的间隙结构可具有低介电常数，例如约1.0(例如可以空气填充间隙结构)，且因此可大幅降低内间隔物108的整体介电常数。内间隔物108的每一层可具有约3nm至约20nm范围的厚度。根据本发明实施例，内间隔物108的其他绝缘材料及厚度亦在本发明实施例的范围及精神之中。
层间介电结构130可包括一或多种绝缘层以提供到其包围或覆盖的结构元件—例如栅极结构110、源极-漏极区124及邻近栅极结构形成的源极-漏极(source/drain，S/D)接点结构(未示出)的电性隔离。每一绝缘层可包括绝缘材料，例如氧化硅(silicon oxide)、二氧化硅(silicon dioxide，SiO2)、碳氧化硅(silicon oxycarbide，SiOC)、氧氮化硅(silicon oxynitride，SiON)、氧碳氮化硅(silicon oxy-carbon nitride，SiOCN)及碳氮化硅(silicon carbonitride，SiCN)，其可以低压化学气相沉积(low pressure chemicalvapor deposition，LPCVD)、等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)、化学气相沉积(chemical vapor deposition，CVD)、可流动化学气相沉积(flowable CVD，FCVD)，或高选择比工艺(high-aspect-ratio process，HARP)形成。层间介电结构130中的每一一或多层绝缘层可具有约50nm至约200nm范围的厚度。根据本发明实施例，层间介电结构130的其他绝缘材料、厚度及形成方法亦在本发明实施例的范围及精神之中。
根据一些实施例，图2A及图2B示出装置200的剖面图。装置200可为装置100的实施例。除非另有说明，装置100的讨论适用于装置200。根据一些实施例，图2A示出沿图1的装置100的线B-B的剖面图。根据一些实施例，图2B示出沿图1的装置100的线D-D的剖面图。除非另有说明，在图1及图2A-图2B中对相同标号元件的讨论彼此适用。
参见图2A及图2B，装置200可包括浅沟槽隔离区域238、一或多个栅极结构210、形成于栅极结构210两侧的多重层间介电结构230以及一或多个垂直结构206。除非另有说明，浅沟槽隔离区域138、栅极结构110、层间介电结构130及垂直结构106的讨论可分别适用于浅沟槽隔离区域238、栅极结构210、层间介电结构230及垂直结构206。虽然装置100及200示出不同数目的栅极结构110及210(例如图2A-图2B示出三个栅极结构210)及在通道区122中不同数目的通道层(例如图2A-图2B示出在通道区122中四个通道层)，装置100及200之间栅极结构110及210的数目及通道区122中通道层的数目可相同。
根据一些实施例，参见图2A，层间介电结构230可包括接点蚀刻停止层(contactetch stop layer，CESL)230A及位于接点蚀刻停止层230A之上的绝缘层230B。接点蚀刻停止层230A可用以保护栅极结构210及/或未与源极/漏极接点结构(未示出)接触的源极-漏极区224的部分；例如可在形成绝缘层230B及/或源极/漏极接点结构时提供这样的保护。
接点蚀刻停止层230A可位于栅极结构210的侧边。在一些实施例中，接点蚀刻停止层230A可包括例如氮化硅(silicon nitride，SiNx)、氧化硅(silicon oxide，SiOx)、氮氧化硅(silicon oxynitride，SiON)、碳化硅(silicon carbide，SiC)、碳氮化硅(siliconcarbonitride，SiCN)、氮化硼(boron nitride，BN)、氮化硅硼(silicon boron nitride，SiBN)、硅碳氮化硼(silicon carbon boron nitride，SiCBN)或上述的组合。在一些实施例中，接点蚀刻停止层230A可包括以低压化学气相沉积、等离子体增强化学气相沉积、化学气相沉积所形成的氮化硅或氧化硅，或以高选择比工艺所形成的氧化硅。在一些实施例中，接点蚀刻停止层230A可具有约3nm至约10nm或约10nm至约30nm范围的厚度。根据本发明实施例，接点蚀刻停止层230A的其他材料、形成方法及厚度亦在本发明实施例的范围及精神之中。
绝缘层230B可包括使用适合可流动的介电材料(例如可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅)的沉积方法所沉积的介电材料。例如，可使用可流动的化学气相沉积(flowable CVD，FCVD)沉积可流动的氧化硅。在一些实施例中，介电材料可为氧化硅。在一些实施例中，绝缘层230B可具有约50nm至约200nm范围的厚度。根据本发明实施例，绝缘层230B的其他材料、厚度及形成方法亦在本发明实施例的范围及精神之中。
参见图2A，栅极结构210可围绕或包围通道区122且可包括介电层112、栅极电极114及栅极间隔物204。在一些实施例中，栅极结构210的介电层112可接触通道区122中的每一通道层的顶部、侧部(未示出)及底部，而栅极结构210的栅极电极114可形成于介电层112之上且与介电层112接触。栅极结构210可包括上部210A及下部210B，其中通道区122的顶部211可位于上部210A及下部210B之间。介电层112及上部210A中的栅极电极114可均形成于通道区122之上。介电层112及下部210B中的栅极电极114可均形成于通道区122的侧部(未示出)及底部。在一些实施例中，介电层112及下部210B中的栅极电极114可均形成于通道区122的每一通道层之间。在一些实施例中，介电层112及下部210B中的栅极电极114可均形成于通道区122中的两垂直(例如于z方向)邻近通道层之间。在一些实施例中，介电层112及下部210B中的栅极电极114可形成于缓冲区120之上。
栅极间隔物204可形成于上部210A以将上部210A的栅极电极114与源极-漏极区124及/或源极/漏极接点结构(未示出)电性绝缘。栅极间隔物204可与介电层112及/或栅极电极114接触。例如，如图2A所示出，栅极间隔物204的一侧可与介电层112及/或栅极电极114物理接触，而栅极间隔物204的相对侧可与层间介电结构230、源极-漏极区124或源极/漏极接点结构(未示出于图2A中)接触。可以绝缘材料制成栅极间隔物204，例如具介电常数小于3.9(例如小于3.5、3.0或2.8)的低介电常数材料。例如，可以氧化硅、氮化硅或上述的组合制成栅极间隔物204。在一些实施例中，栅极间隔物204可包括多层结构。例如，如图2A中所示出，栅极间隔物204可包括间隔物层204A及间隔物层204B。在一些实施例中，间隔物层204A及204B可与层间介电结构130接触。在一些实施例中，每一间隔物层204A-204B可具有约7nm至约10nm范围的厚度。根据本发明实施例，栅极间隔物204的其他材料及厚度亦在本发明实施例的范围及精神之中。
垂直结构206可包括缓冲区120、通道区122、源极-漏极区224及内间隔物208。除非另有说明，源极-漏极区124及内间隔物108的讨论可分别适用于源极-漏极区224及内间隔物208。参见图2A，可形成内间隔物208邻近栅极结构210的下部210B。在一些实施例中，可形成内间隔物208于源极-漏极区224及下部210B的栅极电极114之间。在一些实施例中，栅极结构210的下部210B可为水平地(例如于x方向)夹于两内间隔物208之间。在一些实施例中，可形成内间隔物208于通道区122的两垂直(例如于z方向)邻近通道层之间。在一些实施例中，内间隔物208可物理接触源极-漏极区224、通道区122的邻近通道层或栅极结构210的下部210B。图2A及图2B中所示出的垂直结构206包括内间隔物208及源极-漏极区224的剖面形状仅为说明性的，而不以此为限。
参见图2A，内间隔物208可包括介电层212、介电层216及形成于介电层212及216之间的间隙结构214。介电层212可接触栅极结构210的下部210B。在一些实施例中，可形成内间隔物208于通道区122的两垂直(例如于z方向)邻近通道层之间，其中介电层212可接触两垂直邻近通道层的一或多个。在一些实施例中，可形成介电层212于栅极结构210的上部210A之下。在一些实施例中，介电层212可物理性接触源极-漏极区224。介电层212可包括低介电常数材料，其介电常数小于约3.9(例如约3.5、约3.0或2.8)。例如，介电层212可包括氧化硅或氮化硅。在一些实施例中，介电层212可包括非晶硅。在一些实施例中，介电层212可具有约1nm至约5nm范围的厚度。介电层212的其他材料及厚度亦在本发明实施例的范围及精神之中。
介电层216可形成于介电层212上。在一些实施例中，介电层216可形成于源极-漏极区224及介电层212之间。在一些实施例中，介电层216可物理性接触源极-漏极区224。在一些实施例中，介电层216的一部分可位于栅极结构210的上部210A之下，而介电层216的另一部分可在栅极结构210的上部210A水平(例如于x方向)以外。介电层216可包括绝缘材料例如低介电常数材料或高介电常数材料。在一些实施例中，介电层216可包括氧化层。在一些实施例中，介电层216可包括硅锗氧化层，其中在硅锗氧化物中锗的原子组成可在约10％至约80％的范围。在一些实施例中，介电层216可具有约3nm至约15nm或5nm至约10nm范围的厚度。
在一些实施例中，介电层212可包括凹槽结构215(例如与图11中所示出的凹槽结构1103大抵相同)，其中可形成介电层216于凹槽结构215的开口处。介电层216可密封凹槽结构215的开口以形成间隙结构214。换句话说，可以介电层212及216包围间隙结构214。在一些实施例中，介电层216可密封两垂直(例如于z方向)邻近通道层以形成间隙结构214。在一些实施例中，介电层216可密封介电层212以形成间隙结构214。在一些实施例中，介电层216可位于间隙结构214和源极-漏极区224之间。在一些实施例中，介电层212可位于间隙结构214和栅极结构210的下部210B之间。在一些实施例中，介电层212可位于间隙结构214和通道区122的两垂直(例如于z方向)邻近通道层之间。间隙结构214可为球形、立方体形或任何其他不规则的形状。间隙结构214的尺寸可于x方向、y方向及z方向在约1nm至约8nm或约2nm至约6nm的范围。间隙结构214的其他尺寸及形状亦在本发明实施例的范围及精神之中。
在一些实施例中，内间隔物208可包括介电层216及间隙结构214，其中介电层216可密封通道区122的两垂直(例如于z方向)邻近的通道层，且间隙结构214可水平位于(例如于x方向)介电层216及栅极结构210的下部210B之间。也就是说，这样的内间隔物208未包括介电层212，且间隙结构214可由介电层216、两垂直邻近通道层以及栅极结构210的下部210B包围。
参见图2A，源极-漏极区224可具有多重子区域224A-224C，其可包括SiGe以及可在例如掺杂浓度、外延成长工艺条件及/或相较于Si的相对Ge浓度彼此不同。虽然图2A标示源极-漏极区224出三个子区域224A-224C于源极-漏极区224之中，源极-漏极区224中可包括任何数目的子区域。在一些实施例中，每一子区域224A-224C可具有彼此相似或不同的厚度，以及厚度在约0.5nm至约5nm的范围。在一些实施例中，最靠近基底区域120的子区域(例如子区域224C)中的Ge原子百分比可小于最远离基底区域120的子区域224A及224B的Ge原子百分比。在一些实施例中，子区域224A(例如最靠近顶部211)可包括约15原子百分比至约35原子百分比的Ge，而子区域224B及224C(例如最远离顶部211)可包括约25原子百分比至约50原子百分比的Ge，子区域中任何剩余的原子百分比为Si。
子区域224A-224C可在压力约10Torr至约300Torr下以及温度约500℃至约700℃下外延成长，使用反应气体例如HCl作为蚀刻剂、GeH4作为Ge前驱物、二氯硅烷(dichlorosilane，DCS)及/或SiH4作为Si前驱物、H2及/或N2。根据一些实施例，为达成多重子区域中不同的Ge浓度，Ge与Si前驱物的流量比可于其各自的成长工艺中变化。例如，当外延成长最靠近顶部211的子区域时，Ge与Si前驱物的流量比在约9至约25的范围，当外延成长最远离顶部211的子区域时，Ge与Si前驱物的流量比在小于6的范围。
根据一些实施例，子区域224A-224C可具有相对于彼此变化的掺杂浓度，子区域224A(例如最接近基底区域120)可为未掺杂的或可具有掺杂浓度(例如掺杂浓度少于约8x1020原子/cm3)低于子区域224B及224C(例如最远离基底区域120)的掺杂浓度(例如掺杂浓度在约8x1020至约3x1022原子/cm3的范围)。源极-漏极区224的子区域(例如子区域224A-224C)的其他材料、厚度、Ge浓度及掺杂浓度亦在本发明实施例的范围及精神之中。
参见图2B，每一垂直结构206可垂直位于基板102之上，且横向(例如于y方向)于浅沟槽隔离区域238之间，其中每一垂直结构206的通道区122中的每一通道层可被栅极结构210包围。浅沟槽隔离区域238可包括第一及第二保护衬层238A-238B及位于第二保护衬层238B上的绝缘层238C。第一及第二保护衬层238A-238B可包括彼此不同的材料。每一第一及第二保护衬层238A-238B可包括氧化物或氮化物材料。在一些实施例中，第一保护衬层238A可包括氮化物材料，以及第二保护衬层238B可包括氧化物材料，且可在形成绝缘层238C时避免垂直结构206侧壁氧化。在一些实施例中，绝缘层238C可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电材料及/或其他合适的绝缘材料。在一些实施例中，第一及第二保护衬层238A-238B可具有约1nm至约2nm范围的厚度。
根据一些实施例，图3为参见图1及图2A-图2B所述制造装置200的方法300的流程图。为说明目的，图3中所示出的操作将参照如图4A-图7A、图4B-图7B、图4C-图6C及图8-图18中所示出的制造装置200的范例制造工艺。根据一些实施例，第4A-7A图装置200在不同制造阶段的等角视图。根据一些实施例，第4B-7B及8-18图为图4A的结构在不同制造阶段沿线D-D的剖面图。根据一些实施例，图4C-图6C为图4A的结构在不同制造阶段沿线B-B的剖面图。取决于特定的应用，操作可以不同顺序进行，或不进行。应注意的是，方法300未制造完整的装置200。因此，应理解的是，可提供额外的工艺于方法300之前、之中及之后，且于此仅简单描述一些其他工艺。图4A-图7A、图4B-图7B、图4C-图6C及图8-图18中的元件与前述图1及图2A-图2B中的元件标号相同。
参见图3，在操作305中，垂直结构(示出于图5A中)形成于基板之上。例如，参照图4A-图5A、图4B-图5B及图4C-图5C所述，具有基底区域120及堆叠的鳍状部分520的垂直结构506(示出于图5A中)可形成于基板102之上。如图4A-图4C所示出，形成垂直结构506可包括形成堆叠层420于基板102之上。堆叠层420可包括第一及第二半导体层418及422以交替配置堆叠。每一第一及第二半导体层418及422可外延成长于其底层，且可包括彼此不同的半导体材料。在一些实施例中，第一及第二半导体层418及422可包括半导体材料具有彼此不同的氧化率及/或蚀刻选择性。
在一些实施例中，第一及第二半导体层418及422可包括与基板102相似或不同的材料。在一些实施例中，每一第一及第二半导体层418及422可包括硅锗(silicongermanium，SiGe)，其锗含量范围从约25原子百分比至约50原子百分比(例如约30原子百分比、35原子百分比或约45原子百分比)，而任何剩余的原子百分比可为Si或可包括无大量Ge的Si。在一些实施例中，第一半导体层418可包括硅锗，其锗含量范围从约25原子百分比至约50原子百分比，且第二半导体层422可包括硅锗，其锗含量范围从约0原子百分比至约15原子百分比。在一些实施例中，第一半导体层418可包括硅锗，而第二半导体层422可包括硅。
第一及/或第二半导体层418及422可为未掺杂的或可在其外延成长过程中使用(i)p型掺杂例如硼(boron)、铟(indium)或镓(gallium)；及/或(ii)n型掺杂例如磷(phosphorus)或砷(arsenic)原位掺杂。p型原位掺杂可使用p型掺杂前驱物例如B2H6、BF3及/或其他p型掺杂前驱物。n型原位掺杂可使用n型掺杂前驱物例如PH3、AsH3及/或其他n型掺杂前驱物。第一及第二半导体层418及422可具有各自的垂直尺寸418t及422t(例如沿z方向的厚度)，每一在约6nm至约10nm(例如约7nm、8nm或9.5nm)的范围。垂直尺寸418t及422t可彼此相等或不同。
形成垂直结构506可还包括通过形成于图4A中的堆叠层420之上的图案化的硬掩模层540及542(示出于图5A-图5C中)蚀刻图4A的结构。在一些实施例中，硬掩模层540可为例如使用热氧化工艺形成的包括氧化硅的薄膜层。在一些实施例中，硬掩模层542可为例如使用低压化学气相沉积或等离子体增强化学气相沉积形成的包括氮化硅的薄膜层。蚀刻图4A的结构可包括干蚀刻、湿蚀刻工艺或上述的组合。干蚀刻工艺可包括使用具有含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(HBr及/或CHBR3)、含碘气体、其他合适的蚀刻气体及/或等离子体或上述的组合的蚀刻剂。湿蚀刻工艺可包括于稀氢氟酸(diluted hydrofluoric acid，DHF)、氢氧化钾(potassium hydroxide，KOH)溶液、氨水(ammonia)、含氢氟酸(hydrofluoric acid，HF)溶液，硝酸(nitric acid，HNO3)、醋酸(acetic acid，CH3COOH)或上述的组合蚀刻。
一些实施例中，基底区域120及堆叠的鳍状部分520可具有个别的垂直尺寸H1及H2(例如沿z方向的高度)，各自在约40nm至约60nm(例如约45nm、约50nm或约55nm)的范围。垂直尺寸H1及H2可彼此相同或不同，且可具有使H1及H2的总和(亦即垂直结构506的总高度HT)可在约80nm至约120nm(例如约85nm、约90nm、约100nm或约115nm)的范围的值。在一些实施例中，垂直结构506可具有水平尺寸L1(例如沿x方向的长度)，其在约100nm至约1μm(例如约200nm、约300nm、约500nm、约750nm或约900nm)的范围。在一些实施例中，垂直结构506可具有沿YZ平面的梯形剖面，基底区域120具有水平尺寸W1(例如宽度)(例如沿y方向)大于堆叠的鳍状部分520的水平尺寸W2(例如沿y方向)。水平尺寸W1及W2可在约6nm至约20nm(例如约6nm、约8nm、约10nm、约15nm、约17nm或约20nm)的范围。
此外，在操作305中，可形成浅沟槽隔离区域于基板之上。例如，如第图6A-图6C所示出，具第一及第二保护衬层238A-238B及绝缘层238C的浅沟槽隔离区域238可形成于基板102之上。形成浅沟槽隔离区域238的行程可包括(i)在图5A的结构上沉积用于第一保护衬层238A的氮化物材料层(未示出)，(ii)在氮化物材料层上沉积用于第二保护衬层238B的氧化物材料层(未示出)，(iii)在氧化物材料层上沉积用于绝缘层238C的绝缘材料层，(iv)退火绝缘层238C的绝缘材料层，(v)化学机械研磨(chemical mechanical polishing，CMP)氮化物及氧化物材料层以及绝缘材料的退火层，以及(vi)回蚀研磨的结构以形成图6A中的结构。
可使用适合沉积氧化物及氮化物材料的工艺例如原子层沉积或化学气相沉积来沉积氮化物及氧化物材料层。这些氧化物及氮化物材料层可避免堆叠的鳍状部分520的侧壁在沉积及退火绝缘层238C的绝缘材料时氧化。
在一些实施例中，绝缘层238C的绝缘材料层可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃或低介电常数介电材料。在一些实施例中，绝缘材料层可使用化学气相沉积工艺、高密度等离子体(high-density-plasma，HDP)化学气相沉积工艺，使用硅烷(silane，SiH4)及氧(oxygen，O2)作为反应前驱物沉积。在一些实施例中，可使用次大气压化学气相沉积(sub-atmospheric CVD，SACVD)工艺或高选择比工艺形成绝缘材料层，其中工艺气体可包括四乙氧基硅烷(tetraethoxysilane，TEOS)及/或臭氧(ozone，O3)。
在一些实施例中，可使用可流动化学气相沉积工艺沉积可流动氧化硅以形成绝缘材料层。可流动化学气相沉积工艺后可为湿退火工艺。湿退火工艺可包括于蒸汽中退火所沉积的绝缘材料层于温度在约200℃至约700℃的范围，时间在约30分钟至约120分钟的范围。可在湿退火工艺后进行化学气相研磨工艺，以去除图案化的硬掩模层540及542以及膜层238A-238C的氮化物、氧化物及绝缘材料层的部分以大抵使氮化物、氧化物及绝缘材料层的顶表面与垂直结构506的顶表面606s(图6A-图6C)共平面。化学气相研磨工艺之后可为蚀刻工艺以回蚀氮化物、氧化物及绝缘材料层以形成图6A中的结构。
可以干蚀刻工艺、湿蚀刻工艺或上述的组合回蚀氮化物、氧化物及绝缘材料层。在一些实施例中，干蚀刻工艺可包括使用等离子体干蚀刻，其气体混合物具有八氟环丁烷(octafluorocyclobutane，C4F8)、氩气(argon，Ar)、O2、和氦气(He)、氟仿(carbontetrafluoride，CHF3)、和He、四氟化碳(tetrafluoride，CF4)、二氟甲烷(difluoromethane，CH2F2)、氯(chlorine，Cl2)、和O2、溴化氢(hydrogen bromide，HBr)、O2、和He或上述的组合，压力在约1mTorr至约5mTorr的范围。在一些实施例中，湿蚀刻工艺可包括使用DHF处理、过氧化铵混合物(ammonium peroxide mixture，APM)、过氧化硫混合物(sulfuric peroxidemixture，SPM)、热去离子水(deionized water，DI water)或上述的组合。在一些实施例中，湿蚀刻工艺可包括使用作为蚀刻剂的氨(ammonia，NH3)和氢氟酸(hydrofluoric acid，HF)以及惰性气体例如Ar、氙(xenon，Xe)、He或上述的组合。在一些实施例中，湿蚀刻工艺中使用的HF及NH3的流速可分别在约10sccm至约100sccm的范围内(例如约20sccm、30sccm或40sccm)。在一些实施例中，可在压力在约5mTorr至约100mTorr的范围(例如约20mTorr、约30mTorr或约40mTorr)下以及高温在约50℃至约120℃的范围下进行湿蚀刻工艺。
在一些实施例中，第一及第二保护衬层238A-238B可具有个别厚度238At及238Bt，在约1nm至约2nm的范围。在一些实施例中，浅沟槽隔离区域238可具有垂直尺寸238H(例如沿z方向的高度)在约40nm至约60nm(例如约45nm、约50nm或约55nm)的范围。在一些实施例中，垂直尺寸238H可为垂直结构506总高度HT的一半。浅沟槽隔离区域238其他材料、形成方法，及尺寸亦在本发明实施例的范围和精神内。
参见图3，在操作310中，一或多个牺牲栅极结构形成于垂直结构之上。例如，如图7A及图7B中所示出，一或多个牺牲栅极结构710可形成于垂直结构506之上。牺牲栅极结构710可包括保护氧化层746形成于垂直结构506及浅沟槽隔离区域238之上、多晶硅结构748形成于保护氧化层746之上、硬掩模层750形成于多晶硅结构748之上以及盖层752形成于硬掩模层750之上。形成保护氧化层746可包括毯覆沉积氧化物材料层于图6A的结构之上，接着进行高温退火工艺。保护氧化层746可包括合适的氧化物材料，例如氧化硅，以及可使用合适的沉积工艺例如化学气相沉积、原子层沉积、等离子体增强原子层沉积(plasmaenhanced ALD，PEALD)、物理气相沉积或原子束蒸镀毯覆沉积。在一些实施例中，可使用等离子体增强原子层沉积以能量在约400W至约500W的范围下，且在温度约300℃至约500℃的范围下沉积氧化物材料层。沉积氧化物材料层后可接着在氧气流下进行干退火工艺，其温度范围在约800℃至约1050℃。氧前驱物浓度可在总气体流速的约0.5％至约5％的范围内。在一些实施例中，退火工艺可为快速工艺，其退火时间可介于约0.5s至约5s(例如约1s、约2s或约5s)。在一些实施例中，保护氧化层746可具有厚度在约1nm至约3nm的范围。保护氧化层746的其他氧化物材料、形成方法及厚度亦在本发明实施例的范围和精神内。保护氧化层746的存在可在形成多晶硅结构748时保护垂直结构506。
如图7A-图7B所示出，形成保护氧化层746后可接着形成多晶硅结构748。在一些实施例中，形成多晶硅结构748可包括毯覆沉积多晶硅材料层于沉积的保护氧化层746之上，且蚀刻多晶硅材料层穿透形成于多晶硅材料层上的图案化的盖层752及图案化的硬掩模层750(如图7A-图7B所示出)。在一些实施例中，多晶硅材料层可为未掺杂的。在一些实施例中，盖层752及硬掩模层750可包括氧化物层及/或氮化物层。可使用热氧化工艺形成氧化物层，及可以低压化学气相沉积或等离子体增强化学气相沉积形成氮化物层。盖层752及硬掩模层750可在后续的工艺步骤(例如形成栅极间隔物及内间隔物)保护多晶硅结构748。
毯覆沉积多晶硅材料层可包括化学气相沉积、物理气相沉积、原子层沉积或其他合适的沉积工艺。在一些实施例中，蚀刻沉积的多晶硅材料层可包括干蚀刻、湿蚀刻或上述的组合。在一些实施例中，蚀刻沉积的多晶硅材料层以形成多晶硅结构748可包括四蚀刻步骤。第一多晶硅蚀刻步骤可包括使用具有HBr、O2、CHF3及Cl2的气体混合物。第二多晶硅蚀刻步骤可包括使用具有HBr、O2、Cl2及氮气(nitrogen，N2)的气体混合物，在约45mTorr至约60mTorr的压力之下。第三多晶硅蚀刻步骤可包括使用具有HBr、O2、Cl2、N2及Ar，在约45mTorr至约60mTorr的压力之下。第四多晶硅蚀刻步骤可包括使用具有HBr、O2、Cl2及N2，在约45mTorr至约60mTorr的压力之下。第一多晶硅蚀刻步骤可具有比第二、第三及/或第四多晶硅蚀刻步骤更高的多晶硅蚀刻率。使用第一多晶硅蚀刻步骤以蚀刻垂直结构506上毯覆沉积多晶硅材料层所不想要的部分。使用第二、第三及第四多晶硅蚀刻步骤以蚀刻高深宽比(例如大于5.0)空间736之中毯覆沉积的多晶硅材料层所不想要的部分。
在一些实施例中，多晶硅结构748的垂直尺寸748H(例如沿z方向)可在约100nm至约150nm的范围。在一些实施例中，多晶硅结构748的水平尺寸L2(例如沿x方向)可在约3nm至约100nm的范围。在一些实施例中，水平尺寸L2可与所得的装置200(如图2A中所示出)的栅极结构210的栅极长度大抵相同。多晶硅结构748可具有高选择比等于或大于约9，其中选择比为尺寸748H和尺寸L2的比例。在一些实施例中，邻近的多晶硅结构748之间的水平尺寸d1(例如沿x方向的间距)可在约40nm至约90nm的范围。
此外，在操作310中，形成栅极间隔物于多晶硅结构的侧壁之上。例如，如图8所示出，可形成栅极间隔物804(例如栅极间隔物804A及804B)于多晶硅结构748的侧壁之上。形成栅极间隔物804可包括以化学气相沉积、物理气相沉积或原子层沉积工艺毯覆沉积一或多层绝缘材料(例如氧化物或氮化物材料)于图7A的结构之上，接着进行光刻及蚀刻工艺(例如反应离子蚀刻或其他使用氯或氟基蚀刻剂的干蚀刻工艺)。在一些实施例中，栅极间隔物804的每一栅极间隔物层(例如间隔物804A及804B)的绝缘材料可彼此相同或不同。在一些实施例中，每一栅极间隔物804A及804B可具有约2nm至约5nm的厚度。如图8所示出，在形成栅极间隔物804后，可露出垂直结构506的部分806B(例如在空间736之下)，而可以牺牲栅极结构710及栅极间隔物804覆盖垂直结构506的部分806A。
参见图3，于操作315中，移除垂直结构的第一部分以露出垂直结构的第二部分。例如，如图8及图9中所示出，可移除垂直结构506的部分806B以露出垂直结构506的部分806A的侧壁905，其中侧壁905可面对空间736。在一些实施例中，侧壁905可包括位于部分806A中通道层122(示出于图9中)的侧壁。在一些实施例中，侧壁905亦可包括位于部分806A中半导体层918(示出于图9中)的侧壁。第一半导体层418、第二半导体层422及基底区域120在垂直结构506的部分806B内的部分可经由使用牺牲栅极结构710及栅极间隔物804作为硬掩模的回蚀工艺移除。回蚀工艺亦可移除保护氧化层746在牺牲栅极结构710之外的部分。如图9所示出，在回蚀工艺之后，被牺牲栅极结构710及栅极间隔物804保护的垂直结构506的部分806A可包括通道层122及半导体层918。在一些实施例中，回蚀工艺可为蚀刻工艺例如干蚀刻工艺、湿蚀刻工艺或上述的组合。在一些实施例中，干蚀刻工艺可使用以氯或氟基蚀刻剂的反应离子蚀刻。在一些实施例中，回蚀工艺对于栅极间隔物804及/或浅沟槽隔离区域238(未示出于图8中)的蚀刻率可忽略不计。
参见图3，在操作320中，多个内间隔物形成于垂直结构的第二部分上。例如，如图13所示出，多个内间隔物1308可形成于垂直结构506的部分806A上。在一些实施例中，可形成内间隔物1308于垂直结构506的部分806A的露出部分上，例如侧壁905(示出于图9中)。图10-图13为用以描述操作320的制造阶段的部分制造结构的剖面图。形成多个内间隔物1308的工艺可包括形成多个凹槽结构1003(示出于图10中)，形成毯覆膜层1112于凹槽结构1003之中以形成凹槽结构1103(示出于图11中)，形成牺牲膜层1214于毯覆膜层1112之上(示出于图12中)，以及移除牺牲栅极结构710之外的毯覆膜层1112及牺牲膜层1214(示出于图13中)。
参见图10，多个凹槽结构1003可形成于垂直结构506的部分806A中。形成凹槽结构1003的工艺可包括通过选择性蚀刻工艺凹蚀半导体层918在部分806A中的部分以形成半导体层1018。作为范例而并非限制，通道层122可为Si层，且半导体层918(示出于图9中)可为SiGe层，其中选择性蚀刻工艺可为对于SiGe具选择性的干蚀刻工艺。在一些实施例中，干蚀刻工艺可包括施加包括卤素气体、HF/F2的气体混合物或NF3及氢自由基(H*)的蚀刻剂。例如，卤素化学物质可具对于Ge较高及Si较低的蚀刻选择性。因此，卤素气体可比Si更快的蚀刻Ge。此外，卤素气体可比Si更快的蚀刻SiGe。因此，选择性蚀刻工艺可设计为在形成凹槽结构1003之后不移除通道层122。在一些实施例中，卤素化学物质可包括氟基及/或氯基气体。或者，可使用对于SiGe具有高选择性的湿蚀刻化学物质。作为范例而并非限制，湿蚀刻化学物质可包括硫酸(sulfuric acid，H2SO4)和过氧化氢(hydrogen peroxide，H2O2)的混合物(SPM)，或氢氧化氨(ammonia hydroxide)与H2O2和水的混合物(APM)。在一些实施例中，凹槽结构1003可具有深度d2在约3nm至约10nm(例如5nm)或约5nm至约8nm(例如7nm)的范围。
在一些实施例中，可在压力约1mTorr至约4Torr(例如50mTorr)下、功率约50W至约1000W(例如约100W)下、偏压约0V至约500V(例如约100V)、温度约-30℃至约180℃(例如约60℃)以及使用HBr及/或Cl2为蚀刻气体进行形成凹槽结构1003的选择性蚀刻工艺。在蚀刻工艺中，多晶硅结构748可以盖层752、硬掩模层750及栅极间隔物840保护以避免被蚀刻。在一些实施例中，具有压力、功率、电压及温度低于上述范围的蚀刻工艺可能无法形成适合的等离子体种类以从通道层122选择性凹蚀半导体层918。在一些实施例中，具有压力、功率、电压及温度高于上述范围的蚀刻工艺可能无选择性地蚀刻半导体层918及通道层122两者，因此不适合形成凹槽结构1003。
参见图11，可形成毯覆膜层1112于凹槽结构1003之中以形成凹槽结构1103。形成毯覆膜层1112的工艺可包括使用化学气相沉积或原子层沉积以沉积绝缘材料顺应性地于牺牲栅极结构710之上以及于凹槽结构1003之中。绝缘材料可包括氧化硅、氮化硅、非晶硅或低介电常数材料。在一些实施例中，毯覆膜层1112可具有厚度于约1nm至约5nm(例如约3nm)，或约1nm至约3nm(例如约5nm)的范围。在一些实施例中，毯覆膜层1112可包括凹槽结构1103。
参见图12，形成牺牲膜层1214的工艺可包括以化学气相沉积、物理气相沉积或原子层沉积工艺沉积硅锗材料于图11的材料之上。在一些实施例中，沉积牺牲膜层1214可包括填充硅锗材料于凹槽结构1103之中。牺牲膜层1214的硅锗材料可具有锗原子组成在约10％至约80％，或约20％至约70％(例如约40％或60％)的范围。在一些实施例中，牺牲膜层1214可具有厚度在约1nm至约10nm，或约2nm至约5nm(例如约3nm)。
参见图13，可移除牺牲栅极结构710和栅极间隔物804之外的毯覆膜层1112及牺牲膜层1214以分别形成介电层212及牺牲层1314。移除毯覆膜层1112及牺牲膜层1214的工艺可包括使用干蚀刻工艺、湿蚀刻工艺或上述的组合。在一些实施例中，移除毯覆膜层1112及牺牲膜层1214的工艺可露出通道层212面对空间736的侧壁1305(例如侧壁905的实施例)。在一些实施例中，介电层212和牺牲层1314可位于牺牲栅极结构710之下。在一些实施例中，牺牲层1314可具有厚度d3(例如沿x方向)在约2nm至约5nm(例如约3nm)的范围。
在一些实施例中，形成多个内间隔物1308的工艺(例如操作320)可包括形成多个凹槽结构1003、使用化学气相沉积或原子层沉积形成牺牲膜层1214于凹槽结构1003之中以及移除牺牲栅极结构710及栅极间隔物804之外的牺牲膜层1214。
参见图3，在操作325中，形成间隙结构于每一内间隔物之中。例如，如图15所示出，形成间隙结构214于每一内间隔物208之中。图14及图15为用以描述操作325的制造阶段的部分制造结构的剖面图。形成间隙结构214的工艺可包括形成内间隔物1408(如图14中所示出)，以及从内间隔物1408的外部选择性地移除内间隔物1408的内部(如图15中所示出)。
参见图14，内间隔物1408可包括使用退火工艺退火内间隔物1308以氧化牺牲层1314邻近空间736的部分(如图13中所示出)。退火工艺可在蒸汽及/或氧气中在温度约300℃至约1000℃，期间约30分钟至约6小时下进行。结果，可形成介电层216(例如与牺牲层1314相关的氧化物)于内间隔物1408的表面(例如面对空间736)以封装牺牲层1314未被退火工艺氧化的部分。在一些实施例中，牺牲层1314可为硅锗化合物，且因此在退火工艺之后相应得到的介电层216可为硅锗氧化物。在一些实施例中，介电层216可封装介电层212。在一些实施例中，介电层216可将牺牲层1314及/或介电层212与空间736分隔。在一些实施例中，介电层216可远离牺牲栅极结构710形成，且牺牲层1314可邻近牺牲栅极结构710形成。例如，介电层216可水平(例如于x方向)形成于牺牲栅极结构710之外，且牺牲层1314可水平(例如于x方向)形成于牺牲栅极结构710之下。在一些实施例中，介电层216的部分可延伸入空间736(例如水平(例如于x方向)于牺牲栅极结构710之外)，而介电层216的另一部分可在牺牲栅极结构710之下。在一些实施例中，比较图11及图14，介电层216可密封凹槽结构1103的开口。在一些实施例中，比较图9及图14，内间隔物1408可密封凹槽结构1003的开口。在一些实施例中，介电层216可具有水平(例如沿x方向)尺寸d4，在约5nm至约10nm(例如约7nm)的范围，以及垂直(例如沿z方向)尺寸d5，在约5nm至约10nm(例如约7nm)的范围。
参见图15，可使用蚀刻工艺选择性地从内间隔物1408的外部(例如图14中所示出的介电层216)移除内间隔物1408的内部(例如图14中所示出的牺牲层1314)，其中内间隔物1408的内部可以内间隔物1408的外部埋藏/封装。蚀刻工艺可包括干蚀刻工艺、湿蚀刻工艺或上述的组合。蚀刻工艺可选择性地从介电层212及216移除牺牲层1314。在一些实施例中，蚀刻工艺可使用HCl气体在温度约400℃至约800℃的范围，期间约15秒至约300秒的范围内移除牺牲层1314。在一些实施例中，间隙结构214可具有水平(例如沿x方向)尺寸d6在约1nm至约10nm(例如约3nm或5nm)的范围，以及垂直(例如沿z方向)尺寸d7在约1nm至约10nm(例如约3nm或5nm)的范围。
参见图3，在操作330中，多个外延区域形成于内间隔物上。例如，如图16所示出，源极-漏极区224(例如子区域224A-224C)可形成于内间隔物208之上。可形成源极-漏极区224于图15中结构未被牺牲栅极结构710覆盖的表面上。在一些实施例中，可在内间隔物208的间隙结构214之上及之外形成源极-漏极区224。在一些实施例中，可在内间隔物208上形成源极-漏极区224，而间隙结构214可以介电层212及216封装。在一些实施例中，源极-漏极区224可形成于通道层122的侧壁905之上，且接触通道层122的侧壁905。形成源极-漏极区224的工艺可包括以(i)化学气象沉积例如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、减压化学气相沉积或任何合适的化学气相沉积；(ii)分子束外延工艺；(iii)其他合适的外延工艺；或(iv)上述的组合成长的外延成长工艺。在一些实施例中，源极-漏极区224可以外延沉积/部分蚀刻工艺成长，其重复外延沉积/部分蚀刻工艺至少一次。在一些实施例中，源极-漏极区224可以选择性外延成长(selective epitaxialgrowth，SEG)成长，其中加入蚀刻气体促进半导体材料选择性成长于通道层122露出的表面上，而非于绝缘材料(例如浅沟槽隔离区域238及/或栅极间隔物804的绝缘材料)上。
在一些实施例中，源极-漏极区224可为p型或n型。在一些实施例中，p型源极-漏极区224可包括SiGe，且可在外延成长工艺时使用p型掺杂例如硼、铟及镓原位掺杂。对于p型原位掺杂，可使用p型掺杂前驱物例如但不限于B2H6、BF3及/或其他p型掺杂前驱物。在一些实施例中，n型源极-漏极区224可包括无大量Ge的Si，且可在外延成长工艺时使用n型掺杂例如磷或砷原位掺杂。对于n型原位掺杂，可使用n型掺杂前驱物例如PH3、AsH3及/或其他n型掺杂前驱物
参见图3，于操作335中，以金属栅极结构替代牺牲栅极结构。例如，参见图2A及图2B所述，可形成栅极结构210包围垂直结构206的通道区122(例如通道层122)中的每一通道层。图17及图18为用以描述操作320的制造阶段的部分制造结构的剖面图。如图17中所示出，形成栅极结构210可包括使用化学机械研磨工艺使层间介电结构230、栅极间隔物804及多晶硅结构748的顶表面彼此共平面。在化学机械研磨工艺中，可移除盖层752及硬掩模层750。化学机械研磨工艺之后，形成栅极结构210可还包括选择性地移除多晶硅结构748以形成凹槽结构1801(示出于图18中)，接着移除保护氧化层746在多晶硅结构748之下的部分。可使用干蚀刻工艺(例如反应离子蚀刻)或湿蚀刻工艺移除多晶硅结构748。在一些实施例中，干蚀刻工艺中所使用的气体蚀刻剂可包括氯、氟、溴或上述的组合。在一些实施例中，可使用氢氧化铵(ammonium hydroxide，NH4OH)、氢氧化钠(sodium hydroxide，NaOH)及/或KOH湿蚀刻以移除多晶硅结构748，或可使用干蚀刻，再进行湿蚀刻工艺以移除多晶硅结构748。在移除多晶硅结构748之后，可露出保护氧化层746在多晶硅结构748下的部分。可使用干蚀刻工艺(例如反应离子蚀刻)、湿蚀刻工艺(例如使用稀氢氟酸)或上述的组合移除保护氧化层746露出的部分。在一些实施例中，干蚀刻工艺中所使用的气体蚀刻剂可包括氯、氟、溴或上述的组合。此外，移除多晶硅结构748及保护氧化层746之后可接着使用湿蚀刻工艺选择性移除半导体层1018(如图17中所示出)以形成空腔1803(如图18中所示出)。可以内间隔物208将空腔1803与源极-漏极区224分隔。在一些实施例中，间隙结构214可位于空腔1803及源极-漏极区224之间。在一些实施例中，介电层212可位于空腔1803及间隙结构214之间。在一些实施例中，空腔1803可水平(例如于x方向)夹于两内间隔物208之间。
在后续工艺中，可以一或多层栅极结构210填充空腔1803以形成环绕栅极结构包围每一通道层212以形成如图2A及图2B中所示出的装置200。形成空腔1803后可接着沉积(i)介电层112的介电材料层于图18的结构之上，以及(ii)栅极电极114膜层于介电层112之上。在一些实施例中，如图2A所示出，介电层112及栅极电极114可分别形成顺形层于空腔1803之中(示出于图18中)。在一些实施例中，如图2B所示出，介电层112及栅极电极114可分别围绕通道层212并填充空腔1803(示出于图18中)。
介电层112的介电材料层可包括氧化硅，且可以化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀或任何其他适合的工艺形成。在一些实施例中，介电材料层可包括(i)氧化硅、氮化硅及/或氮氧化硅层，(ii)高介电常数介电材料例如二氧化铪(hafniumoxide、HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)高介电常数介电材料具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物，或(iv)上述的组合。可以原子层沉积及/或其他合适的方法形成高介电常数介电层。
在一些实施例中，栅极电极114可包括导电阻挡材料，例如Ti、Ta、TiN、TaN或其他合适的扩散阻挡材料，且可以原子层沉积、物理气相沉积、化学气相沉积或其他合适的金属沉积工艺形成。在一些实施例中，导电阻挡材料层可包括大抵无氟金属或含金属膜层，且可使用一或多种非氟基前驱物以原子层沉积或化学气相沉积形成。大抵无氟金属或无氟含金属膜层可包括氟污染物量以离子、原子及/或分子形式小于5原子百分比。
在一些实施例中，栅极电极114可包括功函数金属层例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金及/或上述的组合。在一些实施例中，功函数金属层可包括Al掺杂金属，例如Al掺杂Ti、Al掺杂TiN、Al掺杂Ta或Al掺杂TaN。可使用原子层沉积、化学气相沉积、物理气相沉积、电镀或上述的组合沉积功函数金属层。栅极电极132的导电材料层可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金及/或上述的组合，且可以原子层沉积、物理气相沉积、化学气相沉积或其他合适的沉积工艺形成。可以化学机械研磨工艺平坦化介电材料、导电阻挡材料、功函数金属及导电材料的沉积层，以形成图2A及图2B中的结构。化学机械研磨工艺可大抵使介电层112及栅极电极114的顶表面与图2A中所示出的层间介电结构230的顶表面共平面。
形成栅极结构210后可接着形成其他元件例如源极/漏极接点、栅极接点、导孔、内连金属层、介电层、钝化层等，为了清楚起见并未示出。
本文所述的实施例针对环绕栅极结构纳米片场效晶体管(例如或为环绕栅极结构纳米线场效晶体管)的内间隔物结构以及其形成方法。内间隔物结构可分隔环绕栅极结构纳米片场效晶体管的源极-漏极区域与环绕栅极结构纳米片场效晶体管的环绕每一纳米片的环绕栅极结构纳米片场效晶体管的金属栅极结构。在一些实施例中，内间隔物结构可包括间隙结构以降低内间隔物结构的整体介电常数。在一些实施例中，可以形成牺牲层于环绕栅极结构纳米片场效晶体管的源极-漏极区域与环绕栅极结构纳米片场效晶体管的的金属栅极结构之间，退火牺牲层的部分以形成邻近环绕栅极结构纳米片场效晶体管的源极-漏极区域的氧化层，以及移除邻近环绕栅极结构纳米片场效晶体管的金属栅极结构的牺牲层的另一部分。当成长源极-漏极外延层于外延区域中时，内间隔物结构可提供可靠的界限。此外，形成内间隔物结构的工艺较少受到不完全间隙填充问题的影响。内间隔物结构的好处为提供空气间隔物结构，以降低纳米片场效晶体管栅极与源极/漏极之间的电性耦合，因而改善了纳米片场效晶体管的效能(例如速度)。
在一些实施例中，一种半导体装置的形成方法可包括形成垂直结构于基板之上，形成栅极结构于垂直结构的部分之上，露出垂直结构的部分的侧壁，形成多个间隔物于垂直结构的部分的侧壁之上，以及形成间隙于每一多个间隔物之中。在一实施例中，形成间隔物包括：形成凹槽结构于垂直结构的部分的侧壁之上；形成间隔物材料堆叠于每一凹槽结构之中；以及退火间隔物材料堆叠以形成氧化层于每一间隔物材料堆叠之上。在一实施例中，形成间隙包括从每一间隔物的外部选择性地蚀刻每一间隔物的内部。在一实施例中，形成间隙包括：从间隔物的第二部分选择性地蚀刻间隔物的第一部分；退火间隔物的第二部分以形成氧化层于每一间隔物的第二部分的外部上；以及从氧化层选择性蚀刻每一间隔物的第二部分的内部。在一实施例中，露出垂直结构的部分的侧壁包括：使用栅极结构遮蔽垂直结构的部分，以及蚀刻垂直结构的另一部分。在一实施例中，还包括外延成长外延区域于每一间隔物中的间隙之上。在一实施例中，还包括以另一栅极结构替代栅极结构。
在一些实施例中，一种半导体装置的形成方法可包括形成垂直结构，其具有交替的第一及第二纳米片层于垂直结构的部分之中以及基板之上，形成栅极结构于垂直结构的部分之上，形成凹槽结构于垂直结构的部分中的每一第二纳米片层中，形成间隔物材料堆叠于凹槽结构之中，以及形成间隙于间隔物材料堆叠之中。在一实施例中，形成凹槽结构包括：蚀刻垂直结构的另一部分以露出垂直结构的部分的侧壁；以及从垂直结构的部分蚀刻第二纳米片层的部分。在一实施例中，形成间隔物材料堆叠包括：沉积介电层于凹槽结构之上以形成另一凹槽结构；以及形成牺牲层于另一凹槽结构之中以及垂直结构之上。在一实施例中，其中形成牺牲层包括沉积硅锗合金于另一凹槽结构之中以及垂直结构之上。在一实施例中，其中形成间隔物材料堆叠包括：露出第一纳米片层于垂直结构的部分之中；沉积间隔物材料堆叠于凹槽结构之中；以及退火间隔物材料堆叠以形成氧化层于凹槽结构之上。在一实施例中，其中形成间隙包括：移除间隔物材料堆叠邻近栅极结构的部分；以及以远离栅极结构的间隔物材料堆叠的另一部分覆盖凹槽结构以形成开口于凹槽结构之中。在一实施例中，其中移除间隔物材料堆叠的部分包括使用氯化氢气体从间隔物材料堆叠的另一部分选择性地蚀刻间隔物材料堆叠的部分。在一实施例中，此方法还包括：以间隔物材料堆叠遮蔽间隙；以及外延成长外延区域于垂直结构的部分的侧壁之上。
在一些实施例中，半导体结构可包括基板，以及垂直结构于基板之上。垂直结构可包括第一部分，其具有一或多层通道层彼此相隔，以及第二部分，具有源极/漏极区域与一或多层通道层接触。半导体结构可还包括栅极结构位于每一一或多层通道层之间，以及多个内间隔物位于栅极结构以及源极/漏极区域之间。每一多个内间隔物可包括间隙。在一实施例中，每一内间隔物分别位于每一通道层之间。在一实施例中，每一内间隔物还包括：氧化层；以及介电层，氧化层及介电层包围间隙。在一实施例中，间隙位于每一通道层之间。在一实施例中，垂直结构的第一部分包括基底区域于通道层之下；以及栅极结构位于基底区域及通道层之间，内间隔物位于基底区域及通道层之间。
前述内文概述了许多实施例的特征部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改，因此本发明的保护范围当视随附的权利要求所界定者为准。另外，虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，且并非所有优点都已于此详加说明。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一垂直结构于一基板之上；
形成一栅极结构于该垂直结构的一部分之上；
露出该垂直结构的该部分的侧壁；
形成多个间隔物于该垂直结构的该部分的该侧壁之上；以及
形成一间隙于每一该多个间隔物之中。
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