CN108231680B - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，包含形成第一鳍片结构及第二鳍片结构在基材上，并形成图案化多晶硅结构在第一鳍片结构及第二鳍片结构的第一部分上。方法还包含沉积绝缘层在第一鳍片结构及第二鳍片结构的第二部分上，以及在图案化多晶硅结构上，接着，可选择性地从第一鳍片结构及第二鳍片结构的第二部分中移除绝缘层，并图案化在第二鳍片结构的第二部分上的第一硬遮罩层。方法也包含成长第一磊晶区域在第一鳍片结构的第二部分上、从第二鳍片结构的第二部分中移除被图案化的第一硬遮罩层、图案化在第一磊晶区域上的第二硬遮罩层，以及成长第二磊晶区域在第二鳍片结构的第二部分上。

Description

半导体装置的制造方法
技术领域
本揭露是关于一种半导体装置及其制造方法，特别是关于一种半导体装置的双磊晶成长方法。
背景技术
本揭露是关于一种半导体装置及其制造方法。
随着半导体科技的进步，对较高储存容量、较快制程系统、较高效能及较低成本的需求已增加。为了达成这些需求，半导体产业继续缩小半导体装置的尺度，例如金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFETs)，包含平面MOSFETs及鳍式场效晶体管(Fin Field-Effect Transistors，FinFETs)。上述尺度缩小制程增加了半导体的制程的复杂度。
发明内容
本揭露的一态样是提供一种半导体装置的制造方法，其是包含形成第一鳍片结构及第二鳍片结构在基材上，并形成图案化多晶硅结构在第一鳍片结构的第一部分上及第二鳍片结构的第一部分上。方法还包含沉积绝缘层在第一鳍片结构的第二部分上及第二鳍片结构的第二部分上，以及在图案化多晶硅结构上，接着，可选择性地从第一鳍片结构的第二部分及第二鳍片结构的第二部分中移除绝缘层，并图案化在第二鳍片结构的第二部分上的第一硬遮罩层。方法也包含成长具有第一型导电性的第一磊晶区域在第一鳍片结构的第二部分上、从第二鳍片结构的第二部分中移除被图案化的第一硬遮罩层、图案化在第一磊晶区域上的第二硬遮罩层，以及成长具有第二型导电性的第二磊晶区域在第二鳍片结构的第二部分上。第二型导电性是与第一型导电性不同。
本揭露的一态样是提供一种半导体装置的制造方法，其是包含形成第一鳍片结构及第二鳍片结构在基材上，并形成图案化多晶硅结构在第一鳍片结构的第一部分上及第二鳍片结构的第一部分上。方法还包含沉积绝缘层在第一鳍片结构的第二部分上及第二鳍片结构的第二部分上，以及在图案化多晶硅结构上，接着，从第一鳍片结构的第二部分及第二鳍片结构的第二部分中蚀刻绝缘层、侧向修整第一鳍片结构及第二鳍片结构的被蚀刻的第二部分以及图案化在第二鳍片结构的被修整的第二部分上的第一硬遮罩层。方法也包含成长具有第一型导电性的第一磊晶区域在第一鳍片结构的被修整的第二部分上、图案化在第一磊晶区域上的第二硬遮罩层，以及成长具有第二型导电性的第二磊晶区域在第二鳍片结构的被修整的第二部分上。第二型导电性是与第一型导电性不同。
本揭露的一态样是提供一种半导体装置的制造方法，其是形成第一鳍片结构及第二鳍片结构在基材上，并沉积绝缘层在第一鳍片结构及第二鳍片结构上。方法还包含从第一鳍片结构及第二鳍片结构中蚀刻绝缘层，以及图案化在第二鳍片结构上的第一硬遮罩层。方法也包含成长具有第一型导电性的第一磊晶区域在第一鳍片结构上、从第二鳍片结构中移除图案化的第一硬遮罩层、图案化在第一磊晶区域上的第二硬遮罩层，以及成长具有第二型导电性的第二磊晶区域在第二鳍片结构上。第二型导电性是与第一型导电性不同。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1A及图1B是绘示根据一些实施例的半导体装置的等角视图；
图1C至图1E是绘示根据一些实施例的分别沿着图1A的A-A线、B-B线及C-C线的半导体装置的剖面视图；
图2A至图12A是绘示根据一些实施例在半导体装置制程的各阶段的等角视图；
图2B至图12B及图2C至图12C是绘示根据一些实施例在半导体装置制程的各阶段的剖面视图；
图13是绘示例示半导体装置在制程的一阶段的等角视图；
图14是绘示根据一些实施例的半导体装置的制造方法的流程图。
在说明书中，实施例的说明会搭配附图描述。在附图中，相似的参考数值一般是指相同、功能相似及/或结构相似的元件。
具体实施方式
以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。许多特征的尺寸可以不同比例绘示，以使其简化且清晰。除此之外，本揭露在各种例示中会重复元件符号及/或字母。此重复的目的是为了简化和明确，并不表示所讨论的各种实施例及/或配置之间有任何关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元件或特征和其他元件或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。
须注意的是，说明书中参考的“一个实施例”、“一实施例”、“一例示实施例”、“一例示”等，是指示所述的实施例可包含特定的特征、结构或特性。而且，上述用语并非必要代表相同的实施例。再者，当一个特定的特征、结构或特性的描述是连结一实施例，无论是否详细地描述，本领域中具有通常知识者是可连结其他实施例而对前述的特征、结构或特性造成影响。
须理解的是，这里的用语或术语是为了进行描述，而无意构成限制，因此，本说明书中的用语或术语应被相关领域中具有通常知识者根据教义进行解读。
在此所使用的术语“选择性”是表示在相同蚀刻条件下，二个材料之间蚀刻速率的比值。
除非另外说明，在此所使用的术语“大约”是指出所述数量的数值的变化幅度为数值的±10％。
在此所使用的术语“基材”是描述被后续的材料层加的于上的材料。基材本身可以被图案化。添加在基材的顶部上的材料可以被图案化或可维持未被图案化。再者，基材可为一系列的半导体材料的任何一者，例如硅、锗、砷化镓、磷化铟等。另外，基材可由不导电材料制成，例如玻璃或蓝宝石晶圆。
在此所使用的术语“高k”是表示高介电系数。在半导体装置及制程的领域中，高k是代表介电系数大于二氧化硅的介电系数(亦即，大于3.9)。
在此所使用的术语“低k”是表示低介电系数。在半导体装置及制程的领域中，低k是代表介电系数小于二氧化硅的介电系数(亦即，小于3.9)。
在此所使用的术语“p型”定义的任何结构、层及/或区域是被p型掺质(例如：硼)所掺杂。
在此所使用的术语“n型”定义的任何结构、层及/或区域是被n型掺质(例如：磷)所掺杂。
概述
本揭露提供利用双磊晶成长制程制造半导体装置的n型鳍式场效晶体管(n-typefinFETs，NFETs)及p型鳍式场效晶体管(p-type finFETs，PFETs)的例示方法。相较于其他形成磊晶区域在n型鳍式场效晶体管及p型鳍式场效晶体管的鳍片结构上的方法，这些方法提供具有高选择性且分别共形成长n型磊晶区域及p型磊晶区域在n型鳍式场效晶体管及p型鳍式场效晶体管的鳍片结构上。相较于其他半导体装置的n型鳍式场效晶体管及p型鳍式场效晶体管，此磊晶区域的高选择性成长达到实质减少或最小化n型鳍式场效晶体管及p型鳍式场效晶体管的结构完整性及功能完整性的破坏。
具有n型及p型鳍式场效晶体管的装置的实施例
图1A及图1B是根据一些实施例的栅极取代制程后的装置100的等角视图。图1B是根据图1A的装置100的180度旋转(亦即，沿着Z轴)视图。图1C至图1E是根据一些实施例的分别沿着图1A的A-A线、B-B线及C-C线的半导体装置的剖面视图。装置100可被包含在微处理器、记忆元件或其他集成电路(integrated circuit，IC)中。本领域中具有通常知识者应理解图1A至图1E中装置100的视图是以说明目的呈现，而未依照比例绘示。
本章节讨论的装置100是参阅图1A至图1E。装置100可被形成在基材102上，且可包含p型鳍式场效晶体管(PFETs)104.1至p型鳍式场效晶体管104.4及n型鳍式场效晶体管(NFETs)106.1至n型鳍式场效晶体管106.4。装置100可还包含浅沟渠隔离(shallow trenchisolation，STI)区域108、栅极结构110.1至栅极结构110.6及间隙壁112，其中间隙壁112是设置在每一个栅极结构110.1至栅极结构110.6的相反侧壁上。
基材102可为p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4及n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4被形成在上的物理材料。基材102可为半导体材料，例如但不限于，硅。在一些实施例中，基材102包含结晶硅基材(例如：晶圆)。在一些实施例中，基材102包含(i)元素半导体，例如锗；(ii)化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)合金半导体，包含碳化硅锗、硅锗、砷磷化镓、磷化铟镓、砷化铟镓、磷砷化铟镓、砷化铝铟及/或砷化铝镓；或(iv)上述的组合。再者，基材102可根据设计需求进行掺杂(即p型基材或n型基材)。在一些实施例中，基材102可以p型掺质(例如：硼、铟、铝或镓)或n型掺质(例如：磷或砷)。
浅沟渠隔离区域108可提供p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4及n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4彼此之间电性隔离及电性隔离与基材102结合或沉积在基材102上的相邻主动元件及被动元件(图未绘示)。浅沟渠隔离区域108可由介电材料制成。在一些实施例中，浅沟渠隔离区域108可包含氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(fluorine-doped silicate glass，FSG)、低k介电材料及/或其他合适的绝缘材料。在一些实施例中，浅沟渠隔离区域108可包含多层结构。
在一些实施例中，p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4可分别包含鳍片结构114.1至鳍片结构114.4及p型磊晶区域116.1至p型磊晶区域116.4。在一些实施例中，n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4可分别包含鳍片结构118.1至鳍片结构118.4及n型磊晶区域120.1至n型磊晶区域120.4。
鳍片结构114.1、鳍片结构114.2、鳍片结构118.1及鳍片结构118.2可沿着Y轴穿过栅极结构110.1、栅极结构110.2及栅极结构110.3。鳍片结构114.3、鳍片结构114.4、鳍片结构118.3及鳍片结构118.4亦可沿着Y轴穿过栅极结构110.4、栅极结构110.5及栅极结构110.6。延伸至浅构渠隔离区域108之下的鳍片结构114.1、鳍片结构114.2、鳍片结构118.1及鳍片结构118.2的部分可分别被栅极结构110.1至栅极结构110.3所包围。相似地，延伸至浅构渠隔离区域108之下的鳍片结构114.3、鳍片结构114.4、鳍片结构118.3及鳍片结构118.4的部分可分别被栅极结构110.4至栅极结构110.6所包围。
在一些实施例中，鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4可包含类似基材102的材料。在一些实施例中，鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4可自基材102的光微影图案化及蚀刻而形成。根据一些实施例，每一个在浅沟渠隔离区域108中的鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4的部分可具有范围为约5nm至约10nm的宽度W1(如图1E所示)。每一个延伸至浅沟渠隔离区域108之上的鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4的部分可具有范围为约3nm至约6nm的宽度W2(如图1E所示)。基于在此所揭露的，本领域中具有通常知识者应理解鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4的其他宽度及材料是在本揭露的范围及精神内。
在一些实施例中，如图1A至图1D所绘示，p型磊晶区域116.1至p型磊晶区域116.4可分别成长在鳍片结构114.1至鳍片结构114.4的部分上，并延伸至浅沟渠隔离区域108之下，且并非在栅极结构110.1至栅极结构110.6的下方。相似地，在一些实施例中，图1A至图1D绘示n型磊晶区域120.1至n型磊晶区域120.4可分别成长在鳍片结构118.1至鳍片结构118.4的部分上，并延伸至浅沟渠隔离区域108之下，且并非在栅极结构110.1至栅极结构110.6的下方。
磊晶区域116.1至磊晶区域116.4及磊晶区域120.1至磊晶区域120.3可包含磊晶成长的半导体材料。在一些实施例中，磊晶成长的半导体材料与基材102的材料为相同材料。在一些实施例中，磊晶成长的半导体材料与基材102的材料为不同材料。磊晶成长的半导体材料可包含：(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，包含砷化镓及/或砷化铝镓；或(iii)合金半导体，包含硅锗及/或砷磷化镓。在一些实施例中，磊晶区域116.1至磊晶区域116.4及磊晶区域120.1至磊晶区域120.3的每一者可具有围绕浅沟渠隔离108之上的鳍片结构的部分的厚度T1(例如，如图1E所示)，其中厚度T1的范围为约5nm至约15nm。
在一些实施例中，磊晶区域116.1至磊晶区域116.4及磊晶区域120.1至磊晶区域120.3可通过(i)化学气相沉积(chemical vapor deposition，CVD)，例如低压化学气相沉积(low pressure CVD，LPCVD)、原子层化学气相沉积(atomic layer CVD，ALCVD)、超高真空化学气相沉积(ultrahigh vacuum CVD，UHVCVD)、减压化学气相沉积(reduced pressureCVD，RPCVD)或任何合适的化学气相沉积；(ii)分子束磊晶(molecular beam epitaxy，MBE)制程；(iii)任何合适的磊晶制程；或(iv)上述的组合。在一些实施例中，可通过磊晶沉积/部分蚀刻制程成长磊晶区域116.1至磊晶区域116.4及磊晶区域120.1至磊晶区域120.3，其中磊晶沉积/部分蚀刻制程重复至少一次。上述重复磊晶沉积/部分蚀刻制程亦称为“循环沉积-蚀刻(cyclic deposition-etch，CDE)制程”。在一些实施例中，成长磊晶区域116.1至磊晶区域116.4及磊晶区域120.1至磊晶区域120.3是通过选择性磊晶成长(selectiveepitaxial growth，SEG)进行，其中添加蚀刻气体，以促进半导体材料选择性成长在鳍片结构的暴露的表面上，而非在绝缘材料(例如，浅沟渠隔离区域108的介电材料)上。
p型磊晶区域116.1至p型磊晶区域116.4可包含硅锗，且可在磊晶成长制程时利用p型掺质(例如，硼、铟或镓)进行原位掺杂。以p型原位掺杂而言，p型掺杂前驱物可例如，但不限于，乙硼烷(B2H6)、三氟化硼(BF3)及/或其他可使用的p型掺杂前驱物。n型磊晶区域120.1至n型磊晶区域120.3可包含硅，且可在磊晶成长制程时利用n型掺质(例如，磷或砷)进行原位掺杂。以n型原位掺杂而言，n型掺杂前驱物可例如，但不限于，砷化氢(AsH3)、磷化氢(PH3)及/或其他可使用的n型掺杂前驱物。
在一些实施例中，p型磊晶区域116.1至p型磊晶区域116.4的每一者可具有次区域，其中次区域可包含硅锗，且根据例如掺杂浓度、磊晶成长制程条件，及/或锗相对于硅的相对浓度而彼此不同。
举例而言，如图1E所示，磊晶区域116.1可具有p型次区域126、p型次区域128及p型次区域130，其中p型次区域126、p型次区域128及p型次区域130是分别磊晶成长在鳍片结构114.1、p型次区域126及p型次区域128上。在一些实施例中，p型次区域126、p型次区域128及p型次区域130可具有厚度126t、厚度128t、厚度130t，其厚度范围分别为约0.5nm至约5nm、约2nm至约5nm及约0.5nm至约5nm。在一些实施例中，在次区域126中锗的原子百分比是小于次区域128及次区域130中锗的原子百分比。在一些实施例中，次区域126中锗的原子百分比是等于或几乎等于次区域130中锗的原子百分比，但小于次区域128中锗的原子百分比。在一些实施例中，次区域126包含范围为约15原子百分比至约35原子百分比的锗，次区域128包含范围为约40原子百分比至约70原子百分比的锗，且次区域130包含范围为约25原子百分比至约50原子百分比的锗，而在次区域126、次区域128及次区域130中，其余的原子百分比为硅。
可在约10Torr至约300Torr的压力及约500℃至约700℃的温度下磊晶成长次区域126、次区域128及次区域130，并利用反应气体，例如氯化氢做为蚀刻剂、甲锗烷(GeH4)做为锗的前驱物、二氯硅烷(dichlorosilane，DCS)及/或硅烷(SiH4)做为硅的前驱物、乙硼烷做为硼的前驱物、氢气及/或氮气。根据一些实施例，为了在次区域126、次区域128及次区域130中取得不同的锗浓度，可在各自的成长制程中，改变锗对硅的前驱物的流动速率比值。举例而言，在次区域128的磊晶成长时，使用锗对硅的前驱物的流动速率比值的范围为约9至约25，而在次区域130的磊晶成长时，使用锗对硅的前驱物的流动速率比值为小于6。
根据一些实施例，次区域126、次区域128及次区域130可改变彼此的p型掺质浓度。举例而言，次区域126可为未掺杂或可具有低于次区域128及次区域130的掺杂浓度的掺杂浓度。在一些实施例中，次区域126可具有低于约8×1020原子/cm3的掺杂浓度，而次区域128可具有范围为约1×1020原子/cm3至约3×1021原子/cm3的掺杂浓度，且次区域130可具有范围为约1×1020原子/cm3至约3×1022原子/cm3的掺杂浓度。磊晶区域116.2至磊晶区域116.4可具有类似于次区域126、次区域128及次区域130的次区域(图未绘示)。
如图1E所绘示，磊晶区域120.1可具有n型次区域132、n型次区域134及n型次区域136，其中n型次区域132、n型次区域134及n型次区域136是分别磊晶成长在鳍片结构118.1、次区域132及次区域134。除了掺质的类型之外，次区域132、次区域134及次区域136的厚度、相对于硅的锗相对浓度、掺质浓度及/或磊晶成长制程条件是分别与次区域126、次区域128及次区域130类似。磊晶区域120.2至磊晶区域120.4可具有与次区域132、次区域134及次区域136类似的次区域(图未绘示)。
根据在此所揭露的，本领域中具有通常知识者应理解用于次区域126、次区域128、次区域130、次区域132、次区域134及次区域136的其他材料、厚度、锗浓度及掺质浓度皆是在本揭露的范围和精神内。
鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4是分别为p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4及n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4的电流输送结构。沿着分别被磊晶区域116.1至磊晶区域116.4覆盖的鳍片结构114.1至鳍片结构114.4的部分的磊晶区域116.1至磊晶区域116.4是配置为分别当作p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4的源极/漏极(S/D)区域。相似地，沿着分别被磊晶区域120.1至磊晶区域120.4覆盖的鳍片结构118.1至鳍片结构118.4的部分的磊晶区域120.1至磊晶区域120.4是配置为分别当作n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4的源极/漏极(S/D)区域。p型鳍式场效晶体管及n型鳍式场效晶体管的通道区是形成在栅极结构下方的鳍片结构的部分中。举例而言，如图1C所示，p型鳍式场效晶体管104.1的通道区138是形成在栅极结构110.1至栅极结构110.3下方的鳍片结构114.1的部分中。如图1D所示的例示的n型鳍式场效晶体管106.1的通道区140。通道区140是形成在栅极结构110.1至栅极结构110.3的鳍片结构118.1的部分中。
以下参阅图1C及图1D继续讨论栅极结构110.1。然而，由于栅极结构110.1至栅极结构110.6具有与彼此相似的结构、成分及功能，须理解的是，除非另外说明，栅极结构110.1的讨论是可应用于栅极结构110.2至栅极结构110.6。
如图1C及图1D所示，栅极结构110.1可包含介电层122及栅极电极124。为了简化，介电层122及栅极电极124并未绘示于图1A及图1B。在一些实施例中，介电层122是与栅极电极124相邻并接触。在一些实施例中，介电层122的厚度范围为约1nm至约5nm。在一些实施例中，栅极结构110.1可还包含覆盖层、蚀刻中止层及/或其他合适的材料。栅极结构110.1可通过栅极取代制程形成。
介电层122可包含氧化硅，且可通过化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀(e-beam evaporation)或其他合适的制程而形成。在一些实施例中，介电层122可包含(i)一层氧化硅、氮化硅及/或氮氧化硅，(ii)高k介电材料，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)具有锂、铍、镁、钙、锶、钪、钇、锆、铝、镧、铈、镨、钕、钐、铕、钆、铽、镝、钬、铒、铥、镱或镏的氧化物的高k介电材料，或(iv)上述的组合。可通过原子层沉积及/或其他合适的制程形成高k介电材料层。在一些实施例中，介电层122可包含单层或绝缘材料层的堆迭。间隙壁112可与介电层122接触。
栅极电极124可包含栅极功函数金属层及栅极金属填充层(图未绘示)。在一些实施例中，栅极功函数层可包含，例如铝、铜、钨、钛、钽、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银、碳化钽(TaC)、氮硅化钽(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化铝钛(TiAlN)、氮化钨(WN)、金属合金及/或上述的组合。在一些实施例中，栅极金属填充层可包含合适的导电材料，例如钛、银、铝、TiAlN、TaC、TaCN、TaSiN、锰、锆、TiN、TaN、钌、钼、WN、铜、钨、钴、镍、碳化钛、碳化铝钛(TiAlC)、碳化铝钽(TaAlC)、金属合金及/或上述的组合。可通过原子层沉积、物理气相沉积、化学气相沉积或其他合适的沉积制程形成栅极金属填充层及栅极功函数金属层。
请重新参阅图1A，间隙壁112可包含绝缘材料，例如氧化硅、氮化硅、低k介电材料或上述的组合。间隙壁112可具有介电系数低于3.9(例如小于3.5、3或2.8)的低k介电材料。在一些实施例中，每一个间隙壁112可具有的厚度112t的范围为约7nm至约10nm。根据在此所揭露的，本领域中具有通常知识者应理解间隙壁112的其他厚度是在本揭露的范围和精神内。
除此之外或选择性地，p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4的每一者及n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4的每一者具有轻掺杂漏极(lightly-doped-drain，LDD)区域。为了清楚与简化，轻掺杂漏极区域未绘示于图1A、图1B及图1E。为了易于讨论，p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.3的p型轻掺杂漏极区域142未绘示于图1C，且n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.3的n型轻掺杂漏极区域144未绘示于图1D。p型轻掺杂漏极区域142是分别形成在p型磊晶区域116.1及p型磊晶区域116.3下方的鳍片结构114.1及鳍片结构114.3的部分中。n型轻掺杂漏极区域144是分别形成在n型磊晶区域120.1及n型磊晶区域120.3下方的鳍片结构118.1及鳍片结构118.3的部分中。轻掺杂漏极区域142及轻掺杂漏极区域144可具有p型掺质浓度及n型掺质浓度范围为约1×1013原子/cm3至约1×1014原子/cm3。
虽然图1A及图1B所示的装置100是具有四个p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4及四个n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4，本领域中具有通常知识者应理解装置100可包含任何合适数量的p型鳍式场效晶体管及n型鳍式场效晶体管。根据在此所揭露的，本领域中具有通常知识者应理解浅沟渠隔离区域108、间隙壁112、鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4及磊晶区域116.1至磊晶区域116.4及磊晶区域120.1至磊晶区域120.4的剖面形状是用以说明，并无意构成限制。
利用双磊晶制程制造装置的例示方法
图2A至图12A是绘示根据一些实施例的装置100(如图1A至图1E所绘示)在制程各阶段的等角视图。图2B至图12B及图2C至图12C是绘示根据一些实施例的图1的装置100在制程各阶段沿着线A-A及线B-B的剖面视图。为了清楚与简化，以下参考图2A至图12A、图2B至图12B及图2C至图12C讨论装置100的p型鳍式场效晶体管104.1及n型鳍式场效晶体管106.1的例示制造方法。由于p型鳍式场效晶体管104.1至p型鳍式场效晶体管104.4是彼此相似且是同时形成，且n型鳍式场效晶体管106.1至n型鳍式场效晶体管106.4是彼此相似且是同时形成，本领域中具有通常知识者应理解的是，除非另外说明，p型鳍式场效晶体管104.1的讨论是可应用于p型鳍式场效晶体管104.2至p型鳍式场效晶体管104.4，且n型鳍式场效晶体管106.1的讨论是可应用于n型鳍式场效晶体管106.2至n型鳍式场效晶体管106.4。
图2A至图2C是根据一些实施例的部分制作的装置100的视图，其是在鳍片结构114.1至鳍片结构118.1、浅沟渠隔离区域108及结构210.1至结构210.6形成之后。鳍片结构114.1至鳍片结构118.1是通过基材102的光微影图案化及蚀刻所形成。浅沟渠隔离区域108的形成可包含在结构210.1至结构210.6形成之前，毯覆沉积介电材料在鳍片结构114.1及鳍片结构118.1及基材102上。如图2A至图2C所示，毯覆沉积后可蚀刻被沉积的介电材料，以形成浅沟渠隔离区域108。在一些实施例中，介电材料可包含例如氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃或低k介电材料。在一些实施例中，形成介电材料是利用流动化学气相沉积(flowable chemical vapor deposition，FCVD)制程、高密度等离子(high-density-plasma，HDP)化学气相沉积制程、使用硅烷(SiH4)及氧气(O2)做为反应前驱物。在一些实施例中，形成介电材料是利用次大气压化学气相沉积(sub-atmospheric CVD，SACVD)制程或高纵深比填沟制程(high aspect-ratio process，HARP)，其中制程气体可包含四乙氧基硅烷(tetraethoxysilane，TEOS)及/或臭氧(O3)。在一些实施例中，形成介电材料是利用旋涂式介电材料(spin-on-dielectric，SOD)，例如倍半硅氧烷(hydrogen silsesquixoane，HSQ)或甲基倍半硅氧烷(methyl silsesquixoane，MSQ)。
介电材料的蚀刻可利用湿式蚀刻制程进行，例如浸泡基材102在氢氟酸中(HF)。另外，蚀刻操作可利用干式蚀刻进行，例如使用三氟甲烷(CHF3)或三氟化硼(BF3)做为蚀刻气体。在一些实施例中，延伸至浅沟渠隔离区域108之上的鳍片结构114.1及鳍片结构118.1的部分的垂直尺寸可分别在范围约15nm至约50nm、约20nm至约40nm或约25nm至约35nm。根据在此所揭露的，本领域中具有通常知识者应理解延伸至浅沟渠隔离区域108之上的鳍片结构114.1及鳍片结构118.1的部分的其他垂直尺寸是在本揭露的范围及精神内。
结构210.1至结构210.6的每一者可包含图案化的多晶硅结构246及图案化的第一硬遮罩层248及第二硬遮罩层250。图案化的多晶硅结构246是形成在浅沟渠隔离区域108的顶表面108t上及鳍片结构114.1与鳍片结构118.1分别的顶表面114.1s及顶表面118.1s，以围绕延伸至浅沟渠隔离区域108之上的鳍片结构114.1及鳍片结构118.1的部分。在一些实施例中，图案化的多晶硅结构246的垂直尺寸246t的范围为约90nm至约200nm。形成图案化的多晶硅结构246是通过多晶硅的毯覆沉积后，对被沉积的多晶硅进行光微影及蚀刻。沉积制程可包含化学气相沉积、等离子气相沉积(plasma vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、其他合适的沉积方法及/或上述的组合。多晶硅蚀刻可包含干式蚀刻、湿式蚀刻及/或其他蚀刻方法(例如：反应性离子蚀刻)。在一些实施例中，结构210.1至结构210.6可在装置100的后续制程时的栅极取代制程中被取代，以分别形成栅极结构110.1至栅极结构110.6。
图案化的第一硬遮罩层248及第二硬遮罩层250可分别包含氮化物材料及氧化物材料。形成硬遮罩层248及硬遮罩层250皆是通过各自材料的毯覆沉积后，对被沉积的材料进行蚀刻。图案化的第一硬遮罩层248及第二硬遮罩层250的沉积及蚀刻制程是与上述图案化的多晶硅结构246类似。在一些实施例中，图案化的第一硬遮罩层248及第二硬遮罩层250的垂直尺寸的范围分别为约10nm至约20nm及约40nm至约60nm。
图3A至图3C是根据一些实施例的部分制作的装置100的视图，其是在间隙壁材料层312及p型轻掺杂漏极区142及n型轻掺杂漏极区144(未绘示于
图3A至图3C中；以上绘示于图1D中)形成之后。间隙壁材料层312可包含(i)介电材料，例如氧化硅、碳化硅、氮化硅、氮氧化硅，(ii)任何氧化物材料，(iii)任何氮化物材料，(iv)低k材料或(v)上述的组合。在一些实施例中，间隙壁材料312的厚度312t的范围为约7nm至约10nm。
间隙壁材料层312可以两阶段的毯覆沉积在图2A的部分形成的装置100上，其是利用合适的沉积制程，例如化学气相沉积或原子层沉积。在第一阶段沉积中，可沉积的间隙壁材料层312的厚度范围为约3nm至约5nm。第一阶段沉积是在p型轻掺杂漏极区域142及n型轻掺杂漏极区域144的形成之后，且可分别通过离子布植p型掺质(例如硼)及n型掺质(例如磷)在被结构210.1至结构210.3覆盖的鳍片结构114.1及鳍片结构118.1的部分中而形成。轻掺杂区域142及轻掺杂区域144的形成是在间隙壁材料层312的第二阶段沉积之后。在第二阶段沉积时，厚度范围为约4nm至约6nm的间隙壁材料层312是被沉积，以获得最终厚度312t。在一些实施例中，在装置100的后续制程中，可通过例如化学机械研磨对间隙壁材料层312进行研磨，以形成如图1A至图1D所示的间隙壁112。
图4A至图4C是根据一些实施例的部分制作的装置100的视图，其是在间隙壁材料层312自鳍片结构114.1及鳍片结构118.1的顶表面及侧壁的回蚀以及延伸至浅沟渠隔离区域108之上的鳍片结构114.1及鳍片结构118.1的部分的鳍片修整之后。间隙壁材料层312自鳍片结构114.1及鳍片结构118.1的回蚀可同时进行。在一些实施例中，进行间隙壁材料层312的回蚀可利用干式蚀刻制程，例如反应性离子蚀刻(reactive ion etching，RIE)或使用含氯或氟的蚀刻剂的任何其他合适的干式蚀刻制程。使用的蚀刻剂可具有低k材料对氧化物或氮化物材料的选择性大于约7：1，例如约10：1、约15：1或约20：1。
在一些实施例中，进行间隙壁材料层312的回蚀可利用沉积及蚀刻的循环制程。在此循环制程中，含碳高分子的沉积的一或多次循环之后可进行上述的使用含氯或氟的蚀刻剂的干式蚀刻制程。因为结构210.1至结构210.6与鳍片结构114.1及鳍片结构118.1之间的高度差，相较于在被鳍片结构114.1及鳍片结构118.1覆盖的间隙壁材料层312上，含碳高分子可沉积较厚的一层在被结构210.1至结构210.6覆盖的间隙壁材料层312上。含碳高分子层可避免在结构210.1至结构210.6上的间隙壁材料层312在干式蚀刻循环中被蚀刻，因此，允许间隙壁材料层312自鳍片结构114.1及鳍片结构118.1的顶表面及侧壁的选择性回蚀。
在一些实施例中，在间隙壁材料层312的回蚀之后进行蚀刻制程，以利用蚀刻气体(例如氧气、氮气及/或氢气)自被结构210.1至结构210.6覆盖的间隙壁材料层312中移除含碳高分子层。对鳍片结构114.1至鳍片结构114.4及鳍片结构118.1至鳍片结构118.4的每一者，含碳高分子层的移除之后可进行鳍片结构114.1及鳍片结构118.1的横向修整制程，以获得鳍片宽度W2(参阅图1E的上述讨论)。
横向修整制程可包含鳍片结构114.1及鳍片结构118.1的侧壁上的薄表面的氧化后，使用蚀刻剂[例如稀释氢氟酸(diluted hydrofluoric acid，DHF)]进行湿式蚀刻制程，以自鳍片结构114.1及鳍片结构118.1的侧壁移除被氧化的表面。当鳍片结构114.1及鳍片结构118.1的材料可在鳍片结构114.1及鳍片结构118.1的侧壁表面的氧化过程中被消耗，被氧化的侧壁表面的蚀刻可横向修整鳍片结构114.1及鳍片结构118.1，以获得鳍片宽度W2。
图5A至图5C是根据一些实施例的部分制作的装置100的视图，其是在硬遮罩层552形成在图4A的部分制作的装置100上之后。硬遮罩层552可包含一或多层绝缘材料。在一些实施例中，硬遮罩层552可分别包含第一硬遮罩层554及第二硬遮罩层556。第一硬遮罩层554可具有氧化物材料(例如氧化硅)，且第二硬遮罩层556可具有氧化物材料(例如氧化铝、二氧化锆及/或氧化镧)、氮化物材料(例如氮氧化铝及/或氮化钛)或上述的组合。在一些实施例中，形成第一硬遮罩层554及第二硬遮罩层556是通过分别毯覆沉积各自的材料在图4A的部分制作的装置100及第一硬遮罩层554上。在一些实施例中，可利用任何合适的沉积制程(例如化学气相沉积或原子层沉积)，以进行第一硬遮罩层554及第二硬遮罩层556的毯覆沉积。在一些实施例中，第一硬遮罩层554及第二硬遮罩层556彼此可具有相同或不同的厚度。在一些实施例中，第一硬遮罩层554及第二硬遮罩层556具有范围为约1.5nm至约4nm的厚度554t及厚度556t。
图6A至图6C是根据一些实施例的部分制作的装置100的视图，其是在自n型鳍式场效晶体管区域658移除硬遮罩层552之后。n型鳍式场效晶体管区域658在此可当作是具有n型鳍式场效晶体管区域106.1至n型鳍式场效晶体管区域106.4的元件(例如：鳍片结构118.1至鳍片结构118.4、与鳍片结构118.1至鳍片结构118.4相邻的浅沟渠隔离区域108及/或围绕鳍片结构118.1至鳍片结构118.4的结构210.1至结构210.6的部分)的区域。自n型鳍式场效晶体管区域658中移除硬遮罩层552可包含对在p型鳍式场效晶体管区域660上的光阻(photoresist，PR)层662进行光微影图案化及自n型鳍式场效晶体管区域658中蚀刻硬遮罩层552。p型鳍式场效晶体管区域660在此可当作是具有p型鳍式场效晶体管区域104.1至p型鳍式场效晶体管区域104.4的元件(例如：鳍片结构114.1至鳍片结构114.4、与鳍片结构114.1至鳍片结构114.4相邻的浅沟渠隔离区域108及/或围绕鳍片结构114.1至鳍片结构114.4的结构210.1至结构210.6的部分)的区域。
在一些实施例中，蚀刻在n型鳍式场效晶体管区域658中的第二硬遮罩层556是通过使用蚀刻剂气体[例如四氟化碳(CF4)]进行干式蚀刻制程。用于第二硬遮罩层556的干式蚀刻的蚀刻剂气体是具有第二硬遮罩层556材料对第一硬遮罩材料层554的选择性为等于或大于约50：1。在n型鳍式场效晶体管区域658中的第一硬遮罩层554可在第二硬遮罩层556的干式蚀刻中扮演蚀刻中止层。再者，第一硬遮罩层554在n型鳍式场效晶体管区域658中的第二硬遮罩层的干式蚀刻中可助于最小化对鳍片结构118.1至鳍片结构118.4的破坏。光阻层662可助于保护在p型鳍式场效晶体管区域660中的第二硬遮罩层556，免于在n型鳍式场效晶体管区域658中的第二硬遮罩层556的干式蚀刻过程中被蚀刻。
在一些实施例中，蚀刻在n型鳍式场效晶体管区域658中的第一硬遮罩层554是通过使用蚀刻剂气体[例如(i)氨(NH3)及双氧水(H2O2)、(ii)硫酸(H2SO4)及双氧水、(iii)DHF]进行湿式蚀刻制程。用于第一硬遮罩层554的湿式蚀刻的蚀刻剂是具有第一硬遮罩层554材料对在第一硬遮罩层554下方的间隙壁材料层312的选择性为等于或大于约50：1。间隙壁材料层312可在n型鳍式场效晶体管区域658中的第一硬遮罩层554的湿式蚀刻中扮演蚀刻中止层。
在一些实施例中，光阻层662是在移除在n型鳍式场效晶体管区域658中的第一硬遮罩层554之后通过湿式蚀刻移除。在一些实施例中，在n型鳍式场效晶体管区域658中的第一硬遮罩层554及光阻层662可同时通过湿式蚀刻制程移除。在p型鳍式场效晶体管区域660中的第二硬遮罩层556可助于在光阻层662的湿式蚀刻时保护下方的第一硬遮罩层554。
图7A至图7C是根据一些实施例的部分制作的装置100的视图，其是在n型磊晶区域120.1形成在鳍片结构118.1上之后。在n型磊晶区域120.1形成之前，利用湿式蚀刻制程移除在p型鳍式场效晶体管区域660中的光阻层662。根据一些实施例，n型磊晶区域120.1是磊晶成长在鳍片结构118.1的部分上，其中鳍片结构118.1的部分是延伸至浅沟渠隔离区域108之上，而不在结构210.1至结构210.6下方。在p型鳍式场效晶体管区域660中的硬遮罩层552部分有助于在n型磊晶区域120.1的磊晶成长过程中避免磊晶成长在鳍片结构114.1上。
磊晶区域120.1可包含与基材102的材料相同或不同的材料。磊晶区域120.1可包含(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，例如砷化镓及/或砷化铝镓；或(iii)合金半导体，包含硅锗及/或砷磷化镓。在一些实施例中，磊晶区域120.1可具有范围为约5nm至约15nm的厚度T1，其中厚度T1是围绕在浅沟渠隔离区域108之上的鳍片结构118.1的部分。
在一些实施例中，可通过(i)化学气相沉积，例如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、减压化学气相沉积或任何合适的化学气相沉积成长；(ii)分子束磊晶制程；(iii)任何合适的磊晶制程；或(iv)上述的组合成长磊晶区域120.1。在一些实施例中，可通过磊晶沉积/部分蚀刻制程成长磊晶区域120.1，其中磊晶沉积/部分蚀刻制程重复至少一次。上述重复磊晶沉积/部分蚀刻制程亦称为“循环沉积-蚀刻制程”。在一些实施例中，成长磊晶区域120.1是通过选择性磊晶成长进行，其中添加蚀刻气体，以促进半导体材料选择性成长在鳍片结构118.1的暴露的表面上，而非在绝缘材料(例如，浅沟渠隔离区域108的介电材料)上。
n型磊晶区域120.1可包含硅，且可在磊晶成长制程中使用n型掺质(例如磷或砷)进行原位掺杂。以n型原位掺杂而言，n型掺杂前驱物可例如，但不限于，磷化氢(PH3)、砷化氢(AsH3)及/或其他可使用的n型掺杂前驱物。根据一些实施例，如以上参阅图1E所述，磊晶区域120.1可具有n型次区域132、n型次区域134及n型次区域136。
图8A至图8C是根据一些实施例的部分制作的装置100的视图，其是在移除在p型鳍式场效晶体管区域660中的硬遮罩层552之后。蚀刻在p型鳍式场效晶体管区域660中的硬遮罩层552是以类似蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552的方法进行，如以上参阅图6A至图6C的描述。
图9A至图9C是根据一些实施例的部分制作的装置100的视图，其是在硬遮罩层952形成在图8A的部分制作的装置100上之后。硬遮罩层952可包含一或多层绝缘材料。在一些实施例中，硬遮罩层952可分别包含第一硬遮罩层954及第二硬遮罩层956。第一硬遮罩层954及第二硬遮罩层956的结构、成分及功能是分别类似于第一硬遮罩层554及第二硬遮罩层556。在一些实施例中，形成第一硬遮罩层954及第二硬遮罩层956是分别通过毯覆沉积各自的材料在图8A的部分制作的装置100上，其方式是分别类似于第一硬遮罩层554及第二硬遮罩层556的沉积。
图10A至图10C是根据一些实施例的部分制作的装置100的视图，其是在移除在p型鳍式场效晶体管区域660中的硬遮罩层952之后。在p型鳍式场效晶体管区域660中的硬遮罩层952部分的移除可包含在n型鳍式场效晶体管区域658上的光阻层1062的光微影图案化，以及自p型鳍式场效晶体管区域660中蚀刻硬遮罩层952。蚀刻在p型鳍式场效晶体管区域660中的硬遮罩层952是以类似蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552的方法进行，如以上参阅图6A至图6C的描述。类似图6A至图6C的光阻层662，光阻层1062有助于保护在n型鳍式场效晶体管区域658中的第二硬遮罩层956，使免于在p型鳍式场效晶体管区域660中的第二硬遮罩层956的干式蚀刻中被蚀刻。
图11A至图11C是根据一些实施例的部分制作的装置100的视图，其是在p型磊晶区域116.1形成在鳍片结构114.1上之后。在p型磊晶区域116.1形成之前，利用湿式蚀刻制程移除在n型鳍式场效晶体管区域658中的光阻层1062。根据一些实施例，p型磊晶区域116.1是磊晶成长在鳍片结构114.1的部分上，其中鳍片结构114.1的部分是延伸至浅沟渠隔离区域108之上，而不在结构210.1至结构210.6下方。在n型鳍式场效晶体管区域658中的硬遮罩层952有助于在p型磊晶区域116.1的磊晶成长过程中避免磊晶成长在鳍片结构118.1上。
磊晶区域116.1可包含与基材102的材料相同或不同的材料。磊晶区域116.1可包含(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，例如砷化镓及/或砷化铝镓；或(iii)合金半导体，包含硅锗及/或砷磷化镓。在一些实施例中，可通过(i)化学气相沉积，例如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、减压化学气相沉积或任何合适的化学气相沉积成长；(ii)分子束磊晶制程；(iii)任何合适的磊晶制程；或(iv)上述的组合成长磊晶区域116.1。在一些实施例中，可通过磊晶沉积/部分蚀刻制程成长磊晶区域116.1，其中磊晶沉积/部分蚀刻制程重复至少一次。上述重复磊晶沉积/部分蚀刻制程亦称为「循环沉积-蚀刻制程」。在一些实施例中，成长磊晶区域116.1是通过选择性磊晶成长进行，其中添加蚀刻气体，以促进半导体材料选择性成长在鳍片结构114.1的暴露的表面上，而非在绝缘材料(例如，浅沟渠隔离区域108的介电材料)上。
p型磊晶区域116.1可包含硅锗，且可在磊晶成长制程中使用p型掺质(例如硼、铟或镓)进行原位掺杂。以p型原位掺杂而言，p型掺杂前驱物可例如，但不限于，乙硼烷(B2H6)、三氟化硼(BF3)及/或其他可使用的p型掺杂前驱物。根据一些实施例，如以上参阅图1E所述，磊晶区域116.1可具有p型次区域126、p型次区域128及p型次区域130。
图12A至图12C是根据一些实施例的部分制作的装置100的视图，其是在移除在n型鳍式场效晶体管区域658中的硬遮罩层952之后。蚀刻硬遮罩层952是以类似蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552的方法进行，如以上参阅图6A至图6C的描述。
图12A至图12C的结构形成后，可形成装置100的其他元件，例如利用取代金属栅极制程的栅极结构110.1至栅极结构110.6、内层介电层、源极/漏极接触窗、栅极接触窗、介层窗、内连接金属线、钝化层等，然而，为了简化并未绘示上述元件。
上述利用双磊晶成长制程制造n型磊晶区域(例如区域120.1)在鳍片结构(例如118.1)上及制造p型磊晶区域(例如区域116.1)在其他鳍片结构(例如114.1)上的例示方法提供高度选择性，以及n型磊晶区域及p型磊晶区域在鳍片结构上的共形成长。
利用双磊晶成长制程制造n型磊晶区域及p型磊晶区域(图未绘示)在鳍片结构上的一种或其他方法在应用上的一些限制，在以下根据图13进行讨论。图13所示为装置100*分别具有n型鳍式场效晶体管区域1358及p型鳍式场效晶体管区域1360。与装置100的元件具有相同标注的装置100*的元件是与装置100有相似的结构及功能。所示的装置100*是自n型鳍式场效晶体管区域1358的鳍片结构1318的侧壁及顶表面蚀刻间隙壁材料层1312之后。在自鳍片结构1318蚀刻间隙壁材料层1312之前，图案化光阻层1362在p型鳍式场效晶体管区域1360的结构上，以避免蚀刻在鳍片结构1314上的间隙壁材料层1312。在鳍片结构1314上的间隙壁材料层1312有助于避免在n型磊晶区域在鳍片结构1318上的后续成长过程中，成长n型磊晶区域在鳍片结构1314上。
然而，在蚀刻间隙壁材料层1312时，光阻层的使用对结构的完整性(例如，鳍片结构1314及鳍片结构1318、浅沟渠隔离区域108及/或在结构210.6上的间隙壁材料层1312)有不利的影响。光阻层1362的材料与用于蚀刻制程的蚀刻剂反应，且相较于对鳍片结构1318的材料的选择性，降低蚀刻剂对间隙壁材料层1312的选择性。因此，在蚀刻间隙壁材料层1312时，会损失鳍片结构1318的材料。蚀刻剂与光阻层1362的材料的反应亦导致在鳍片结构1314上的间隙壁材料层1312的损失与破坏。因此，在后续成长n型磊晶区域在鳍片结构1318上时，鳍片结构1314并未在n型磊晶区域成长时被保护。除此之外，由于蚀刻剂与光阻层1362的材料的反应，图13所示的如微沟渠1364的微沟渠是形成在间隙壁材料层1312上，因此，对间隙壁结构造成破坏，其中间隙壁结构是在后续制程中自间隙壁材料层1312中形成。
因此，在上述的装置100的p型鳍式场效晶体管及n型鳍式场效晶体管的制造方法中，同时自鳍片结构蚀刻间隙壁材料时，缺少光阻层有助于克服在p型鳍式场效晶体管及n型鳍式场效晶体管的其他制造方法中的一些限制。
制造装置的例示操作
图14是装置100的例示制造方法1400的流程图。仅是为了说明，图14中所示的操作是参考图2A至图12A、图2B至图12B及图2C至图12C所绘示的例示制程进行说明。上述操作可以不同顺序进行，或根据实际应用而不进行。须注意的是，方法1400并未制成完整的装置100。因此，须理解在方法1400之前、之间及之后可提供额外的制程，且一些其他制程仅在此做简短的描述。
在操作1410中，沉积间隙壁材料层在鳍片结构及图案化结构上。举例而言，可毯覆沉积间隙壁材料层在鳍片结构114.1至鳍片结构114.4、鳍片结构118.1至鳍片结构118.4及图案化结构210.1至图案化结构210.6上。间隙壁材料层312是利用任何合适的沉积制程(例如化学气相沉积或原子层沉积)进行两阶段沉积。在第一阶段沉积中，沉积间隙壁材料层312的厚度范围为约3nm至约5nm。在第二阶段沉积时，沉积间隙壁材料层312的厚度范围为约4nm至约6nm，以达到最终厚度312t的范围为7nm至约10nm。
在操作1415中，自鳍片结构的顶表面及侧壁回蚀间隙壁材料层。举例而言，可自鳍片结构114.1至鳍片结构118.1的顶表面及侧壁回蚀间隙壁材料层312。可同时进行自鳍片结构114.1至鳍片结构118.1的间隙壁材料层312的回蚀。在一些实施例中，可利用干式蚀刻制程(例如反应性离子蚀刻或其他使用含氯或含氟蚀刻剂的干式蚀刻制程)进行间隙壁材料层312的回蚀。在一些实施例中，进行间隙壁材料层312的回蚀刻是利用沉积及蚀刻的循环制程。在此循环制程中，含碳高分子的沉积的一或多次循环之后可进行上述的使用含氯或氟的蚀刻剂的干式蚀刻制程。
在操作1420中，沉积多层硬遮罩在操作1415中被回蚀的鳍片结构上，及沉积间隙壁材料层在图案化结构上。举例而言，沉积硬遮罩层552在鳍片结构114.1至鳍片结构118.1上，及沉积间隙壁材料层312在结构210.1上。硬遮罩层552可包含一或多层绝缘材料。在一些实施例中，硬遮罩层552可分别包含第一硬遮罩层554及第二硬遮罩层556。第一硬遮罩层554可具有氧化物材料(例如氧化硅)，且第二硬遮罩层556可具有氧化物材料(例如氧化铝、二氧化锆及/或氧化镧)、氮化物材料(例如氮氧化铝及/或氮化钛)或上述的组合。在一些实施例中，可利用任何合适的沉积制程(例如化学气相沉积或原子层沉积)，以进行第一硬遮罩层554及第二硬遮罩层556的毯覆沉积。
在操作1425中，图案化在p型鳍式场效晶体管区域上的光阻层，且蚀刻在n型鳍式场效晶体管区域中的多层硬遮罩。举例而言，可图案化在p型鳍式场效晶体管区域660上的光阻层662，且蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552。可通过使用蚀刻气体(例如四氟化碳)的干式蚀刻制程蚀刻硬遮罩层552的第二硬遮罩层556。用于第二硬遮罩层556的干式蚀刻的蚀刻剂气体是具有第二硬遮罩层556材料对第一硬遮罩材料层554的选择性为等于或大于约50：1。可通过使用蚀刻剂气体[例如(i)氨(NH3)及双氧水(H2O2)、(ii)硫酸(H2SO4)及双氧水、(iii)DHF]的湿式蚀刻制程蚀刻硬遮罩层552的的第一硬遮罩层554。用于第一硬遮罩层554的湿式蚀刻的蚀刻剂是具有第一硬遮罩层554材料对在第一硬遮罩层554下方的间隙壁材料层312的选择性为等于或大于约50：1。间隙壁材料层312可在第一硬遮罩层554的湿式蚀刻中扮演蚀刻中止层。
在操作1430中，成长n型磊晶区域在n型鳍式场效晶体管区域中的回蚀鳍片结构上。举例而言，成长n型磊晶区域120.1在n型鳍式场效晶体管区域658中的鳍片结构118.1上。在n型磊晶区域120.1形成之前，利用湿式蚀刻制程移除在p型鳍式场效晶体管区域660中的光阻层662。可磊晶成长n型磊晶区域120.1在鳍片结构118.1的部分上，其中鳍片结构118.1的部分是延伸至浅沟渠隔离区域108之上，而不在结构210.1至结构210.6下方。在一些实施例中，可通过(i)化学气相沉积，例如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、减压化学气相沉积或任何合适的化学气相沉积成长；(ii)分子束磊晶制程；(iii)任何合适的磊晶制程；或(iv)上述的组合成长磊晶区域120.1。
在操作1435中，蚀刻p型鳍式场效晶体管区域中的多层硬遮罩层。举例而言，蚀刻在p型鳍式场效晶体管区域660中的硬遮罩层552是以类似在操作1425中所述的蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552的方法进行。
在操作1440中，沉积多层硬遮罩层在p型鳍式场效晶体管区域中的回蚀鳍片结构以及在操作1430中的n型磊晶区域上。举例而言，可沉积硬遮罩层952在p型鳍式场效晶体管区域660中的鳍片结构114.1上以及在n型鳍式场效晶体管区域120.1上。硬遮罩层952可分别包含第一硬遮罩层954及第二硬遮罩层956。第一硬遮罩层954及第二硬遮罩层956的结构、成分及功能是分别类似于第一硬遮罩层554及第二硬遮罩层556。
在操作1445中，图案化在n型鳍式场效晶体管区域上的光阻层，以及蚀刻在p型鳍式场效晶体管区域中的操作1440的多层硬遮罩。举例而言，图案化在n型鳍式场效晶体管区域658上的光阻层1062，以及自p型鳍式场效晶体管区域660中蚀刻硬遮罩层952。蚀刻在p型鳍式场效晶体管区域660中的硬遮罩层952是以类似操作1425所述的蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552的方法进行。
在操作1450中，成长p型磊晶区域在p型鳍式场效晶体管区域中的回蚀鳍片结构上。举例而言，可成长p型磊晶区域116.1在p型鳍式场效晶体管区域660中的鳍片结构114.1上。在p型磊晶区域116.1形成之前，利用湿式蚀刻制程移除在n型鳍式场效晶体管区域658中的光阻层1062。p型磊晶区域116.1是磊晶成长在鳍片结构114.1的部分上，其中鳍片结构114.1的部分是延伸至浅沟渠隔离区域108之上，而不在结构210.1至结构210.6下方。在一些实施例中，可通过(i)化学气相沉积，例如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、减压化学气相沉积或任何合适的化学气相沉积成长；(ii)分子束磊晶制程；(iii)任何合适的磊晶制程；或(iv)上述的组合成长磊晶区域116.1。p型磊晶区域116.1可包含硅锗，且可在磊晶成长制程中使用p型掺质(例如硼、铟或镓)进行原位掺杂。
在操作1455中，蚀刻n型鳍式场效晶体管区域中的多层硬遮罩层。举例而言，蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层952是以类似操作1425所述的蚀刻在n型鳍式场效晶体管区域658中的硬遮罩层552的方法进行。
例示实施例及效益
上述实施例描述利用双磊晶成长制程制造n型磊晶区域(例如区域120.1)在鳍片结构(例如118.1)上及制造p型磊晶区域(例如区域116.1)在其他鳍片结构(例如114.1)上。此实施例提供高度选择性，以及n型磊晶区域及p型磊晶区域在鳍片结构上的共形成长。双磊晶成长达到实质减少或最小化鳍片结构的结构完整性及功能完整性的破坏。以下说明一些实施例。
一种半导体装置的制造方法包含形成第一鳍片结构及第二鳍片结构在基材上，并形成图案化多晶硅结构在第一鳍片结构的第一部分上及第二鳍片结构的第一部分上。方法还包含沉积绝缘层在第一鳍片结构的第二部分上及第二鳍片结构的第二部分上，以及在图案化多晶硅结构上，接着，可选择性地从第一鳍片结构的第二部分及第二鳍片结构的第二部分中移除绝缘层，并图案化在第二鳍片结构的第二部分上的第一硬遮罩层。方法也包含成长具有第一型导电性的第一磊晶区域在第一鳍片结构的第二部分上、从第二鳍片结构的第二部分中移除被图案化的第一硬遮罩层、图案化在第一磊晶区域上的第二硬遮罩层，以及成长具有第二型导电性的第二磊晶区域在第二鳍片结构的第二部分上。第二型导电性是与第一型导电性不同。
在一些实施例中，上述选择性地移除绝缘层的操作包含沉积高分子层在图案化多晶硅结构上，以及从第一鳍片结构的第二部分及第二鳍片结构的第二部分中蚀刻绝缘层。
在一些实施例中，上述图案化第一硬遮罩层的操作包含沉积第一硬遮罩层在第一鳍片结构的第二部分及第二鳍片结构的第二部分上、图案化在第二鳍片结构的第二部分上的光阻层以及从第一鳍片结构的第二部分中蚀刻第一硬遮罩层。
在一些实施例中，上述图案化第一硬遮罩层的操作包含沉积第一绝缘层在第一鳍片结构的第二部分及第二鳍片结构的第二部分上、沉积第二绝缘层在第一绝缘层上、图案化在第二鳍片结构的第二部分上的光阻层以及从第一鳍片结构的第二部分中蚀刻第一绝缘层及第二绝缘层。第一绝缘层具有第一材料，而第二绝缘层具有第二材料，且第二材料不同于第一材料。
在一些实施例中，上述成长第一磊晶区域的操作包含磊晶成长半导体材料在第一鳍片结构的第二部分上，以及以掺质原位掺杂半导体材料。掺质具有第一型导电性。
在一些实施例中，上述移除图案化第一硬遮罩层的操作包含干式蚀刻第一硬遮罩层的第一层，以及湿式蚀刻第一硬遮罩层的第二层。
在一些实施例中，上述成长第二磊晶区的操作包含磊晶成长半导体材料在第二鳍片结构的第二部分上，以及以掺质原位掺杂半导体材料，其中该些掺质具有该第二型导电性。
在一些实施例中，上述成长第一磊晶区的操作包含磊晶成长第一区域在第一鳍片结构的第二部分上、磊晶成长第二区域在第一区域上，以及磊晶成长第三区域在第二区域上。第一区域具有第一掺质浓度，第二区域具有第二掺质浓度，且第三区域具有第三掺质浓度，其中第一掺质浓度、第二掺质浓度及第三掺质浓度是彼此不同。
在一些实施例中，上述成长第二磊晶区的操作包含磊晶成长第一区域在第二鳍片结构的第二部分上、磊晶成长第二区域在第一区域上、磊晶成长第三区域在第二区域上。第一区域具有一第一锗原子浓度，第二区域具有一第二锗原子浓度，且第三区域具有一第三锗原子浓度，其中第一锗原子浓度、第二锗原子浓度及第三锗原子浓度是彼此不同。
在一些实施例中，上述绝缘层包含低介电系数材料。
在一些实施例中，上述方法还包含在选择性地移除绝缘层的操作后，侧向修整第一鳍片结构及第二鳍片结构的第二部分。
一种半导体装置的制造方法包含形成第一鳍片结构及第二鳍片结构在基材上，并形成图案化多晶硅结构在第一鳍片结构的第一部分上及第二鳍片结构的第一部分上。方法还包含沉积绝缘层在第一鳍片结构的第二部分上及第二鳍片结构的第二部分上，以及在图案化多晶硅结构上，接着，从第一鳍片结构的第二部分及第二鳍片结构的第二部分中蚀刻绝缘层、侧向修整第一鳍片结构及第二鳍片结构的被蚀刻的第二部分以及图案化在第二鳍片结构的被修整的第二部分上的第一硬遮罩层。方法也包含成长具有第一型导电性的第一磊晶区域在第一鳍片结构的被修整的第二部分上、图案化在第一磊晶区域上的第二硬遮罩层，以及成长具有第二型导电性的第二磊晶区域在第二鳍片结构的被修整的第二部分上。第二型导电性是与第一型导电性不同。
在一些实施例中，上述侧向修整的操作包含氧化第一鳍片结构的第二部分及第二鳍片结构的第二部分的侧壁的表面。
在一些实施例中，上述图案化第一硬遮罩层的操作包含沉积第一绝缘层在第一鳍片结构的被修整的第二部分及第二鳍片结构的被修整的第二部分上、沉积第二绝缘层在第一绝缘层上、图案化光阻层在第二鳍片结构的被修整的第二部分上，以及从第一鳍片结构的被修整的第二部分中蚀刻第一绝缘层及第二绝缘层。第一绝缘层具有第一材料，且第二绝缘层具有第二材料，而第二材料是与第一材料不同。
在一些实施例中，上述方法还包含在图案化第一磊晶区域上的第二硬遮罩层的操作前，从第二鳍片结构的被修整的第二部分中移除被图案化的第一硬遮罩层。
在一些实施例中，上述从第二鳍片结构的被修整的第二部分中移除被图案化的第一硬遮罩层的操作包含干式蚀刻第一硬遮罩层的第一层，以及湿式蚀刻第一硬遮罩层的第二层。
一种半导体装置的制造方法包含形成第一鳍片结构及第二鳍片结构在基材上，并沉积绝缘层在第一鳍片结构及第二鳍片结构上。方法还包含从第一鳍片结构及第二鳍片结构中蚀刻绝缘层，以及图案化在第二鳍片结构上的第一硬遮罩层。方法也包含成长具有第一型导电性的第一磊晶区域在第一鳍片结构上、从第二鳍片结构中移除该图案化的第一硬遮罩层、图案化在第一磊晶区域上的第二硬遮罩层，以及成长具有第二型导电性的第二磊晶区域在第二鳍片结构上。第二型导电性是与第一型导电性不同。
在一些实施例中，上述成长第一磊晶区域的操作包含磊晶成长第一区域在第一鳍片结构上、磊晶成长第二区域在第一区域上，以及磊晶成长第三区域在第二区域上。第一区域具有第一掺质浓度，第二区域具有第二掺质浓度，且第三区域具有第三掺质浓度，其中第一掺质浓度、第二掺质浓度及第三掺质浓度是彼此不同。
在一些实施例中，上述成长第二磊晶区域的操作包含磊晶成长第一区域在第二鳍片结构上、磊晶成长第二区域在第一区域上，以及磊晶成长第三区域在第二区域上。第一区域具有第一锗原子浓度，第二区域具有第二锗原子浓度，且第三区域具有第三锗原子浓度，其中第一锗原子浓度、第二锗原子浓度及第三锗原子浓度是彼此不同。
在一些实施例中，上述方法在蚀刻绝缘层的操作后，还包含侧向修整第一鳍片结构及第二鳍片结构。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。

Claims (20)

1.一种半导体装置的制造方法，其特征在于，包含：
形成一第一鳍片结构及一第二鳍片结构在一基材上；
形成一图案化多晶硅结构在该第一鳍片结构的一第一部分上及该第二鳍片结构的一第一部分上；
沉积一绝缘层在该第一鳍片结构的一第二部分上及该第二鳍片结构的一第二部分上，以及在该图案化多晶硅结构上；
选择性地从该第一鳍片结构及该第二鳍片结构的该些第二部分中移除该绝缘层；
在该选择性地移除该绝缘层之后，沉积一第一硬遮罩层在该第一鳍片结构及该第二鳍片结构的该些第二部分上，以及在该图案化多晶硅结构上；
选择性地从该第一鳍片结构的该第二部分上移除该第一硬遮罩层；
在该选择性地从该第一鳍片结构的该第二部分上移除该第一硬遮罩层之后，成长一第一磊晶区域在该第一鳍片结构的该第二部分上，其中该第一磊晶区域具有一第一型导电性；
在该成长该第一磊晶区域之后，移除该第二鳍片结构的该第二部分上的该第一硬遮罩层；
沉积一第二硬遮罩层在该第一磊晶区域及该第二鳍片结构的该第二部分上，以及在该图案化多晶硅结构上；
选择性地从该第二鳍片结构的该第二部分上移除该第二硬遮罩层；以及
在该选择性地从该第二鳍片结构的该第二部分上移除该第二硬遮罩层之后，成长一第二磊晶区域在该第二鳍片结构的该第二部分上，其中该第二磊晶区域具有一第二型导电性，且该第二型导电性是与该第一型导电性不同。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，该选择性地移除该绝缘层的操作包含：
沉积高分子层在该图案化多晶硅结构上；以及
从该第一鳍片结构及该第二鳍片结构的该些第二部分中蚀刻该绝缘层。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，该选择性地从该第一鳍片结构的该第二部分上移除该第一硬遮罩层的操作包含：
形成一光阻层在该第一鳍片结构及该第二鳍片结构的该些第二部分上，以及在该图案化多晶硅结构上；
图案化该光阻层以暴露在该第一鳍片结构的该第二部分上的该第一硬遮罩层；以及
在该图案化该光阻层之后，通过该光阻层蚀刻该第一硬遮罩层。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，该沉积该绝缘层的操作包含：
沉积一第一绝缘层在该第一鳍片结构及该第二鳍片结构的该些第二部分上，其中该第一绝缘层具有一第一材料；以及
沉积一第二绝缘层在该第一绝缘层上，其中该第二绝缘层具有一第二材料，且该第二材料不同于该第一材料。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，该成长该第一磊晶区域的操作包含：
磊晶成长半导体材料在该第一鳍片结构的该第二部分上；以及
以多个掺质原位掺杂该半导体材料，其中该些掺质具有该第一型导电性。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，该第一硬遮罩层包含一第一层以及位于该第一层下方的一第二层，且该在成长该第一磊晶区域之后，移除该第二鳍片结构的该第二部分上的该第一硬遮罩层的操作包含：
干式蚀刻该第一硬遮罩层的该第一层；以及
在该干式蚀刻该第一硬遮罩层的该第一层之后，湿式蚀刻该第一硬遮罩层的该第二层。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，该成长该第二磊晶区的操作包含：
磊晶成长一半导体材料在该第二鳍片结构的该第二部分上；以及
以多个掺质原位掺杂该半导体材料，其中该些掺质具有该第二型导电性。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，该成长该第一磊晶区的操作包含：
磊晶成长一第一区域在该第一鳍片结构的该第二部分上，其中该第一区域具有一第一掺质浓度；
磊晶成长一第二区域在该第一区域上，其中该第二区域具有一第二掺质浓度；以及
磊晶成长一第三区域在该第二区域上，其中该第三区域具有一第三掺质浓度，且该第一掺质浓度、该第二掺质浓度及该第三掺质浓度是彼此不同。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于，该成长该第二磊晶区的操作包含：
磊晶成长一第一区域在该第二鳍片结构的该第二部分上，其中该第一区域具有一第一锗原子浓度；
磊晶成长一第二区域在该第一区域上，其中该第二区域具有一第二锗原子浓度；以及
磊晶成长一第三区域在该第二区域上，其中该第三区域具有一第三锗原子浓度，且该第一锗原子浓度、该第二锗原子浓度及该第三锗原子浓度是彼此不同。
10.根据权利要求1所述的半导体装置的制造方法，其特征在于，该绝缘层包含一低介电系数材料。
11.根据权利要求1所述的半导体装置的制造方法，其特征在于，该方法还包含：
在该选择性地移除该绝缘层的操作后，侧向修整该第一鳍片结构及该第二鳍片结构的该些第二部分。
12.一种半导体装置的制造方法，其特征在于，包含：
形成一第一鳍片结构及一第二鳍片结构在一基材上；
形成一图案化多晶硅结构在该第一鳍片结构的一第一部分上及该第二鳍片结构的一第一部分上；
沉积一绝缘层在该第一鳍片结构的一第二部分上及该第二鳍片结构的一第二部分上，以及在该图案化多晶硅结构上；
从该第一鳍片结构及该第二鳍片结构的该些第二部分中蚀刻该绝缘层；
侧向修整该第一鳍片结构及该第二鳍片结构的该些第二部分；
在该侧向修整之后，沉积一第一硬遮罩层在该第一鳍片结构及该第二鳍片结构的该些第二部分上，以及在该图案化多晶硅结构上；
选择性地从该第一鳍片结构的该第二部分上移除该第一硬遮罩层；
在该选择性地从该第一鳍片结构的该二部分上移除该第一硬遮罩层之后，成长一第一磊晶区域在该第一鳍片结构的该第二部分上，其中该第一磊晶区域具有一第一型导电性；
在该成长该第一磊晶区域之后，移除该第二鳍片结构的该第二部分上的该第一硬遮罩层；
沉积一第二硬遮罩层在该第一磊晶区域及该第二鳍片结构的该第二部分上，以及在该图案化多晶硅结构上；
选择性地从该第二鳍片结构的该第二部分上移除该第二硬遮罩层；以及
在该选择性地从该第二鳍片结构的该第二部分上移除该第二硬遮罩层之后，成长一第二磊晶区域在该第二鳍片结构的该第二部分上，其中该第二磊晶区域具有一第二型导电性，且该第二型导电性是与该第一型导电性不同。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，该侧向修整的操作包含氧化该第一鳍片结构及该第二鳍片结构的该些第二部分的多个侧壁的多个表面。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于，该沉积该绝缘层的操作包含：
沉积一第一绝缘层在该第一鳍片结构的该第二部分及该第二鳍片结构的该第二部分上，其中该第一绝缘层具有第一材料；以及
沉积一第二绝缘层在该第一绝缘层上，其中该第二绝缘层具有第二材料，而该第二材料是与该第一材料不同。
15.根据权利要求12所述的半导体装置的制造方法，其特征在于，该选择性地从该第二鳍片结构的该第二部分上移除该包含：
形成一光阻层在该第一鳍片结构及该第二鳍片结构的该些第二部分上，以及在该图案化多晶硅结构上；
图案化该光阻层以暴露在该第二鳍片结构的该第二部分上的该第二硬遮罩层；以及
在该图案化该光阻层之后，通过该光阻层蚀刻该第二硬遮罩层。
16.根据权利要求12所述的半导体装置的制造方法，其特征在于，该第一硬遮罩层包含一第一层以及位于该第一层下方的一第二层，且在该成长该第一磊晶区域之后，移除该第二鳍片结构的该第二部分上的该第一硬遮罩层的操作包含：
干式蚀刻该第一硬遮罩层的该第一层；以及
在该干式蚀刻该第一硬遮罩层的该第一层之后，湿式蚀刻该第一硬遮罩层的该第二层。
17.一种半导体装置的制造方法，其特征在于，包含：
形成一第一鳍片结构及一第二鳍片结构在一基材上；
沉积一绝缘层在该第一鳍片结构及该第二鳍片结构上；
从该第一鳍片结构及该第二鳍片结构中蚀刻该绝缘层；
沉积一第一硬遮罩层在该第一鳍片结构及该第二鳍片结构上；
选择性地从该第一鳍片结构上移除该第一硬遮罩层；
在该选择性地从该第一鳍片结构上移除该第一硬遮罩层之后，成长一第一磊晶区域在该第一鳍片结构上，其中该第一磊晶区域具有一第一型导电性；
在该成长该第一磊晶区域之后，移除该第二鳍片结构上的该第一硬遮罩层；
沉积一第二硬遮罩层在该第一磊晶区域及该第二鳍片结构上；
选择性地从该第二鳍片结构上移除该第二硬遮罩层；以及
在该选择性地从该第二鳍片结构上移除该第二硬遮罩层之后，成长一第二磊晶区域在该第二鳍片结构上，其中该第二磊晶区域具有一第二型导电性，且该第二型导电性是与该第一型导电性不同。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，该成长该第一磊晶区域的操作包含：
磊晶成长一第一区域在该第一鳍片结构上，其中该第一区域具有一第一掺质浓度；
磊晶成长一第二区域在该第一区域上，其中该第二区域具有一第二掺质浓度；以及
磊晶成长一第三区域在该第二区域上，其中该第三区域具有一第三掺质浓度，且该第一掺质浓度、该第二掺质浓度及该第三掺质浓度是彼此不同。
19.根据权利要求17所述的半导体装置的制造方法，其特征在于，该成长该第二磊晶区的操作包含：
磊晶成长一第一区域在该第二鳍片结构上，其中该第一区域具有一第一锗原子浓度；
磊晶成长一第二区域在该第一区域上，其中该第二区域具有一第二锗原子浓度；以及
磊晶成长一第三区域在该第二区域上，其中该第三区域具有一第三锗原子浓度，且该第一锗原子浓度、该第二锗原子浓度及该第三锗原子浓度是彼此不同。
20.根据权利要求17所述的半导体装置的制造方法，其特征在于，该方法还包含：
在该蚀刻该绝缘层的操作后，侧向修整该第一鳍片结构及该第二鳍片结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US10797151B2 (en) * 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219367A (zh) * 2012-01-19 2013-07-24 台湾积体电路制造股份有限公司 用于FinFET器件的具有共形多晶硅层的复合伪栅极
CN103367253A (zh) * 2012-03-29 2013-10-23 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN104347630A (zh) * 2013-08-01 2015-02-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106129004A (zh) * 2015-05-06 2016-11-16 意法半导体公司 以鳍式fet技术实现的集成式拉伸性应变硅nfet和压缩性应变硅锗pfet

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9865597B2 (en) * 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219367A (zh) * 2012-01-19 2013-07-24 台湾积体电路制造股份有限公司 用于FinFET器件的具有共形多晶硅层的复合伪栅极
CN103367253A (zh) * 2012-03-29 2013-10-23 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN104347630A (zh) * 2013-08-01 2015-02-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106129004A (zh) * 2015-05-06 2016-11-16 意法半导体公司 以鳍式fet技术实现的集成式拉伸性应变硅nfet和压缩性应变硅锗pfet

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