TW201824358A - 半導體裝置的製造方法 - Google Patents

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Abstract

一種半導體裝置的製造方法包含形成第一鰭片結構及第二鰭片結構在基材上，並形成圖案化多晶矽結構在第一鰭片結構及第二鰭片結構的第一部分上。方法更包含沉積絕緣層在第一鰭片結構及第二鰭片結構的第二部分上，以及在圖案化多晶矽結構上，接著，可選擇性地從第一鰭片結構及第二鰭片結構之第二部分中移除絕緣層，並圖案化在第二鰭片結構之第二部分上的第一硬遮罩層。方法也包含成長第一磊晶區域在第一鰭片結構之第二部分上、從第二鰭片結構之第二部分中移除被圖案化的第一硬遮罩層、圖案化在第一磊晶區域上的第二硬遮罩層，以及成長第二磊晶區域在第二鰭片結構之第二部分上。

Description

半導體裝置的製造方法
本揭露是關於一種半導體裝置及其製造方法，特別是關於一種半導體裝置的雙磊晶成長方法。
本揭露是關於一種半導體裝置及其製造方法。
隨著半導體科技的進步，對較高儲存容量、較快製程系統、較高效能及較低成本的需求已增加。為了達成這些需求，半導體產業繼續縮小半導體裝置的尺度，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFETs)，包含平面MOSFETs及鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)。上述尺度縮小製程增加了半導體之製程的複雜度。
本揭露之一態樣係提供一種半導體裝置的製造方法，其係包含形成第一鰭片結構及第二鰭片結構在基材上，並形成圖案化多晶矽結構在第一鰭片結構的第一部分上 及第二鰭片結構的第一部分上。方法更包含沉積絕緣層在第一鰭片結構的第二部分上及第二鰭片結構的第二部分上，以及在圖案化多晶矽結構上，接著，可選擇性地從第一鰭片結構之第二部分及第二鰭片結構之第二部分中移除絕緣層，並圖案化在第二鰭片結構之第二部分上的第一硬遮罩層。方法也包含成長具有第一型導電性的第一磊晶區域在第一鰭片結構之第二部分上、從第二鰭片結構之第二部分中移除被圖案化的第一硬遮罩層、圖案化在第一磊晶區域上的第二硬遮罩層，以及成長具有第二型導電性的第二磊晶區域在第二鰭片結構之第二部分上。第二型導電性係與第一型導電性不同。
100/100*‧‧‧裝置
102‧‧‧基材
104.1/104.2/104.3/104.4‧‧‧p型鰭式場效電晶體
106.1/106.2/106.3/106.4‧‧‧n型鰭式場效電晶體
108‧‧‧淺溝渠隔離區域
110.1/110.2/110.3/110.4/110.5/110.6‧‧‧閘極結構
112‧‧‧間隙壁
114.1/114.2/114.3/114.4‧‧‧鰭片結構
116.1/116.2/116.3/116.4‧‧‧p型磊晶區域
118.1/118.2/118.3/118.4‧‧‧鰭片結構
120.1/120.2/120.3/120.4‧‧‧n型磊晶區域
122‧‧‧介電層
124‧‧‧閘極電極
126/128/130‧‧‧次區域/p型次區域
132/134/136‧‧‧次區域/n型次區域
126t/128t/130t/132t/134t/136t‧‧‧厚度
138/140‧‧‧通道區
142/144‧‧‧輕摻雜汲極區域
210.1/210.2/210.3/210.4/210.5/210.6‧‧‧結構
246‧‧‧圖案化的多晶矽結構
246t‧‧‧垂直尺寸
248‧‧‧第一硬遮罩層
250‧‧‧第二硬遮罩層
312‧‧‧間隙壁材料層
312t‧‧‧厚度
552‧‧‧硬遮罩層
554‧‧‧第一硬遮罩層
556‧‧‧第二硬遮罩層
554t/556t‧‧‧厚度
658‧‧‧n型鰭式場效電晶體區域
660‧‧‧p型鰭式場效電晶體區域
662‧‧‧光阻層
952‧‧‧硬遮罩層
954‧‧‧第一硬遮罩層
956‧‧‧第二硬遮罩層
1062‧‧‧光阻層
1312‧‧‧間隙壁材料層
1314/1318‧‧‧鰭片結構
1358‧‧‧n型鰭式場效電晶體區域
1360‧‧‧p型鰭式場效電晶體區域
1362‧‧‧光阻層
1364‧‧‧微溝渠
1400‧‧‧方法
1410‧‧‧沉積間隙壁材料層在鰭片結構及圖案化結構上之操作
1415‧‧‧自鰭片結構之頂表面及側壁回蝕間隙壁材料層之操作
1420‧‧‧沉積多層硬遮罩在被回蝕的鰭片結構上，及沉積間隙壁材料層在圖案化結構上之操作
1425‧‧‧圖案化在p型鰭式場效電晶體區域上的光阻層，且蝕刻在n型鰭式場效電晶體區域中的多層硬遮罩之操作
1430‧‧‧磊晶成長n型區域在n型鰭式場效電晶體區域中的 鰭片結構上之操作
1435‧‧‧蝕刻p型鰭式場效電晶體區域中的多層硬遮罩之操作
1440‧‧‧沉積多層硬遮罩在p型鰭式場效電晶體區域中的回蝕鰭片結構以及n型磊晶區域上之操作
1445‧‧‧圖案化在n型鰭式場效電晶體區域上的光阻層，且蝕刻在p型鰭式場效電晶體區域中的多層硬遮罩之操作
1450‧‧‧磊晶成長p型區域在p型鰭式場效電晶體區域中的鰭片結構上之操作
1455‧‧‧蝕刻n型鰭式場效電晶體區域中的多層硬遮罩之操作
A-A/B-B/C-C‧‧‧線
W1/W2‧‧‧寬度
T1‧‧‧厚度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1A]及[圖1B]係繪示根據一些實施例之半導體裝置的等角視圖。
[圖1C]至[圖1E]係繪示根據一些實施例之分別沿著圖1A之A-A線、B-B線及C-C線之半導體裝置的剖面視圖。
[圖2A]至[圖12A]係繪示根據一些實施例在半導體裝置製程之各階段的等角視圖。
[圖2B]至[圖12B]及[圖2C]至[圖12C]係繪示根據一些實施例在半導體裝置製程之各階段的剖面視圖。
[圖13]係繪示例示半導體裝置在製程之一階段的等角視圖。
[圖14]係繪示根據一些實施例之半導體裝置的製造方法之流程圖。
在說明書中，實施例的說明會搭配圖式描述。在圖式中，相似的參考數值一般係指相同、功能相似及/或結構相似的元件。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化和明確，並不表示所討論的各種實施例及/或配置之間有任何關係。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、 「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元件或特徵和其他元件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
須注意的是，說明書中參考的「一個實施例」、「一實施例」、「一例示實施例」、「一例示」等，係指示所述之實施例可包含特定的特徵、結構或特性。而且，上述用語並非必要代表相同的實施例。再者，當一個特定的特徵、結構或特性的描述係連結一實施例，無論是否詳細地描述，本領域中具有通常知識者係可連結其他實施例而對前述的特徵、結構或特性造成影響。
須理解的是，這裡的用語或術語係為了進行描述，而無意構成限制，因此，本說明書中的用語或術語應被相關領域中具有通常知識者根據教義進行解讀。
在此所使用的術語「選擇性」係表示在相同蝕刻條件下，二個材料之間蝕刻速率的比值。
除非另外說明，在此所使用的術語「大約」係指出所述數量的數值的變化幅度為數值的±10%。
在此所使用的術語「基材」係描述被後續的材料層加之於上的材料。基材本身可以被圖案化。添加在基材之頂部上的材料可以被圖案化或可維持未被圖案化。再者，基材可為一系列之半導體材料的任何一者，例如矽、鍺、砷 化鎵、磷化銦等。另外，基材可由不導電材料製成，例如玻璃或藍寶石晶圓。
在此所使用的術語「高k」係表示高介電係數。在半導體裝置及製程的領域中，高k係代表介電係數大於二氧化矽的介電係數(亦即，大於3.9)。
在此所使用的術語「低k」係表示低介電係數。在半導體裝置及製程的領域中，低k係代表介電係數小於二氧化矽的介電係數(亦即，小於3.9)。
在此所使用的術語「p型」定義的任何結構、層及/或區域係被p型摻質(例如：硼)所摻雜。
在此所使用的術語「n型」定義的任何結構、層及/或區域係被n型摻質(例如：磷)所摻雜。
概述
本揭露提供利用雙磊晶成長製程製造半導體裝置之n型鰭式場效電晶體(n-type finFETs，NFETs)及p型鰭式場效電晶體(p-type finFETs，PFETs)的例示方法。相較於其他形成磊晶區域在n型鰭式場效電晶體及p型鰭式場效電晶體之鰭片結構上的方法，這些方法提供具有高選擇性且分別共形成長n型磊晶區域及p型磊晶區域在n型鰭式場效電晶體及p型鰭式場效電晶體之鰭片結構上。相較於其他半導體裝置之n型鰭式場效電晶體及p型鰭式場效電晶體，此磊晶區域之高選擇性成長達到實質減少或最小化n型鰭式場效電晶體及p型鰭式場效電晶體之結構完整性及功能完整性的破壞。
具有n型及p型鰭式場效電晶體之裝置的實施例
圖1A及圖1B係根據一些實施例之閘極取代製程後的裝置100的等角視圖。圖1B係根據圖1A之裝置100的180度旋轉(亦即，沿著Z軸)視圖。圖1C至圖1E係根據一些實施例之分別沿著圖1A之A-A線、B-B線及C-C線之半導體裝置的剖面視圖。裝置100可被包含在微處理器、記憶元件或其他積體電路(integrated circuit，IC)中。本領域中具有通常知識者應理解圖1A至圖1E中裝置100之視圖係以說明目的呈現，而未依照比例繪示。
本章節討論的裝置100係參閱圖1A至圖1E。裝置100可被形成在基材102上，且可包含p型鰭式場效電晶體(PFETs)104.1至p型鰭式場效電晶體104.4及n型鰭式場效電晶體(NFETs)106.1至n型鰭式場效電晶體106.4。裝置100可更包含淺溝渠隔離(shallow trench isolation，STI)區域108、閘極結構110.1至閘極結構110.6及間隙壁112，其中間隙壁112係設置在每一個閘極結構110.1至閘極結構110.6的相反側壁上。
基材102可為p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4及n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4被形成在上的物理材料。基材102可為半導體材料，例如但不限於，矽。在一些實施例中，基材102包含結晶矽基材(例如：晶圓)。在一些實施例中，基材102包含(i)元素半導體，例如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦； (iii)合金半導體，包含碳化矽鍺、矽鍺、砷磷化鎵、磷化銦鎵、砷化銦鎵、磷砷化銦鎵、砷化鋁銦及/或砷化鋁鎵；或(iv)上述之組合。再者，基材102可根據設計需求進行摻雜(即p型基材或n型基材)。在一些實施例中，基材102可以p型摻質(例如：硼、銦、鋁或鎵)或n型摻質(例如：磷或砷)。
淺溝渠隔離區域108可提供p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4及n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4彼此之間電性隔離及電性隔離與基材102結合或沉積在基材102上的相鄰主動元件及被動元件(圖未繪示)。淺溝渠隔離區域108可由介電材料製成。在一些實施例中，淺溝渠隔離區域108可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、低k介電材料及/或其他合適的絕緣材料。在一些實施例中，淺溝渠隔離區域108可包含多層結構。
在一些實施例中，p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4可分別包含鰭片結構114.1至鰭片結構114.4及p型磊晶區域116.1至p型磊晶區域116.4。在一些實施例中，n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4可分別包含鰭片結構118.1至鰭片結構118.4及n型磊晶區域120.1至n型磊晶區域120.4。
鰭片結構114.1、鰭片結構114.2、鰭片結構118.1及鰭片結構118.2可沿著Y軸穿過閘極結構110.1、閘極結構110.2及閘極結構110.3。鰭片結構114.3、鰭片結構 114.4、鰭片結構118.3及鰭片結構118.4亦可沿著Y軸穿過閘極結構110.4、閘極結構110.5及閘極結構110.6。延伸至淺構渠隔離區域108之下的鰭片結構114.1、鰭片結構114.2、鰭片結構118.1及鰭片結構118.2之部分可分別被閘極結構110.1至閘極結構110.3所包圍。相似地，延伸至淺構渠隔離區域108之下的鰭片結構114.3、鰭片結構114.4、鰭片結構118.3及鰭片結構118.4之部分可分別被閘極結構110.4至閘極結構110.6所包圍。
在一些實施例中，鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4可包含類似基材102的材料。在一些實施例中，鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4可自基材102的光微影圖案化及蝕刻而形成。根據一些實施例，每一個在淺溝渠隔離區域108中的鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4之部分可具有範圍為約5nm至約10nm的寬度W1(如圖1E所示)。每一個延伸至淺溝渠隔離區域108之上的鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4之部分可具有範圍為約3nm至約6nm的寬度W2(如圖1E所示)。基於在此所揭露的，本領域中具有通常知識者應理解鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4的其他寬度及材料係在本揭露的範圍及精神內。
在一些實施例中，如圖1A至圖1D所繪示，p型磊晶區域116.1至p型磊晶區域116.4可分別成長在鰭片結 構114.1至鰭片結構114.4之部分上，並延伸至淺溝渠隔離區域108之下，且並非在閘極結構110.1至閘極結構110.6的下方。相似地，在一些實施例中，圖1A至圖1D繪示n型磊晶區域120.1至n型磊晶區域120.4可分別成長在鰭片結構118.1至鰭片結構118.4之部分上，並延伸至淺溝渠隔離區域108之下，且並非在閘極結構110.1至閘極結構110.6的下方。
磊晶區域116.1至磊晶區域116.4及磊晶區域120.1至磊晶區域120.3可包含磊晶成長的半導體材料。在一些實施例中，磊晶成長的半導體材料與基材102之材料為相同材料。在一些實施例中，磊晶成長的半導體材料與基材102之材料為不同材料。磊晶成長的半導體材料可包含：(i)半導體材料，例如鍺或矽；(ii)化合物半導體材料，包含砷化鎵及/或砷化鋁鎵；或(iii)合金半導體，包含矽鍺及/或砷磷化鎵。在一些實施例中，磊晶區域116.1至磊晶區域116.4及磊晶區域120.1至磊晶區域120.3之每一者可具有圍繞淺溝渠隔離108之上的鰭片結構之部分的厚度T1(例如，如圖1E所示)，其中厚度T1之範圍為約5nm至約15nm。
在一些實施例中，磊晶區域116.1至磊晶區域116.4及磊晶區域120.1至磊晶區域120.3可藉由(i)化學氣相沉積(chemical vapor deposition，CVD)，例如低壓化學氣相沉積(low pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum CVD，UHVCVD)、減壓化 學氣相沉積(reduced pressure CVD，RPCVD)或任何合適的化學氣相沉積；(ii)分子束磊晶(molecular beam epitaxy，MBE)製程；(iii)任何合適的磊晶製程；或(iv)上述之組合。在一些實施例中，可藉由磊晶沉積/部分蝕刻製程成長磊晶區域116.1至磊晶區域116.4及磊晶區域120.1至磊晶區域120.3，其中磊晶沉積/部分蝕刻製程重覆至少一次。上述重覆磊晶沉積/部分蝕刻製程亦稱為「循環沉積-蝕刻(cyclic deposition-etch，CDE)製程」。在一些實施例中，成長磊晶區域116.1至磊晶區域116.4及磊晶區域120.1至磊晶區域120.3係藉由選擇性磊晶成長(selective epitaxial growth，SEG)進行，其中添加蝕刻氣體，以促進半導體材料選擇性成長在鰭片結構之暴露的表面上，而非在絕緣材料(例如，淺溝渠隔離區域108之介電材料)上。
p型磊晶區域116.1至p型磊晶區域116.4可包含矽鍺，且可在磊晶成長製程時利用p型摻質(例如，硼、銦或鎵)進行原位摻雜。以p型原位摻雜而言，p型摻雜前驅物可例如，但不限於，乙硼烷(B2H6)、三氟化硼(BF3)及/或其他可使用的p型摻雜前驅物。n型磊晶區域120.1至n型磊晶區域120.3可包含矽，且可在磊晶成長製程時利用n型摻質(例如，磷或砷)進行原位摻雜。以n型原位摻雜而言，n型摻雜前驅物可例如，但不限於，砷化氫(AsH3)、磷化氫(PH3)及/或其他可使用的n型摻雜前驅物。
在一些實施例中，p型磊晶區域116.1至p型磊 晶區域116.4之每一者可具有次區域，其中次區域可包含矽鍺，且根據例如摻雜濃度、磊晶成長製程條件，及/或鍺相對於矽的相對濃度而彼此不同。
舉例而言，如圖1E所示，磊晶區域116.1可具有p型次區域126、p型次區域128及p型次區域130，其中p型次區域126、p型次區域128及p型次區域130係分別磊晶成長在鰭片結構114.1、p型次區域126及p型次區域128上。在一些實施例中，p型次區域126、p型次區域128及p型次區域130可具有厚度126t、厚度128t、厚度130t，其厚度範圍分別為約0.5nm至約5nm、約2nm至約5nm及約0.5nm至約5nm。在一些實施例中，在次區域126中鍺的原子百分比係小於次區域128及次區域130中鍺的原子百分比。在一些實施例中，次區域126中鍺的原子百分比係等於或幾乎等於次區域130中鍺的原子百分比，但小於次區域128中鍺的原子百分比。在一些實施例中，次區域126包含範圍為約15原子百分比至約35原子百分比的鍺，次區域128包含範圍為約40原子百分比至約70原子百分比的鍺，且次區域130包含範圍為約25原子百分比至約50原子百分比的鍺，而在次區域126、次區域128及次區域130中，其餘的原子百分比為矽。
可在約10Torr至約300Torr的壓力及約500℃至約700℃的溫度下磊晶成長次區域126、次區域128及次區域130，並利用反應氣體，例如氯化氫做為蝕刻劑、甲鍺烷(GeH4)做為鍺的前驅物、二氯矽烷(dichlorosilane， DCS)及/或矽烷(SiH4)做為矽的前驅物、乙硼烷做為硼的前驅物、氫氣及/或氮氣。根據一些實施例，為了在次區域126、次區域128及次區域130中取得不同的鍺濃度，可在各自的成長製程中，改變鍺對矽之前驅物的流動速率比值。舉例而言，在次區域128的磊晶成長時，使用鍺對矽之前驅物的流動速率比值之範圍為約9至約25，而在次區域130的磊晶成長時，使用鍺對矽之前驅物的流動速率比值為小於6。
根據一些實施例，次區域126、次區域128及次區域130可改變彼此的p型摻質濃度。舉例而言，次區域126可為未摻雜或可具有低於次區域128及次區域130之摻雜濃度的摻雜濃度。在一些實施例中，次區域126可具有低於約8×1020原子/cm3的摻雜濃度，而次區域128可具有範圍為約1×1020原子/cm3至約3×1021原子/cm3的摻雜濃度，且次區域130可具有範圍為約1×1020原子/cm3至約3×1022原子/cm3的摻雜濃度。磊晶區域116.2至磊晶區域116.4可具有類似於次區域126、次區域128及次區域130的次區域(圖未繪示)。
如圖1E所繪示，磊晶區域120.1可具有n型次區域132、n型次區域134及n型次區域136，其中n型次區域132、n型次區域134及n型次區域136係分別磊晶成長在鰭片結構118.1、次區域132及次區域134。除了摻質的類型之外，次區域132、次區域134及次區域136之厚度、相對於矽的鍺相對濃度、摻質濃度及/或磊晶成長製程條件係分 別與次區域126、次區域128及次區域130類似。磊晶區域120.2至磊晶區域120.4可具有與次區域132、次區域134及次區域136類似的次區域(圖未繪示)。
根據在此所揭露的，本領域中具有通常知識者應理解用於次區域126、次區域128、次區域130、次區域132、次區域134及次區域136的其他材料、厚度、鍺濃度及摻質濃度皆係在本揭露的範圍和精神內。
鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4係分別為p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4及n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4的電流輸送結構。沿著分別被磊晶區域116.1至磊晶區域116.4覆蓋的鰭片結構114.1至鰭片結構114.4之部分的磊晶區域116.1至磊晶區域116.4係配置為分別當作p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4的源極/汲極(S/D)區域。相似地，沿著分別被磊晶區域120.1至磊晶區域120.4覆蓋的鰭片結構118.1至鰭片結構118.4之部分的磊晶區域120.1至磊晶區域120.4係配置為分別當作n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4的源極/汲極(S/D)區域。p型鰭式場效電晶體及n型鰭式場效電晶體之通道區係形成在閘極結構下方的鰭片結構之部分中。舉例而言，如圖1C所示，p型鰭式場效電晶體104.1的通道區138係形成在閘極結構110.1至閘極結構110.3下方的鰭片結構114.1之部分中。如圖1D所示之例示的n型鰭式場效電晶體106.1的通道區140。通道區 140係形成在閘極結構110.1至閘極結構110.3的鰭片結構118.1之部分中。
以下參閱圖1C及圖1D繼續討論閘極結構110.1。然而，由於閘極結構110.1至閘極結構110.6具有與彼此相似的結構、成分及功能，須理解的是，除非另外說明，閘極結構110.1的討論係可應用於閘極結構110.2至閘極結構110.6。
如圖1C及圖1D所示，閘極結構110.1可包含介電層122及閘極電極124。為了簡化，介電層122及閘極電極124並未繪示於圖1A及圖1B。在一些實施例中，介電層122係與閘極電極124相鄰並接觸。在一些實施例中，介電層122之厚度範圍為約1nm至約5nm。在一些實施例中，閘極結構110.1可更包含覆蓋層、蝕刻中止層及/或其他合適的材料。閘極結構110.1可藉由閘極取代製程形成。
介電層122可包含氧化矽，且可藉由化學氣相沉積、原子層沉積、物理氣相沉積、電子束蒸鍍(e-beam evaporation)或其他合適的製程而形成。在一些實施例中，介電層122可包含(i)一層氧化矽、氮化矽及/或氮氧化矽，(ii)高k介電材料，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)具有鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿或鎦的氧化物之高k介電材料，或(iv)上述之組合。可藉由原子層沉積及/或其他合適的製程形成高k介電材料層。在一些實施例中，介電層122可包含單層或絕 緣材料層的堆疊。間隙壁112可與介電層122接觸。
閘極電極124可包含閘極功函數金屬層及閘極金屬填充層(圖未繪示)。在一些實施例中，閘極功函數層可包含，例如鋁、銅、鎢、鈦、鉭、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀、碳化鉭(TaC)、氮矽化鉭(TaSiN)、碳氮化鉭(TaCN)、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、氮化鎢(WN)、金屬合金及/或上述的組合。在一些實施例中，閘極金屬填充層可包含合適的導電材料，例如鈦、銀、鋁、TiAlN、TaC、TaCN、TaSiN、錳、鋯、TiN、TaN、釕、鉬、WN、銅、鎢、鈷、鎳、碳化鈦、碳化鋁鈦(TiAlC)、碳化鋁鉭(TaAlC)、金屬合金及/或上述的組合。可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的沉積製程形成閘極金屬填充層及閘極功函數金屬層。
請重新參閱圖1A，間隙壁112可包含絕緣材料，例如氧化矽、氮化矽、低k介電材料或上述之組合。間隙壁112可具有介電係數低於3.9(例如小於3.5、3或2.8)的低k介電材料。在一些實施例中，每一個間隙壁112可具有之厚度112t的範圍為約7nm至約10nm。根據在此所揭露的，本領域中具有通常知識者應理解間隙壁112的其他厚度係在本揭露的範圍和精神內。
除此之外或選擇性地，p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4之每一者及n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4之每一者具有輕摻雜汲極(lightly-doped-drain，LDD)區域。為了清楚與 簡化，輕摻雜汲極區域未繪示於圖1A、圖1B及圖1E。為了易於討論，p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.3的p型輕摻雜汲極區域142未繪示於圖1C，且n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.3的n型輕摻雜汲極區域144未繪示於圖1D。p型輕摻雜汲極區域142係分別形成在p型磊晶區域116.1及p型磊晶區域116.3下方的鰭片結構114.1及鰭片結構114.3之部分中。n型輕摻雜汲極區域144係分別形成在n型磊晶區域120.1及n型磊晶區域120.3下方的鰭片結構118.1及鰭片結構118.3之部分中。輕摻雜汲極區域142及輕摻雜汲極區域144可具有p型摻質濃度及n型摻質濃度範圍為約1×1013原子/cm3至約1×1014原子/cm3。
雖然圖1A及圖1B所示之裝置100係具有四個p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4及四個n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4，本領域中具有通常知識者應理解裝置100可包含任何合適數量的p型鰭式場效電晶體及n型鰭式場效電晶體。根據在此所揭露的，本領域中具有通常知識者應理解淺溝渠隔離區域108、間隙壁112、鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4及磊晶區域116.1至磊晶區域116.4及磊晶區域120.1至磊晶區域120.4的剖面形狀係用以說明，並無意構成限制。
利用雙磊晶製程製造裝置的例示方法
圖2A至圖12A係繪示根據一些實施例之裝置 100(如圖1A至圖1E所繪示)在製程各階段的等角視圖。圖2B至圖12B及圖2C至圖12C係繪示根據一些實施例之圖1的裝置100在製程各階段沿著線A-A及線B-B的剖面視圖。為了清楚與簡化，以下參考圖2A至圖12A、圖2B至圖12B及圖2C至圖12C討論裝置100的p型鰭式場效電晶體104.1及n型鰭式場效電晶體106.1的例示製造方法。由於p型鰭式場效電晶體104.1至p型鰭式場效電晶體104.4係彼此相似且係同時形成，且n型鰭式場效電晶體106.1至n型鰭式場效電晶體106.4係彼此相似且係同時形成，本領域中具有通常知識者應理解的是，除非另外說明，p型鰭式場效電晶體104.1的討論係可應用於p型鰭式場效電晶體104.2至p型鰭式場效電晶體104.4，且n型鰭式場效電晶體106.1的討論係可應用於n型鰭式場效電晶體106.2至n型鰭式場效電晶體106.4。
圖2A至圖2C係根據一些實施例的部分製作之裝置100的視圖，其係在鰭片結構114.1至鰭片結構118.1、淺溝渠隔離區域108及結構210.1至結構210.6形成之後。鰭片結構114.1至鰭片結構118.1係藉由基材102的光微影圖案化及蝕刻所形成。淺溝渠隔離區域108的形成可包含在結構210.1至結構210.6形成之前，毯覆沉積介電材料在鰭片結構114.1及鰭片結構118.1及基材102上。如圖2A至圖2C所示，毯覆沉積後可蝕刻被沉積的介電材料，以形成淺溝渠隔離區域108。在一些實施例中，介電材料可包含例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃或低k介電材料。在 一些實施例中，形成介電材料係利用流動化學氣相沉積(flowable chemical vapor deposition，FCVD)製程、高密度電漿(high-density-plasma，HDP)化學氣相沉積製程、使用矽烷(SiH4)及氧氣(O2)做為反應前驅物。在一些實施例中，形成介電材料係利用次大氣壓化學氣相沉積(sub-atmospheric CVD，SACVD)製程或高縱深比填溝製程(high aspect-ratio process，HARP)，其中製程氣體可包含四乙氧基矽烷(tetraethoxysilane，TEOS)及/或臭氧(O3)。在一些實施例中，形成介電材料係利用旋塗式介電材料(spin-on-dielectric，SOD)，例如倍半矽氧烷(hydrogen silsesquixoane，HSQ)或甲基倍半矽氧烷(methyl silsesquixoane，MSQ)。
介電材料的蝕刻可利用溼式蝕刻製程進行，例如浸泡基材102在氫氟酸中(HF)。另外，蝕刻操作可利用乾式蝕刻進行，例如使用三氟甲烷(CHF3)或三氟化硼(BF3)做為蝕刻氣體。在一些實施例中，延伸至淺溝渠隔離區域108之上的鰭片結構114.1及鰭片結構118.1之部分的垂直尺寸可分別在範圍約15nm至約50nm、約20nm至約40nm或約25nm至約35nm。根據在此所揭露的，本領域中具有通常知識者應理解延伸至淺溝渠隔離區域108之上的鰭片結構114.1及鰭片結構118.1之部分的其他垂直尺寸是在本揭露的範圍及精神內。
結構210.1至結構210.6之每一者可包含圖案化的多晶矽結構246及圖案化的第一硬遮罩層248及第二硬 遮罩層250。圖案化的多晶矽結構246係形成在淺溝渠隔離區域108的頂表面108t上及鰭片結構114.1與鰭片結構118.1分別的頂表面114.1s及頂表面118.1s，以圍繞延伸至淺溝渠隔離區域108之上的鰭片結構114.1及鰭片結構118.1之部分。在一些實施例中，圖案化的多晶矽結構246之垂直尺寸246t的範圍為約90nm至約200nm。形成圖案化的多晶矽結構246係藉由多晶矽的毯覆沉積後，對被沉積的多晶矽進行光微影及蝕刻。沉積製程可包含化學氣相沉積、電漿氣相沉積(plasma vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、其他合適的沉積方法及/或上述之組合。多晶矽蝕刻可包含乾式蝕刻、溼式蝕刻及/或其他蝕刻方法(例如：反應性離子蝕刻)。在一些實施例中，結構210.1至結構210.6可在裝置100的後續製程時的閘極取代製程中被取代，以分別形成閘極結構110.1至閘極結構110.6。
圖案化的第一硬遮罩層248及第二硬遮罩層250可分別包含氮化物材料及氧化物材料。形成硬遮罩層248及硬遮罩層250皆係藉由各自材料的毯覆沉積後，對被沉積的材料進行蝕刻。圖案化的第一硬遮罩層248及第二硬遮罩層250的沉積及蝕刻製程係與上述圖案化的多晶矽結構246類似。在一些實施例中，圖案化的第一硬遮罩層248及第二硬遮罩層250的垂直尺寸之範圍分別為約10nm至約20nm及約40nm至約60nm。
圖3A至圖3C係根據一些實施例的部分製作之 裝置100的視圖，其係在間隙壁材料層312及p型輕摻雜汲極區142及n型輕摻雜汲極區144(未繪示於圖3A至圖3C中；以上繪示於圖1D中)形成之後。間隙壁材料層312可包含(i)介電材料，例如氧化矽、碳化矽、氮化矽、氮氧化矽，(ii)任何氧化物材料，(iii)任何氮化物材料，(iv)低k材料或(v)上述之組合。在一些實施例中，間隙壁材料312的厚度312t之範圍為約7nm至約10nm。
間隙壁材料層312可以兩階段的毯覆沉積在圖2A的部分形成之裝置100上，其係利用合適的沉積製程，例如化學氣相沉積或原子層沉積。在第一階段沉積中，可沉積之間隙壁材料層312的厚度範圍為約3nm至約5nm。第一階段沉積係在p型輕摻雜汲極區域142及n型輕摻雜汲極區域144的形成之後，且可分別藉由離子佈植p型摻質(例如硼)及n型摻質(例如磷)在被結構210.1至結構210.3覆蓋的鰭片結構114.1及鰭片結構118.1之部分中而形成。輕摻雜區域142及輕摻雜區域144的形成係在間隙壁材料層312的第二階段沉積之後。在第二階段沉積時，厚度範圍為約4nm至約6nm之間隙壁材料層312係被沉積，以獲得最終厚度312t。在一些實施例中，在裝置100的後續製程中，可藉由例如化學機械研磨對間隙壁材料層312進行研磨，以形成如圖1A至圖1D所示之間隙壁112。
圖4A至圖4C係根據一些實施例的部分製作之裝置100的視圖，其係在間隙壁材料層312自鰭片結構114.1及鰭片結構118.1之頂表面及側壁的回蝕以及延伸至 淺溝渠隔離區域108之上的鰭片結構114.1及鰭片結構118.1之部分的鰭片修整之後。間隙壁材料層312自鰭片結構114.1及鰭片結構118.1的回蝕可同時進行。在一些實施例中，進行間隙壁材料層312的回蝕可利用乾式蝕刻製程，例如反應性離子蝕刻(reactive ion etching，RIE)或使用含氯或氟的蝕刻劑之任何其他合適的乾式蝕刻製程。使用的蝕刻劑可具有低k材料對氧化物或氮化物材料的選擇性大於約7：1，例如約10：1、約15：1或約20：1。
在一些實施例中，進行間隙壁材料層312的回蝕可利用沉積及蝕刻的循環製程。在此循環製程中，含碳高分子的沉積之一或多次循環之後可進行上述之使用含氯或氟之蝕刻劑的乾式蝕刻製程。因為結構210.1至結構210.6與鰭片結構114.1及鰭片結構118.1之間的高度差，相較於在被鰭片結構114.1及鰭片結構118.1覆蓋的間隙壁材料層312上，含碳高分子可沉積較厚的一層在被結構210.1至結構210.6覆蓋的間隙壁材料層312上。含碳高分子層可避免在結構210.1至結構210.6上的間隙壁材料層312在乾式蝕刻循環中被蝕刻，因此，允許間隙壁材料層312自鰭片結構114.1及鰭片結構118.1之頂表面及側壁的選擇性回蝕。
在一些實施例中，在間隙壁材料層312的回蝕之後進行蝕刻製程，以利用蝕刻氣體(例如氧氣、氮氣及/或氫氣)自被結構210.1至結構210.6覆蓋的間隙壁材料層312中移除含碳高分子層。對鰭片結構114.1至鰭片結構114.4及鰭片結構118.1至鰭片結構118.4之每一者，含碳高 分子層的移除之後可進行鰭片結構114.1及鰭片結構118.1的橫向修整製程，以獲得鰭片寬度W2(參閱圖1E的上述討論)。
橫向修整製程可包含鰭片結構114.1及鰭片結構118.1之側壁上的薄表面的氧化後，使用蝕刻劑[例如稀釋氫氟酸(diluted hydrofluoric acid，DHF)]進行溼式蝕刻製程，以自鰭片結構114.1及鰭片結構118.1之側壁移除被氧化的表面。當鰭片結構114.1及鰭片結構118.1之材料可在鰭片結構114.1及鰭片結構118.1之側壁表面的氧化過程中被消耗，被氧化的側壁表面的蝕刻可橫向修整鰭片結構114.1及鰭片結構118.1，以獲得鰭片寬度W2。
圖5A至圖5C係根據一些實施例的部分製作之裝置100的視圖，其係在硬遮罩層552形成在圖4A之部分製作之裝置100上之後。硬遮罩層552可包含一或多層絕緣材料。在一些實施例中，硬遮罩層552可分別包含第一硬遮罩層554及第二硬遮罩層556。第一硬遮罩層554可具有氧化物材料(例如氧化矽)，且第二硬遮罩層556可具有氧化物材料(例如氧化鋁、二氧化鋯及/或氧化鑭)、氮化物材料(例如氮氧化鋁及/或氮化鈦)或上述之組合。在一些實施例中，形成第一硬遮罩層554及第二硬遮罩層556係藉由分別毯覆沉積各自的材料在圖4A之部分製作的裝置100及第一硬遮罩層554上。在一些實施例中，可利用任何合適的沉積製程(例如化學氣相沉積或原子層沉積)，以進行第一硬遮罩層554及第二硬遮罩層556的毯覆沉積。在一些實施例中，第一硬 遮罩層554及第二硬遮罩層556彼此可具有相同或不同的厚度。在一些實施例中，第一硬遮罩層554及第二硬遮罩層556具有範圍為約1.5nm至約4nm的厚度554t及厚度556t。
圖6A至圖6C係根據一些實施例的部分製作之裝置100的視圖，其係在自n型鰭式場效電晶體區域658移除硬遮罩層552之後。n型鰭式場效電晶體區域658在此可當作是具有n型鰭式場效電晶體區域106.1至n型鰭式場效電晶體區域106.4之元件(例如：鰭片結構118.1至鰭片結構118.4、與鰭片結構118.1至鰭片結構118.4相鄰的淺溝渠隔離區域108及/或圍繞鰭片結構118.1至鰭片結構118.4的結構210.1至結構210.6之部分)的區域。自n型鰭式場效電晶體區域658中移除硬遮罩層552可包含對在p型鰭式場效電晶體區域660上之光阻(photoresist，PR)層662進行光微影圖案化及自n型鰭式場效電晶體區域658中蝕刻硬遮罩層552。p型鰭式場效電晶體區域660在此可當作是具有p型鰭式場效電晶體區域104.1至p型鰭式場效電晶體區域104.4之元件(例如：鰭片結構114.1至鰭片結構114.4、與鰭片結構114.1至鰭片結構114.4相鄰的淺溝渠隔離區域108及/或圍繞鰭片結構114.1至鰭片結構114.4的結構210.1至結構210.6之部分)的區域。
在一些實施例中，蝕刻在n型鰭式場效電晶體區域658中的第二硬遮罩層556係藉由使用蝕刻劑氣體[例如四氟化碳(CF4)]進行乾式蝕刻製程。用於第二硬遮罩層556之乾式蝕刻的蝕刻劑氣體係具有第二硬遮罩層556材料對 第一硬遮罩材料層554的選擇性為等於或大於約50：1。在n型鰭式場效電晶體區域658中的第一硬遮罩層554可在第二硬遮罩層556的乾式蝕刻中扮演蝕刻中止層。再者，第一硬遮罩層554在n型鰭式場效電晶體區域658中的第二硬遮罩層之乾式蝕刻中可助於最小化對鰭片結構118.1至鰭片結構118.4的破壞。光阻層662可助於保護在p型鰭式場效電晶體區域660中的第二硬遮罩層556，免於在n型鰭式場效電晶體區域658中的第二硬遮罩層556之乾式蝕刻過程中被蝕刻。
在一些實施例中，蝕刻在n型鰭式場效電晶體區域658中的第一硬遮罩層554係藉由使用蝕刻劑氣體[例如(i)氨(NH3)及雙氧水(H2O2)、(ii)硫酸(H2SO4)及雙氧水、(iii)DHF]進行溼式蝕刻製程。用於第一硬遮罩層554之溼式蝕刻的蝕刻劑係具有第一硬遮罩層554材料對在第一硬遮罩層554下方之間隙壁材料層312的選擇性為等於或大於約50：1。間隙壁材料層312可在n型鰭式場效電晶體區域658中的第一硬遮罩層554的溼式蝕刻中扮演蝕刻中止層。
在一些實施例中，光阻層662係在移除在n型鰭式場效電晶體區域658中的第一硬遮罩層554之後藉由溼式蝕刻移除。在一些實施例中，在n型鰭式場效電晶體區域658中的第一硬遮罩層554及光阻層662可同時藉由溼式蝕刻製程移除。在p型鰭式場效電晶體區域660中的第二硬遮罩層556可助於在光阻層662的溼式蝕刻時保護下方的第一硬遮罩層554。
圖7A至圖7C係根據一些實施例的部分製作之裝置100的視圖，其係在n型磊晶區域120.1形成在鰭片結構118.1上之後。在n型磊晶區域120.1形成之前，利用溼式蝕刻製程移除在p型鰭式場效電晶體區域660中的光阻層662。根據一些實施例，n型磊晶區域120.1係磊晶成長在鰭片結構118.1之部分上，其中鰭片結構118.1之部分係延伸至淺溝渠隔離區域108之上，而不在結構210.1至結構210.6下方。在p型鰭式場效電晶體區域660中的硬遮罩層552部分有助於在n型磊晶區域120.1的磊晶成長過程中避免磊晶成長在鰭片結構114.1上。
磊晶區域120.1可包含與基材102之材料相同或不同的材料。磊晶區域120.1可包含(i)半導體材料，例如鍺或矽；(ii)化合物半導體材料，例如砷化鎵及/或砷化鋁鎵；或(iii)合金半導體，包含矽鍺及/或砷磷化鎵。在一些實施例中，磊晶區域120.1可具有範圍為約5nm至約15nm的厚度T1，其中厚度T1係圍繞在淺溝渠隔離區域108之上的鰭片結構118.1之部分。
在一些實施例中，可藉由(i)化學氣相沉積，例如低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、減壓化學氣相沉積或任何合適的化學氣相沉積成長；(ii)分子束磊晶製程；(iii)任何合適的磊晶製程；或(iv)上述之組合成長磊晶區域120.1。在一些實施例中，可藉由磊晶沉積/部分蝕刻製程成長磊晶區域120.1，其中磊晶沉積/部分蝕刻製程重覆至少一次。上述重覆磊晶沉積/部分蝕刻 製程亦稱為「循環沉積-蝕刻製程」。在一些實施例中，成長磊晶區域120.1係藉由選擇性磊晶成長進行，其中添加蝕刻氣體，以促進半導體材料選擇性成長在鰭片結構118.1之暴露的表面上，而非在絕緣材料(例如，淺溝渠隔離區域108之介電材料)上。
n型磊晶區域120.1可包含矽，且可在磊晶成長製程中使用n型摻質(例如磷或砷)進行原位摻雜。以n型原位摻雜而言，n型摻雜前驅物可例如，但不限於，磷化氫(PH3)、砷化氫(AsH3)及/或其他可使用的n型摻雜前驅物。根據一些實施例，如以上參閱圖1E所述，磊晶區域120.1可具有n型次區域132、n型次區域134及n型次區域136。
圖8A至圖8C係根據一些實施例的部分製作之裝置100的視圖，其係在移除在p型鰭式場效電晶體區域660中的硬遮罩層552之後。蝕刻在p型鰭式場效電晶體區域660中的硬遮罩層552係以類似蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552的方法進行，如以上參閱圖6A至圖6C的描述。
圖9A至圖9C係根據一些實施例的部分製作之裝置100的視圖，其係在硬遮罩層952形成在圖8A之部分製作之裝置100上之後。硬遮罩層952可包含一或多層絕緣材料。在一些實施例中，硬遮罩層952可分別包含第一硬遮罩層954及第二硬遮罩層956。第一硬遮罩層954及第二硬遮罩層956之結構、成分及功能係分別類似於第一硬遮罩層554及第二硬遮罩層556。在一些實施例中，形成第一硬遮 罩層954及第二硬遮罩層956係分別藉由毯覆沉積各自的材料在圖8A之部分製作的裝置100上，其方式係分別類似於第一硬遮罩層554及第二硬遮罩層556的沉積。
圖10A至圖10C係根據一些實施例的部分製作之裝置100的視圖，其係在移除在p型鰭式場效電晶體區域660中的硬遮罩層952之後。在p型鰭式場效電晶體區域660中的硬遮罩層952部分的移除可包含在n型鰭式場效電晶體區域658上的光阻層1062的光微影圖案化，以及自p型鰭式場效電晶體區域660中蝕刻硬遮罩層952。蝕刻在p型鰭式場效電晶體區域660中的硬遮罩層952係以類似蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552的方法進行，如以上參閱圖6A至圖6C的描述。類似圖6A至圖6C的光阻層662，光阻層1062有助於保護在n型鰭式場效電晶體區域658中的第二硬遮罩層956，使免於在p型鰭式場效電晶體區域660中的第二硬遮罩層956之乾式蝕刻中被蝕刻。
圖11A至圖11C係根據一些實施例的部分製作之裝置100的視圖，其係在p型磊晶區域116.1形成在鰭片結構114.1上之後。在p型磊晶區域116.1形成之前，利用溼式蝕刻製程移除在n型鰭式場效電晶體區域658中的光阻層1062。根據一些實施例，p型磊晶區域116.1係磊晶成長在鰭片結構114.1之部分上，其中鰭片結構114.1之部分係延伸至淺溝渠隔離區域108之上，而不在結構210.1至結構210.6下方。在n型鰭式場效電晶體區域658中的硬遮罩層952有助於在p型磊晶區域116.1的磊晶成長過程中避免磊 晶成長在鰭片結構118.1上。
磊晶區域116.1可包含與基材102之材料相同或不同的材料。磊晶區域116.1可包含(i)半導體材料，例如鍺或矽；(ii)化合物半導體材料，例如砷化鎵及/或砷化鋁鎵；或(iii)合金半導體，包含矽鍺及/或砷磷化鎵。在一些實施例中，可藉由(i)化學氣相沉積，例如低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、減壓化學氣相沉積或任何合適的化學氣相沉積成長；(ii)分子束磊晶製程；(iii)任何合適的磊晶製程；或(iv)上述之組合成長磊晶區域116.1。在一些實施例中，可藉由磊晶沉積/部分蝕刻製程成長磊晶區域116.1，其中磊晶沉積/部分蝕刻製程重覆至少一次。上述重覆磊晶沉積/部分蝕刻製程亦稱為「循環沉積-蝕刻製程」。在一些實施例中，成長磊晶區域116.1係藉由選擇性磊晶成長進行，其中添加蝕刻氣體，以促進半導體材料選擇性成長在鰭片結構114.1之暴露的表面上，而非在絕緣材料(例如，淺溝渠隔離區域108之介電材料)上。
p型磊晶區域116.1可包含矽鍺，且可在磊晶成長製程中使用p型摻質(例如硼、銦或鎵)進行原位摻雜。以p型原位摻雜而言，p型摻雜前驅物可例如，但不限於，乙硼烷(B2H6)、三氟化硼(BF3)及/或其他可使用的p型摻雜前驅物。根據一些實施例，如以上參閱圖1E所述，磊晶區域116.1可具有p型次區域126、p型次區域128及p型次區域130。
圖12A至圖12C係根據一些實施例的部分製作之裝置100的視圖，其係在移除在n型鰭式場效電晶體區域 658中的硬遮罩層952之後。蝕刻硬遮罩層952係以類似蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552的方法進行，如以上參閱圖6A至圖6C的描述。
圖12A至圖12C之結構形成後，可形成裝置100的其他元件，例如利用取代金屬閘極製程的閘極結構110.1至閘極結構110.6、內層介電層、源極/汲極接觸窗、閘極接觸窗、介層窗、內連接金屬線、鈍化層等，然而，為了簡化並未繪示上述元件。
上述利用雙磊晶成長製程製造n型磊晶區域(例如區域120.1)在鰭片結構(例如118.1)上及製造p型磊晶區域(例如區域116.1)在其他鰭片結構(例如114.1)上的例示方法提供高度選擇性，以及n型磊晶區域及p型磊晶區域在鰭片結構上的共形成長。
利用雙磊晶成長製程製造n型磊晶區域及p型磊晶區域(圖未繪示)在鰭片結構上的一種或其他方法在應用上的一些限制，在以下根據圖13進行討論。圖13所示為裝置100*分別具有n型鰭式場效電晶體區域1358及p型鰭式場效電晶體區域1360。與裝置100之元件具有相同標註的裝置100*之元件係與裝置100有相似的結構及功能。所示之裝置100*係自n型鰭式場效電晶體區域1358之鰭片結構1318的側壁及頂表面蝕刻間隙壁材料層1312之後。在自鰭片結構1318蝕刻間隙壁材料層1312之前，圖案化光阻層1362在p型鰭式場效電晶體區域1360之結構上，以避免蝕刻在鰭片結構1314上的間隙壁材料層1312。在鰭片結構 1314上的間隙壁材料層1312有助於避免在n型磊晶區域在鰭片結構1318上的後續成長過程中，成長n型磊晶區域在鰭片結構1314上。
然而，在蝕刻間隙壁材料層1312時，光阻層的使用對結構的完整性(例如，鰭片結構1314及鰭片結構1318、淺溝渠隔離區域108及/或在結構210.6上的間隙壁材料層1312)有不利的影響。光阻層1362的材料與用於蝕刻製程的蝕刻劑反應，且相較於對鰭片結構1318之材料的選擇性，降低蝕刻劑對間隙壁材料層1312的選擇性。因此，在蝕刻間隙壁材料層1312時，會損失鰭片結構1318的材料。蝕刻劑與光阻層1362之材料的反應亦導致在鰭片結構1314上之間隙壁材料層1312的損失與破壞。因此，在後續成長n型磊晶區域在鰭片結構1318上時，鰭片結構1314並未在n型磊晶區域成長時被保護。除此之外，由於蝕刻劑與光阻層1362之材料的反應，圖13所示之如微溝渠1364的微溝渠係形成在間隙壁材料層1312上，因此，對間隙壁結構造成破壞，其中間隙壁結構係在後續製程中自間隙壁材料層1312中形成。
因此，在上述之裝置100之p型鰭式場效電晶體及n型鰭式場效電晶體的製造方法中，同時自鰭片結構蝕刻間隙壁材料時，缺少光阻層有助於克服在p型鰭式場效電晶體及n型鰭式場效電晶體的其他製造方法中的一些限制。
製造裝置的例示操作
圖14係裝置100的例示製造方法1400之流程 圖。僅是為了說明，圖14中所示之操作係參考圖2A至圖12A、圖2B至圖12B及圖2C至圖12C所繪示的例示製程進行說明。上述操作可以不同順序進行，或根據實際應用而不進行。須注意的是，方法1400並未製成完整的裝置100。因此，須理解在方法1400之前、之間及之後可提供額外的製程，且一些其他製程僅在此做簡短的描述。
在操作1410中，沉積間隙壁材料層在鰭片結構及圖案化結構上。舉例而言，可毯覆沉積間隙壁材料層在鰭片結構114.1至鰭片結構114.4、鰭片結構118.1至鰭片結構118.4及圖案化結構210.1至圖案化結構210.6上。間隙壁材料層312係利用任何合適的沉積製程(例如化學氣相沉積或原子層沉積)進行兩階段沉積。在第一階段沉積中，沉積間隙壁材料層312之厚度範圍為約3nm至約5nm。在第二階段沉積時，沉積間隙壁材料層312之厚度範圍為約4nm至約6nm，以達到最終厚度312t之範圍為7nm至約10nm。
在操作1415中，自鰭片結構之頂表面及側壁回蝕間隙壁材料層。舉例而言，可自鰭片結構114.1至鰭片結構118.1之頂表面及側壁回蝕間隙壁材料層312。可同時進行自鰭片結構114.1至鰭片結構118.1之間隙壁材料層312的回蝕。在一些實施例中，可利用乾式蝕刻製程(例如反應性離子蝕刻或其他使用含氯或含氟蝕刻劑的乾式蝕刻製程)進行間隙壁材料層312的回蝕。在一些實施例中，進行間隙壁材料層312的回蝕刻係利用沉積及蝕刻的循環製程。在此循環製程中，含碳高分子的沉積之一或多次循環之後可進行 上述之使用含氯或氟之蝕刻劑的乾式蝕刻製程。
在操作1420中，沉積多層硬遮罩在操作1415中被回蝕的鰭片結構上，及沉積間隙壁材料層在圖案化結構上。舉例而言，沉積硬遮罩層552在鰭片結構114.1至鰭片結構118.1上，及沉積間隙壁材料層312在結構210.1上。硬遮罩層552可包含一或多層絕緣材料。在一些實施例中，硬遮罩層552可分別包含第一硬遮罩層554及第二硬遮罩層556。第一硬遮罩層554可具有氧化物材料(例如氧化矽)，且第二硬遮罩層556可具有氧化物材料(例如氧化鋁、二氧化鋯及/或氧化鑭)、氮化物材料(例如氮氧化鋁及/或氮化鈦)或上述之組合。在一些實施例中，可利用任何合適的沉積製程(例如化學氣相沉積或原子層沉積)，以進行第一硬遮罩層554及第二硬遮罩層556的毯覆沉積。
在操作1425中，圖案化在p型鰭式場效電晶體區域上的光阻層，且蝕刻在n型鰭式場效電晶體區域中的多層硬遮罩。舉例而言，可圖案化在p型鰭式場效電晶體區域660上的光阻層662，且蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552。可藉由使用蝕刻氣體(例如四氟化碳)的乾式蝕刻製程蝕刻硬遮罩層552的第二硬遮罩層556。用於第二硬遮罩層556之乾式蝕刻的蝕刻劑氣體係具有第二硬遮罩層556材料對第一硬遮罩材料層554的選擇性為等於或大於約50：1。可藉由使用蝕刻劑氣體[例如(i)氨(NH3)及雙氧水(H2O2)、(ii)硫酸(H2SO4)及雙氧水、(iii)DHF]的溼式蝕刻製程蝕刻硬遮罩層552的的第一硬遮罩層554。用 於第一硬遮罩層554之溼式蝕刻的蝕刻劑係具有第一硬遮罩層554材料對在第一硬遮罩層554下方之間隙壁材料層312的選擇性為等於或大於約50：1。間隙壁材料層312可在第一硬遮罩層554的溼式蝕刻中扮演蝕刻中止層。
在操作1430中，成長n型磊晶區域在n型鰭式場效電晶體區域中的回蝕鰭片結構上。舉例而言，成長n型磊晶區域120.1在n型鰭式場效電晶體區域658中的鰭片結構118.1上。在n型磊晶區域120.1形成之前，利用溼式蝕刻製程移除在p型鰭式場效電晶體區域660中的光阻層662。可磊晶成長n型磊晶區域120.1在鰭片結構118.1之部分上，其中鰭片結構118.1之部分係延伸至淺溝渠隔離區域108之上，而不在結構210.1至結構210.6下方。在一些實施例中，可藉由(i)化學氣相沉積，例如低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、減壓化學氣相沉積或任何合適的化學氣相沉積成長；(ii)分子束磊晶製程；(iii)任何合適的磊晶製程；或(iv)上述之組合成長磊晶區域120.1。
在操作1435中，蝕刻p型鰭式場效電晶體區域中的多層硬遮罩層。舉例而言，蝕刻在p型鰭式場效電晶體區域660中的硬遮罩層552係以類似在操作1425中所述之蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552的方法進行。
在操作1440中，沉積多層硬遮罩層在p型鰭式場效電晶體區域中的回蝕鰭片結構以及在操作1430中的n 型磊晶區域上。舉例而言，可沉積硬遮罩層952在p型鰭式場效電晶體區域660中的鰭片結構114.1上以及在n型鰭式場效電晶體區域120.1上。硬遮罩層952可分別包含第一硬遮罩層954及第二硬遮罩層956。第一硬遮罩層954及第二硬遮罩層956之結構、成分及功能係分別類似於第一硬遮罩層554及第二硬遮罩層556。
在操作1445中，圖案化在n型鰭式場效電晶體區域上的光阻層，以及蝕刻在p型鰭式場效電晶體區域中的操作1440之多層硬遮罩。舉例而言，圖案化在n型鰭式場效電晶體區域658上的光阻層1062，以及自p型鰭式場效電晶體區域660中蝕刻硬遮罩層952。蝕刻在p型鰭式場效電晶體區域660中的硬遮罩層952係以類似操作1425所述之蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552的方法進行。
在操作1450中，成長p型磊晶區域在p型鰭式場效電晶體區域中的回蝕鰭片結構上。舉例而言，可成長p型磊晶區域116.1在p型鰭式場效電晶體區域660中的鰭片結構114.1上。在p型磊晶區域116.1形成之前，利用溼式蝕刻製程移除在n型鰭式場效電晶體區域658中的光阻層1062。p型磊晶區域116.1係磊晶成長在鰭片結構114.1之部分上，其中鰭片結構114.1之部分係延伸至淺溝渠隔離區域108之上，而不在結構210.1至結構210.6下方。在一些實施例中，可藉由(i)化學氣相沉積，例如低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、減壓化學氣 相沉積或任何合適的化學氣相沉積成長；(ii)分子束磊晶製程；(iii)任何合適的磊晶製程；或(iv)上述之組合成長磊晶區域116.1。p型磊晶區域116.1可包含矽鍺，且可在磊晶成長製程中使用p型摻質(例如硼、銦或鎵)進行原位摻雜。
在操作1455中，蝕刻n型鰭式場效電晶體區域中的多層硬遮罩層。舉例而言，蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層952係以類似操作1425所述之蝕刻在n型鰭式場效電晶體區域658中的硬遮罩層552的方法進行。
例示實施例及效益
上述實施例描述利用雙磊晶成長製程製造n型磊晶區域(例如區域120.1)在鰭片結構(例如118.1)上及製造p型磊晶區域(例如區域116.1)在其他鰭片結構(例如114.1)上。此實施例提供高度選擇性，以及n型磊晶區域及p型磊晶區域在鰭片結構上的共形成長。雙磊晶成長達到實質減少或最小化鰭片結構之結構完整性及功能完整性的破壞。以下說明一些實施例。
一種半導體裝置的製造方法包含形成第一鰭片結構及第二鰭片結構在基材上，並形成圖案化多晶矽結構在第一鰭片結構的第一部分上及第二鰭片結構的第一部分上。方法更包含沉積絕緣層在第一鰭片結構的第二部分上及第二鰭片結構的第二部分上，以及在圖案化多晶矽結構上，接著，可選擇性地從第一鰭片結構之第二部分及第二鰭片結構之第二部分中移除絕緣層，並圖案化在第二鰭片結構之第 二部分上的第一硬遮罩層。方法也包含成長具有第一型導電性的第一磊晶區域在第一鰭片結構之第二部分上、從第二鰭片結構之第二部分中移除被圖案化的第一硬遮罩層、圖案化在第一磊晶區域上的第二硬遮罩層，以及成長具有第二型導電性的第二磊晶區域在第二鰭片結構之第二部分上。第二型導電性係與第一型導電性不同。
在一些實施例中，上述選擇性地移除絕緣層之操作包含沉積高分子層在圖案化多晶矽結構上，以及從第一鰭片結構之第二部分及第二鰭片結構之第二部分中蝕刻絕緣層。
在一些實施例中，上述圖案化第一硬遮罩層之操作包含沉積第一硬遮罩層在第一鰭片結構之第二部分及第二鰭片結構之第二部分上、圖案化在第二鰭片結構之第二部分上之光阻層以及從第一鰭片結構之第二部分中蝕刻第一硬遮罩層。
在一些實施例中，上述圖案化第一硬遮罩層之操作包含沉積第一絕緣層在第一鰭片結構之第二部分及第二鰭片結構之第二部分上、沉積第二絕緣層在第一絕緣層上、圖案化在第二鰭片結構之第二部分上之光阻層以及從第一鰭片結構之第二部分中蝕刻第一絕緣層及第二絕緣層。第一絕緣層具有第一材料，而第二絕緣層具有第二材料，且第二材料不同於第一材料。
在一些實施例中，上述成長第一磊晶區域之操作包含磊晶成長半導體材料在第一鰭片結構之第二部分 上，以及以摻質原位摻雜半導體材料。摻質具有第一型導電性。
在一些實施例中，上述移除圖案化第一硬遮罩層之操作包含乾式蝕刻第一硬遮罩層之第一層，以及溼式蝕刻第一硬遮罩層之第二層。
在一些實施例中，上述成長第二磊晶區之操作包含磊晶成長半導體材料在第二鰭片結構之第二部分上，以及以摻質原位摻雜半導體材料，其中該些摻質具有該第二型導電性。
在一些實施例中，上述成長第一磊晶區之操作包含磊晶成長第一區域在第一鰭片結構之第二部分上、磊晶成長第二區域在第一區域上，以及磊晶成長第三區域在第二區域上。第一區域具有第一摻質濃度，第二區域具有第二摻質濃度，且第三區域具有第三摻質濃度，其中第一摻質濃度、第二摻質濃度及第三摻質濃度係彼此不同。
在一些實施例中，上述成長第二磊晶區之操作包含磊晶成長第一區域在第二鰭片結構之第二部分上、磊晶成長第二區域在第一區域上、磊晶成長第三區域在第二區域上。第一區域具有一第一鍺原子濃度，第二區域具有一第二鍺原子濃度，且第三區域具有一第三鍺原子濃度，其中第一鍺原子濃度、第二鍺原子濃度及第三鍺原子濃度係彼此不同。
在一些實施例中，上述絕緣層包含低介電係數材料。
在一些實施例中，上述方法更包含在選擇性地移除絕緣層之操作後，側向修整第一鰭片結構及第二鰭片結構之第二部分。
一種半導體裝置的製造方法包含形成第一鰭片結構及第二鰭片結構在基材上，並形成圖案化多晶矽結構在第一鰭片結構的第一部分上及第二鰭片結構的第一部分上。方法更包含沉積絕緣層在第一鰭片結構的第二部分上及第二鰭片結構的第二部分上，以及在圖案化多晶矽結構上，接著，從第一鰭片結構之第二部分及第二鰭片結構之第二部分中蝕刻絕緣層、側向修整第一鰭片結構及第二鰭片結構之被蝕刻的第二部分以及圖案化在第二鰭片結構之被修整的第二部分上的第一硬遮罩層。方法也包含成長具有第一型導電性的第一磊晶區域在第一鰭片結構之被修整的第二部分上、圖案化在第一磊晶區域上的第二硬遮罩層，以及成長具有第二型導電性的第二磊晶區域在第二鰭片結構之被修整的第二部分上。第二型導電性係與第一型導電性不同。
在一些實施例中，上述側向修整之操作包含氧化第一鰭片結構之第二部分及第二鰭片結構之第二部分的側壁之表面。
在一些實施例中，上述圖案化第一硬遮罩層之操作包含沉積第一絕緣層在第一鰭片結構之被修整的第二部分及第二鰭片結構之被修整的第二部分上、沉積第二絕緣層在第一絕緣層上、圖案化光阻層在第二鰭片結構之被修整的第二部分上，以及從第一鰭片結構之被修整的第二部分中 蝕刻第一絕緣層及第二絕緣層。第一絕緣層具有第一材料，且第二絕緣層具有第二材料，而第二材料係與第一材料不同。
在一些實施例中，上述方法更包含在圖案化第一磊晶區域上的第二硬遮罩層之操作前，從第二鰭片結構之被修整的第二部分中移除被圖案化的第一硬遮罩層。
在一些實施例中，上述從第二鰭片結構之被修整的第二部分中移除被圖案化的第一硬遮罩層之操作包含乾式蝕刻第一硬遮罩層之第一層，以及溼式蝕刻第一硬遮罩層之第二層。
一種半導體裝置的製造方法包含形成第一鰭片結構及第二鰭片結構在基材上，並沉積絕緣層在第一鰭片結構及第二鰭片結構上。方法更包含從第一鰭片結構及第二鰭片結構中蝕刻絕緣層，以及圖案化在第二鰭片結構上的第一硬遮罩層。方法也包含成長具有第一型導電性的第一磊晶區域在第一鰭片結構上、從第二鰭片結構中移除該圖案化的第一硬遮罩層、圖案化在第一磊晶區域上的第二硬遮罩層，以及成長具有第二型導電性的第二磊晶區域在第二鰭片結構上。第二型導電性係與第一型導電性不同。
在一些實施例中，上述成長第一磊晶區域之操作包含磊晶成長第一區域在第一鰭片結構上、磊晶成長第二區域在第一區域上，以及磊晶成長第三區域在第二區域上。 第一區域具有第一摻質濃度，第二區域具有第二摻質濃度，且第三區域具有第三摻質濃度，其中第一摻質濃度、第二摻 質濃度及第三摻質濃度係彼此不同。
在一些實施例中，上述成長第二磊晶區域之操作包含磊晶成長第一區域在第二鰭片結構上、磊晶成長第二區域在第一區域上，以及磊晶成長第三區域在第二區域上。 第一區域具有第一鍺原子濃度，第二區域具有第二鍺原子濃度，且第三區域具有第三鍺原子濃度，其中第一鍺原子濃度、第二鍺原子濃度及第三鍺原子濃度係彼此不同。
在一些實施例中，上述方法在蝕刻絕緣層之操作後，更包含側向修整第一鰭片結構及第二鰭片結構。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。

Claims (1)

  1. 一種半導體裝置的製造方法，包含：形成一第一鰭片結構及一第二鰭片結構在一基材上；形成一圖案化多晶矽結構在該第一鰭片結構之一第一部分上及該第二鰭片結構之一第一部分上；沉積一絕緣層在該第一鰭片結構之一第二部分上及該第二鰭片結構之一第二部分上，以及在該圖案化多晶矽結構上；選擇性地從該第一鰭片結構及該第二鰭片結構之該些第二部分中移除該絕緣層；圖案化在該第二鰭片結構之該第二部分上的一第一硬遮罩層；成長一第一磊晶區域在該第一鰭片結構之該第二部分上，其中該第一磊晶區域具有一第一型導電性；從該第二鰭片結構之該第二部分中移除該被圖案化的第一硬遮罩層；圖案化在該第一磊晶區域上的一第二硬遮罩層；以及成長一第二磊晶區域在該第二鰭片結構之該第二部分上，其中該第二磊晶區域具有一第二型導電性，且該第二型導電性係與該第一型導電性不同。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957368A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427678B (zh) 2017-08-24 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
CN103367253B (zh) * 2012-03-29 2015-03-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9607901B2 (en) * 2015-05-06 2017-03-28 Stmicroelectronics, Inc. Integrated tensile strained silicon NFET and compressive strained silicon-germanium PFET implemented in FINFET technology
US9865597B2 (en) * 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957368A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体结构
TWI724560B (zh) * 2018-09-27 2021-04-11 台灣積體電路製造股份有限公司 半導體結構
CN110957368B (zh) * 2018-09-27 2023-09-26 台湾积体电路制造股份有限公司 半导体结构

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US10002796B1 (en) 2018-06-19
US20180174919A1 (en) 2018-06-21
CN108231680A (zh) 2018-06-29
CN108231680B (zh) 2021-10-15
TWI699823B (zh) 2020-07-21

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