CN110957368A - 半导体结构 - Google Patents

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Abstract

本发明描述了形成具有两个或多个钛‑铝(TiAl)层的栅极堆叠件的方法,该两个或多个钛‑铝(TiAl)层具有不同Al浓度(例如,不同的Al/Ti比)的。例如,栅极结构可以包括具有第一Al/Ti比的第一TiAl层和具有第二Al/Ti比的第二TiAl层,第二TiAl层的第二Al/Ti比大于第一TiAl层的第一Al/Ti比。本申请的实施例还涉及半导体结构。

Description

半导体结构
技术领域
本发明的实施例涉及半导体结构。
背景技术
可以通过调整晶体管的栅极结构内的功函层的厚度来调整晶体管(例如,p型晶体管)的阈值电压。然而,缩放晶体管栅极结构-以制造更小的器件-引入阈值电压调节的挑战,因为由于晶体管之间的间隔减小,对功函层厚度的调整受到限制。
发明内容
本发明的实施例提供了一种半导体结构,包括:鳍,位于衬底上;隔离层,位于所述衬底上并且覆盖所述鳍的底部;以及栅极结构,位于所述鳍的未由所述隔离层覆盖的部分上,其中,所述栅极结构包括:第一钛-铝(TiAl)层,位于所述鳍上并且具有第一Al/Ti比;以及第二TiAl层,位于所述第一TiAl层上并且具有大于所述第一Al/Ti比的第二Al/Ti比。
本发明的另一实施例提供了一种半导体结构,包括:鳍,位于衬底上;隔离区域,位于所述衬底上并且覆盖所述鳍的底部;以及栅极结构,位于所述鳍的未由所述隔离区域覆盖的部分上,其中,所述栅极结构包括:第一钛-铝(TiAl)层,具有第一Al/Ti比;第二TiAl层,具有大于所述第一Al/Ti比的第二Al/Ti比;以及第三TiAl层,具有小于所述第二Al/Ti比的第三Al/Ti比。
本发明的又一实施例提供了一种半导体结构,包括:鳍,位于衬底上;隔离区域,位于所述衬底上并且覆盖所述鳍的底部;以及栅极堆叠件,位于所述鳍的未由所述隔离区域覆盖的部分上,其中,所述栅极堆叠件包括:介电堆叠件,位于所述鳍上;覆盖层,位于所述介电堆叠件上;阻挡层,位于所述覆盖层上;钛-铝(TiAl)堆叠件,位于所述阻挡层上并且包括两个或多个TiAl层;以及金属填充物,位于所述TiAl堆叠件上。
附图说明
当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的设置在鳍上的栅极堆叠件的等轴视图,该鳍设置在衬底上。
图1B是根据一些实施例的栅极堆叠件的截面图。
图2是根据一些实施例的具有钛-铝双层的栅极堆叠件的放大视图。
图3是根据一些实施例的栅极堆叠件的截面图。
图4是根据一些实施例的钛-铝三层的截面图。
图5是根据一些实施例在栅极堆叠件中形成钛-铝双层或钛-铝三层的方法。
图6是根据一些实施例的来自三个不同栅极堆叠件中的参考钛-铝层的铝2p轨道(Al2p)峰的X射线光电子(XPS)能谱。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。
而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上),而本文使用的空间相对描述符可以同样地作出相应的解释。
本文使用的术语“标称”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值,以及在期望值之上和/或之下的值的范围。值的范围通常是由于制造工艺或公差的微小变化引起。
术语“约”和“基本上”可以指示可以基于与主题半导体器件相关联的特定技术节点而变化的值。在一些实施例中,术语“约”和“基本上”可以指示在该值的5%内(例如,该值的±1%、±2%、±3%、±4%、±5%)变化的给定量的值。
本文使用的术语“垂直”意味着标称垂直于衬底的表面。
鳍式晶体管(例如,鳍式场效应晶体管或“finFET”)的栅极结构或栅极堆叠件内的层部分地控制晶体管的阈值电压。更具体地,finFET的阈值电压值取决于其栅极堆叠件中包括的层的总厚度和类型。因此,通过控制每个finFET中的这些层的厚度(或层的数量),可以以不同的阈值电压制造finFET。例如,具有低阈值电压(例如,在约80mV和约160mV之间)的finFET可以用于芯片内的“低”或“超低”功率应用,并且具有高阈值电压(例如,大于约200mV)的finFET可以用于同一芯片内的高功率应用。
由于连续的器件缩放和低功率便携式器件(例如,手机、智能手表、平板电脑等)的推动,对具有较低阈值电压的晶体管的集成电路(IC)的需求很高。p型finFET和n型finFET可以具有不同的“绝对”阈值电压值(例如,阈值电压的大小而不考虑其符号),因为它们在其栅极堆叠件中包括不同类型和/或数量的金属层。例如,p型finFET可以具有比n型finFET更高的阈值电压,并且因此需要更高的电压来导通(例如,允许电流在晶体管的源极和漏极端子之间流动)。由于这个原因,与p型finFET相比,n型finFET可以被称为“强”,并且与n型finFET相比,p型finFET可以被称为“弱”。
在n型finFET中,降低(例如,更低)阈值电压的方法是增加形成在其栅极堆叠件中的钛-铝(TiAl)层的厚度和/或钛-铝(TiAl)层中的铝浓度。然而,TiAl层的厚度可以通过缩放约束来限制。例如,随着鳍至鳍间距和沟道长度的减小,TiAl层的可用空间缩小。因此,增加n型finFET中的TiAl层的厚度可能变得具有挑战性。例如,由于较小的沟道长度(例如,小于约10nm),现有的或较厚的TiAl层可能表现出差的间隙填充,这可能导致IC中的晶体管上的空隙和不可预测的阈值电压变化。此外,增加TiAl层中的Al浓度可能具有挑战性,因为高Al浓度会损害晶体管的可靠性。例如,Al可以与氧结合并形成铝-氧(Al-O)键,这会降低时间依赖性介电击穿(TDDB)和晶体管的正偏置温度不稳定性(PBTI)性能。因此,增加栅极堆叠件的TiAl层中的Al浓度增加了可用于氧结合的Al的量。
本发明的实施例针对用于形成具有不同Al浓度(Al/Ti比)的TiAl层的栅极堆叠件的方法。在一些实施例中,TiAl层形成双层,该双层包括具有低Al/Ti比的底部TiAl层和具有高Al/Ti比的顶部TiAl层。在一些实施例中,TiAl层形成三层,其包括形成在具有低Al/Ti比的两个TiAl层之间的具有高Al/Ti比的TiAl层。在一些实施例中,具有低Al/Ti比的TiAl层是富钛层(Ti-rich),在其整个厚度上具有固定或变化的Al浓度。此外,具有低Al/Ti比的TiAl层用作捕获氧原子的氧吸收剂。根据一些实施例,具有TiAl双层的栅极堆叠件的n型finFET表现出阈值电压降低约57%并且饱和电流(Isat)增加约16%。
根据一些实施例,图1A是设置在鳍110上的n型finFET的栅极堆叠件100的等轴视图。图1A示出了finFET结构的选定部分,并且为简单起见省略了其他部分。例如,栅极堆叠件100包括图1A中未示出的元件,诸如源极/漏极外延区域。将参考图1B讨论栅极堆叠件100中的层的堆叠件。
如图1A所示,鳍110设置在衬底120上,并且在一些实施例中,鳍110垂直于衬底120的顶面形成。参照图1A,鳍110经由隔离区域130彼此电隔离,隔离区域130进一步将栅极堆叠件100与衬底120隔离。此外,设置在隔离区域130上的介电层140围绕栅极堆叠件100,如图1A所示。在一些实施例中,间隔件150设置在栅极堆叠件100和介电层140之间。作为非限制性实例,衬底120可以是块状半导体晶圆(例如,硅晶圆)或绝缘体上半导体晶圆的顶层(例如,绝缘体上硅的硅层)。在一些实施例中,鳍110可包括(i)硅,(ii)化合物半导体,诸如砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)、硅锗(SiGe),(iii)合金半导体,包括磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或磷砷化镓铟(GaInAsP),或(iv)它们的组合。作为非限制性实例,隔离区域130可以是浅沟槽隔离(STI)结构,其包括硅基介电材料,例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氟掺杂硅酸盐玻璃(FSG)、低k介电材料(例如,k值小于约3.9),和/或具有适当间隙填充特性的其他合适的介电材料。
根据一些实施例,图1B是沿x轴的图1A中所示的n型finFET的栅极堆叠件100的详细截面图。在图1B中,沿x轴示出了鳍的宽度110w,而鳍的长度(图1B中未示出)沿y轴并垂直于z-x平面,如图1A所示。此外,在图1B中,栅极堆叠件100示出为具有沿x轴的最长尺寸(例如,沿其长度)并且平行于鳍110的宽度110w。如图1B所示,用于n型finFET的栅极堆叠件100包括多个垂直堆叠件的层。作为非限制性实例,栅极堆叠件100可包括至少层间电介质100A、高k介电层100B、覆盖层100C、阻挡层100D、可选的金属层堆叠件100E、TiAl双层100F、阻挡层100G和金属填充物100H。栅极堆叠件100可以不限于上述层并且可以包括额外的或更少的层。
在一些实施例中,层间电介质100A包括基于氧化硅的电介质,并且高k介电层100B包括具有大于约3.9的介电常数(k值)的高k材料(例如,约4.0、4.2、4.6等)。作为非限制性实例,层间电介质100A可包括氧化硅和/或氮氧化硅,并且高k介电层100B可包括氧化铪、氧化镧、氧化铝、氧化钇或它们的组合。在一些实施例中,层间电介质100A和高k介电层100B在栅极堆叠件100内形成栅极介电堆叠件。沉积覆盖层100C以从栅极介电堆叠件吸收氧并在阻挡层100D、可选的金属层堆叠件100E和金属填充物100H的形成期间保护高k介电层100B。作为非限制性实例,覆盖层100C可以是氮化钛(TiN)层或复合材料,诸如氮化钛硅(TiSiN)。此外,阻挡层100D可以是例如氮化钽(TaN)层。
在一些实施例中,为了简单起见,可选的金属层堆叠件100E包括图1B中未示出的一个或多个单独的金属层。可选的金属层堆叠件100E中的金属层的总厚度可以部分地调制晶体管的阈值电压。在一些实施例中,每个金属层包括氮化钛和/或氮化钨并且具有范围从约
Figure BDA0002216962530000061
至约
Figure BDA0002216962530000062
的厚度。在一些实施例中,栅极堆叠件100不包括阻挡层100D和TiAl双层100F之间的堆叠件100E。在一些实施例中,堆叠件100E限于阻挡层100D和TiAl双层100F之间的一个或两个金属层。
作为非限制性实例,阻挡层100G可包括TiN层,其用作金属填充物100H的粘附层(例如,衬垫)。在一些实施例中,阻挡层100G防止卤化物从金属填充物100H扩散到栅极堆叠件100的下面的层中。例如,金属填充物100H可包括含有可测量的氟或氯的量(例如,约2%、约3%、约5%等)的钨金属。
图2是图1B中所示的栅极堆叠件100的区域160的放大视图,其中,示出了TiAl双层100F的各个TiAl层200和210。在一些实施例中,与TiAl层210相比,TiAl层200具有较低的Al/Ti比。这意味着与TiAl层210相比,TiAl层200基本上是富含Ti的。根据一些实施例,TiAl层200中的Al/Ti比在TiAl层210中的Al/Ti比的0和约80%之间(例如,等于或小于约80%、在0和约10%之间、在约5%和约30%之间、在约15%和约50%之间、在约30%和约60%之间、在约40%和约80%之间等)。换句话说,TiAl层200可高达TiAl层210的Al/Ti比的0.8倍(例如,0、约0.1、约0.4、约0.6、约0.8等)。
作为非限制性实例,在工艺操作之间的真空破坏期间可以在栅极堆叠件层中引入氧。随后,氧原子可以变得可移动并向TiAl层迁移以与Al和Ti原子结合。当Al和氧原子结合时,TiAl层中的Al原子“失去”它们的“金属特征”,例如,Al-Al键或Al-Ti键断裂并被Al-O键取代形成氧化铝(为电介质)。这种行为增加了n型晶体管的阈值电压因此是不期望的。与TiAl层中的Ti原子结合的氧原子对n型晶体管的阈值电压没有负面影响。
在一些实施例中,TiAl层200用作氧吸气剂层,其捕获来自下面的层(例如,来自阻挡层100D和/或可选的金属层堆叠件100E)的扩散的氧原子。根据一些实施例,TiAl层200由于其低Al/Ti比(例如,等于或小于TiAl层210的Al/Ti比的约80%)而用于捕获氧原子。这是因为TiAl层200基本上是“富含Ti”的,并且因此具有用于氧结合的Ti原子的可用性。随着TiAl层中的Al浓度增加,更少的Ti位点可用于氧结合并且氧原子开始与可用的Al位点结合,这增加了如上所述的n型晶体管的阈值电压。因此,将TiAl层200中的Al/Ti比增加到TiAl层210中的Al/Ti比的80%以上会阻碍TiAl层200的氧捕获性能。在一些实施例中,TiAl层200中的捕获的氧不会影响n型晶体管的阈值电压。作为非限制性实例,TiAl双层100F可以将n型晶体管的阈值电压降低超过约50%(例如,约57%)并且将饱和电流(Isat)增加超过约15%(例如,约16%)。根据一些实施例,TiAl双层100F不会不利地影响p型晶体管的性能。例如,TiAl双层100F不影响p型晶体管的阈值电压或其他性能指标。
在一些实施例中,TiAl层200的厚度200T在TiAl层210的厚度210T的约30%和约300%之间(例如,在约30%和约70%之间、在约50%和约100%之间、在约70%和约150%之间、在约130%和约200%之间、在约180%和约220%之间以及在约200%和约300%之间)的范围内。例如:
210T·30%≤200T≤210T·300%
因此,如果TiAl层210的厚度210T为约1.5nm,则TiAl层200的厚度200T可以在约0.45nm和约4.5nm之间(例如,在约0.45和约1nm之间、在约0.5nm和约2nm之间、在约1.5nm和约3nm之间、在约2nm和约3.5nm之间、在约2.5和约4.5nm之间等)的范围内。
在一些实施例中,TiAl层200可具有变化的Al/Ti比。例如,TiAl层200中的Al/Ti比可以从与可选堆叠件100E的界面朝向与TiAl层210的界面逐渐增加,如箭头220所示。换句话说,TiAl层200可具有Al/Ti比梯度,其中Al/Ti比增加更接近至与TiAl层210的界面。作为非限制性实例,TiAl层200的厚度可在从约1nm至约10nm(例如,在从约1nm至约5nm、在从约3nm至约7nm、在从约6nm至约9nm、在从约5nm至约10nm等)的范围内。此外,TiAl层200的Al/Ti比可以从0(例如,远离与TiAl层210的界面)逐渐增加至与TiAl层210的界面处的TiAl层210中的Al/Ti比的约80%。在一些实施例中,远离与TiAl层210的界面的Al/Ti比可以不是0并且可以不增加到TiAl层210中的Ti/Al比的80%。例如,TiAl层200的Al/Ti比可以从非零值(例如,从约1%、约5%、约10%等)逐渐增加至高达TiAl层210中的Ti/Al比的80%(例如,高达约50%、高达约60%、高达约70%、高达约80%等)。
根据一些实施例,图3是沿图1A中所示的y轴的鳍110上的栅极堆叠件100的截面图。因此,在图3中,鳍110的长度110L沿y轴并平行于y-z平面,如图1A所示。因此,在图3中,示出了栅极堆叠件100,其最短尺寸300(例如,沿图1A中的y轴)平行于鳍110的长度110L。在一些实施例中,间隔件150形成在栅极堆叠件100的垂直侧壁和介电层140之间。
在一些实施例中,TiAl堆叠件是三层结构,其包括介于两个TiAl层之间的TiAl层,该两个TiAl层与介于中间TiAl层相比具有更低的Al/Ti比(例如,介于中间TiAl层的Al/Ti比小于80%)。作为非限制性实例,图4是TiAl三层400的截面图,其包括具有低Al/Ti比的底层410和顶层430以及具有高Al/Ti比的中间TiAl层420。在图4中,为简单起见,未示出栅极堆叠件的其他层。根据一些实施例,顶部和底部TiAl层的厚度(例如,分别为410T和430T)可以在中间TiAl层420的厚度420T的约30%和约300%之间(例如,在约30%和约70%之间、在约50%和约100%之间、在约70%和约150%之间、在约130%和约200%之间、在约180%和约220%之间以及在约200%和约300%之间等)的范围内。例如:
420T·30%≤410T、430T≤420T·300%
在一些实施例中,TiAl三层400中的TiAl层410、420和430的任何厚度组合都可以在上述范围内。例如,TiAl层410、420和430可具有基本相同的厚度或不同的厚度。此外,任何两个TiAl层可以具有基本相同的厚度,但是与第三层具有不同的厚度等。
在一些实施例中,TiAl层410和430中的Al/Ti比在TiAl层420中的Al/Ti比的0%和80%之间(例如,小于约80%、在0和约10%之间、在约5%和约30%之间、在约15%和约50%之间、在约30%和约60%之间、在约40%和约80%之间等)。此外,TiAl层410和430中的Al/Ti比可以基本相同或不同。根据一些实施例,三层TiAl堆叠件,诸如TiAl三层400,保护中间TiAl层420免受来自TiAl三层400之后沉积的层的氧扩散,以及来自TiAl三层400之前形成的层的氧扩散。
在一些实施例中,TiAl层410和430的Al/Ti比可以变化,类似于图2中所示的TiAl双层100F的TiAl层200。此外,在TiAl层430的情况下,Al/Ti比朝向与中间TiAl层420的界面更高并且远离与TiAl层420的界面更低,如箭头440所示。分别地,箭头450表示TiAl层410中的Al/Ti比梯度的方向。此外,在一些实施例中,两个TiAl层410或430中的仅一个可具有变化的Al/Ti比。类似于图2中所示的TiAl双层100F的TiAl层200的情况,TiAl层410和430可具有可变的Al/Ti比,该Al/Ti比在从TiAl层420中Al/Ti比的0至约80%的范围内(例如,小于约80%)。
在一些实施例中,TiAl双层100F和TiAl三层400中的TiAl层的厚度可以配置成使得TiAl双层100F和TiAl三层400具有基本相同的厚度。作为非限制性实例,TiAl双层100F和TiAl三层400的厚度可以等于或小于约30nm(例如,约10nm、约15nm、约20nm、约25nm、约30nm等)。
根据一些实施例,图5是用于在finFET(例如,n型finFET)的栅极堆叠件中形成TiAl双层和/或三层堆叠件的方法500的流程图。可以在方法500的各个操作之间实施其他制造操作,并且可以仅为了清楚起见而省略。本发明的实施例不限于方法500。将参考图1B至图4描述方法500。
参考图5,方法500开始于操作510并且在一个或多个鳍上沉积栅极介电堆叠件。在一些实施例中,栅极介电堆叠件包括图1B至图3中所示的层间电介质100A和高k介电层100B。在一些实施例中,并且参考图1B,层间电介质100A和高k介电层100B沉积在鳍110的暴露部分和隔离区域130的顶面上。作为非限制性实例,可以使用原子层沉积(ALD)或等离子体增强原子层沉积(PEALD)方法毯式沉积层间电介质100A和高k介电层100B。如上所述,层间电介质100A可包括氧化硅和/或氮氧化硅,并且高k介电层100B可包括氧化铪、氧化镧、氧化铝,其他高k介电材料(例如,k值大于3.9)或它们的组合。
参考图5,方法500继续操作520,其中,覆盖层沉积在栅极介电堆叠件上。参考图1B和图3,覆盖层100C可以毯式沉积在高k介电层100B上。如上所述,覆盖层100C可包括例如TiN或复合材料,诸如TiSiN。
方法500继续操作530并且在覆盖层上沉积阻挡层。参考图1B至图3,可以将覆盖层100D毯式沉积在覆盖层100C上。作为非限制性实例,覆盖层100C可以是通过任何合适的方法沉积的TaN膜,包括但不限于物理汽相沉积(PVD)、ALD、PEALD、化学汽相沉积(CVD)等。在一些实施例中,可选的金属层堆叠件100E沉积在阻挡层100D上,如图1B至图3所示。在一些实施例中,可选的金属层堆叠件100E包括一个或多个单独的金属层(图1B至图3中未示出),其中,每个金属层包括氮化钛和/或氮化钨,并且厚度在约
Figure BDA0002216962530000101
和约
Figure BDA0002216962530000102
之间(例如,约
Figure BDA0002216962530000103
和约
Figure BDA0002216962530000104
之间、约
Figure BDA0002216962530000105
和约
Figure BDA0002216962530000106
之间以及约
Figure BDA0002216962530000107
和约
Figure BDA0002216962530000108
之间)。
参考图5,方法500继续操作540并且在阻挡层上或在可选的金属层堆叠件(如果存在的话)上沉积具有低Al/Ti比的第一TiAl层。例如,参考图2和图4,第一TiAl层是图2和图3中所示的TiAl层200或图4中所示的TiAl层410。根据一些实施例,图2的TiAl层200或TiAl层410可以具有固定的或变化的Al/Ti比,其可以分别在从TiAl层210或TiAl层420中的Al/Ti比的约0至约80%的范围内(例如,等于或小于约80%、在0和约10%之间、在约5%和约30%之间、在约15%和约50%之间、在约30%和约60%之间以及在约40%和约80%之间等)。
作为非限制性实例,可以使用ALD工艺来沉积TiAl层200和410。ALD工艺可以利用双前体源在沉积反应器中独立地引入Ti和Al。Ti和Al的示例性前体源可包括四氯化钛(TiCl4)和三甲基铝(Al2(CH3)6)或四氯化钛(TiCl4)和三乙基铝((C2H5)3Al)。在一些实施例中,可以通过在沉积期间改变工艺条件来调节TiAl层200和410中的Al/Ti比。例如,可以通过在每个沉积循环期间调制Al前体的停留时间(例如,沉积循环时间)、每个沉积循环的Al前体与载气(例如,氩气或氮气)流速比、Al前体流速、净化时间、工艺压力、工艺温度或它们的组合来调节Al/Ti比。作为非限制性实例,为了减少TiAl层中的Al的量,可以针对每个沉积循环减少Al前体流速,同时可以增加净化时间。如果需要变化的Al/Ti比,则可以在沉积期间以预定间隔进行工艺条件的改变。此外,这些层的厚度200T和410T可以通过沉积循环的数量来调节。沉积温度可在约250℃和约600℃之间(例如,在约250℃和约300℃之间、在约270℃和约350℃之间、在约300℃和约400℃之间、在约350℃和约475℃之间、在约450℃和约550℃之间以及在约500℃和约600℃之间等)。低于约250℃的沉积温度可能不足以引发Al前体和Ti前体之间的反应,并且高于约600℃的温度可使高k介电层100B结晶并损害其介电性质。在TiAl层200和410中形成所需Al/Ti比的上述方法不限于上面提供的描述,并且可以根据所使用的沉积方法使用额外的工艺或工艺条件来修改Al/Ti比。这些额外的工艺条件和沉积方法在本发明的精神和范围内。
参考图5,方法500继续操作550并在第一TiAl层上沉积具有高Al/Ti比的第二TiAl层。例如,第二TiAl层中的Al/Ti比大于第一TiAl层中的Al/Ti比。换句话说,与第二TiAl层相比,第一TiAl层富含Ti。第二TiAl层可以是例如图2和图3中所示的TiAl层210或图4中所示的TiAl层420。在一些实施例中,第二TiAl层的沉积在没有真空破坏的情况下发生。这意味着第一和第二TiAl层原位沉积(例如,在同一沉积反应器中),以避免额外的氧结合到层中。根据一些实施例,在操作540中沉积的第一TiAl层的厚度是在操作550中沉积的第二TiAl层的厚度的约0.3倍和约3倍之间(例如,第二TiAl层的厚度的约30%和约300%之间)。作为非限制性实例,如果第二TiAl层的厚度为约2nm,则第一TiAl层的厚度可在约0.6nm和约6nm之间的范围内。
在一些实施例中,第一TiAl层用作氧吸气剂层,其捕获从先前沉积的层向外扩散的氧原子。此外,以固定的Al/Ti比沉积第二TiAl层。根据一些实施例,在操作550中沉积的第二TiAl层调制n型finFET晶体管的阈值电压。在一些实施例中,除了它们的Al/Ti比(组成)之外,在操作540和550中沉积的第一和第二TiAl层具有基本相同的微结构。
在一些实施例中,方法500包括可选操作560,其中,第三TiAl层(具有比第二TiAl层的Al/Ti比低的Al/Ti比)沉积在第二TiAl层上。当需要TiAl三层堆叠件时可以实施可选操作560。作为非限制性实例,在操作560中沉积的第三TiAl层类似于图4中所示的TiAl三层400的TiAl层430。在一些实施例中,类似于第一TiAl层,第三TiAl层的Al/Ti比在第二TiAl层中的Al/Ti比的0和80%之间(例如,等于或小于约80%、在0和约10%之间、在约5%和约30%之间、在约15%和约50%之间、在约30%和约60%之间、在约40%和约80%之间等)的范围内。此外,第三TiAl层的Al/Ti比可以固定或变化,类似于第一TiAl层中的Al/Ti比。在第三TiAl层中的Al/Ti比变化的情况下,Al/Ti比梯度的方向由图4中的箭头440表示,其中,Al/Ti比接近与TiAl层420的界面(例如,第二TiAl层)增加并且远离与TiAl层420的界面减小。
在一些实施例中,操作560的第三TiAl层分别与操作550和540的第二和第一TiAl层原位沉积。此外,操作550中的第二TiAl层是用于在方法500的操作540和560中确定Al/Ti比和第一和第三TiAl层的厚度的参考层。
在一些实施例中,TiAl双层或三层可以通过利用硬掩模(例如,氮化钛或氧化铝层)掩蔽不接受TiAl双层或三层的晶体管而沉积在优选的晶体管中。此外,使用硬掩模图案化,一个晶体管可以接收TiAl双层,而另一个晶体管可以接收TiAl三层。另外,两个晶体管也可以在它们相应的第一TiAl层中接收具有不同Al/Ti比的TiAl双层。因此,具有TiAl双层、三层和它们相应的第一和第三层的Al/Ti比的不同组合或排列的晶体管可以形成在衬底上并包括在同一集成电路中。
参考图5,方法500继续操作570和金属填充物的沉积,其完成栅极堆叠件的形成。在一些实施例中,金属填充物沉积包括图1B、图2和图3中所示的阻挡堆叠件100G和金属填充物100H的沉积。
根据一些实施例,图6是来自三个不同栅极堆叠件中的参考TiAl层的铝2p轨道(Al2p)峰的x射线光电子(XPS)能谱。更具体地,Al2p峰600来自第一栅极堆叠件(单个TiAl层)中没有富含Ti的层的参考TiAl层;Al2p峰610来自参考TiAl层,其设置在第二栅极堆叠件中利用方法500生长的富含Ti的TiAl层上(例如,具有底部富含Ti的TiAl层的TiAl双层);以及Al2p峰620来自参考TiAl层,其设置在第三栅极堆叠件中利用方法500生长的两个富含Ti的Ti/Al层之间(例如,具有底部和顶部富含Ti的TiAl层的TiAl三层)。在一些实施例中,第一栅极堆叠件中的参考TiAl层的厚度基本上等于第二堆叠件中的TiAl双层的厚度和第三堆叠件中的TiAl三层的厚度。这意味着第一栅极堆叠件中的参考TiAl层比第二堆叠件的TiAl双层和第三栅极堆叠件的TiAl三层中的参考TiAl层厚。
根据图6,来自TiAl双层和TiAl三层中的参考TiAl层的Al2p峰610和620分别具有较大的相对强度(例如,更大的峰高和较低的半峰全宽),并且与来自不具有富含Ti的层的参考TiAl层的Al2p峰600相比,向较低的结合能移动。这表明,与没有富含Ti的TiAl层的参考TiAl层相比,TiAl双层和TiAl三层中的参考TiAl层更“金属化”(例如,具有更多数量的Al-Al键)。根据一些实施例,额外的Al-Al键与n型晶体管的较低阈值电压相关。
基于上述,与具有TiAl层(没有富含Ti的TiAl层)的n型晶体管相比,根据方法500形成的具有TiAl双层或TiAl三层的n型晶体管将表现出更低的阈值电压。在一些实施例中,在不增加总TiAl厚度的情况下实现该阈值电压降低,这对于可能需要TiAl厚度缩放的未来技术节点是有益的。
本发明的实施例针对用于形成具有不同Al浓度(例如,不同Al/Ti比)的TiAl层的栅极堆叠件的方法。在一些实施例中,TiAl层形成双层,该双层包括具有比第二TiAl层低的Al/Ti比的第一TiAl层(例如,第一TiAl层的Al/Ti比等于或小于第二TiAl层中Al/Ti比的约80%、在0和约10%之间、在约5%和约30%之间、在约15%和约50%之间、在约30%和约60%之间、在约40%和约80%之间等)。在一些实施例中,TiAl层形成三层,其包括形成在具有低Al/Ti比的两个TiAl层之间的具有高Al/Ti比的TiAl层。在一些实施例中,具有低Al/Ti比的TiAl层是富含钛(富含Ti)的层,在其整个厚度上具有固定或变化的Al浓度。在一些实施例中,富含Ti的TiAl层中的Al/Ti比为具有高Al/Ti比的TiAl层中TiAl比的0和约80%之间(例如,等于或小于约80%、在0和约10%之间、在约5%和约30%之间、在约15%和约50%之间、在约30%和约60%之间、在约40%和约80%之间等)。在一些实施例中,具有低Al/Ti比的TiAl层的厚度为具有高Al/Ti比的TiAl层的厚度的约30%至约300%。此外,具有低Al/Ti比的TiAl层用作捕获栅极堆叠件中的氧原子的氧吸收剂。根据一些实施例,具有TiAl双层的栅极堆叠件的n型finFET显示阈值电压降低超过50%(例如,约57%)并且饱和电流(Isat)增加超过15%(例如,约16%)。
在一些实施例中,半导体结构包括位于衬底上的鳍、位于衬底上的覆盖鳍的底部的隔离层以及位于鳍的未由隔离层覆盖的部分上的栅极结构。此外,半导体结构的栅极结构包括位于鳍上的具有第一Al/Ti比的第一TiAl层和位于第一TiAl层上的具有第二Al/Ti比的第二TiAl层,第二Al/Ti比大于第一Al/Ti比。
在一些实施例中,所述第一Al/Ti比等于或小于所述第二Al/Ti比的80%。在一些实施例中,所述第一TiAl层的厚度在所述第二TiAl层的厚度的30%和300%之间。在一些实施例中,所述第一Al/Ti比在所述第一TiAl层内变化。在一些实施例中,所述栅极结构还包括位于所述第二TiAl层上的第三TiAl层,其中,所述第三TiAl层具有小于所述第二Al/Ti比的第三Al/Ti比。在一些实施例中,所述第三Al/Ti比等于或小于所述第二Al/Ti比的80%。在一些实施例中,所述第三TiAl层的厚度在所述第二TiAl层的厚度的30%和300%之间。在一些实施例中,所述第三Al/Ti比在所述第三TiAl层内变化。
在一些实施例中,半导体结构包括位于衬底上的鳍、位于衬底上的覆盖鳍的底部的隔离区域以及位于鳍的未由隔离区域覆盖的部分上的栅极结构。半导体结构的栅极结构包括具有第一Al/Ti比的第一TiAl层、具有大于第一Al/Ti比的第二Al/Ti比的第二TiAl层,以及具有小于第二Al/Ti比的第三Al/Ti比的第三TiAl层。此外,第二TiAl层设置在第一和第三TiAl层之间。
在一些实施例中,所述第一Al/Ti比和所述第三Al/Ti比小于所述第二Al/Ti比的80%。在一些实施例中,所述第一Al/Ti比和所述第二TiAl层中的每个的厚度在所述第三TiAl层的厚度的30%和300%之间。在一些实施例中,所述第一Al/Ti比或所述第二Al/Ti比分别在所述第一TiAl层或所述第二TiAl层内变化。在一些实施例中,所述第一Al/Ti比和所述第二Al/Ti比分别在所述第一TiAl层内和所述第二TiAl层内变化。在一些实施例中,所述第一TiAl层、所述第二TiAl层和所述第三TiAl层形成TiAl堆叠件。
在一些实施例中,半导体结构包括位于衬底上的鳍、位于衬底上的覆盖鳍的底部的隔离区域,以及位于鳍的部分上和隔离区域的部分上的栅极堆叠件。半导体结构的栅极堆叠件包括位于鳍上的介电堆叠件、位于介电堆叠件上的覆盖层、位于覆盖层上的阻挡层、位于阻挡层上的具有两个或多个TiAl层的TiAl堆叠件,以及位于TiAl堆叠件上的金属填充物。
在一些实施例中,所述两个或多个TiAl层包括:第一TiAl层,具有第一Al/Ti比;以及第二TiAl层,具有大于所述第一Al/Ti比的第二Al/Ti比。在一些实施例中,所述第一Al/Ti比等于或小于所述第二Al/Ti比的80%。在一些实施例中,所述第一Al/Ti比在所述第一TiAl层内变化。在一些实施例中,所述两个或多个TiAl层包括:第一TiAl层,具有第一Al/Ti比;第二TiAl层,具有第二Al/Ti比;第三TiAl层,具有第三Al/Ti比,其中,所述第二Al/Ti比大于所述第一Al/Ti比和所述第三Al/Ti比并且所述第二TiAl层设置在所述第一TiAl层和所述第三TiAl层之间。在一些实施例中,所述第一Al/Ti比和所述第三Al/Ti比等于或小于所述第二Al/Ti比的80%。
应当理解,具体实施方式而不是本发明的摘要部分旨在用于解释权利要求。本发明的摘要部分可以阐述发明人所预期的本发明的一个或多个但不是所有可能的实施例,并且因此不旨在以任何方式限制所附权利要求。
上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构,包括:
鳍,位于衬底上;
隔离层,位于所述衬底上并且覆盖所述鳍的底部;以及
栅极结构,位于所述鳍的未由所述隔离层覆盖的部分上,其中,所述栅极结构包括:
第一钛-铝(TiAl)层,位于所述鳍上并且具有第一Al/Ti比;以及
第二TiAl层,位于所述第一TiAl层上并且具有大于所述第一Al/Ti比的第二Al/Ti比。
2.根据权利要求1所述的半导体结构,其中,所述第一Al/Ti比等于或小于所述第二Al/Ti比的80%。
3.根据权利要求1所述的半导体结构,其中,所述第一TiAl层的厚度在所述第二TiAl层的厚度的30%和300%之间。
4.根据权利要求1所述的半导体结构,其中,所述第一Al/Ti比在所述第一TiAl层内变化。
5.根据权利要求1所述的半导体结构,其中,所述栅极结构还包括位于所述第二TiAl层上的第三TiAl层,其中,所述第三TiAl层具有小于所述第二Al/Ti比的第三Al/Ti比。
6.根据权利要求5所述的半导体结构,其中,所述第三Al/Ti比等于或小于所述第二Al/Ti比的80%。
7.根据权利要求5所述的半导体结构,其中,所述第三TiAl层的厚度在所述第二TiAl层的厚度的30%和300%之间。
8.根据权利要求5所述的半导体结构,其中,所述第三Al/Ti比在所述第三TiAl层内变化。
9.一种半导体结构,包括:
鳍,位于衬底上;
隔离区域,位于所述衬底上并且覆盖所述鳍的底部;以及
栅极结构,位于所述鳍的未由所述隔离区域覆盖的部分上,其中,所述栅极结构包括:
第一钛-铝(TiAl)层,具有第一Al/Ti比;
第二TiAl层,具有大于所述第一Al/Ti比的第二Al/Ti比;以及
第三TiAl层,具有小于所述第二Al/Ti比的第三Al/Ti比。
10.一种半导体结构,包括:
鳍,位于衬底上;
隔离区域,位于所述衬底上并且覆盖所述鳍的底部;以及
栅极堆叠件,位于所述鳍的未由所述隔离区域覆盖的部分上,其中,所述栅极堆叠件包括:
介电堆叠件,位于所述鳍上;
覆盖层,位于所述介电堆叠件上;
阻挡层,位于所述覆盖层上;
钛-铝(TiAl)堆叠件,位于所述阻挡层上并且包括两个或多个TiAl层;以及
金属填充物,位于所述TiAl堆叠件上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380890A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264478B2 (en) 2019-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with reduced defect and methods forming same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700718A (en) * 1996-02-05 1997-12-23 Micron Technology, Inc. Method for increased metal interconnect reliability in situ formation of titanium aluminide
CN104916543A (zh) * 2014-03-14 2015-09-16 台湾积体电路制造股份有限公司 具有晶体结构的n功函金属
CN108122846A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 包括鳍式场效应晶体管的半导体器件及其形成方法
CN108206211A (zh) * 2016-12-16 2018-06-26 台湾积体电路制造股份有限公司 半导体装置及形成半导体装置的方法
TW201824358A (zh) * 2016-12-15 2018-07-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法
US20180204839A1 (en) * 2017-01-16 2018-07-19 International Business Machines Corporation Formation of full metal gate to suppress interficial layer growth
TW201834078A (zh) * 2016-12-14 2018-09-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024392B2 (en) * 2013-07-03 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-port SRAM manufacturing
US9590065B2 (en) * 2013-12-04 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with metal gate structure comprising work-function metal layer and work-fuction adjustment layer
DE102014119644A1 (de) * 2014-07-10 2016-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metalgatestapel mit TiAICN als Arbeitsfunktionsschicht und/oder Sperr/Benetzungsschicht
US9620610B1 (en) 2015-10-28 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9824929B2 (en) * 2015-10-28 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
KR102474431B1 (ko) 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법
US10373967B2 (en) * 2015-12-18 2019-08-06 Floadia Corporation Memory cell, nonvolatile semiconductor storage device, and method for manufacturing nonvolatile semiconductor storage device
JP6591291B2 (ja) * 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10008603B2 (en) * 2016-11-18 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and method of fabrication thereof
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700718A (en) * 1996-02-05 1997-12-23 Micron Technology, Inc. Method for increased metal interconnect reliability in situ formation of titanium aluminide
CN104916543A (zh) * 2014-03-14 2015-09-16 台湾积体电路制造股份有限公司 具有晶体结构的n功函金属
CN108122846A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 包括鳍式场效应晶体管的半导体器件及其形成方法
TW201834078A (zh) * 2016-12-14 2018-09-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TW201824358A (zh) * 2016-12-15 2018-07-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法
CN108206211A (zh) * 2016-12-16 2018-06-26 台湾积体电路制造股份有限公司 半导体装置及形成半导体装置的方法
US20180204839A1 (en) * 2017-01-16 2018-07-19 International Business Machines Corporation Formation of full metal gate to suppress interficial layer growth

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380890A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

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