KR20200036746A - 전계 효과 트랜지스터의 금속 게이트 구조물 - Google Patents

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Abstract

본 발명은 상이한 Al 농도(예를 들어, 상이한 Al/Ti 비)를 갖는 두 개 이상의 티타늄-알루미늄(TiAl)층들을 갖는 게이트 스택의 형성 방법을 기술한다. 예를 들어, 게이트 구조물은 제 1 Al/Ti 비를 갖는 제 1 TiAl층 및 그 제 1 TiAl층의 제 1 Al/Ti 비보다 큰 제 2 Al/Ti 비를 갖는 제 2 TiAl층을 포함할 수 있다.

Description

전계 효과 트랜지스터의 금속 게이트 구조물{METAL GATE STRUCTURES FOR FIELD EFFECT TRANSISTORS}
본 발명은 전계 효과 트랜지스터의 금속 게이트 구조물에 관한 것이다.
트랜지스터(예를 들어, p-타입 트랜지스터)의 문턱 전압은 그 트랜지스터의 게이트 구조물 내의 일함수층(work function layer)의 두께를 조절함으로써 조정될 수 있다. 그러나, 트랜지스터들 사이의 공간의 감소로 인해 일함수층의 두께 조절이 제한됨에 따라, 더 작은 장치를 제조하기 위해 트랜지스터 게이트 구조물을 스케일링(scaling)하는 것은 문턱 전압 조정에 있어서 어려움들을 야기한다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들(features)이 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일부 실시예에 따른, 기판 상의 핀들 상에 배치된 게이트 스택의 등각 투영도이다.
도 1b는 일부 실시예에 따른 게이트 스택의 단면도이다.
도 2는 일부 실시예에 따른, 티타늄-알루미늄 이중층을 갖는 게이트 스택의 확대도이다.
도 3은 일부 실시예에 따른 게이트 스택의 단면도이다.
도 4는 일부 실시예에 따른 티타늄-알루미늄 삼중층의 단면도이다.
도 5는 일부 실시예에 따른, 게이트 스택에서 티타늄-알루미늄 이중층 또는 티타늄-알루미늄 삼중층을 형성하기 위한 방법이다.
도 6은 일부 실시예에 따른, 세 개의 상이한 게이트 스택에서 기준 티타늄-알루미늄층으로부터의 알루미늄 2p 오비탈(aluminum 2p orbital; Al2p) 피크의 x-선 광전자 분광법(x-ray photoelectron spectroscopy; XPS) 스펙트럼이다.
다음의 개시는 제공된 주제의 상이한 피처를 구현하기 위한 상이한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이들은 단지 예시일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 제 1 특징을 형성하는 것은 제 1 및 제 2 피처들이 직접적인 접촉으로 형성되는 실시예를 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접 접촉하지 않도록 그 제 1 피처와 제 2 피처 사이에 추가 피처들이 형성되는 실시예를 포함할 수 있다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 구성 요소 또는 피처와 다른 구성 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 "명목상"이라는 용어는 제품 또는 공정의 설계 페이즈(phase)에서 설정되는 구성 요소 또는 공정 단계에 대한 특성 또는 파라미터의 원하는 또는 목표 값, 그리고 그 원하는 값보다 높거나/낮은 값의 범위를 함께 나타낸다. 값의 범위는 일반적으로 제조 공정에서의 근소한 변화 또는 허용 오차에 기인한다.
용어 "약" 및 "실질적으로"는 본 반도체 디바이스와 관련된 특정 기술 노드(technology nodes)에 기초하여 변할 수 있는 값을 나타낼 수 있다. 일부 실시예에서, 용어 "약" 및 "실질적으로"는 값의 5% 내에서 변하는 주어진 양을 갖는 값을 나타낼 수 있다(예를 들어, 그 값의 ±1%, ±2%, ±3%, ±4%, ±5%).
본 명세서에 사용된 용어 "수직"은 명목상 기판의 표면에 수직인 것을 의미한다.
핀-기반 트랜지스터 (예컨대, 핀 전계 효과 트랜지스터 또는 "finFET")의 게이트 구조물 또는 게이트 스택 내의 층들은 부분적으로 트랜지스터의 문턱 전압을 제어한다. 특히, finFET의 문턱 전압 값은 그 게이트 스택에 포함된 층들의 집합적 두께(collective thickness) 및 유형에 의존한다. 따라서, 각각의 finFET에서의 이러한 층들의 두께(또는 그 층들의 수)를 제어함으로써, 상이한 문턱 전압을 갖는 finFET들이 제조될 수 있다. 예를 들어, 낮은 문턱 전압(예를 들어, 약 80mV 내지 약 160mV 사이의 문턱 전압)을 갖는 finFET은 칩 내의 "저" 또는 "초저" 전력 어플리케이션에 사용될 수 있으며, 높은 문턱 전압(예를 들어, 약 200 mV보다 큰 문턱 전압)을 갖는 finFET은 그 동일한 칩 내의 고전력 애플리케이션에 사용될 수 있다.
지속적인 디바이스 스케일링 및 저전력 휴대용 디바이스(예를 들어, 모바일 폰, 스마트 워치, 태블릿 등)에 대한 요구로 인해, 보다 낮은 문턱 전압의 트랜지스터를 갖는 집적 회로(IC)에 대한 수요가 높아지고 있다. P-타입 finFET과 n-타입 finFET은 이들의 게이트 스택에서 다른 종류 및/또는 다른 수의 금속층들을 포함하기 때문에, 이 P-타입 finFET과 n-타입 finFET은 다른 "절대" 문턱 전압 값(예를 들어, 부호와 상관없는 문턱 전압의 크기)을 가질 수 있다. 예를 들어, p-타입 finFET은 n-타입 finFET보다 더 높은 문턱 전압을 가질 수 있고, 따라서 그 p-타입 finFET는 턴-온되기 위해 (예를 들어, 트랜지스터의 소스 단자와 드레인 단자 사이에 전류가 흐르도록 하기 위한 전압) 더 높은 전압을 필요로 할 수 있다. 이러한 이유로, n-타입 finFET는 p-타입 finFET에 비해 "강"으로 불릴 수 있으며, p-타입 finFET은 n-타입 finFET과 비교하여 "약"이라 불릴 수 있다.
n-타입 finFET에서, 문턱 전압을 감소시키는(예를 들어, 낮추는) 방법은 그 n-타입 finFET의 게이트 스택에 형성된 티타늄-알루미늄(titanium-aluminum; TiAl)층의 두께 및/또는 TiAl층에서 알루미늄 농도를 증가시키는 것이다. 그러나, TiAl층의 두께는 스케일링 제약에 의해 제한될 수 있다. 예를 들어, 핀간 피치(fin-to-fin pitch) 및 채널 길이가 감소함에 따라, TiAl층을 위한 이용 가능한 공간이 축소된다. 따라서, n-타입 finFET에서 TiAl층의 두께를 증가시키는 것은 어려울 수 있다. 예를 들어, 작은 채널 길이(예를 들어, 약 10nm 미만의 채널 길이)로 인해, 기존의 TiAl층 또는 두꺼운 TiAl층은 불량한 갭-필(gap-fill)을 나타낼 수 있는 바, 이는 IC 내의 트랜지스터에 걸쳐 보이드 및 예측할 수 없는 문턱 전압 변화를 초래할 수 있다. 또한, 높은 Al 농도가 트랜지스터의 신뢰성을 떨어뜨릴 수 있기 때문에, TiAl층의 Al 농도를 증가시키는 것은 어려울 수 있다. 예를 들어, Al은 산소와 결합하여 알루미늄-산소(Al-O) 결합을 형성하는 바, 이 알루미늄-산소 결합은 트랜지스터의 TDDB(time dependent dielectric breakdown) 및 PBTI(positive bias temperature instability) 성능을 저하시킬 수 있다. 그러므로, 게이트 스택의 TiAl층에서 Al의 농도를 증가시키는 것은 산소 결합에 이용 가능한 Al의 양을 증가시킨다.
본 발명의 실시예들은 상이한 Al 농도(Al/Ti 비(ratio))를 갖는 TiAl층들을 갖는 게이트 스택들의 형성 방법에 관한 것이다. 일부 실시예에서, TiAl층은 낮은 Al/Ti 비를 갖는 하단 TiAl층 및 높은 Al/Ti 비를 갖는 상단 TiAl층을 포함하는 이중층을 형성한다. 일부 실시예에서, TiAl층은 낮은 Al/Ti 비의 두 개의 TiAl층들 사이에 형성된 높은 Al/Ti 비의 TiAl층 포함하는 삼중층을 형성한다. 일부 실시예에서, 낮은 Al/Ti 비를 갖는 TiAl층은 그 두께 전체에 걸쳐 고정된 또는 변화하는 Al 농도를 갖는 티타늄-리치(Ti-rich)층이다. 또한, 낮은 Al/Ti 비를 갖는 TiAl층은 산소 원자를 포획(trap)하는 산소 게터(getter)로서 기능한다. 일부 실시예에 따르면, TiAl 이중층을 갖는 게이트 스택을 구비한 n-타입 finFET은 약 57% 만큼의 문턱 전압 감소 및 약 16% 만큼의 포화 전류 (Isat) 증가를 나타낸다.
일부 실시예에 따르면, 도 1a는 핀(110) 상에 배치된 n-타입 finFET의 게이트 스택(100)의 등각 투영도이다. 도 1a는 finFET 구조물의 선택된 부분을 도시하고, 다른 부분은 간략화를 위해 생략되었다. 예를 들어, 게이트 스택(100)은 소스/드레인 에피택셜(epitaxial) 영역들과 같은, 도 1a에 도시되지 않은 구성 요소들을 포함한다. 게이트 스택(100) 내에서의 층들의 스택은 도 1b를 참조로 하여 설명될 것이다.
도 1a에 도시된 바와 같이, 핀(110)은 기판(120) 상에 배치되며, 그리고 일부 실시예에서는 핀(110)이 기판(120)의 상부 표면에 수직하게 형성된다. 도 1a에 따르면, 핀(110)들은 격리 영역(130)을 통해 서로 전기적으로 격리되고, 이 격리 영역(130)은 또한 기판(100)으로부터 게이트 스택(100)을 격리한다. 또한, 도 1a에 도시된 바와 같이, 격리 영역(130) 상에 배치된 유전체층(140)은 게이트 스택(100)을 둘러싼다. 일부 실시예에서, 스페이서(150)는 게이트 스택(100)과 유전체층(140) 사이에 배치된다. 예로서 제한되는 것은 아니지만, 기판(120)은 벌크 반도체 웨이퍼(bulk semiconductor wafer, 예를 들어, 실리콘 웨이퍼)이거나 반도체-온-인슐레이터 웨이퍼 (semiconductor-on-insulating wafer, 예를 들어, 실리콘-온-인슐레이터의 실리콘층)의 상단층일 수 있다. 일부 실시예에서, 핀(110)은 (i)실리콘, (ii)갈륨 비소(GaAs), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비소(InAs), 및/또는 인듐 안티모나이드(InSb), 실리콘 게르마늄(SiGe)과 같은 화합물 반도체, (iii)갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비소(AlInAs), 알루미늄 갈륨 비소(AlGaAs), 갈륨 인듐 비소(GaInAs), 갈륨 인듐 인화물(GaInP), 및/또는 갈륨 인듐 비소 인화물(GaInAsP)을 포함하는 합금 반도체, 또는 (iv)이들의 조합을 포함할 수 있다. 예로서 제한되는 것은 아니지만, 격리 영역(130)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON)과 같은 실리콘-기반 유전체 물질, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FGS), (예를 들어, 약 3.9 미만의 k값을 갖는) 로우-k(low-k) 유전체 물질 및/또는 적절한 갭 충전물(gap fill) 특성을 갖는 다른 적절한 유전체 물질을 포함하는 얕은 트렌치 격리(shallow trench isolation; STI) 구조물일 수 있다.
일부 실시예에 따르면, 도 1b는 도 1a에 도시된 n-타입 finFET의 게이트 스택(100)을 x-축을 따라 자른 상세 단면도이다. 도 1b에서, 핀(110)의 폭(110W)은 x-축을 따라 도시된다. 한편, 도 1a에 도시된 바와 같이, 핀(110)의 길이는 y-축을 따르며 z-x평면에 수직이다. 또한, 도 1b에서, 게이트 스택(100)은, x-축을 따르고 핀(110)의 폭(100W)에 평행하게 이의 가장 긴 치수로(예를 들어, 게이트 스택(100)의 길이를 따라) 도시되어 있다. 도 1b에 도시된 바와 같이, n-타입 finFET에 대한 게이트 스택(100)은 몇 개의 수직으로 적층된 층들을 포함한다. 예로서 제한되는 것은 아니지만, 게이트 스택(100)은 적어도 층간 유전체(100A), 하이-k(high-k) 유전체층(100B), 캡핑층(capping layer)(100C), 배리어층(100D), 선택적 금속층 스택(100E), TiAl 이중층(100F), 배리어층(100G) 및 금속 충전물(metal fill, 100H)을 포함할 수 있다. 게이트 스택(100)은 전술된 층들로 한정되지 않고, 추가 또는 더 적은 층들을 포함할 수 있다.
일부 실시예에서, 층간 유전체(100A)는 실리콘 산화물-기반 유전체를 포함하고, 그리고 하이-k 유전체층(100B)은 약 3.9보다 큰 유전 상수(k-값) (예를 들어, 약 4.0, 약 4.2, 약 4.6 등의 유전 상수를 갖는) 하이-k 유전체 물질을 포함한다. 예로서 제한되는 것은 아니지만, 층간 유전체(100A)는 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있으며, 그리고 하이-k 유전체층(100B)은 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 이트륨 산화물(yttrium oxide) 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 층간 유전체(100A) 및 하이-k 유전체층(100B)은 게이트 스택(100) 내에서 게이트 유전체 스택을 형성한다. 캡핑층(100C)은 배리어층(100D), 선택적 금속층 스택(100E) 및 금속 충전물(100H)의 형성 동안 게이트 유전체 스택으로부터 산소를 흡수하고 하이-k 유전체층(100B)을 보호하도록 퇴적된다. 예로서 제한되는 것은 아니지만, 캡핑층(100C)은 티타늄 질화물(TiN)층이거나, 티타늄 실리콘 질화물(TiSiN)과 같은 복합 물질일 수 있다. 또한, 배리어층(100D)은, 예를 들어 탄탈륨 질화물(TaN)층일 수 있다.
일부 실시예에서, 선택적 금속층 스택(100E)은, 간략화를 위해 도 1b에 도시되지 않았지만, 하나 이상의 개별 금속층을 포함한다. 선택적 금속층 스택(100E)에 포함된 금속층들의 집합적 두께는 부분적으로 트랜지스터의 문턱 전압을 변화시킬 수 있다. 일부 실시예에서, 선택적 금속층 스택(100E)의 금속층들 각각은 티타늄 질화물 및/또는 텅스텐 질화물을 포함하고 약 8 Å내지 약 20 Å 범위의 두께를 갖는다. 일부 실시예에서, 게이트 스택(100)은 배리어층(100D)과 TiAl 이중층(100F) 사이에 선택적 금속층 스택(100E)을 포함하지 않는다. 일부 실시예에서, 선택적 금속층 스택(100E)은 배리어층(100D)과 TiAl 이중층(100F) 사이의 하나 또는 두 개의 금속층으로 제한된다.
예로서 제한되는 것은 아니지만, 배리어층(100G)은 TiN층을 포함할 수 있다. 이 TiN층 금속 충전물(100H)에 대한 접착층(예를 들어, 라이너(liner))으로서 기능한다. 일부 실시예들에서, 배리어층(100G)은 금속 충전물(100H)로부터 게이트 스택(100)의 하부층으로의 할라이드(halide)의 확산을 방지한다. 예를 들어, 금속 충전물(100H)은 측정 가능한 양(예를 들어, 약 2%, 약 3%, 약 5% 등)의 불소 또는 염소를 함유하는 텅스텐 금속을 포함할 수 있다.
도 2는 도 1a 및 도 1b에 도시된 게이트 스택(100)의 영역(150)의 확대도로서, 이 도 2에는 TiAl 이중층(100F)의 각 TiAl층(200 및 210)이 도시되어 있다. 일부 실시예에서, TiAl층(200)은 TiAl층(210)과 비교하여 더 낮은 Al/Ti 비율을 갖는다. 이는 TiAl층(200)이 TiAl층(210)에 비하여 실질적으로 티타늄-리치(Ti-rich)함을 의미한다. 일부 실시예에 따르면, TiAl층(200)의 Al/Ti 비는 TiAl층(210)의 Al/Ti 비의 0 내지 약 80% 사이(예를 들어, 약 80% 이하, 0 내지 약 10% 사이, 약 5% 내지 약 30% 사이, 약 15% 내지 약 50% 사이, 약 30% 내지 약 60% 사이, 약 40% 내지 약 80% 사이 등)에 위치한다. 즉, TiAl층(200)은 TiAl층(210)의 Al/Ti 비의 0.8 배까지 가질 수 있다(예를 들어, 0, 약 0.1, 약 0.4, 약 0.6, 약 0.8 등).
예로서 제한되는 것은 아니지만, 공정 단계들 사이의 진공 중단 중에 게이트 스택층에 산소의 혼입이 발생될 수 있다. 이에 따라, 산소 원자는 이동성을 가질 수 있게 되어 TiAl층으로 이동하여 Al 원자 및 Ti 원자와 결합할 수 있다. Al 원자와 산소 원자가 결합되면 TiAl층의 Al 원자는 "금속 특성"을 "잃게 된다". 예를 들어, Al-Al 결합 또는 Al-Ti 결합이 끊어지고 Al-O 결합으로 대체되어 산화 알루미늄이 형성되는 바, 이 산화 알루미늄은 유전체이다. 이 동작은 n-타입 트랜지스터의 문턱 전압을 증가시키므로 바람직하지 않다. TiAl층에서 Ti 원자와 결합하는 산소 원자는 n-타입 트랜지스터의 문턱 전압에 부정적인 영향을 미치지 않는다.
일부 실시예에서, TiAl층(200)은 하위층들(예를 들어, 배리어층(100D) 및/또는 선택적 금속층 스택(100E))으로부터의 확산된 산소 원자를 포획하는 산소 게터층으로서 기능한다. 일부 실시예에 따르면, TiAl층(200)은 이의 낮은 Al/Ti 비(예를 들어, TiAl층(210)의 Al/Ti 비의 약 80% 이하)로 인해 산소 원자를 포획하는 기능을 한다. 이는 TiAl층(200)이 실질적으로 "티타늄-리치(Ti-rich)"의 층이며, 따라서 이 TiAl층(200)이 산소 결합을 위한 Ti 원자의 이용 가능성을 갖기 때문이다. TiAl층(200)에서 Al 농도가 증가함에 따라, 더 적은 Ti 사이트(site)가 산소 결합에 이용 가능해지고, 그리고 산소 원자는 이용 가능한 Al 사이트와 결합하기 시작한다. 이는 전술된 바와 같이 n-타입 트랜지스터의 문턱 전압을 증가시킨다. 결과적으로, TiAl층(210)의 Al/Ti 비의 80%를 초과하도록 TiAl층(200)의 Al/Ti 비를 증가시키는 것은 TiAl층(200)의 산소 포획 특성에 장애가 될 수 있다. 일부 실시예에서, TiAl층(200)의 포획된 산화물은 n-타입 트랜지스터의 문턱 전압에 영향을 미치지 않는다. 예로서 제한되는 것은 아니지만, TiAl이중층(100F)은 n-타입 트랜지스터의 문턱 전압을 약 50% 이상(예를 들어, 약 57%) 감소시키고, 포화 전류(Isat)를 약 15% 이상(예를 들어, 약 16%) 증가시킬 수 있다. 일부 실시예에 따르면, TiAl 이중층(100F)은 p-타입 트랜지스터의 성능에 악영향을 미치지 않는다. 예를 들어, TiAl 이중층(100F)은 p-타입 트랜지스터의 문턱 전압 또는 다른 성능 측정 항목(performance metrics)에 영향을 미치지 않는다.
일부 실시예에서, TiAl층(200)은 TiAl층(210)의 두께(210T)의 약 30% 내지 약 300% 사이(예를 들어, 약 30% 내지 약 70% 사이, 약 50% 내지 약 100% 사이, 약 70% 내지 약 150% 사이, 약 130% 내지 약 200% 사이, 약 180% 내지 약 220% 사이, 약 200% 내지 약 300% 사이) 범위의 두께(200T)를 갖는다. 예를 들어, 전술된 두께(200T)는 아래와 같은 범위의 수치를 가질 수 있다.
210T*30% ≤ 200T ≤ 210T*300%
따라서, TiAl층(210)의 두께(210T)가 약 1.5㎚이면, TiAl층(200)은 약 0.45㎚와 약 4.5㎚ 사이(예를 들면, 약 0.45nm 내지 약 1nm 사이, 약 0.5nm 내지 약 2nm 사이, 약 1.5nm 내지 약 3nm 사이, 약 2nm 내지 약 3.5nm 사이, 약 2.5nm 내지 약 4.5nm 사이 등) 범위의 두께(200T)를 가질 수 있다.
일부 실시예에서, TiAl층(200)은 가변적인 Al/Ti 비를 가질 수 있다.예를 들어, TiAl층(200)의 Al/Ti 비는, 화살표(220)로 표시된 바와 같이, 선택적 금속층 스택(100E)과의 계면으로부터 TiAl층(210)과의 계면을 향해 점진적으로 증가할 수 있다. 다시 말하여, TiAl층(200)은 Al/Ti 비 구배를 가질 수 있는 바, 이 Al/Ti 비 구배에 따르면 Al/Ti 비는 TiAl층(210)과의 계면에 더 근접할수록 증가한다. 예로서 제한되는 것은 아니지만, TiAl층(200)은 약 1nm 내지 약 10nm(예를 들어, 약 1nm 내지 약 5nm, 약 3nm 내지 약 7nm, 약 6nm 내지 약 9nm, 약 5nm 내지 약 10nm 등) 범위의 두께를 가질 수 있다. 또한, TiAl층(200)의 Al/Ti 비는 0으로부터(예를 들어, TiAl층(210)과의 계면으로부터 멀리 위치한 부분으로부터) TiAl층(210)과의 계면에서의 TiAl층(210)의 Al/Ti 비의 약 80% 까지 점진적으로 증가할 수 있다. 일부 실시예에서, TiAl층(210)과의 계면으로부터 멀리 위치한 부분의 Al/Ti 비는 0이 아닐 수도 있으며, 그 TiAl층(210)의 Al/Ti 비의 80% 까지 증가하지 않을 수 있다. 예를 들어, TiAl층(200)의 Al/Ti 비는 0이 아닌 값으로부터(예를 들어, 약 1%로부터, 약 5%로부터, 약 10%로부터 등) TiAl층(210)의 Al/Ti 비의 80%까지(예를 들어, 약 50%까지, 약 60%까지, 약 70%까지, 약 80%까지 등) 증가할 수 있다.
일부 실시예에 따르면, 도 3은 도 1a에 도시된 y-축을 따라 핀(110) 상의 게이트 스택(100)을 자른 단면도이다. 결과적으로, 도 3에서, 핀(110)의 길이(110L)는, 도 1a에 도시된 바와 같이, y-축을 따르며 y-z 평면에 평행하다. 따라서, 도 3에서, 게이트 스택(100)은, 핀(110)의 길이(110L)에 평행하게 게이트 스택(100)의 가장 짧은 치수(300)로(예를 들어, 도 1a의 y-축을 따라) 도시되어 있다. 일부 실시예에서, 스페이서(150)는 게이트 스택(100)과 유전체층(140)의 수직 측벽 사이에 형성된다.
일부 실시예에서, TiAl 스택은 두 개의 TiAl층들 사이에 개재된 TiAl층(즉, 중간 개재 TiAl층)을 포함하는 삼중층 구조물이다. 여기서, 그 두 개의 TiAl층들은 그 중간 개재 TiAl층과 비교하여 더 낮은 Al/Ti 비(예를 들어, 그 중간 개재 TiAl층의 Al/Ti 비의 80% 미만)를 갖는다. 예로서 제한되는 것은 아니지만, 도 4는 TiAl 삼중층(400)의 단면도로서, TiAl 삼중층(400)은 낮은 Al/Ti 비를 갖는 하단부층(410)과 상단부층(430), 및 높은 Al/Ti 비를 갖는 중간 TiAl층(420)을 포함한다. 도 4에서, 간략화를 위해 게이트 스택(100)의 다른 층들은 도시되지 않았다. 일부 실시예에 따르면, 상단부층(430) 및 하단부층(410)들의 두께(예를 들어, 각각 430T 및 410T)는 중간 TiAl층(420)의 두께(420T)의 약 30% 내지 약 300% 사이(예를 들어, 약 30% 내지 약 70% 사이의 범위, 약 50% 내지 약 100% 사이의 범위, 약 70% 내지 약 150% 사이의 범위, 약 130% 내지 약 200% 사이의 범위, 약 180% 내지 약 220% 사이의 범위, 그리고 약 200% 내지 약 300% 사이의 범위) 범위일 수 있다. 예를 들어, 전술된 두께(410T 및 430T)는 아래와 같은 범위의 수치를 가질 수 있다.
420T*30% ≤ 410T, 430T ≤ 420T*300%
일부 실시예에서, TiAl 삼중층(400) 내의 TiAl층들(410, 420 및 430)에 대한 임의의 두께 조합은 전술된 범위 내에서 가능하다. 예를 들어, TiAl층들(410, 420 및 430)은 실질적으로 동일한 두께 또는 상이한 두께를 가질 수 있다. 또한, TiAl층들(410, 420, 430) 중 임의의 두 개는 실질적으로 동일한 두께를 가질 수 있지만, 제 3의 층 등과 다른 두께를 가질 수 있다.
일부 실시예에서, TiAl층들(410 및 430)의 Al/Ti 비는 TiAl층(420)의 Al/Ti 비의 0 내지 80% 사이(예를 들어, 약 80% 미만, 0 내지 약 10% 사이, 약 5% 내지 30% 사이, 약 15% 내지 약 50% 사이, 약 30% 약 60% 사이, 그리고 약 40% 내지 약 80% 사이 등)에 위치할 수 있다. 또한, TiAl층들(410 및 430)의 Al/Ti 비는 실질적으로 동일하거나 상이할 수 있다. 일부 실시예에 따르면, TiAl 삼중층(400)과 같은 삼중층 TiAl 스택은 TiAl 삼중층(400) 전에 형성된 층들로부터의 산소 확산뿐만 아니라, TiAl 삼중층(400) 후에 적층된 층들로부터의 산소 확산으로부터 중간 TiAl층(420)을 보호한다.
일부 실시예에서, TiAl층들(410 및 430)의 Al/Ti 비는, 도 2에 도시된 TiAl 이중층(100F)의 TiAl층(200)에서의 Al/Ti 비와 같이 변할 수 있다. 또한, TiAl층(430)의 경우에, 화살표(440)으로 표시된 바와 같이, Al/Ti 비는 중간 TiAl층(420)과의 계면을 향해 더 높아지고, 중간 TiAl층(420)과의 계면으로부터 멀어지면서 더 낮아진다. 각 화살표(440, 450)는 TiAl층들(430, 410)의 Al/Ti 비 구배의 방향을 나타낸다. 또한, 일부 실시예에서, 두 개의 TiAl층들(410 또는 430) 중 단지 하나만이 가변적인 Al/Ti 비를 가질 수 있다. 도 2에 도시된 TiAl 이중층(100F)의 TiAl층(200)의 경우와 유사하게, TiAl층들(410 및 430)은 TiAl층(420)의 Al/Ti 비의 0 내지 약 80%(예를 들어, 80% 미만) 사이의 범위로 가변적인 Al/Ti 비를 가질 수 있다.
일부 실시예에서, TiAl 이중층(100F) 및 TiAl 삼중층(400) 내의 TiAl층의 두께는 TiAl 이중층(100F) 및 TiAl 삼중층(400)이 실질적으로 동일한 두께를 갖도록 구성될 수 있다. 예로서 제한되는 것은 아니지만, TiAl 이중층(100F) 및 TiAl 삼중층(400)의 두께는 약 30nm 이하(예를 들어, 약 10nm, 약 15nm, 약 20nm, 약 25nm, 약 30nm 등)일 수 있다.
일부 실시예에 따르면, 도 5는 finFET(예를 들어, n-타입 finFET)의 게이트 스택에 TiAl 이중층 및/또는 삼중층 스택을 형성하기 위한 방법(500)의 흐름도이다. 다른 제조 공정은 방법(500)의 다양한 공정들 사이에서 수행될 수 있으며 단지 설명의 명료성을 위해 생략될 수 있다. 본 발명의 실시예는 방법(500)에 한정되지 않는다. 방법(500)은 도 1a 내지 도 5를 참조하여 설명될 것이다.
도 5를 참조하면, 방법(500)은 공정(510) 및 하나 이상의 핀 상에 게이트 유전체 스택을 퇴적하는 것으로 시작한다. 일부 실시예에서, 게이트 유전체 스택은, 도 1a 내지 도 3에 도시된 바와 같이, 층간 유전체(100A) 및 하이-k 유전체층(100B)을 포함한다. 일부 실시예에서, 도 1b를 참조하면, 층간 유전체(100A) 및 하이-k 유전체층(100B)은 핀(110)의 노출된 부분 및 격리 영역(130)의 상부 표면 상에 퇴적된다. 예로서 제한되는 것은 아니지만, 층간 유전체(100A) 및 하이-k 유전체층(100B)은 원자층 증착(atomic layer deposition; ALD) 방법 또는 플라즈마 원자층 증착(plasma-enhance atomic layer deposition; PEALD) 방법을 사용하여 블랭킷(blanket) 방식으로 퇴적될 수 있다. 전술된 바와 같이, 층간 유전체(100A)는 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있고, 하이-k 유전체층(100B)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 다른 하이-k 유전체 물질(예를 들어, 3.9보다 큰 k값을 갖는 하이-k 유전체 물질) 또는 이들의 조합을 포함할 수 있다.
도 5를 참조하면, 방법(500)은 단계(520)로 이어진다. 이 단계(520)에서, 캡핑층(100C)이 게이트 유전체 스택 상에 퇴적된다. 도 1b 및 도 3을 참조하면, 캡핑층(100C)은 하이-k 유전체층(100B) 상에 블랭킷 방식으로 퇴적될 수 있다. 전술된 바와 같이, 캡핑층(100C)은 예를 들어, TiN 또는 TiSiN과 같은 복합 물질을 포함할 수 있다.
방법(500)은 단계(530) 및 캡핑층(100C) 상에 배리어층(100D)을 퇴적하는 것으로 이어진다. 도 1b 내지 도 3을 참조하면, 배리어층(100D)은 캡핑층(100C) 상에 블랭킷 방식으로 퇴적될 수 있다. 예로서 제한되는 것은 아니지만, 캡핑층(100C)은 임의의 적합한 방법에 의해 퇴적된 TaN막일 수 있다. 여기서, 그 임의의 적합한 방법은, 예로서 제한되는 것은 아니지만, 물리적 기상 증착(PVD), ALD, PEALD, 화학 기상 증착(CVD) 등을 포함할 수 있다. 일부 실시예에서, 선택적 금속층 스택(100E)은, 도 1b 내지 도 3에 도시된 바와 같이, 배리어층(100D) 상에 퇴적된다. 일부 실시예에서, 선택적 금속층 스택(100E)은 하나 또는 그 이상의 개별적 금속층들(도 1a 내지 도 3에 도시되지 않음)을 포함한다. 여기서, 금속층들 각각은 티타늄 질화물 및/또는 텅스텐 질화물을 포함하며, 약 8 Å내지 약 20 Å사이(예를 들어, 약 8 Å 내지 약 15 Å 사이, 약 12 Å 내지 약 18 Å 사이, 그리고 약 16 Å 내지 약 20 Å 사이)의 두께를 갖는다.
도 5를 참조하면, 방법(500)은 단계(540)와, 그리고 배리어층(100D) 상에 또는, 만약 있다면 선택적 금속층 스택(100E) 상에 낮은 Al/Ti 비를 갖는 제 1 TiAl층을 퇴적하는 것으로 이어진다. 예를 들어, 도 2 및 도 4에 도시된 바와 같이, 제 1 TiAl층은 도 2 및 도 3에 도시된 TiAl층(200) 또는 도 4에 도시된 TiAl층(410)이다. 일부 실시예에 따르면, 도 2의 TiAl층(200) 또는 도 4의 TiAl층(410)은 각각 TiAl층(210) 또는 TiAl층(420)의 Al/Ti 비의 약 0 내지 약 80% 사이(예를 들어, 약 80% 이하, 0 내지 약 10% 사이, 약 5% 내지 약 30% 사이, 약 15% 내지 약 50% 사이, 약 30% 내지 약 60% 사이, 그리고 약 40% 내지 약 80% 사이 등) 범위의 고정된 또는 가변적인 Al/Ti 비를 가질 수 있다.
예로서 제한되는 것은 아니지만, ALD 공정은 TiAl층(200 및 410)을 퇴적하기 위해 사용될 수 있다. ALD 공정은 이중-전구체 소스(dual-precursor source)를 이용하여 증착 반응기 내에 Ti 및 Al을 독립적으로 도입할 수 있다. Ti 및 Al에 대한 전구체 소스는, 예를 들어, 티타늄 테트라클로라이(TiCl4) 및 트리메틸알루미늄(Al2(CH3)6) 또는 티타늄 테트라클로라이(TiCl4) 및 알루미늄트리에틸((C2H5)3Al)을 포함할 수 있다. 일부 실시예들에서, TiAl층들(200, 410) 내의 Al/Ti 비는 증착 동안 공정 조건들을 조절하여 조정될 수 있다. 예를 들어, Al/Ti 비는 각각의 증착 사이클(예를 들어, 증착 사이클 시간) 동안 Al 전구체에 대한 체류 시간, 각각의 증착 사이클에 대한 캐리어 가스(예를 들어, 아르곤 또는 질소) 유량비에 대한 Al 전구체(Al precursor to carrier gas flow ratio for each deposition cycle), Al 전구체 유속, 퍼지 시간(purge time), 공정 압력, 공정 온도, 또는 이들의 조합을 조절하여 조정될 수 있다. 예로서 제한되는 것은 아니지만, TiAl층에서 Al의 양을 줄이기 위해, Al 전구체 유량은 각 증착 싸이클에 대하여 감소할 수 있는 반면, 퍼지 시간은 증가할 수 있다. 가변적인 Al/Ti 비(varying Al/Ti ratio)가 요구된다면, 증착 동안 미리 설정된 간격으로 공정 조건의 변경이 이루어질 수 있다. 또한, 이들 층의 두께(200T, 410T)는 증착 싸이클의 수를 통해 조정될 수 있다. 증착 온도는 약 250℃ 내지 약 600℃ 사이(예를 들어, 약 250℃ 내지 약 300℃ 사이, 약 270℃ 내지 약 350℃ 사이, 약 300℃ 내지 약 400℃ 사이, 약 350℃ 내지 약 475℃ 사이, 약 450℃ 내지 약 550℃ 사이, 및 약 500℃ 내지 약 600℃ 사이)일 수 있다. 약 250℃ 미만의 증착 온도는 Al 전구체와 Ti 전구체 사이의 반응을 촉발시키기에 충분히 높지 않을 수 있으며, 약 600℃보다 높은 온도는 하이-k 유전체층 (100B)을 결정화시켜 하이-k 유전체층(100B)의 유전 특성을 절충할 수 있다. TiAl층(200, 410)에 원하는 Al/Ti 비를 형성하는 전술된 방법은 위에서 제공된 설명에 한정되지 않고, 사용된 증착 방법에 따라, Al/Ti 비를 조절하기 위해 추가적인 공정 또는 공정 조건이 사용될 수 있다. 이들 추가적인 공정 조건 및 증착 방법은 본 발명의 개념 및 범위 내에 있다.
도 5를 참조하면, 방법(500)은 단계(550) 및 제 1 TiAl층 상에 높은 Al/Ti 비를 갖는 제 2 TiAl층을 퇴적하는 것으로 이어진다. 예를 들어, 제 2 TiAl층의 Al/Ti 비는 제 1 TiAl층의 Al/Ti 비보다 크다. 다시 말하여, 제 1 TiAl층은 제 2 TiAl층과 비교하여 티타늄-리치(Ti-rich)하다. 제 2 TiAl층은 도 2 및 도 3에 도시된 TiAl층(210) 또는 도 4에 도시된 TiAl층(420)일 수 있다. 일부 실시예에서, 제 2 TiAl층의 퇴적이 진공의 중단 없이 일어난다. 이는 제 1 및 제 2 TiAl층으로의 추가적인 산소 혼입을 피하기 위해, 제 1 및 제 2 TiAl층이 인-시튜(in-situ) 방식으로(예를 들어, 동일한 증착 반응기에서) 퇴적됨을 의미한다. 일부 실시예에 따르면, 단계(540)에서 퇴적된 제 1 TiAl층의 두께는 단계(550)에서 퇴적된 제 2 TiAl층의 두께의 약 0.3배 내지 약 3배 사이(제 2 TiAl층의 두께의 약 30% 내지 약 300% 사이)에 위치한다. 예로서 제한되는 것은 아니지만, 제 2 TiAl층의 두께가 약 2nm인 경우, 제 1 TiAl층의 두께는 약 0.6nm 내지 약 6nm 사이 범위일 수 있다.
일부 실시예들에서, 제 1 TiAl층은 이보다 먼저 퇴적된 층들로부터 밖으로 확산하는 산소 원자들을 포획하는 산소 게터층으로서 작용한다. 또한, 제 2 TiAl층은 고정된 Al/Ti 비로 퇴적된다. 일부 실시예에 따르면, 단계(550)에서 퇴적된 제 2 TiAl층은 n-타입 finFET 트랜지스터의 문턱 전압을 조절한다. 일부 실시예에서, 그들의 Al/Ti 비(조성) 외에, 단계(540) 및 단계(550)에서 퇴적된 제 1 및 제 2 TiAl층은 실질적으로 동일한 미세 구조물을 갖는다.
일부 실시예에서, 방법(500)은 선택적 단계(560)를 포함한다. 이 선택적 단계(560)에서, 제 2 TiAl층의 Al/Ti 비보다 낮은 Al/Ti 비를 갖는 제 3 TiAl층이 제 2 TiAl층 상에 퇴적된다. 선택적 단계(560)은 TiAl 삼중층 스택이 요구될 때 수행될 수 있다. 예로서 제한되는 것은 아니지만, 단계(560)에서 퇴적된 제 3 TiAl층은 도 4에 도시된 TiAl 삼중층(400)의 TiAl층(430)과 유사하다. 일부 실시예에서, 제 1 TiAl층과 유사하게, 제 3 TiAl층은 제 2 TiAl층의 Al/Ti 비의 0 내지 80% 사이(예를 들어 약 80% 이하, 0 내지 약 10% 사이, 약 5% 내지 약 30% 사이, 약 15% 내지 약 50% 사이, 약 30% 내지 약 60% 사이, 약 40% 내지 약 80% 사이 등) 범위의 Al/Ti 비를 가질 수 있다. 또한, 제 3 TiAl층의 Al/Ti 비는, 제 1 TiAl층의 Al/Ti 비와 유사하게, 고정되거나 변할 수 있다. 제 3 TiAl층의 Al/Ti 비가 변하는 경우, Al/Ti 비 구배의 방향은 도 4의 화살표(440)로 표시되며, Al/Ti 비는 TiAl층(420, 예를 들어, 제 2 TiAl층)과의 계면에 더 근접할수록 증가하며, TiAl층(420)과의 계면으로부터 멀어질수록 감소한다.
일부 실시예에서, 단계(560)의 제 3 TiAl층은 단계(550) 및 단계(540) 각각의 제 2 및 제 1 TiAl층들(550 및 540)과 함께 인-시튜 방식으로 퇴적된다. 또한, 단계(550)의 제 2 TiAl층은 방법(500)의 단계들(540, 560)에서 제 1 및 제 3 TiAl층의 Al/Ti 비 및 두께를 결정하기 위한 기준층이다.
일부 실시예에서, TiAl 이중층 또는 삼중층을 수용하지 않는 트랜지스터를 하드 마스크(예를 들어, 티타늄 질화물층 또는 알루미늄 산화물층)로 마스킹함으로써, TiAl 이중층 또는 삼중층이 원하는 트랜지스터에 퇴적될 수 있다. 또한, 하드 마스크 패터닝을 사용하여, 하나의 트랜지스터는 TiAl 이중층을 수용할 수 있고, 다른 트랜지스터는 TiAl 삼중층을 수용할 수 있다. 추가적으로, 두 개의 트랜지스터들이, 두 개의 트랜지스터들의 각 제 1 TiAl층에 상이한 Al/Ti 비를 갖는 TiAl 이중층들을 수용하는 것도 가능하다. 따라서, 각각의 제 1 및 제 3 층들에 대한 TiAl 이중층, 삼중층 및 Al/Ti 비의 상이한 조합 또는 순열을 갖는 트랜지스터들이 하나의 기판 상에 형성되어 동일한 집적 회로에 포함될 수 있다.
도 5를 참조하면, 방법(500)은 단계(570) 및 게이트 스택(100)의 형성을 완료하는 금속 충전물(100H)을 퇴적하는 것으로 이어진다. 일부 실시예에서, 금속 충전물 퇴적은, 도 1b, 도 2 및 도 4에 도시된 바와 같이, 배리어층(100G) 및 금속 충전물(100H)의 퇴적을 포함한다.
일부 실시예에 따르면, 도 6은 세 개의 상이한 게이트 스택들에서의 기준 TiAl층들로부터의 알루미늄 2p 오비탈(Al2p) 피크의 x-선 광전자 분광법(XPS) 스펙트럼이다. 특히, Al2p 피크(600)는 제 1 게이트 스택(단일 TiAl층)에서 티타늄-리치층이 없는 기준 TiAl층으로부터의 것이고; Al2p 피크(610)는 제 2 게이트 스택(예를 들어, 하부 티타늄-리치 TiAl층을 갖는 TiAl 이중층)에서 방법(500)으로 성장된 티타늄-리치 TiAl층 상에 배치된 기준 TiAl층으로부터의 것이고; 그리고, Al2p 피크(620)는 제 3 게이트 스택(예를 들어, 하부 및 상부 티타늄-리치 TiAl층을 갖는 TiAl 삼중층)에서 방법(500)으로 성장된 두 개의 티타늄-리치 TiAl층들 사이에 배치된 기준 TiAl층으로부터의 것이다. 일부 실시예에서, 제 1 게이트 스택 내의 기준 TiAl층의 두께는 제 2 게이트 스택 내의 TiAl 이중층의 두께 및 제 3 게이트 스택 내의 TiAl 삼중층의 두께와 실질적으로 동일하다. 이는 제 1 게이트 스택 내의 기준 TiAl층이 제 2 게이트 스택 내의 TiAl 이중층 및 제 3 게이트 스택 내의 TiAl 삼중층의 기준 TiAl층보다 더 두껍다는 것을 의미한다.
도 6에 따르면, TiAl 이중층 및 TiAl 삼중층 각각의 기준 TiAl층으로부터의 Al2p 피크들(610, 620)은 상대적으로 더 큰 강도(예를 들어, 더 큰 피크 높이와 최대 절반(half max)에서 더 낮은 전체 폭(full width))를 가지며, 티타늄-리치층을 갖지 않는 기준 TiAl층으로부터의 Al2p 피크(600)와 비교하여 더 낮은 결합 에너지를 향해 쉬프트되어 있다. 이것은, 티타늄-리치 TiAl층이 없는 기준 TiAl층과 비교하여, TiAl 이중층 및 TiAl 삼중층의 기준 TiAl층이 보다 더 "금속성"을 갖는다(예를 들어, 더 많은 수의 Al-Al 결합을 갖는다)는 것을 나타낸다. 일부 실시예에 따르면, 추가적인 Al-Al 결합은 n-타입 트랜지스터에 대한 낮은 문턱 전압과 상관 관계를 갖는다.
상기에 근거하여, 방법(500)에 따라 형성된 TiAl 이중층 또는 TiAl 삼중층을 갖는 n-타입 트랜지스터는, 티타늄-리치 TiAl층 없는 TiAl층을 갖는 n-타입 트랜지스터와 비교하여, 더 낮은 문턱 전압을 나타낼 것이다. 일부 실시예에서, 이 문턱 전압 감소는 총 TiAl 두께의 증가 없이 달성되는 바, 이는 TiAl 두께 스케일링을 필요로 하는 미래의 기술 노드에 유리할 수 있다.
본 발명의 실시예는 상이한 Al 농도(예를 들어, 상이한 Al/Ti 비)를 갖는 TiAl층들을 구비한 게이트 스택의 형성 방법에 관한 것이다. 일부 실시예에서, TiAl층은 이중층을 형성하는 바, 이 이중층은 제 2 TiAl층보다 낮은 Al/Ti 비를 갖는 제 1 TiAl층을 포함한다 (예를 들어, 제 1 TiAl층은 제 2 TiAl층의 Al/Ti 비의 약 80% 이하, 0 내지 약 10% 사이, 약 5 % 내지 30%, 또는 약 15% 내지 약 50%, 또는 약 30% 내지 60%, 또는 약 40 % 내지 80% 등을 가짐). 일부 실시예에서, TiAl층은 삼중층을 형성한다. 이 삼중층은, 낮은 Al/Ti 비를 갖는 두 개의 TiAl층들 사이에 형성된 TiAl층을 포함한다. 이 두 개의 TiAl층들 사이의 TiAl층은 높은 Al/Ti 비를 갖는다. 일부 실시예에서, 낮은 Al/Ti 비의 TiAl층은 그 두께 전체에 걸쳐 고정되거나 가변적인 Al 농도를 갖는 티타늄-리치(Ti-rich)층이다. 일부 실시예에서, Ti-rich TiAl층의 Al/Ti 비는 높은 Al/Ti 비를 갖는 TiAl층의 Al/Ti 비의 0 내지 약 80% 사이(예를 들어, 약 80% 이하, 0 내지 약 10% 사이, 약 5% 내지 약 30% 사이, 약 15% 내지 약 50% 사이, 약 30% 내지 약 60% 사이, 약 40% 내지 약 80% 사이 등) 이다. 일부 실시예에서, 낮은 Al/Ti 비를 갖는 TiAl층의 두께는 높은 Al/Ti 비를 갖는 TiAl층의 두께의 약 30% 내지 약 300%이다. 또한, 낮은 Al/Ti 비를 갖는 TiAl층은 게이트 스택의 산소 원자를 포획하는 산소 게터로서 기능한다. 일부 실시예에 따르면, TiAl 이중층을 갖는 게이트 스택을 구비한 n-타입 finFET은 50% 이상(예를 들어, 약 57 %)의 문턱 전압 감소 및 15% 이상(예를 들어, 약 16%)의 포화 전류(Isat) 증가를 보여준다.
일부 실시예에서, 반도체 구조물은 기판 상에 배치된 핀, 그 기판 상에 배치되어 핀의 바닥 부분을 덮는 격리층, 및 그 격리층에 의해 덮이지 않은 핀의 일부분 상에 배치된 게이트 구조물을 포함한다. 또한, 반도체 구조물의 게이트 구조물은 핀 상에 배치되어 제 1 Al/Ti 비를 갖는 제 1 TiAl층 및 그 제 1 TiAl층 상에 배치되어 제 2 Al/Ti 비를 갖는 제 2 TiAl층을 포함한다. 제 2 Al/Ti 비는 제 1 Al/Ti 비보다 더 크다.
일부 실시예에서, 반도체 구조물은 기판 상에 배치된 핀, 그 기판 상에 배치되며 핀의 바닥 부분을 덮는 격리 영역 및 그 격리 영역에 의해 덮이지 않은 핀의 일부분 상에 배치된 게이트 구조물을 포함한다. 반도체 구조물의 게이트 구조물은 제 1 Al/Ti 비율을 갖는 제 1 TiAl층, 그 제 1 Al/Ti 비보다 큰 제 2 Al/Ti 비를 갖는 제 2 TiAl층 및 그 제 2 Al/Ti 비보다 작은 제 3 Al/Ti 비를 갖는 제 3 TiAl층을 포함한다. 또한, 제 2 TiAl층은 제 1 TiAl층과 제 3 TiAl층 사이에 배치된다.
일부 실시예에서, 반도체 구조물은 기판 상에 배치된 핀, 그 기판 상에 배치되어 핀의 바닥 부분을 덮는 격리 영역, 그리고 그 핀의 일부분 및 격리 영역의 일부분 상에 배치된 게이트 스택을 포함한다. 상기 반도체 구조물의 게이트 스택은 핀 상에 배치된 유전체 스택, 그 유전체 스택 상에 배치된 캡핑층, 그 캡핑층 상에 배치된 배리어층, 그 배리어층 상에 배치되어 둘 또는 그 이상의 TiAl층들을 갖는 TiAl 스택 및 그 TiAl 스택 상에 배치된 금속 충전물을 포함한다.
청구 범위를 해석하기 위해 본 발명의 요약 부분이 아닌 상세한 설명 부분이 사용되는 것으로 이해되어야 한다. 개시 부분의 요약 부분은 발명자(들)에 의해 고려되는 바와 같이 본 발명의 가능한 실시예들 중 하나 이상을 나타낼 수 있지만, 본 발명의 모든 가능한 실시예를 설명하지는 않으며, 따라서 어떠한 방식으로든 첨부된 청구 범위를 제한하려는 것이 아니다.
전술된 바는 몇몇 실시예들의 피처들을 개략적으로 설명하여 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예들과 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
실시예들
실시예 1. 반도체 구조물에 있어서,
기판 상의 핀들;
상기 핀들의 하부를 커버하는, 상기 기판 상의 격리층; 및
상기 격리층에 의해 커버되지 않은 상기 핀들의 일부분 상의 게이트 구조물을 포함하고, 상기 게이트 구조물은,
제 1 Al(aluminum)/Ti(titanium) 비(ratio)를 갖는, 상기 핀들 상의 제 1 티타늄-알루미늄(titanium-aluminum; TiAl)층; 및
상기 제 1 Al/Ti 비보다 큰 제 2 Al/Ti를 갖는, 상기 제 1 TiAl층 상의 제 2 TiAl층을 포함하는 것인 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 제 1 Al/Ti 비는 상기 제 2 Al/Ti 비의 80% 이하인 것인 반도체 구조물.
실시예 3. 실시예 1에 있어서,
상기 제 1 TiAl층의 두께는 상기 제 2 TiAl층의 두께의 30% 내지 300% 사이인 것인 반도체 구조물.
실시예 4. 실시예 1에 있어서,
상기 제 1 Al/Ti 비는 상기 제 1 TiAl층 내에서 변하는 것인 반도체 구조물.
실시예 5. 실시예 1에 있어서,
상기 게이트 구조물은 상기 제 2 TiAl층 상의 제 3 TiAl층을 더 포함하며, 상기 제 3 TiAl층은 상기 제 2 Al/Ti 비보다 작은 제 3 Al/Ti 비를 갖는 것인 반도체 구조물.
실시예 6. 실시예 5에 있어서,
상기 제 3 Al/Ti 비는 상기 제 2 Al/Ti 비의 80% 이하인 것인 반도체 구조물.
실시예 7. 실시예 5에 있어서,
상기 제 3 TiAl층의 두께는 상기 제 2 TiAl층의 두께의 30% 내지 300% 사이인 것인 반도체 구조물.
실시예 8. 실시예 5에 있어서,
상기 제 3 Al/Ti 비는 상기 제 3 TiAl층 내에서 변하는 것인 반도체 구조물.
실시예 9. 반도체 구조물에 있어서,
기판 상의 핀들;
상기 핀들의 하부를 커버하는, 상기 기판 상의 격리 영역; 및
상기 격리 영역에 의해 커버되지 않은 상기 핀들의 일부분 상의 게이트 구조물을 포함하고, 상기 게이트 구조물은,
제 1 Al/Ti 비를 갖는 제 1 티타늄-알루미늄(TiAl)층;
상기 제 1 Al/Ti 비보다 큰 제 2 Al/Ti 비를 갖는 제 2 TiAl층; 및
상기 제 2 Al/Ti 비보다 작은 제 3 Al/Ti 비를 갖는 제 3 TiAl층 - 상기 제 2 TiAl층은 상기 제 1 TiAl층과 상기 제 3 TiAl층 사이에 배치됨 - 을 포함하는 것인 반도체 구조물.
실시예 10. 실시예 9에 있어서,
상기 제 1 Al/Ti 비 및 상기 제 3 Al/Ti 비는 상기 제 2 Al/Ti 비의 80%보다 작은 것인 반도체 구조물.
실시예 11. 실시예 9에 있어서,
상기 제 1 TiAl층 및 상기 제 2 TiAl층 각각은 상기 제 3 TiAl층의 두께의 30% 내지 300% 사이의 두께를 갖는 것인 반도체 구조물.
실시예 12. 실시예 9에 있어서,
상기 제 1 Al/Ti 비 또는 상기 제 2 Al/Ti 비는 각각 상기 제 1 TiAl층 또는 상기 제 2 TiAl층 내에서 변하는 것인 반도체 구조물.
실시예 13. 실시예 9에 있어서,
상기 제 1 Al/Ti 비 및 상기 제 2 Al/Ti 비는 각각 상기 제 1 TiAl층 및 상기 제 2 TiAl층 내에서 변하는 것인 반도체 구조물.
실시예 14. 실시예 9에 있어서,
상기 제 1 TiAl층, 상기 제 2 TiAl층, 및 상기 제 3 TiAl층은 TiAl 스택을 형성하는 것인 반도체 구조물.
실시예 15. 반도체 구조물에 있어서,
기판 상의 핀;
상기 핀의 하부를 커버하는, 상기 기판 상의 격리 영역; 및
상기 핀의 일부분 상의 그리고 상기 격리 영역의 일부분 상의 게이트 스택을 포함하고, 상기 게이트 스택은,
상기 핀 상의 유전체 스택;
상기 유전체 스택 상의 캡핑층(capping layer);
상기 캡핑층 상의 배리어층;
상기 배리어층 상에 있고 두 개 이상의 티타늄-알루미늄(TiAl)층들을 포함하는 티타늄-알루미늄(TiAl) 스택; 및
상기 TiAl 스택 상의 금속 충전물(metal fill)을 포함하는 것인 반도체 구조물.
실시예 16. 실시예 15에 있어서,
상기 두 개 이상의 TiAl층들은,
제 1 Al/Ti 비를 갖는 제 1 TiAl층; 및
상기 제 1 Al/Ti 비보다 큰 제 2 Al/Ti 비를 갖는 제 2 TiAl층을 포함하는 것인 반도체 구조물.
실시예 17. 실시예 16에 있어서,
상기 제 1 Al/Ti 비는 상기 제 2 Al/Ti 비의 80% 이하인 것인 반도체 구조물.
실시예 18. 실시예 16에 있어서,
상기 제 1 Al/Ti 비는 상기 제 1 TiAl층 내에서 변하는 것인 반도체 구조물.
실시예 19. 실시예 15에 있어서,
상기 두 개 이상의 TiAl층들은,
제 1 Al/Ti 비를 갖는 제 1 TiAl층;
제 2 Al/Ti 비를 갖는 제 2 TiAl층; 및
제 3 Al/Ti 비를 갖는 제 3 TiAl층 - 상기 제 2 Al/Ti 비는 상기 제 1 Al/Ti 비 및 상기 제 3 Al/Ti 비보다 크고, 상기 제 2 TiAl층은 상기 제 1 TiAl층과 상기 제 3 TiAl층 사이에 배치됨 - 을 포함하는 것인 반도체 구조물.
실시예 20. 실시예 19에 있어서,
상기 제 1 Al/Ti 비 및 상기 제 3 Al/Ti 비는 상기 제 2 Al/Ti 비의 80% 이하인 것인 반도체 구조물.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 상의 핀들;
    상기 핀들의 하부를 커버하는, 상기 기판 상의 격리층; 및
    상기 격리층에 의해 커버되지 않은 상기 핀들의 일부분 상의 게이트 구조물을 포함하고, 상기 게이트 구조물은,
    제 1 Al(aluminum)/Ti(titanium) 비(ratio)를 갖는, 상기 핀들 상의 제 1 티타늄-알루미늄(titanium-aluminum; TiAl)층; 및
    상기 제 1 Al/Ti 비보다 큰 제 2 Al/Ti를 갖는, 상기 제 1 TiAl층 상의 제 2 TiAl층을 포함하는 것인 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 Al/Ti 비는 상기 제 2 Al/Ti 비의 80% 이하인 것인 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 제 1 TiAl층의 두께는 상기 제 2 TiAl층의 두께의 30% 내지 300% 사이인 것인 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 제 1 Al/Ti 비는 상기 제 1 TiAl층 내에서 변하는 것인 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 게이트 구조물은 상기 제 2 TiAl층 상의 제 3 TiAl층을 더 포함하며, 상기 제 3 TiAl층은 상기 제 2 Al/Ti 비보다 작은 제 3 Al/Ti 비를 갖는 것인 반도체 구조물.
  6. 제 5 항에 있어서,
    상기 제 3 Al/Ti 비는 상기 제 2 Al/Ti 비의 80% 이하인 것인 반도체 구조물.
  7. 제 5 항에 있어서,
    상기 제 3 TiAl층의 두께는 상기 제 2 TiAl층의 두께의 30% 내지 300% 사이인 것인 반도체 구조물.
  8. 제 5 항에 있어서,
    상기 제 3 Al/Ti 비는 상기 제 3 TiAl층 내에서 변하는 것인 반도체 구조물.
  9. 반도체 구조물에 있어서,
    기판 상의 핀들;
    상기 핀들의 하부를 커버하는, 상기 기판 상의 격리 영역; 및
    상기 격리 영역에 의해 커버되지 않은 상기 핀들의 일부분 상의 게이트 구조물을 포함하고, 상기 게이트 구조물은,
    제 1 Al/Ti 비를 갖는 제 1 티타늄-알루미늄(TiAl)층;
    상기 제 1 Al/Ti 비보다 큰 제 2 Al/Ti 비를 갖는 제 2 TiAl층; 및
    상기 제 2 Al/Ti 비보다 작은 제 3 Al/Ti 비를 갖는 제 3 TiAl층 - 상기 제 2 TiAl층은 상기 제 1 TiAl층과 상기 제 3 TiAl층 사이에 배치됨 - 을 포함하는 것인 반도체 구조물.
  10. 반도체 구조물에 있어서,
    기판 상의 핀;
    상기 핀의 하부를 커버하는, 상기 기판 상의 격리 영역; 및
    상기 핀의 일부분 상의 그리고 상기 격리 영역의 일부분 상의 게이트 스택을 포함하고, 상기 게이트 스택은,
    상기 핀 상의 유전체 스택;
    상기 유전체 스택 상의 캡핑층(capping layer);
    상기 캡핑층 상의 배리어층;
    상기 배리어층 상에 있고 두 개 이상의 티타늄-알루미늄(TiAl)층들을 포함하는 티타늄-알루미늄(TiAl) 스택; 및
    상기 TiAl 스택 상의 금속 충전물(metal fill)을 포함하는 것인 반도체 구조물.
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