KR20160100181A - 연장된 게이트 구조체를 갖는 반도체 구조체 및 그 형성 방법 - Google Patents

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KR20160100181A
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Abstract

반도체 구조체 및 그 형성 방법이 제공된다. 반도체 구조체는 기판과, 이 기판 위에 형성된 핀 구조체를 포함한다. 반도체 구조체는 핀 구조체 주위에 형성된 격리 구조체와, 핀 구조체를 가로질러 형성된 게이트 구조체를 또한 포함한다. 또한, 게이트 구조체는 핀 구조체 위에 형성된 제1 부분과, 격리 구조체 위에 형성된 제2 부분을 포함하고, 게이트 구조체의 제2 부분은 격리 구조체 내로 연장되는 연장 부분을 포함한다.

Description

연장된 게이트 구조체를 갖는 반도체 구조체 및 그 형성 방법{SEMICONDUCTOR STRUCTURE WITH EXTENDING GATE STRUCTURE AND METHOD FOR FORMING THE SAME}
반도체 장치는 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 장치는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전층, 전도층, 및 반도체 층을 순차적으로 퇴적시키고, 이것들 위에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
컴퓨터 내에서 증가된 성능을 위해 중요한 동인(driver)들 중 하나는 더 높은 레벨의 회로 집적이다. 이것은 주어진 칩 상에서 장치 크기를 소형화하거나 축소시킴으로써 달성된다. 허용 오차(tolerance)는 칩 상의 치수를 축소시킬 수 있게 하기 위해 중요한 역할을 한다.
하지만, 비록 기존 반도체 제조 프로세스들이 자신들의 의도된 목적들을 위해 일반적으로 적절하였지만, 장소의 크기 감소가 계속됨에 따라, 이 프로세스들은 모든 측면들에서 전적으로 만족스럽지는 않았다.
반도체 구조체 및 그 형성 방법이 제공된다. 반도체 구조체는 기판과, 이 기판 위에 형성된 핀 구조체를 포함한다. 반도체 구조체는 핀 구조체 주위에 형성된 격리 구조체와, 핀 구조체를 가로질러 형성된 게이트 구조체를 또한 포함한다. 또한, 게이트 구조체는 핀 구조체 위에 형성된 제1 부분과, 격리 구조체 위에 형성된 제2 부분을 포함하고, 게이트 구조체의 제2 부분은 격리 구조체 내로 연장되는 연장 부분을 포함한다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1j는 일부 실시예에 따라, 반도체 장치 구조체를 형성하는 다양한 스테이지들의 단면도이다.
도 2a와 2b는 일부 실시예에 따른, 반도체 장치 구조체의 단면도이다.
도 3a와 3b는 일부 실시예에 따른, 반도체 장치 구조체의 단면도이다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
반도체 구조체들 및 이를 형성하기 위한 방법들의 실시예들이 제공된다. 반도체 구조체는 "게이트-라스트" 프로세스에 의해 형성된 게이트 구조체를 포함할 수 있다. 즉, 더미 게이트 구조체가 먼저 형성되고, 그 후에 게이트 구조체로 대체된다. 더미 게이트 구조체가 제거된 후에, 격리 구조체의 일부분이 또한 제거되어, 그후에 형성된 게이트 구조체가 격리 구조체 내로 연장될 수 있고, 구조체의 성능이 향상될 수 있게 된다.
도 1a 내지 1j는 일부 실시예에 따라, 반도체 장치 구조체(100)를 형성하는 다양한 스테이지들의 단면도이다. 도 1a에 도시된 바와 같이, 기판(102)이 일부 실시예에 따라 제공된다. 기판(102)은 실리콘 웨이퍼와 같은, 반도체 웨이퍼일 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 단원소 반도체 물질들, 화합물 반도체 물질들, 및/또는 합금 반도체 물질들을 포함할 수 있다. 단원소 반도체 물질들의 예시들은 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄, 및/또는 다이아몬드일 수 있지만, 이것들에만 제한되지는 않는다. 화합물 반도체 물질들의 예시들은 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물일 수 있지만, 이것들에만 제한되지는 않는다. 합금 반도체 물질들의 예시들은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP일 수 있지만, 이것들에만 제한되지는 않는다.
또한, 기판(102)은 도핑된 영역들, 층간 유전체(interlayer dielectric; ILD)층들, 전도성 피처(feature)들, 및/또는 격리 구조체들과 같은 구조체들을 포함할 수 있다. 더 나아가, 기판(102)은 패터닝될 단일 또는 다중 물질층들을 더 포함할 수 있다. 예를 들면, 물질층들은 실리콘층, 유전층, 및/또는 도핑된 폴리-실리콘층을 포함할 수 있다.
일부 실시예에 따라 도 1a에 도시된 바와 같이, 유전층(104)과 마스크층(106)이 기판(102) 위에 형성되고, 감광층(108)이 마스크층(104) 위에 형성된다. 유전층(104)은 기판(102)과 마스크층(106) 사이에서 접착층으로서 사용될 수 있다. 또한, 유전층(104)은 마스크층(106)을 에칭하기 위한 에칭 정지층으로서 또한 사용될 수 있다. 일부 실시예에서, 유전층(104)은 실리콘 산화물로서 제조된다. 비록 다른 퇴적 프로세스가 일부 다른 실시예에서 사용될 수 있지만, 유전층(104)은 열 산화 프로세스를 사용함으로써 형성될 수 있다.
마스크층(106)은 후속 포토리소그래피 프로세스 동안 하드 마스크로서 사용될 수 있다. 일부 실시예에서, 마스크층(106)은 실리콘 질화물로 제조된다. 비록 다른 퇴적 프로세스가 일부 다른 실시예에서 또한 사용될 수 있지만, 마스크층(106)은 저압 화학적 증기 퇴적(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학적 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD)을 사용함으로써 형성될 수 있다.
다음으로, 핀 구조체(110)는, 일부 실시예에 따라 도 1b에 도시된 바와 같이, 감광층(108)을 통해 마스크층(106), 유전층(104), 및 기판(102)을 순차적으로 에칭함으로써 형성된다. 그후에, 감광층(108)이 제거된다.
핀 구조체(110)가 형성된 후에, 일부 실시예에 따라, 도 1c에 도시된 바와 같이, 절연층(112)이 형성되어 기판(102) 위의 핀 구조체(110)를 덮게 된다. 일부 실시예에 따라, 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소로 도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 또는 다른 로우-K 유전 물질로 제조된다. 비록 다른 퇴적 프로세스가 다른 실시예에서 사용될 수 있지만, 절연층(112)은 고 밀도 플라즈마(high-density-plasma; HDP) CVD 프로세스를 사용함으로써 형성될 수 있다.
다음으로, 일부 실시예에 따라, 도 1d에 도시된 바와 같이 절연층(112)이 오목화되어(recessed) 쉘로우 트렌치 격리 구조체와 같은 격리 구조체(114)를 형성하게 된다. 절연층(112)은 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 오목화될 수 있다. 또한, 마스크층(106)과 유전층(104)이 제거된다.
그후에, 일부 실시예에 따라 도 1e에 도시된 바와 같이, 유전층(116)이 형성되어 핀 구조체(110)와 격리 구조체(114)를 덮도록 형성되고, 더미 게이트 구조체(118)가 핀 구조체(110) 위에 형성된다.
일부 실시예에 따라, 유전층(116)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 또는 다른 적용가능한 유전 물질들로 제조된다. 유전층(116)은 화학적 증기 퇴적(chemical vapor deposition; CVD), 물리적 증기 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 스핀온 코팅, 또는 다른 적용가능한 프로세스들에 의해 형성될 수 있다.
더미 게이트 구조체(118)는 핀 구조체(110)를 가로질러 형성되고, 격리 구조체(114) 위에서 연장된다. 일부 실시예에서, 더미 게이트 구조체(118)는 폴리실리콘으로 제조된다.
더미 게이트 구조체(118)가 형성된 후에, 일부 실시예에 따라, 스페이서층(120)이 더미 게이트 구조체(118)의 측벽 상에 형성된다. 도 1e에 도시된 바와 같이, 더미 게이트 구조체(118)가 유전층(116)의 제1 부분(116a) 상에 형성되고, 스페이서는 유전층(116)의 제2 부분(116b) 상에 형성된다.
스페이서(120)가 더미 게이트 구조체(118)의 측벽 상에 형성되므로, 각 스페이서(120)는 더미 게이트 구조체(118)의 높이와 실질적으로 동일한 제1 높이 H1를 갖는다.
일부 실시예에 따라, 스페이서(120)는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 실리콘 탄화물, 또는 다른 적용가능한 유전 물질들로 제조된다. 스페이서(120)는 단일층 또는 다중층들을 포함할 수 있다.
다음으로, 일부 실시예에 따라 도 1f에 도시된 바와 같이 소스/드레인 구조체(122)가 핀 구조체(110) 내에 형성된다. 보다 구체적으로, 더미 게이트 구조체(118)와 스페이서(120)에 의해 덮이지 않는 유전층(116)의 부분이 제거된다. 도 1f에 도시된 바와 같이, 더미 게이트 구조체(118) 아래의 유전층(116)의 제1 부분(116a)과 유전층(118)의 제2 부분(116b)이 이 단계에서 제거되지 않는다. 노출된 유전층(116)이 제거된 후에, 더미 게이트 구조체(118)에 인접한 핀 구조체(110)의 부분이 핀 구조체(110)의 두 측면들에서 리세스를 형성하도록 오목화된다. 다음으로, 변형된 물질(strained material)이 에피택셜(epitaxial; epi) 프로세스에 의해 리세스 내에 성장된다. 또한, 변형된 물질의 격자 상수는 기판(102)의 격자 상수와는 다를 수 있다. 일부 실시예에서, 소스/드레인 구조체(122)는 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP 등을 포함한다.
일부 실시예에 따라 도 1g에 도시된 바와 같이, 소스/드레인 구조체(122)가 형성된 후에, 접촉 에칭 정지층(contact etch stop layer; CESL)이 기판(102) 위에 형성되고, 층간 유전체(inter-layer dielectric; ILD)층(126)이 접촉 에칭 정치층(124) 상에 형성된다. 일부 실시예에 따라, 접촉 에칭 정지층(124)은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적용가능한 물질들로 제조된다. 접촉 에칭 정지층(124)은 플라즈마 강화 CVD, 저압 CVD, ALD, 또는 다른 적용가능한 프로세스들에 의해 형성될 수 있다.
층간 유전층(126)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 로우-k 유전 물질, 및/또는 다른 적용가능한 유전 물질들과 같은, 다수의 유전 물질들로 제조된 다중층들을 포함할 수 있다. 로우-k 유전 물질들의 예시들은 플루오르화된 실리카 유리(fluorinated silica glass; FSG), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화된 탄소, 파릴렌, 비스-벤조사이클로부틴(bis-benzocyclobutenes; BCB), 또는 폴리이미드를 포함하지만, 이것들에만 제한되지는 않는다. 층간 유전층(126)은 화학적 증기 퇴적(chemical vapor deposition; CVD), 물리적 증기 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 스핀온 코팅, 또는 다른 적용가능한 프로세스들에 의해 형성될 수 있다.
그 다음에, 일부 실시예에 따라, 폴리싱 프로세스가 층간 유전층(126)과 접촉 에칭 정지층(124) 상에서 수행되어, 더미 게이트 구조체(118)의 상단면을 노출시키게 된다. 일부 실시예에서, 더미 게이트 구조체(118)의 상단면이 노출될 때까지, 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스가 수행된다.
일부 실시예에 따라 도 1h에 도시된 바와 같이, 폴리싱 프로세스가 수행된 후에, 더미 게이트 구조체(118)가 제거되어 트렌치(128)가 형성된다. 일부 실시예에서, 더미 게이트 구조체(118)는 건식 에칭 프로세스를 수행함으로써 제거된다. 일부 실시예에서, 더미 게이트 구조체(118)는 건식 에칭 프로세스와 습식 에칭 프로세스를 수행함으로써 제거된다. 도 1h에 도시된 바와 같이. 각 스페이서(120)의 하단면은 트렌치(128)의 하단면과 실질적으로 동일 높이에 있다.
일부 실시예에 따라 도 1i에 도시된 바와 같이, 더미 게이트 구조체(118)가 제거된 후에, 트렌치(128)에 의해 노출된 유전층(116)의 제1 부분(116a)과, 유전층(116)의 제1 부분(116a) 아래의 격리 구조체(114)의 상부 부분이 제거된다. 일부 실시예에서, 유전층(116)의 제1 부분(116a)이 제1 에칭 ㅍ로세스에 의해 제거되고, 격리 구조체(114)의 상부 부분은 제2 에칭 프로세스에 의해 제거된다. 일부 실시예에서, 유전층(116)의 제1 부분(116a)과 격리 구조체(114)의 상부 부분이 동일 에칭 프로세스에 의해 제거된다.
도 1i에 도시된 바와 같이, 격리 구조체(114)의 상부 부분의 일부분이 제거되고, 트렌치(128)가 격리 구조체(114) 내로 더 연장되어 연장 트렌치(129)를 형성하여, 그 결과 각 스페이서(120)의 하단면이 연장 트렌치(129)의 하단면과 동일 높이에 있지 않게(예를 들면, 더 높게됨) 된다.
일부 실시예에 따라 도 1j에 도시된 바와 같이, 격리 구조체(114)의 상부 부분이 제거되어 연장 트렌치(129)를 형성한 후에, 금속 게이트 구조체(130)가 연장 트렌치(129) 내에 형성된다. 일부 실시예에서, 금속 게이트 구조체(130)는 게이트 유전층(132), 일함수(work function) 금속층(134), 및 금속 게이트 전극층(136)을 포함한다.
일부 실시예에서, 게이트 유전층(132)은 하이-k 유전 물질들로 제조된다. 하이-k 유전 물질의 예시들은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물((HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈륨 산화물((HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산화질화물, 금속 알루민산염, 지르코늄 실리케이트, 지르코늄 알루민산염, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 또는 하프늄 이산화 산화물(HfO2-Al2O3) 합금을 포함할 수 있지만, 이것들에만 제한되지는 않는다.
일부 실시예에 따라, 일함수 금속층(134)은 게이트 유전층(132) 위에 형성된다. 일함수 금속층(134)은 적절한 일함수를 갖도록 맞춤화된다. 예를 들면, 만약 PMOS 장치를 위한 P형 일함수 금속(P-금속)이 요구되면, TiN, WN, 또는 W가 사용될 수 있다. 반면에, 만약 NMOS 장치를 위한 N형 일함수 금속(N-금속)이 요구되면, TiAl, TiAlN, 또는 TaCN이 사용될 수 있다.
일부 실시예에 따라, 금속 게이트 전극층(136)이 일함수 금속층(134) 위에 형성된다. 일부 실시예에 따라, 금속 게이트 전극층(136)은, 알루미늄, 구리, 텅스턴, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN, 또는 다른 적용가능한 물질들과 같은 전도성 물질로 제조된다. 게이트 유전층(132), 일 함수 금속층(134), 및 금속 게이트 전극층(136)은 임의의 적용가능한 프로세스에 의해 임의의 적용가능한 두께로 형성될 수 있다.
라이너층들, 계면층들, 씨드층들, 접착층들, 장벽층들 등과 같은, 추가적인 층들이 게이트 유전층(132), 일 함수 금속층(134), 및 금속 게이트 전극층(136) 위에 그리고/또는 아래에 형성될 수 있다. 또한, 게이트 유전층(132), 일 함수 금속층(134), 및 금속 게이트 전극층(136)은 다양한 물질들로 제조된 하나 보다 많은 층을 포함할 수 있다.
도 1j에 도시된 바와 같이, 금속 게이트 구조체(130)는 핀 구조체(110)를 가로질러, 그리고 격리 구조체(114)위에서 연장된다. 보다 구체적으로, 금속 게이트 구조체(130)는 핀 구조체(110) 위에 형성된 제1 부분(130a)과, 격리 구조체(114) 위에 형성된 제2 부분(130b)을 포함한다. 격리 구조체(114)의 상부 부분이 제거되어, 연장 트렌치(129)가 격리 구조체(114) 내로 연장될 수 있고, 연장 트렌치(129) 위에 형성된 금속 게이트 구조체(130)의 제2 부분(130b)이 격리 구조체(114) 내로 또한 연장된다. 따라서, 금속 게이트 구조체(130)의 제2 부분(130a)은 스페이서(120)의 제1 높이 H1보다 큰 제2 높이 H2를 갖는다.
보다 구체적으로, 제2 부분(130b)은 격리 구조체(114) 내로 연장되는 연장 부분(130c)를 포함한다. 연장 부분(130c)의 형성은 금속 게이트 구조체(130)의 유효 면적(effective area)을 확장시킬수 있고, 그리고/또는 반도체 구조체(100)의 전기적 특성을 조정하도록 사용될 수 있다. 도 1j에 도시된 바와 같이, 연장 부분(130c)은 두께 T1을 가지며, 이 두께는 제1 높이 H1와 제2 높이 H2 사이의 차이로서 또한 규정될 수 있다. 일부 실시예에서, 연장 부분(130c)의 두께 T1는 약 10Å내지 약 2000Å 범위이다. 비록 연장 부분(130c)의 형성이 구조체의 유효 면적을 확장시킬 수 있지만, 연장 부분(130c)이 너무 두껍다면 누출 위험이 또한 증가할 수 있다.
연장 부분(130c)의 두께 T1는, 격리 구조체(114)를 에칭하기 위한 에칭 시간을 변화시킴으로써 조정될 수 있다. 일부 실시예에서, 연장 부분(130c)의 두께 T1는 약 30Å 내지 약 300Å 범위이다. 일부 실시예에서, 연장 부분(130c)의 두께 T1는 약 30Å내지 약 800Å범위이다. 일부 실시예에서, 연장 부분(130c)의 두께 T1는 약 800Å 내지 약 1200Å 범위이다. 일부 실시예에서, 연장 부분(130c)의 두께 T1는 약 1200Å 내지 약 1500Å 범위이다. 일부 실시예에서, 연장 부분(130c)의 두께 T1는 약 1500Å 내지 약 2000Å 범위이다. 상이한 두께를 갖는 연장 부분(130c)은 상이한 전기적 특성을 가질 수 있고, 그러므로 연장 부분(130c)의 두께 T1는 그 응용에 따라서 조정될 수 있다. 일부 실시예에서, 게이트 구조체(130)의 하단 표면은 핀 구조체(110)의 하단 표면과 실질적으로 동일 높이에 있거나 더 낮다. 대안적으로, 게이트 구조체(130)의 하단 표면은 핀 구조체(110)의 하단 표면보다 높다.
도 2a 내지 2b는 일부 실시예에 따라, 반도체 장치 구조체(100')를 형성하는 다양한 스테이지들의 단면도이다. 반도체 구조체(100')를 형성하기 위해 사용되는 방법 및 물질은, 금속 게이트 구조체의 연장 부분이 스페이서 아래에서 더 연장되는 것을 제외하고는, 도 1a 내지 1j에서 설명된 반도체 구조체(100)를 형성하기 위해 사용되는 방법 및 물질과 유사하거나 동일하다.
보다 구체적으로, 도 1a에 도시된 프로세스가 수행되고, 세부사항은 여기에서 반복되지 않는다. 일부 실시예에 따라, 더미 게이트 구조체(118)가 제거된 후에, 유전층(116)과 격리 구조체(114)를 에칭함으로써 트렌치(128)가 격리 구조체(114) 내로 더 연장되어, 연장 트렌치(129')를 형성하게 된다.
도 1i와 유사하게, 트렌치(128)에 의해 노출된 유전층(116)의 제1 부분(116a)과, 유전층(116)의 제1 부분(116a) 아래에 위치한 격리 구조체(114)의 상부 부분이 제거된다. 또한, 유전층(116)의 제2 부분(116b)과 스페이서(120) 아래에 배치된 격리 구조체(114)의 일부 부분들이 또한 제거된다.
도 2a에 도시된 바와 같이, 에칭 프로세스 후에, 연장 트렌치(129')가 스페이서(120) 아래로 더 연장되어, 일부 실시예에 따라 도 2b에 도시된 바와 같이 연장 트렌치(129') 내에 형성된 금속 게이트 구조체(130')가 스페이서(120) 아래에서 또한 연장된다. 일부 실시예에서, 금속 게이트 구조체(130')는 도 1j에 도시된 금속 게이트(130)와 유사하고, 게이트 유전층(132), 일 함수 금속층(134), 및 금속 게이트 전극층(136)을 포함한다.
도 2b에 도시된 바와 같이, 금속 게이트 구조체(130)는 핀 구조체(110)를 가로질러, 그리고 격리 구조체(114)위에서 연장된다. 보다 구체적으로, 금속 게이트 구조체(130')는 핀 구조체(110) 위에 형성된 제1 부분(130a')과, 격리 구조체(114) 위에 형성된 제2 부분(130b')을 포함한다. 또한, 제2 부분(130b')은 격리 구조체(114) 내로 연장되고, 스페이서(120) 아래에서 연장하는 연장 부분(130c')을 또한 포함한다.
보다 구체적으로, 연장 부분(130c')은 스페이서(120) 아래의 한 위치까지 연장되어, 연장 부분(130c')의 일부분이 스페이서(120)와 중첩된다. 일부 실시예에서, 스페이서(120)와 중첩되는 연장 부분(130c')의 부분은 약 5Å내지 약 1005Å 범위의 폭 W'을 갖는다. 스페이서(120) 아래의 한 위치까지 연장되는 연장 부분(130c')의 형성은 이 구조체의 유효 면적을 확장시키는 것을 가능케 한다. 하지만, 폭 W'이 너무 크면, 브리징(bridging) 위험이 또한 증가할 수 있다.
도 2b에 도시된 바와 같이, 연장 부분(130c')의 폭은 핀 구조체(110) 위에 형성된 금속 게이트 구조체(130')의 제1 부분(130a')의 폭보다 크다. 일부 실시예에서, 금속 게이트 구조체(130')의 제1 부분(130a')은 제1 폭 W1'를 가지고, 금속 게이트 구조체(130')의 연장 부분(130c')은 제1 폭 W1'보다 큰 제2 폭 W2'를 갖는다. 일부 실시예에서, 제1 폭 W1'과 제2 폭 W2' 간의 차이는 약 5Å 내지 약 200Å범위이다. 전기적 성능은 연장 부분(130c')의 제2 폭 W2'를 변화시킴으로써 조정될 수 있다. 하지만, 연장 부분(130c')의 제2 폭 W2'이 너무 크면, 누출 위험이 증가할 수 있다.
도 1j에 도시된 것과 유사하게, 금속 게이트 구조체(130)의 제2 부분(130a')은 스페이서(120)의 제1 높이 H1보다 큰 제2 높이 H2를 갖는다. 또한, 연장 부분(130c')은 두께 T1'를 가지며, 이 두께는 제1 높이 H1'와 제2 높이 H2'간의 차이로서 또한 규정될 수 있다. 일부 실시예에서, 연장 부분(130c')의 두께 T1'는 이전에 설명된 연장 부분(130c)의 두께 T1와 유사하거나 동일한 범위이다.
도 3a 내지 3b는 일부 실시예에 따라, 반도체 구조체(100")를 형성하는 다양한 스테이지들의 단면도이다. 반도체 구조체(100")를 형성하기 위해 사용되는 방법 및 물질은, 스페이서 아래에 형성된 유전층의 제2 부분이 완전히 제거되고, 연장 부분이 스페이서 아래에서 연장되는 것을 제외하고는, 이전에 설명된 반도체 구조체들(100 및 100')을 형성하기 위한 것과 유사하거나 동일하다.
보다 구체적으로, 도 1a 내지 1h에 도시된 프로세스가 수행되고, 세부사항은 여기에서 반복되지 않는다. 일부 실시예에 따라 도 3a에 도시된 바와 같이, 더미 게이트 구조체(118)가 제거된 후에, 유전층(116)과 격리 구조체(114)를 에칭함으로써 트렌치(128)가 격리 구조체(114) 내로 더 연장되어, 연장 트렌치(129")를 형성하게 된다.
도 1i와 유사하게, 트렌치(128)에 의해 노출된 유전층(116)의 제1 부분(116a)과, 유전층(116)의 제1 부분(116a) 아래에 있는 격리 구조체(114)의 상부 부분이 제거된다. 또한, 유전층(116)의 제2 부분(116b)과 스페이서(120) 아래에 위치한 격리 구조체(114)의 부분들이 또한 제거된다. 즉, 도 1f에 도시된 유전층(116)이 실시예들에서 완전히 제거된다.
도 3a에 도시된 바와 같이, 에칭 프로세스 후에, 연장 트렌치(129")가 스페이서(120) 아래로 더 연장되고, 일부 실시예에 따라 도 3b에 도시된 바와 같이 금속 게이트 구조체(130")가 연장 트렌치(129") 내에 형성된다. 일부 실시예에서, 금속 게이트 구조체(130')는 도 1j에 도시된 금속 게이트(130)와 유사하고, 게이트 유전층(132), 일 함수 금속층(134), 및 금속 게이트 전극층(136)을 포함한다.
도 3b에 도시된 바와 같이, 금속 게이트 구조체(130")는 핀 구조체(110)를 가로질러 형성되고, 그리고 격리 구조체(114) 위에서 연장된다. 보다 구체적으로, 금속 게이트 구조체(130")는 핀 구조체(110) 위에 형성된 제1 부분(130a")과, 격리 구조체(114) 위에 형성된 제2 부분(130b")을 포함한다. 또한, 제2 부분(130b")은 격리 구조체(114) 내로 연장되고, 스페이서(120) 아래에서 연장하는 연장 부분(130c")을 또한 포함한다.
도 3b에 도시된 바와 같이, 스페이서(120) 아래에 형성된 유전층(116)의 제2 부분이 완전히 제거되고, 스페이서(120)와 중첩된 연장 부분(130c')의 부분은 스페이서(120)의 폭과 실질적으로 동일한 폭 W"를 갖는다. 일부 실시예에서, 스페이서(120)와 중첩된 연장 부분(130c')의 부분의 폭 W"은 약 5Å 내지 약 100Å 범위이다.
일부 실시예에서, 금속 게이트 구조체(130")의 제1 부분(130a")은 제1 폭 W1"을 가지고, 금속 게이트 구조체(130")의 연장 부분(130c")은 제1 폭 W1"보다 큰 제2 폭 W2"을 갖는다. 일부 실시예에서, 제1 폭 W1"과 제2 폭 W2"간의 차이는 약 5Å 내지 약 200Å 범위이다.
도 1j에 도시된 것과 유사하게, 금속 게이트 구조체(130)의 제2 부분(130a")은 스페이서(120)의 제1 높이 H1보다 큰 제2 높이 H2"를 갖는다. 또한, 연장 부분(130c")은 두께 T1"를 가지며, 이 두께는 제1 높이 H1와 제2 높이 H2"간의 차이로서 또한 규정될 수 있다. 일부 실시예에서, 연장 부분(130c")의 두께 T1"는 이전에 설명된 연장 부분(130c)의 두께 T1와 유사하거나 동일한 범위이다.
평면 트랜지스터에서, 전기적 특성은 주입에 의해 제어될 수 있다. 하지만, 핀펫 트랜지스터를 위해서, 주입에 의해 전기적 특성을 제어하는 것이 어렵게 된다. 따라서, 본 발명 개시의 일부 실시예에서, 금속 게이트 구조체들(130. 130', 및 130")과 같은 금속 게이트 구조체가 이 구조체의 전기적 특성을 조정하기 위해 사용된다.
보다 구체적으로, 금속 게이트 구조체는 "게이트-라스트" 프로세스에서 형성된다. 즉, 더미 게이트 구조체(118)가 핀 구조체(110)를 가로질러 형성되고, 격리 구조체(114) 위에서 연장되고, 스페이서(120)는 더미 게이트 구조체(118)의 측벽들 상에 형성된다. 그런 다음, 더미 게이트 구조체(118)와 격리 구조체(114)의 일부분이 연장 트렌치(129. 129', 및 129")와 같은, 연장 트렌치를 형성하도록 제거된다. 따라서, 연장 트렌치 내에 형성된 금속 게이트 구조체는 격리 구조체(114) 내로 연장하는, 연장 부분(130c, 130c', 및 130c")과 같은, 연장 부분을 가질 수 있다.
금속 게이트 구조체의 연장 부분은 금속 게이트 구조체를 위한 큰 유효 면적을 제공하므로, 핀펫 구조체와 같은, 반도체 구조체의 성능이 향상될 수 있다. 또한, 연장 부분은 반도체 구조체의 전기적 특성을 조정하기 위해 또한 사용될 수 있다. 일부 실시예에서, 연장 부분(130' 및 130")과 같은 연장 부분은 훨씬 더 큰 유효 면적을 갖도록 스페이서(120) 아래의 위치까지 더 연장된다. 즉, 연장 부분의 크기는 그 응용에 따라 조정될 수 있다.
비록 상대적으로 더 높은 금속 게이트 구조체가 더 높은 더미 게이트 구조체를 형성함으로써 또한 형성될 수 있지만, 더 높은 더미 게이트 구조체를 형성하는 프로세스는 아주 어렵다는 것을 주목해야 한다. 예를 들면, 높은 종횡비를 갖는 핀이 형성되어야 하고, 쉘로우 트렌치 격리 구조체를 형성하도록 많은 분량의 절연층이 에칭되어야 한다. 이 프로세스는 불량한 균일성(poor uniformity)을 초래할 수 있고, 구조체 제조의 수율(yield)이 감소될 수 있다.
반면에, 도 1a 내지 3b에서 설명된 프로세스를 이용함으로써, 상대적으로 더 큰 높이를 가진 금속 게이트 구조체가 위에서 설명된 프로세스를 사용하지 않고 형성될 수 있다. 그러므로, 구조체를 제조하는 균일성이 향상될 수 있다. 또한, 위에서 설명된 방법은 마스킹 또는 정렬과 같은, 추가적으로 복잡한 프로세스를 사용하지 않고 본 제조 프로세스에서 구현될 수 있다. 그러므로, 금속 게이트 구조체들(130, 130' 및 130")이 다른 제조 프로세스를 변화시키거나 영향을 주지 않고 형성될 수 있다. 따라서, 반도체 구조체들(100, 100' 및 100")의 성능이 향상될 수 있고, 수율이 증가될 수 있다.
반도체 구조체들 및 이를 형성하기 위한 방법들의 실시예들이 제공된다. 반도체 구조체는 핀 구조체와, 이 핀 구조체 주위에 형성된 격리 구조체를 포함한다. 게이트 구조체가 핀 구조체를 가로질러 형성되고, 격리 구조체 위에서 연장된다. 또한, 게이트 구조체는 격리 구조체 내로 연장되는 연장 부분을 포함하여, 이 구조체의 유효 면적이 증가된다. 따라서, 반도체 구조체의 전기적 특성은 게이트 구조체의 연장 부분에 의해 조정될 수 있고, 반도체 구조체의 성능 및 균일성이 향상될 수 있다.
일부 실시예에서, 반도체 구조체가 제공된다. 반도체 구조체는 기판과, 이 기판 위에 형성된 핀 구조체를 포함한다. 반도체 구조체는 핀 구조체 주위에 형성된 격리 구조체와, 핀 구조체를 가로질러 형성된 게이트 구조체를 또한 포함한다. 또한, 게이트 구조체는 핀 구조체 위에 형성된 제1 부분과, 격리 구조체 위에 형성된 제2 부분을 포함하고, 게이트 구조체의 제2 부분은 격리 구조체 내로 연장되는 연장 부분을 포함한다.
일부 실시예에서, 반도체 구조체가 제공된다. 반도체 구조체는 기판과, 이 기판 위에 형성된 핀 구조체를 포함한다. 반도체 구조체는 핀 구조체 주위에 형성된 격리 구조체와, 핀 구조체를 가로질러 형성되고 격리 구조체 위에서 연장되는 게이트 구조체를 또한 포함한다. 반도체 구조체는 게이트 구조체의 측벽 상에 형성되는 스페이서를 또한 포함한다. 또한, 격리 구조체 위에서 게이트 구조체의 측벽 상에 형성된 스페이서의 일부분은 제1 높이를 가지고, 격리 구조체 위에서 형성된 게이트 구조체의 일부분은 제1 높이보다 큰 제2 높이를 가진다.
일부 실시예에서, 반도체 구조체를 제조하기 위한 방법이 제공된다. 반도체 구조체를 제조하기 위한 방법은 기판 위에 핀 구조체를 형성하는 단계와, 기판 위에 핀 구조체 주위에 격리 구조체를 형성하는 단계를 포함한다. 반도체 구조체를 제조하기 위한 방법은 핀 구조체를 가로질러 더미 게이트 구조체를 형성하는 단계를 더 포함한다. 반도체 구조체를 제조하기 위한 방법은 더미 게이트 구조체의 측벽 상에 스페이서를 형성하는 단계를 더 포함한다. 반도체 구조체를 제조하기 위한 방법은 스페이서들 사이에 트렌치를 형성하도록 더미 게이트 구조체를 제거하는 단계를 더 포함한다. 반도체 구조체를 제조하기 위한 방법은 격리 구조체 내로 연장되는 연장 트렌치를 형성하도록 격리 구조체의 일부분을 제거하는 단계와, 연장 트렌치 내에 게이트 구조체를 형성하는 단계를 더 포함하고, 게이트 구조체의 일부분은 격리 구조체 내로 연장된다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 형성된 핀 구조체;
    상기 핀 구조체 주위에 형성된 격리 구조체; 및
    상기 핀 구조체를 가로질러 형성된 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 핀 구조체 위에 형성된 제1 부분과, 상기 격리 구조체 위에 형성된 제2 부분을 포함하며, 상기 게이트 구조체의 상기 제2 부분은 상기 격리 구조체 내로 연장되는 연장 부분을 포함하는 것인, 반도체 구조체.
  2. 제1항에 있어서, 상기 게이트 구조체의 상기 제2 부분의 연장 부분은 10Å 내지 2000Å 범위의 두께를 갖는 것인, 반도체 구조체.
  3. 제1항에 있어서, 상기 게이트 구조체의 상기 제2 부분의 측벽 상에 형성된 스페이서를 더 포함하고, 상기 스페이서는 상기 격리 구조체 내로 연장되지 않는 것인, 반도체 구조체.
  4. 제3항에 있어서, 상기 스페이서의 하단 표면은 상기 격리 구조체 위의 상기 게이트 구조체의 상기 제2 부분의 하단 표면과 동일 높이에 있지 않는 것인, 반도체 구조체.
  5. 제3항에 있어서, 상기 스페이서는 제 1 높이를 가지고, 상기 게이트 구조체의 상기 제2 부분은 상기 제1 높이보다 높은 제2 높이를 갖는 것인, 반도체 구조체.
  6. 제3항에 있어서, 유전층이 상기 스페이서 아래에 형성되고, 상기 게이트 구조체와 직접 접촉하는 것인, 반도체 구조체.
  7. 제1항에 있어서, 상기 게이트 구조체의 상기 제1 부분은 제1 폭을 가지고, 상기 게이트 구조체의 상기 제2 부분의 연장 부분은 상기 제1 폭보다 큰 제2 폭을 갖는 것인, 반도체 구조체.
  8. 제1항에 있어서, 상기 게이트 구조체는 상기 핀 구조체의 하단 표면과 동일 높이에 있거나 그보다 낮은 하단 표면을 갖는 것인, 반도체 구조체.
  9. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 형성된 핀 구조체;
    상기 핀 구조체 주위에 형성된 격리 구조체; 및
    상기 핀 구조체를 가로질러 형성되고, 상기 격리 구조체 위에 연장되는 게이트 구조체; 및
    상기 게이트 구조체의 측벽 상에 형성된 스페이서를 포함하고,
    상기 격리 구조체 위에서 상기 게이트 구조체의 측벽 상에 형성된 상기 스페이서의 부분은 제1 높이를 가지고, 상기 격리 구조체 위에 형성된 상기 게이트 구조체의 부분은 제1 높이보다 높은 제2 높이를 갖는 갖는 것인, 반도체 구조체.
  10. 반도체 구조체를 제조하기 위한 방법에 있어서,
    기판 위에 핀 구조체를 형성하는 단계;
    상기 기판 위의 상기 핀 구조체 주위에 격리 구조체를 형성하는 단계;
    상기 핀 구조체를 가로질러 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 측벽 상에 스페이서들을 형성하는 단계;
    상기 더미 게이트 구조체를 제거하여 상기 스페이서들 사이에 트렌치를 형성하는 단계;
    상기 격리 구조체의 일부분을 제거하여 상기 격리 구조체 내로 연장되는 연장 트렌치를 형성하는 단계; 및
    상기 연장 트렌치 내에 게이트 구조체를 형성하는 단계를 포함하는, 반도체 구조체를 제조하기 위한 방법.
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