JP5011727B2 - 電界効果型トランジスタおよびその製造方法 - Google Patents

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Description

本発明は、電界効果型トランジスタおよびその製造方法に関するものである。
［構造］
最初に、一般的なＦｉｎＦＥＴの特徴について説明する。電界効果型トランジスタの性能向上を目的に、突起した半導体領域の両側面にゲート電極を設け、半導体領域の両側面にチャネルを形成することを特徴とするＦｉｎＦＥＴと呼ばれる電界効果型トランジスタが提案されている。その典型的構造を図３１、図３２に示す。図３１は平面図、図３２（ａ）は図３１のＡ−Ａ’断面における断面図、図３２（ｂ）は図３１のＢ−Ｂ’断面における断面図である。支持基板１上に埋め込み絶縁膜２が設けられ、その上部に半導体層３が設けられる。半導体層３の側面にはゲート絶縁膜４を介してゲート電極５が設けられる（図３２（ａ））。半導体層３のうち、ゲート電極に覆われない部分は高濃度の第一導電型の不純物が導入され、ソース／ドレイン領域６をなす。ゲート電極５に覆われた半導体層３はチャネル形成領域７をなし、ゲート電極に適当な電圧を印加することにより、その表面に第一導電型のキャリアが誘起されてチャネルが形成される。チャネル形成領域には一般には低濃度の第二導電型不純物が導入されるか、あるいは導入されない。
なお、ＦｉｎＦＥＴにおいて、半導体層の上部にもチャネルが形成される構造（図３２）をトライゲート構造と呼ぶ。トライゲート構造のトランジスタにおいては、半導体層上部の絶縁膜厚と半導体側面の絶縁膜厚が同程度であることが特徴である。また、半導体層の上部にチャネルが形成されない構造（図３３）をダブルゲート構造と呼ぶ。ダブルゲート構造のトランジスタにおいては、半導体側面の絶縁膜（ゲート絶縁膜４）よりも厚い絶縁膜よりなるキャップ絶縁膜８が半導体層上部に設けられることが特徴である。なお、通常の場合、キャップ絶縁膜８はゲート絶縁膜４を形成する工程とは異なる工程において形成される。なお、従来の形態においては、トライゲート構造の場合、ダブルゲート構造の場合のいずれにおいても、図３１のＢ−Ｂ’断面における構造とＣ−Ｃ’断面における構造は同じである。なお、記号３４及び３５はそれぞれ上部コーナー部及び下部コーナー部を示す。
次に、特開平６−３０２８１７号公報（以下特許文献１）において開示された技術について、図３７、図３８を参照して説明する。図３７は特許文献１に記載された斜視図である。図３８（ａ）は図３１の構造におけるＡ−Ａ’断面に相当する位置における断面構造を、図３８（ｂ）は図３１の構造におけるＢ−Ｂ’断面に相当する位置における断面構造を、それぞれ特許文献１をもとに描いたものである。
特許文献１の構造においては、ｐ型のバルクシリコン基板上に形成されるｎチャネルＦｉｎＦＥＴにおいて、基板より突出した半導体層３にはソース領域４２とドレイン領域４３が形成され、ソース領域４２とドレイン領域４３に挟まれた領域にチャネル形成領域７が形成されている。チャネル形成領域７の上端部にｐ+型の導電層２０が形成されている。このため、チャネル形成領域７の上端部はチャネルとして動作せず、その上方のゲート電圧の影響を弱められる。この結果、半導体層上端部にしきい値電圧が低い寄生トランジスタが形成されることを防ぐことができる。なお、特許文献１において「半導体層の上端部」とは、半導体層の上部端面（以下本発明の実施形態においては、「上部端面」を「上端」と記載）から、ある一定の深さまでの領域で、ｐ+型の導電層２０が形成される部分を指す言葉として用いられている。
［従来技術の課題］
ｎチャネルトランジスタを例に、従来のＦｉｎＦＥＴにおける課題を説明する。ここではｎチャネルトランジスタについて説明するが、ｐチャネルトランジスタにおいては、極性を逆にすれば（例えば、ｎチャネルトランジスタにおける電位上昇を、ｐチャネルトランジスタにおいては電位低下と読みかえる。また、ｎチャネルトランジスタにおけるしきい値電圧の低下を、ｐチャネルトランジスタにおいてはしきい値電圧の上昇と読みかえる。）同様の議論が成り立つ。
（第一の課題）
図３１のＡ−Ａ’断面において、半導体層３の上端部の電位分布をシミュレーションした結果を図３４（ａ）、図３４（ｂ）に示す。図３４（ａ）はトライゲート構造の場合であり、図３２（ａ）の断面に対応するもの、図３４（ｂ）はダブルゲート構造であり、図３３（ａ）の断面に対応するものである。図中の等高線は真性半導体シリコンを基準にした等電位線であり、半導体層の中央から外側に向かって、−０．４Ｖ、−０．２Ｖ、０．０Ｖ、０．２Ｖ、０．４Ｖである。チャネル領域の不純物濃度は８×１０18ｃｍ-3、ゲート電圧はゼロボルト、ゲート酸化膜厚は２ｎｍである。なお、電位は真性半導体シリコンを基準にしているため、ゼロバイアスされているｎ+型シリコンの電位は０．５６Ｖであり、ゼロバイアスされているゲートの電位は０．５６Ｖである。
ダブルゲート構造、トライゲート構造のいずれにおいても、半導体層の上部コーナー部において等電位線が湾曲している。これは上部コーナー部では、ゲート電極から不純物イオンに向う電界が集中するために、半導体層の他の部分よりも電位が上昇していることを示している。上部コーナー部の電位が上昇すると、上部コーナー部にしきい値電圧が低い寄生トランジスタが形成される。寄生トランジスタが形成されると、図３６のようにサブスレッショルド電流が増加し、オフ電流が増加するという問題が生じる。この問題は、半導体層のチャネル形成領域中の第二導電型不純物濃度が高いほど顕著になり、第二導電型不純物濃度が１×１０18ｃｍ-3以上の場合に特に重要になる。
したがって、半導体層上部コーナー部における電位上昇を抑制し、寄生トランジスタの影響を縮小する技術が望まれる。
（第二の課題）
トライゲート構造のトランジスタにおいては、半導体層上面２３、半導体層上部側面２４及び半導体層側面２５（それぞれ図３９参照）のそれぞれにチャネルが形成され、ドレイン電流の経路となる。しかし、特許文献１の技術においては、チャネル形成領域７の上端部にｐ+型の導電層２０が形成され、チャネル形成領域７の上端部はチャネルとして動作しないので、図３９に示す領域の分類に従えば、半導体層上面２３及び半導体層上部側面２４にはチャネルが形成されない。このため、チャネルが形成される範囲が減るのでドレイン電流が減少するという問題が発生する。
また、ダブルゲート構造のトランジスタにおいては、半導体層上部側面２４及び半導体層側面２５（それぞれ図４０参照）のそれぞれにチャネルが形成され、ドレイン電流の経路となる。特許文献１には、ダブルゲート構造のトランジスタにおいてチャネル形成領域７の上端部にｐ+型の導電層２０を形成する形態は記載されていないが、もしダブルゲート構造のトランジスタにおいてチャネル形成領域７の上端部にｐ+型の導電層２０を形成した場合、半導体層上部側面２４がチャネルとして動作しないので、トライゲート構造の場合と同様にチャネルが形成される範囲が減るのでドレイン電流が減少するという問題が発生する。
従って、半導体層の上部コーナー部の寄生トランジスタを抑制しつつ、寄生トランジスタの抑制に伴うドレイン電流の低下を抑える技術が望まれる。
本発明の目的は、ドレイン電流を十分に確保しながら、ＦｉｎＦＥＴの基体平面から突起した半導体層の上部コーナー部における寄生トランジスタの形成を抑制して、素子特性が改善されたＦｉｎＦＥＴを提供することにある。
本発明によれば、下記の電界効果型トランジスタ及びその製造方法を提供することができる。
（１）基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、このチャネル形成領域における半導体層上部には、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を有し、
このチャネル不純物濃度調整領域は、前記ゲート電極に信号電圧を印加した動作状態において、当該チャネル不純物濃度調整領域における半導体層の前記ゲート絶縁膜に相対する側面部分にチャネルが形成されることを特徴とする電界効果型トランジスタ。
（２）基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、このチャネル形成領域における半導体層上部には、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を有し、
このチャネル不純物濃度調整領域は、前記ゲート電極に信号電圧を印加した動作状態において、当該チャネル不純物濃度調整領域における半導体層の前記ゲート絶縁膜に相対する上面および側面部分にチャネルが形成されることを特徴とする電界効果型トランジスタ。
（３）前記チャネル不純物濃度調整領域は、当該半導体層の下方部分の第２導電型不純物濃度と同じ濃度を半導体層上部に有するときに、
ｎチャネルトランジスタの場合は当該半導体層上部のコーナー部で上昇する電位を低減できる、
ｐチャネルトランジスタの場合は当該半導体層上部のコーナー部での電位低下を縮小できる、
不純物濃度を有する発明１又は２の電界効果型トランジスタ。
（４）ｎチャネルトランジスタの場合は当該半導体層上部のコーナー部で上昇する電位を６０ｍＶ以上縮小できる、
ｐチャネルトランジスタの場合は当該半導体層上部のコーナー部での電位低下を６０ｍＶ以上縮小できる、
不純物濃度を有する発明１、２又は３の電界効果型トランジスタ。
（５）前記チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にある発明１〜４のいずれかの電界効果型トランジスタ。
（６）前記チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下の範囲にある発明１〜４のいずれかの電界効果型トランジスタ。
（７）前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの０．７倍以下である発明１〜６のいずれかの電界効果型トランジスタ。
（８）前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である発明１〜７のいずれかの電界効果型トランジスタ。
（９）前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが５〜２４．５ｎｍの範囲にある発明１〜８のいずれかの電界効果型トランジスタ。
（１０）前記チャネル形成領域のうち前記チャネル不純物濃度調整領域を除いたその他の領域における第２導電型のネット不純物濃度の平均値が１×１０18ｃｍ-3以上である発明１〜９のいずれかの電界効果型トランジスタ。
（１１）前記チャネル不純物濃度調整領域は、前記チャネル形成領域における半導体層上部において基体平面と平行な面内方向全体にわたって設けられている発明１〜１０のいずれかの電界効果型トランジスタ。
（１２）前記チャネル不純物濃度調整領域として、前記チャネル形成領域における半導体層上部において、当該半導体層のコーナー部の少なくとも一部を含むように当該チャネル不純物濃度調整領域を有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持つ発明１〜１０のいずれかの電界効果型トランジスタ。
（１３）前記チャネル形成領域における半導体層の上部において、一方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第１チャネル不純物濃度調整領域と、他方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のソース／ドレイン領域間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ発明１２の電界効果型トランジスタ。
（１４）前記チャネル形成領域における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のコーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ発明１２の電界効果型トランジスタ。
（１５）前記チャネル形成領域における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられたチャネル不純物濃度調整領域を有し、
前記チャネル不純物濃度調整領域と他方のソース／ドレイン領域との間にはチャネル不純物濃度調整領域を有しない発明１２の電界効果型トランジスタ。
（１６）前記チャネル形成領域における半導体層の上部において、一方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第２チャネル不純物濃度調整領域と、一方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第３チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第４チャネル不純物濃度調整領域とを有し、さらにこれらのチャネル不純物濃度調整領域が互いに分離するように一対のソース／ドレイン領域間および一対の第１／第２コーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ発明１２の電界効果型トランジスタ。
（１７）前記チャネル形成領域における半導体層の上部において、第一のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、前記第一のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第２チャネル不純物濃度調整領域を有し、
前記第１チャネル不純物濃度調整領域と前記第２チャネル不純物濃度調整領域との間には、チャネル不純物濃度調整領域を有しない部分を持ち、
第一のソース／ドレイン領域に対向する第二のソース／ドレイン領域の近傍にはチャネル不純物濃度調整領域を有しないことを特徴とする、発明１２の電界効果型トランジスタ。
（１８）基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、当該ソース／ドレイン領域に挟まれた部分における半導体層上部において、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を当該半導体層のコーナー部の少なくとも一部を含むように有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持つことを特徴とする不純物濃度を有する電界効果型トランジスタ。
（１９）基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、当該ソース／ドレイン領域に挟まれた部分における半導体層上部において、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を当該半導体層のコーナー部の少なくとも一部を含むように有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持つことを特徴とする不純物濃度を有する電界効果型トランジスタ。
（２０）前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第１チャネル不純物濃度調整領域と、他方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のソース／ドレイン領域間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ発明１８又は１９の電界効果型トランジスタ。
（２１）前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のコーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ発明１８又は１９の電界効果型トランジスタ。
（２２）前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられたチャネル不純物濃度調整領域を有し、
前記チャネル不純物濃度調整領域と他方のソース／ドレイン領域との間にはチャネル不純物濃度調整領域を有しない、発明１８又は１９の電界効果型トランジスタ。
（２３）前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第２チャネル不純物濃度調整領域と、一方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第３チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第４チャネル不純物濃度調整領域とを有し、さらにこれらのチャネル不純物濃度調整領域が互いに分離するように一対のソース／ドレイン領域間および一対の第１／第２コーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ発明１８又は１９の電界効果型トランジスタ。
（２４）前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、第一のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、前記第一のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第２チャネル不純物濃度調整領域を有し、
前記第１チャネル不純物濃度調整領域と前記第２チャネル不純物濃度調整領域との間には、チャネル不純物濃度調整領域を有しない部分を持ち、
第一のソース／ドレイン領域に対向する第二のソース／ドレイン領域の近傍にはチャネル不純物濃度調整領域を有しないことを特徴とする、
発明１８又は１９の電界効果型トランジスタ。
（２５）前記チャネル不純物濃度調整領域は、当該チャネル不純物濃度調整領域を含む基体平面に垂直な断面において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にある発明１８又は１９の電界効果型トランジスタ。
（２６）前記チャネル不純物濃度調整領域は、当該チャネル不純物濃度調整領域を含む基体平面に垂直な断面において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下の範囲にある発明１８又は１９の電界効果型トランジスタ。
（２７）前記チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分の半導体層における基体平面に垂直な線上において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にある濃度分布を有する発明１８又は１９の電界効果型トランジスタ。
（２８）前記チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分の半導体層における基体平面に垂直な線上において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下の範囲にある濃度分布を有する発明１８又は１９の電界効果型トランジスタ。
（２９）前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの０．７倍以下である発明１８〜２８のいずれかの電界効果型トランジスタ。
（３０）前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である発明１８〜２８のいずれかの電界効果型トランジスタ。
（３１）前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが５〜２４．５ｎｍの範囲にある発明１８〜２８のいずれかの電界効果型トランジスタ。
（３２）前記チャネル形成領域のうち前記チャネル不純物濃度調整領域を除いたその他の領域における第２導電型のネット不純物濃度の平均値が１×１０18ｃｍ-3以上である発明１８〜３１のいずれかの電界効果型トランジスタ。
（３３）前記半導体層は、当該半導体層上部に設けられた前記チャネル不純物濃度調整領域である上部チャネル不純物濃度調整領域と、この上部チャネル不純物濃度調整領域の下方に設けられた、上部チャネル不純物濃度調整領域より第２導電型不純物濃度が低い中部チャネル形成領域と、この中部チャネル形成領域下方の半導体層下部に設けられた、中部チャネル形成領域より第２導電型不純物濃度が高い下部チャネル不純物濃度調整領域とを有する発明１、２、１８又は１９の電界効果型トランジスタ。
（３４）前記下部チャネル不純物濃度調整領域は、前記ゲート電極に信号電圧を印加した動作状態において、当該下部チャネル不純物濃度調整領域における半導体層の前記ゲート絶縁膜に相対する側面部分にチャネルが形成される発明３３の電界効果型トランジスタ。
（３５）前記下部チャネル不純物濃度調整領域は、前記中部チャネル形成領域の第２導電型不純物濃度と同じ濃度を半導体層下部に有するときに当該半導体層下部のコーナー部で上昇する電位を低減できる不純物濃度を有する発明３３又は３４の電界効果型トランジスタ。
（３６）前記下部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル形成領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下である発明３３、３４又は３５の電界効果型トランジスタ。
（３７）前記上部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル形成領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下である発明３６の電界効果型トランジスタ。
（３８）前記下部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下である発明３３、３４又は３５の電界効果型トランジスタ。
（３９）前記上部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下である発明３８の電界効果型トランジスタ。
（４０）前記下部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な前記半導体層の幅Ｗfinの０．７倍以下である発明３３〜３９のいずれかの電界効果型トランジスタ。
（４１）前記上部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な前記半導体層の幅Ｗfinの０．７倍以下である発明４０の電界効果型トランジスタ。
（４２）前記下部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である発明３３〜４０のいずれかの電界効果型トランジスタ。
（４３）前記上部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である発明４２の電界効果型トランジスタ。
（４４）前記下部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が５〜２４．５ｎｍの範囲にある請求項３３〜４３のいずれかの電界効果型トランジスタ。
（４５）前記上部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が５〜２４．５ｎｍの範囲にある発明４４の電界効果型トランジスタ。
（４６）前記下部チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分における半導体層下部において基体平面と平行な面内方向全体にわたって設けられている発明３３〜４５のいずれかの電界効果型トランジスタ。
（４７）前記下部チャネル不純物濃度調整領域として、前記ソース／ドレイン領域に挟まれた部分における半導体層下部において、当該半導体層のコーナー部の少なくとも一部を含むように当該チャネル不純物濃度調整領域を有し、さらに当該下部チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該下部チャネル不純物濃度調整領域を有しない部分を持つ発明３３〜４５のいずれかの電界効果型トランジスタ。
（４８）前記チャネル形成領域のうち前記上部チャネル不純物濃度調整領域と前記下部チャネル不純物濃度調整領域を除いたその他の領域における第２導電型のネット不純物濃度の平均値が１×１０18ｃｍ-3以上である発明３３〜４７のいずれかの電界効果型トランジスタ。
（４９）前記半導体層の上部と前記ゲート電極との間に、当該半導体層の上面にチャネルが形成されないように前記ゲート絶縁膜よりも厚いキャップ絶縁膜が設けられた発明１又は１８の電界効果型トランジスタ。
（５０）前記の突起した半導体層の下には支持基板を有し、当該半導体層はこの支持基板と一体に接続している発明１〜４９のいずれかの電界効果型トランジスタ。
（５１）前記の突起した半導体層の下には支持基板を有し、当該半導体層はこの支持基板上に埋め込み絶縁膜を介して設けられている発明１〜４９のいずれかの電界効果型トランジスタ。
（５２）前記チャネル形成領域のうち前記チャネル不純物濃度調整領域を除いた領域において、半導体層側面の電位が半導体層中心部の電位に対して、ｎチャネルトランジスタの場合は１２０ｍＶ以上上昇し、ｐチャネルトランジスタの場合は１２０ｍＶ以上低下していることを特徴とする、発明１〜５１のいずれかの電界効果型トランジスタ。
（５３）発明１又２の電界効果型トランジスタの製造方法であって、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
このゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該ゲート電極下の半導体層の上部にチャネル不純物濃度調整領域を形成する工程を有する電界効果型トランジスタの製造方法。
（５４）ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする発明５３の電界効果型トランジスタの製造方法。
（５５）ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする発明５３の電界効果型トランジスタの製造方法。
（５６）発明１又は２の電界効果型トランジスタの製造方法であって、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う第一の斜めイオン注入工程と、
前記ゲート電極をマスクとして当該半導体層の両側面のそれぞれに対して、当該ゲート電極の両側からそれぞれ基体平面に対して斜めに、また基体平面に垂直でチャネル長方向に平行な平面に対しては前記第一の斜めイオン注入工程よりも大きな角度で、第２導電型不純物のイオン注入を行う第二の斜めイオン注入工程を有する電界効果型トランジスタの製造方法。
（５７）前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする、発明５６の電界効果型トランジスタの製造方法。
（５８）前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする、発明５６の電界効果型トランジスタの製造方法。
（５９）発明１又は２の電界効果型トランジスタの製造方法であって、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層を跨ぐようにダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして当該ダミーゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該ダミーゲート電極下の半導体層の上部にチャネル不純物濃度調整領域を形成する工程と、
前記ダミーゲート電極をマスクとして当該半導体層に第１導電型不純物を導入してソース／ドレイン領域を形成する工程と、
前記ダミーゲート電極を埋め込むように厚い絶縁膜を形成する工程と、
前記ダミーゲート電極を除去し、形成された空隙内にゲート絶縁膜を介して導電性材料を埋め込んでゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
（６０）発明１又は２の電界効果型トランジスタの製造方法であって、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層の上部に第２導電型不純物を導入して前記チャネル不純物濃度調整領域を形成する工程と、
この突起した半導体層の側面にゲート絶縁膜を介してゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
（６１）発明１又は２の電界効果型トランジスタの製造方法であって、
半導体層に第２導電型不純物を導入して、当該半導体層の上部にその下方部分より第２導電型不純物の濃度が高いチャネル不純物濃度調整領域を形成する工程と、
前記半導体層をパターニングして、上部に第２導電型不純物の前記チャネル不純物濃度調整領域を有する基体平面から突起した半導体層を形成する工程と、
この突起した半導体層の側面にゲート絶縁膜を介してゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
（６２）発明２０の電界効果型トランジスタの製造方法であって、
半導体層上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとして当該マスクパターンの両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該マスクパターンの周縁近傍において、当該マスクパターンの下部の半導体層に第２導電型不純物を導入する工程と、
前記マスクパターンをマスクとして当該半導体層をパターニングし、前記第２導電型不純物領域からなる第１及び第２のチャネル不純物濃度調整領域を上部に有する基体平面から突起した半導体層を形成する工程と、
この突起した半導体層の側面にゲート絶縁膜を介してゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
（６３）発明２１の電界効果型トランジスタの製造方法であって、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該ゲート電極下部の半導体層の上部に当該ゲート電極の一対の辺に沿って互いに分離した第１及び第２のチャネル不純物濃度調整領域を形成する工程を有する電界効果型トランジスタの製造方法。
（６４）ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする発明６３の電界効果型トランジスタの製造方法。
（６５）ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする発明６３の電界効果型トランジスタの製造方法。
（６６）発明２３の電界効果型トランジスタの製造方法であって、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う第一の斜めイオン注入工程と、
前記ゲート電極をマスクとして当該半導体層の両側面のそれぞれに対して、当該ゲート電極の両側からそれぞれ基体平面に対して斜めに、また基体平面に垂直でチャネル長方向に平行な平面に対しては前記第一の斜めイオン注入工程よりも大きな角度で、第２導電型不純物のイオン注入を行う第二の斜めイオン注入工程を有する電界効果型トランジスタの製造方法。
（６７）前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする、発明６６の電界効果型トランジスタの製造方法。
（６８）前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする、発明６６の電界効果型トランジスタの製造方法。
（６９）発明３３の電界効果型トランジスタの製造方法であって、
半導体層に第二導電型不純物を導入して第２導電型不純物層を形成する工程と、
前記半導体層上に、前記第２導電型不純物層より低い第２導電型不純物濃度を有する半導体層をエピタキシャル成長させる工程と、
このエピタキシャル成長半導体層および前記第２導電型不純物層をパターニングして、当該第２導電型不純物層からなる下部チャネル不純物濃度調整領域を有する基体平面から突起した半導体層を形成する工程を有する電界効果型トランジスタの製造方法。
なお、本発明において「基体平面」あるいは「基板平面」とは基板に平行（水平）な任意の平面を意味する。
基板とは、突起した半導体層を支持する構造物をいい、通常はＳＯＩ基板、バルク半導体基板などの半導体基板である。半導体層の全体が突起形状に加工された後のＳＯＩ基板においては、埋め込み絶縁層と支持基板よりなる構造が基板を成す。
基板に平行な方向とは、基板が延在する方向に平行な方向である。本明細書に記載した実施形態においては、突起した半導体層を形成する工程よりも前の半導体層の表面に平行な方向、または突起した半導体層を形成する工程よりも前のバルク半導体基板の表面に平行な方向に一致する。また、通常ＦｉｎＦＥＴはＳＯＩ基板、バルク半導体基板等の半導体ウエハ上に形成されるので、通常はウエハ面に平行な方向である。
また、チャネル長方向とは、二つのソース／ドレイン領域を結ぶ方向である。
本発明によれば、基板上に突起した半導体層の側面にチャネルが形成される電界効果型トランジスタにおいて、半導体層上部コーナーに形成される寄生トランジスタを抑制することができる。
また、本発明によれば、半導体層上部コーナーに形成される寄生トランジスタを抑制すると同時に、半導体層上部側面に、またトライゲート構造の場合はさらに半導体層上面に、チャネルを形成することにより、半導体層の上部をチャネルとして使用することが可能となり、チャネルが形成される領域が増し、ドレインに流入する電流が増すので、オン電流が増加する。
また、本発明によれば、半導体層上部コーナーに形成される寄生トランジスタを抑制すると同時に、半導体層を完全空乏化させることができる。
また、本発明によれば、半導体層上端において、上部コーナーにおける寄生トランジスタの抑制に必要な一部の領域においてのみ不純物濃度を高くすることにより、不純物濃度が高い領域を除いた半導体層上端部にチャネルが形成されやすくなり、チャネル抵抗が低減されるので、ドレインに流入する電流が増すので、オン電流が増加する。
また、本発明によれば、半導体層の上端及び下端の両方において、不純物濃度が適度に高い領域を設けるので、半導体層の上部コーナーに形成される寄生トランジスタ及び半導体層の下部コーナーに形成される寄生トランジスタの双方を抑制することができる。
また、本発明によれば、上記効果が得られる電界効果型トランジスタを製造する方法を提供することができる。
第一実施形態を説明する断面図 第一実施形態を説明する断面図及び平面図 第一実施形態を説明する断面図及び平面図 第一実施形態を説明する断面図 第一実施形態を説明する平面図 第一実施形態を説明する断面図及び平面図 第一実施形態を説明する断面図及び平面図 第一実施形態を説明する断面図及び平面図 発明の効果を説明する図面 発明の効果を説明する図面 第二実施形態を説明する平面図 第二実施形態を説明する平面図 第二実施形態を説明する平面図 第二実施形態を説明する断面図及び平面図 第二実施形態を説明する断面図及び平面図 第二実施形態を説明する断面図及び平面図 第二実施形態を説明する断面図 第二実施形態を説明する断面図及び平面図 第二実施形態を説明する断面図 第二実施形態を説明する断面図及び平面図 第二実施形態を説明する断面図 第三実施形態を説明する断面図 第三実施形態を説明する断面図 第三実施形態を説明する断面図及び平面図 第三実施形態を説明する断面図及び平面図 第三実施形態を説明する断面図 第三実施形態を説明する平面図 第三実施形態を説明する平面図 第三実施形態を説明する平面図 第三実施形態を説明する平面図 従来の技術を説明する平面図 従来の技術を説明する断面図 従来の技術を説明する断面図 従来の技術における課題の説明図 従来の技術を説明する断面図 従来の技術における課題の説明図 従来の技術を説明する斜視図 従来の技術を説明する断面図 従来の技術における問題点を説明する断面図 従来の技術における問題点を説明する断面図 第四実施形態を説明する断面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図 第四実施形態を説明する断面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図及び平面図 第四実施形態を説明する断面図 突起した半導体層の幅Ｗfinと電界集中が起きる半導体層の深さＨcornerの関係を示す図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 突起した半導体層におけるチャネル不純物濃度調整領域の深さＨtopの定義を説明する図 本発明の好ましい実施形態を説明する図 本発明の好ましい実施形態を説明する図 第二実施形態の効果を説明する図 第二実施形態の効果を説明する図 本発明の実施形態を説明する平面図 第五実施形態を説明する断面図 第五実施形態を説明する断面図 第五実施形態を説明する断面図 第五実施形態を説明する断面図 第一実施形態を説明する断面図及び平面図 本発明の実施形態を説明する断面図 第五実施形態を説明する断面図 第二実施形態を説明する平面図 第二実施形態を説明する平面図 発明の効果を説明する図面
（第一実施形態）
［構造］
第一実施形態について、図４および図５を参照して説明する。なお、図４（ａ）は図５のＡ−Ａ’断面における断面図であり、従来例を示す図３１のＡ−Ａ’断面に相当する位置における断面図である。図４（ｂ）は図５のＢ−Ｂ’断面における断面図であり、従来例を示す図３１のＢ−Ｂ’断面に相当する位置における断面図である。
本実施形態においては基板から上方に突起した半導体層３が設けられ、半導体層の側面にはゲート絶縁膜４を介してゲート電極５が設けられる。ゲート電極５は適当な寸法にパターニングされており、ゲート電極５に覆われない位置の半導体層３には第一導電型の不純物が高濃度に導入されたソース／ドレイン領域６が形成される。ゲート電極５に覆われた半導体層であるチャネル形成領域７には、低濃度の第二導電型不純物が導入され、ゲート電極５に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極５及びソース／ドレイン領域６にはコンタクト１７を介して配線１８が接続される。
チャネル形成領域７をなす半導体層３の上端からある範囲にわたって設けられるチャネル不純物濃度調整領域１０は、チャネル不純物濃度調整領域１０を除く半導体層３よりも高濃度の第二導電型不純物が導入される。但し、このチャネル不純物濃度調整領域１０に導入される不純物の濃度は、ソース／ドレインなどの高濃度領域に導入される不純物の濃度より低い。チャネル不純物濃度調整領域の不純物濃度は、半導体層の上部コーナー部の電位上昇を抑制し、かつチャネル不純物濃度調整領域の上面及び側面に、ゲート電圧の印加とともにチャネルが形成される程度の濃度に調整される。
第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtopは、典型的には半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値Ｎの１．３倍から４倍の範囲になる。より典型的には、半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値Ｎの１．５倍から３倍の範囲になる。
あるいは、半導体層の上部及び側面の界面から１ｎｍの範囲を除外して求めた、半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、同じく半導体層の上部及び側面の界面から１ｎｍの範囲を除外して求めた、半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲にある。ここで半導体層の上部及び側面の界面から１ｎｍの範囲を除外する理由は、半導体層の上部及び側面の界面付近では偏析作用により不純物濃度が極めて急峻に変化すること、またこのように濃度が急峻に変化している領域は狭いため電気特性に与える影響が少ないことを考慮し、不純物濃度が極めて急峻に変化する領域の典型的な幅である１ｎｍの範囲を除外することによる。
またチャネル不純物濃度調整領域の不純物濃度は、チャネル不純物濃度調整領域が設けられない場合に比べて（すなわちチャネル不純物濃度調整領域の不純物濃度を上記Ｎで置き換えた場合に比べて）半導体層上部のコーナー部での電位上昇を低減できるＮtopとＮとの関係を満たすように設定される。この時、半導体層上部のコーナー部での電位上昇低減量は、典型的には半導体層上部コーナー部の少なくとも一部の領域で、６０ｍＶ以上（６０ｍＶの低減は寄生トランジスタよる漏れ電流が一桁減少する条件に相当。）の低減であることが望ましい。
本発明は典型的には半導体層の上部コーナー部の少なくとも一部の領域で、電界集中による電位上昇を６０ｍＶ以上低減するものであるので、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層の上部コーナー部の少なくとも一部の領域で６０ｍＶ以上の電位上昇が起きてしまうトランジスタの特性を改善するために適用される。
図８３に上部コーナー部における電位上昇量Ｖcorner（図中黒丸）、上部コーナー部よりも下部における半導体層側面の半導体層中心部に対する電位差Ｖside（図中白丸）のそれぞれと、半導体層３中の第二導電型不純物濃度の平均値との関係を、チャネル形成領域において計算した結果を示す。計算は、図３２（ａ）、図３４（ａ）の断面に相当する位置に対して行った（図８３（ａ）参照）。
点ｐcornerは半導体層の上部コーナー部において、電位が最も高い位置（一般には角部であるが、角の丸められた場合は各位置の電位の比較から決まる。）を示す。点ｐsideは電界集中が起こらない垂直方向（垂直方向とは、図の縦方向。）の位置における半導体層側面の位置（上部コーナー部よりも下の部分における半導体層の側面。半導体側面で、電位の垂直方向依存性がほぼゼロになる位置か、それが無い場合は半導体層の側面で電位が最低になる位置をとる）を示す。点ｐcenterは点ｐsideと垂直方向の位置が同じで、半導体層の幅方向（Ｗfin方向、図の横方向）において中心となる位置である。上部コーナー部における電位上昇量Ｖcornerは点ｐcornerの電位から点ｐsideの電位を引いた値であり、上部コーナー部よりも下部における半導体層側面の半導体層中心部に対する電位差Ｖsideは、点ｐsideの電位から点ｐcenterの電位を引いた値である。半導体層の幅は３０ｎｍ、ゲート酸化膜厚は２ｎｍ、ゲート電圧は０Ｖとして計算を行った。第二導電型のネット不純物濃度は半導体層中で一定とした。なお、半導体層側面の垂直方向に対して点ｐsideの電位は最小値のまま変化しないが、同じ垂直方向位置の点ｐcenterの電位が変化する場合、点ｐcenterの電位が最小になる垂直方向位置を選択する。
本発明は、典型的には、前述のようにチャネル不純物濃度調整領域が設けられない場合にＶcornerが６０ｍＶ以上となるトランジスタの特性を改善するために適用されるが、図８３（ｂ）から、ＶsideはＶcornerの２倍であるという関係があると言えるので、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合にＶsideが１２０ｍＶ以上となるトランジスタの特性を改善するために適用される。
また、チャネル不純物濃度調整領域は典型的には電位が上昇する上部コーナー部よりも浅く設けられ、チャネル不純物濃度調整領域を設けることが、上部コーナー部よりも下部の領域における水平方向の電位差であるＶsideに与える影響は小さいので、本実施形態のトランジスタは、典型的にはＶsideが１２０ｍＶ以上であるという特徴を持つ。但し、本実施形態のトランジスタにおけるｐsideとは、チャネル不純物濃度調整領域の下部に位置する半導体層（チャネル形成領域のうちチャネル不純物濃度調整領域を除いた部分）の側面で、半導体側面での電位の垂直方向依存性がほぼゼロになる位置か、それが無い場合はチャネル形成領域のうちチャネル不純物濃度調整領域の下部に位置する領域の側面で電位が最低になる位置である。なお、短チャネルのトランジスタで、ｐside、ｐcorner、ｐcenterの電位がゲート長方向の位置に依存して変化する場合は、ｐcenterの電位が最も小さい位置の断面における電位を選ぶ。ｐcenterの電位がゲート長方向のある領域にわたって最小値をとる場合は、その中でｐsideの電位が最も小さい位置の断面における電位を選ぶ。ｐcenterの電位と、ｐsideの電位がともにそれぞれ最小値をとる領域がゲート長方向のある領域にわたって存在するときは、その中でｐcornerの電位が最も小さい位置の断面における電位を選ぶ。三者がそれぞれ最小値をとる領域がゲート長方向のある領域にわたって存在するときは、その領域中の任意の位置の断面において電位を評価する。また、電位と電位差の評価は線形領域（ドレイン電圧が低い領域で、典型的にはドレイン電圧が０．０５Ｖ）のサブスレッショルド領域（通常、ゲート電圧がしきい値電圧より０．１〜０．４Ｖ低い条件であり、典型的にはゲート電圧がゼロＶ）において行う。なお、以上ｐside、ｐcorner、ｐcenter、Ｖcorner、Ｖsideに関する議論はｎチャネルトランジスタを例に説明をしたがｐチャネルトランジスタの場合は、極性が逆である。
また、Ｖsideが１２０ｍＶ以上となるのは、不純物濃度が７．５×１０17ｃｍ-3以上の場合であるので、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層中の不純物濃度の平均値が７．５×１０17ｃｍ-3以上であるトランジスタの性能を改善するために適用され、従って本実施形態のトランジスタにおいて、第二導電型のチャネル形成領域のうちチャネル不純物濃度調整領域を除いた領域における第二導電型のネット不純物濃度の平均値は典型的には７．５×１０17ｃｍ-3以上である。
また、通常短チャネル（典型的にはゲート長０．１μｍ以下）のトランジスタでは、Ｖcorner、Ｖsideは少し小さくなることを考慮すると、短チャネルのトランジスタに対しては、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層中の不純物濃度の平均値が１．０×１０18ｃｍ-3以上であるトランジスタの性能を改善するために適用され、従って短チャネルの本実施形態のトランジスタにおいて、第二導電型のチャネル形成領域のうちチャネル不純物濃度調整領域を除いた領域における第二導電型のネット不純物濃度の平均値は典型的には１．０×１０18ｃｍ-3以上である。
但し、本明細書において以下の用語は以下の意味に用いる。「第二導電型のネット不純物濃度」とは、第二導電型不純物濃度（ｎチャネルトランジスタの場合は活性化したアクセプタイオンの濃度）から第一導電型の不純物濃度（ｎチャネルトランジスタの場合は活性化したドナーの濃度）を引いた値をいう。また、「第二導電型であるチャネル形成領域」とは、半導体層３のうちゲート電極に覆われた領域で第二導電型の領域、半導体層３のうちソース／ドレイン領域に挟まれた領域で第二導電型の領域、の二つの領域のうちで、その体積が他者よりも大きくないほうの領域を言う。但し、「第二導電型の領域」とは、活性化した第二導電型不純物の濃度が、活性化した第一導電型不純物の濃度を上回る領域をいう。通常のＦｉｎＦＥＴにおいては、ソース／ドレイン領域の端部がゲート電極に覆われているため、「ゲート電極に覆われた領域で第二導電型の領域」と「ソース／ドレイン領域に挟まれた領域で第二導電型の領域」は同義であるが、両者が異なる場合には、両者のうち体積が小さい領域を上述のように「第二導電型であるチャネル形成領域」とする。また、第一導電型とはソース／ドレイン領域の導電型を、第二導電型とはソース／ドレイン領域とは異なる導電型をいう。
チャネル不純物濃度調整領域１０の深さＨtopは、通常は半導体層の高さＨfin（図３２、図３３参照）の半分以下である。但し、Ｈfinが非常に小さいトランジスタ（典型的にはＨfinが４０ｎｍ以下）では、ＨtopはＨfinの半分以上であっても良い。
また、チャネル不純物濃度調整領域１０は半導体層のうち、電界集中により半導体層の電位上昇が起きる領域（Ｈcornerと記す。典型的には、寄生トランジスタによる漏れ電流における１桁の増加に相当する、６０ｍＶ以上の電位上昇がある領域。）に設けられることが望ましい。これについて図６９を参照して説明する。チャネル不純物濃度調整領域１０の深さＨtopがＨcornerを越えた場合には、電位分布が図６９の曲線（ｃ）のようになり、電位を低下させる作用が強くなりすぎ、半導体側面の電位が下がりすぎる。電位が下がりすぎるとチャネルの形成が阻害されるので、ドレイン電流が低下するという問題が発生する。従って、ＨtopはＨcornerよりも小さいことが好ましい。
そこで、Ｈcornerの大きさについて計算より求めた。図６０は、半導体層の幅Ｗfin（図３２、図３３参照）と電界集中が起きる深さＨcornerの関係を示すシミュレーション結果である。ここで深さとは、基体平面に垂直な方向に沿った半導体層上端からその下方の任意の点までの長さをいう。Ｈcornerは、トライゲート構造のＦｉｎＦＥＴの半導体層側面における電位が、側面における最低値（通常は半導体層の高さＨfinの半分よりも深い位置における電位）から６０ｍＶ以上（寄生トランジスタによって漏れ電流が１桁増加する電位に相当）上昇する領域の深さとした。半導体層のチャネル形成領域中において、第二導電型不純物の濃度は均一とした。Ｗfinを変えてもしきい値電圧が変化しないように、各ＷfinのＦｉｎＦＥＴのチャネル形成領域における、第二導電型不純物の濃度はＷfinに反比例するように設定した。この図においてＨcornerはＷfinに比例しており（比例係数０．７）、半導体層の幅Ｗfinの０．７倍の深さまで電界集中が起こることがわかる。この観点から、チャネル不純物濃度調整領域の深さＨtopは、半導体層の幅Ｗfinの０．７倍以下であることが好ましい。
一方、Ｈtopが小さすぎると、図７０に示すように、半導体層のごく上部だけで電位上昇が抑制されることになり、電界集中が起きる深さ全体にわたって電位上昇を抑制することができなくなる（図７０の曲線（ｃ））。電界集中が起きる深さ全体にわたって電位上昇を必要な程度まで抑制するには、ＨtopはＨcornerの１／４以上であることが好ましく、Ｈcornerの１／２以上であることがより好ましい。従って、図６０との関係を合わせて考えると、ＨtopはＷfinの７／４０倍以上が好ましく、Ｗfinの７／２０倍であることがより好ましい。
ＦｉｎＦＥＴを完全空乏化型動作させるためには、Ｗfinの幅は通常３５ｎｍ以下であるから、Ｈtopは典型的には２４．５ｎｍ以下である。また、製造方法における容易性からはＨtopは５ｎｍ以上が好ましい。従ってＨtopは典型的には５ｎｍから２４．５ｎｍである。製造方法の容易性（製造の観点からは、Ｈtopが大きいほうが作りやすい。）と効果の兼ね合いと考えると、好ましくは１０ｎｍから２０ｎｍの範囲であり、最も典型的なＨtopの値は１０ｎｍである。
なお、チャネル形成領域における不純物濃度が低い場合には、上部コーナー部における電位上昇は少ないので、チャネル不純物濃度調整領域１０の形成は、チャネル形成領域における第２導電型のネット不純物濃度の平均値が１×１０18ｃｍ-3以上である場合に特に効果的である。
不純物分布が滑らかに変化する場合における、チャネル不純物濃度調整領域１０の深さ（Ｈtop）の定義を、図６１から図６８を参照して説明する。図６１から図６８は、横軸にＦｉｎＦＥＴの半導体層３上端から見た深さ方向の位置、縦軸に第二導電型ネット不純物濃度をとり、半導体層における縦方向（基板に垂直方向）の不純物濃度分布を描いたものである。なお縦軸の第二導電型ネット不純物濃度とは、各深さ方向の位置において、第二導電型のチャネル形成領域内の、基板平面と平行な断面における第二導電型ネット不純物濃度の平均値である。
半導体層の上部に位置するチャネル不純物濃度調整領域１０の深さＨtopは、不純物濃度ピーク位置より下方（図中の右方向）で不純物濃度ピークの高さ（Ｎｐ）が半分になる位置の、半導体層３の上面からの深さである（図６１、図６２）。これは、Ｈtopを上述のようにとると、不純物濃度が滑らかに変化する場合と、不純物濃度が階段状に変化する場合との間で、同一のＨtopに対する電位分布がほぼ等しくなるというシミュレーション結果に基づく。但し、不純物濃度ピークの高さ（Ｎp）とは、不純物濃度の最大値と、不純物濃度ピークの基準レベルとの差である。不純物濃度ピークの基準レベルとは、不純物濃度ピーク位置よりも下方（深さ方向）で、不純物濃度が最小になる位置における不純物濃度である。
なお、図６３のよう不純物濃度ピークが複数ある場合、不純物濃度ピークの高さ（Ｎｐ）は、最も不純物濃度が高い不純物濃度ピークに基づく。
また、半導体層の下部界面近傍のごく一部の領域で、第二導電型不純物濃度が低下する場合があるが、このような領域の不純物濃度は不純物濃度ピークの基準レベルの決定には含めない。具体的には、下部界面近傍でネット不純物濃度の深さ方向位置依存性が、上に凸な曲線となる領域（ネット不純物濃度の深さ方向位置による２次の微分が負となる領域。上に突起するという意味ではない。）における不純物濃度は、不純物濃度ピークの基準レベルの決定から除外する（図６４、図６５参照）。
また、後述の第三実施形態に従い、半導体層の上端部と下端部にチャネル不純物濃度調整領域１０（それぞれ上部チャネル不純物濃度調整領域１９、下部チャネル不純物濃度調整領域１１）が設けられる場合、下部チャネル不純物濃度調整領域１１の高さＨtop2は、不純物濃度ピーク位置より上方（図中の左方向）で不純物濃度ピークの高さが半分になる位置の、半導体層３に対する基体平面位置（半導体層が支持基板上の埋め込み絶縁膜上に設けられている場合は半導体層の下端と埋め込み絶縁膜との界面）からの距離である（図６６）。但し、下部チャネル不純物濃度調整領域１１の不純物濃度ピークの高さ（Ｎp2）とは、半導体層の中央よりも下方（図中では右方向）に位置する不純物濃度ピークにおける不純物濃度の最大値と、前記不純物濃度ピークの基準レベルとの差である。
なお、半導体層の下部界面近傍のごく一部の領域で第二導電型不純物濃度が不純物の偏析などにより上昇する場合、あるいは意図的に半導体層の下部に不純物を導入した場合で、半導体層の中央より下方に位置する不純物濃度ピークの高さがＮp／２を越えない場合は、下部チャネル不純物濃度調整領域があるとはみなさない（図６７参照）。
また、不純物濃度がＮp／２またはＮp2／２となる位置が複数ある場合、不純物濃度ピークの基準レベルまで不純物濃度が低下する位置に最も近い位置をもってＨtopまたはＨtop2を決定する（図６８）。
［製造方法］
（第一実施形態の第一の製造方法）
図１、図２、図３、図４、図５を参照して第一実施形態の第一の製造方法について説明する。図２（ａ）、図３（ａ）、図４（ａ）はそれぞれ図２（ｃ）、図３（ｃ）、図５のＡ−Ａ’断面における断面図であり、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。また、図２（ｂ）、図３（ｂ）、図４（ｂ）はそれぞれ図２（ｃ）、図３（ｃ）、図５のＢ−Ｂ’断面における断面図であり、従来例を示す平面図である図３１のＢ−Ｂ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。
第一実施形態の電界効果型トランジスタを製造するためには、基板の半導体層３８をパターニングして基板表面から突起する半導体層３を形成し、半導体層３の上部の領域に対してイオン注入などの不純物導入工程によって不純物を導入する。これによって半導体層３のうち上部に、半導体層３の他の領域よりも不純物濃度が高い第二導電型の不純物が導入されたチャネル不純物濃度調整領域１０を設ける（図２）。次に半導体３の側面にゲート絶縁膜４を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をＲＩＥ（リアクティブ・イオン・エッチング）等によりパターニングすることによってゲート電極５を形成し、半導体層３のうちゲート電極５に覆われていない領域に高濃度の第一導電型不純物を導入してソース／ドレイン領域６を形成する（図３）。その後層間絶縁膜を堆積して、通常の方法によりソース／ドレイン領域６およびゲート電極５に対してコンタクト１７及び配線１８を形成する（図４、図５）。
半導体層３（チャネル不純物濃度調整領域１０を除く領域を含む）には、適当な時点（例えば、チャネル不純物濃度調整領域１０をイオン注入する工程の前後、あるいは基板表面から突起した半導体層３をパターニングにより形成する前、など）に実施する不純物導入工程により、低濃度の第二導電型不純物が導入される。
ここで、第一実施形態の典型的な構造（第二導電型であるチャネル形成領域７において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、典型的には半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．３倍から４倍の範囲、より典型的には第二導電型であるチャネル形成領域７において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、典型的には半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲）を満たすように、チャネル不純物濃度調整領域１０の深さ及び不純物濃度を設定することにより、第一実施形態の典型的な構造を製造することができる。
（第一実施形態の第一の製造方法の実施例）
第一実施形態の第一の製造方法について、図１から図５を参照してより具体的に実施例を説明する。
シリコンよりなる支持基板１、その上にＳｉＯ2等の絶縁体よりなる埋め込み絶縁層２、さらにその上に単結晶シリコンよりなる半導体層３８が積層したＳＯＩ基板（図１）において、通常のリソグラフィ工程及びＲＩＥ等の通常のエッチング工程により、半導体層３８をパターニングし適当な形状に加工し、基板から突起した半導体層３よりなる素子領域を形成する。中程度のエネルギーで半導体層の全体に第二導電型不純物をイオン注入する第一のチャネルイオン注入工程を実施したのち、低エネルギーで半導体層の表面に第二導電型不純物をイオン注入する第二のチャネルイオン注入工程を実施する。なお、第二のチャネルイオン注入工程は第一のチャネルイオン注入工程に比べて注入深さが浅く、チャネル不純物濃度調整領域１０が形成される領域に注入される。この工程を経て、半導体層３の上部には、半導体層３の他の部分よりも不純物濃度が高いチャネル不純物濃度調整領域１０が形成される（図２）。
次に半導体層３の側面にゲート絶縁膜４を設けたのち、ポリシリコンを堆積し、これを通常のリソグラフィ工程及びＲＩＥ工程によりエッチングすることによりパターニングしてゲート電極を形成し、続いて、ゲート電極をマスクに高濃度のイオン注入を行い、熱処理を行うことにより、ゲート電極に覆われない位置の半導体層３にソース／ドレイン領域６を設け、図３の形状を得る。なお、ゲート絶縁膜は、例えば半導体層３を熱酸化することによって設ける。また、ソース／ドレイン領域は垂直方向のイオン注入、斜めイオン注入あるいはプラズマドーピング等の不純物導入工程によって不純物を導入することにより形成する。
続いて、全体に絶縁膜を堆積してこれをエッチバックすることにより、ゲート側壁１４を設ける。ゲート側壁１４をなす絶縁膜は、例えばＳｉＯ2単層膜、Ｓｉ3Ｎ4単層膜、ＳｉＯ2及びＳｉ3Ｎ4からなる多層膜などの絶縁膜を用いる。また、ゲート側壁１４をなす絶縁膜はＣＶＤ法等の製膜技術によって形成する。続いてソース／ドレイン領域６の上部、及びゲート電極５の上部に金属を堆積し、熱処理することにより、ソース／ドレイン領域６の上部及びゲート電極５の上部にシリサイド層１５を形成する。続いて、層間絶縁膜１６を堆積し、これを平坦化したのち、ソース／ドレイン領域６上部、及びゲート電極５の上部にコンタクトホールを開口し、金属を埋め込むことによりコンタクト１７を形成し、金属よりなる配線１８をコンタクト１７に接続し、図４及び図５の形状を得る。なお、コンタクト領域への金属の埋め込みと配線となる金属の堆積は同時に行っても良い。なお、コンタクト１７は配線１８の下部に位置するが、図５においてはその位置を透視的に示した。
なお、第一のチャネルイオン注入工程、またはチャネル不純物濃度調整領域１０を形成するための第二のチャネルイオン注入工程は、半導体層３８をパターニングし適当な形状に加工し、基板から突起した半導体層３よりなる素子領域を形成する工程よりも前に実施しても良い。
ここで、チャネル不純物濃度調整領域１０の深さ及び不純物濃度は、第一実施形態の典型的な構造を満たすように設定される。
（第一実施形態の第二の製造方法）
図６、図７、図８を参照して第一実施形態の第二の製造方法について説明する。図６（ａ）、図７（ａ）、図８（ａ）はそれぞれ図６（ｃ）、図７（ｃ）、図８（ｃ）のＡ−Ａ’断面における断面図であり、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。また、図６（ｂ）、図７（ｂ）、図８（ｂ）はそれぞれ図６（ｃ）、図７（ｃ）、図８のＢ−Ｂ’断面における断面図であり、従来例を示す平面図である図３１のＢ−Ｂ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。
第一実施形態の電界効果型トランジスタを製造するためには、まず、基板の半導体層３８をパターニングして基板表面から突起する半導体層３を形成する（図６）。次に半導体３の側面にゲート絶縁膜４を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をＲＩＥ（リアクティブ・イオン・エッチング）等によりパターニングすることによって半導体層３を跨ぐゲート電極５を形成する（図７）。そしてゲート電極をマスクに斜めイオン注入を行うと、半導体層３の上部に半導体層３の他の領域よりも第二導電型不純物濃度が高いチャネル不純物濃度調整領域１０が形成される。次に半導体層３のうちゲート電極５に覆われていない領域に高濃度の第一導電型不純物を導入してソース／ドレイン領域６を形成する（図８）。その後層間絶縁膜を堆積して、通常の方法によりソース／ドレイン領域６およびゲート電極５に対してコンタクト１７及び配線１８を形成する（不純物分布が以下に述べるようにやや異なることを除き、得られる形態は図４及び図５に同じ。但し、以下に述べるようにチャネル不純物濃度調整領域１０内部で不純物濃度が位置により変化する特徴を持つ場合がある。）。
半導体層３（チャネル不純物濃度調整領域１０を除く領域を含む）には、適当な時点（例えば基板表面から突起する半導体層３をパターニングにより形成する前後）に実施する不純物導入工程により、低濃度の第二導電型不純物が導入される。第一実施形態の第二の製造方法においては、チャネル不純物濃度調整領域１０は斜めイオン注入によって形成するため、チャネル不純物濃度調整領域１０内およびその近傍における不純物分布が、第一実施形態の第一の製造方法による場合とやや異なるが、半導体層３の上部に第一実施形態の典型的な構造を満たすチャネル不純物濃度調整領域１０が形成される。但し、第一実施形態の第二の製造方法においては斜めイオン注入によってチャネル不純物濃度調整領域１０を形成するため、イオン注入の条件によっては、チャネル不純物濃度調整領域１０内において、チャネル長方向（二つのソース／ドレイン領域を結ぶ方向）に不純物濃度が変化する不純物分布を持つことがある。
ここで、第一実施形態の典型的な構造を満たすように、チャネル不純物濃度調整領域１０の深さ及び不純物濃度を設定することにより、第一実施形態の典型的な構造を製造することができる。
また、この製造方法には置換ゲートプロセスを適用しても良い。すなわち、ここに述べた製造方法において、ゲート電極のかわりに半導体層３をまたぐダミーゲート電極を加工したのち、ダミーゲート電極をマスクに斜めイオン注入を行い、半導体層３の上部に半導体層３の他の領域よりも第二導電型不純物濃度が高いチャネル不純物濃度調整領域１０を形成し、適当な段階において、例えばゲート電極を覆う層間絶縁膜を形成したのち、ダミーゲートを除去する工程を実施し、ダミーゲートが除去されて形成された空洞部に導電性の材料を埋め込み、ゲート電極を形成する製造工程を実施する方法を用いても良い。
（第一実施形態の第二の製造方法の実施例）
第一実施形態の第二の製造方法について、図６、図７、図８を参照してより具体的な実施例を説明する。
シリコンよりなる支持基板１、その上にＳｉＯ2等の絶縁体よりなる埋め込み絶縁層２、さらにその上に単結晶シリコンよりなる半導体層３８が積層したＳＯＩ基板（形態は図１に同じ）において、通常のリソグラフィ工程及びＲＩＥ等の通常のエッチング工程により、半導体層３８をパターニングし適当な形状に加工し（図６）、基板から突起した半導体層３よりなる素子領域を形成する。半導体層３の全体に不純物が導入できる程度のエネルギー（例えば第一実施形態の第一の製造方法の第一のチャネルイオン注入と同じエネルギー）で半導体層３に第二導電型不純物をイオン注入するチャネルイオン注入工程を実施する。
次に半導体層３の側面にゲート絶縁膜４を設けたのち、ポリシリコンを堆積し、これを通常のリソグラフィ工程及びＲＩＥ工程によりエッチングすることによりパターニングして半導体層３を跨ぐゲート電極５を形成し、そしてゲート電極をマスクに基板平面およびチャネル長方向に垂直な平面に対して角度を持たせて斜めイオン注入を行うと（図８参照。基板平面およびチャネル長方向に垂直な平面に対して＋θ及び−θの角度を持たせる場合を例示。）、半導体層３の上部に半導体層３の他の領域よりも第二導電型不純物濃度が高いチャネル不純物濃度調整領域１０が形成される。
この斜めイオン注入が基板平面に垂直でチャネル長方向に平行な平面に対する角度（図７８（ｃ）における角度ψ）を持つ場合は、後述するようにハロー領域を形成する機能を兼ねることになるが、半導体層３の上部にチャネル不純物濃度調整領域１０を形成することを主目的にする場合は、基体平面に垂直でチャネル長方向に平行な平面に対して平行に行われることが最も望ましい。また、平行ではなくとも、基板平面に垂直でチャネル長方向に平行な平面に対する角度（図７８（ｃ）における角度ψ）が１０度以内であれば、ハロー領域を形成する機能は弱いので、半導体層３の上部にチャネル不純物濃度調整領域１０を形成することを主目的にする場合は、基板平面に垂直でチャネル長方向に平行な平面に対する角度が１０度以内であることが望ましい。
続いて、ゲート電極５をマスクに高濃度のイオン注入を行い、熱処理を行うことにより、ゲート電極に覆われない位置の半導体層３にソース／ドレイン領域６を設け、図８の形状を得る。なお、ゲート絶縁膜は、例えば半導体層３を熱酸化することによって設ける。また、ソース／ドレイン領域は垂直方向のイオン注入、斜めイオン注入あるいはプラズマドーピング等の不純物導入工程によって第一導電型の不純物を導入することにより形成する。
続いて、全体に絶縁膜を堆積してこれをエッチバックすることにより、ゲート側壁１４を設ける。ゲート側壁１４をなす絶縁膜は、例えばＳｉＯ2単層膜、Ｓｉ3Ｎ4単層膜、ＳｉＯ2及びＳｉ3Ｎ4からなる多層膜などの絶縁膜を用いる。また、ゲート側壁１４をなす絶縁膜はＣＶＤ法等の製膜技術によって形成する。続いてソース／ドレイン領域６の上部、及びゲート電極５の上部に金属を堆積し、熱処理することにより、ソース／ドレイン領域６の上部及びゲート電極５の上部にシリサイド層１５を形成する。続いて、層間絶縁膜１６を堆積し、これを平坦化したのち、ソース／ドレイン領域６上部、及びゲート電極５の上部にコンタクトホールを開口し、金属を埋め込むことによりコンタクト１７を形成し、金属よりなる配線１８をコンタクト１７に接続する（不純物分布がやや異なることを除き、得られる形態は図４及び図５に同じ）。なお、コンタクト領域への金属の埋め込みと配線となる金属の堆積は同時に行っても良い。なお、コンタクト１７は配線１８の下部に位置するが、図５においてはその位置を透視的に示した。
なお、図７８に示すように、ゲート電極をマスクに斜めイオン注入を行う際に、ハロー領域を形成する機能を積極的に持たせる場合には、ウエハと垂直な面内に角度（図８において、＋θ、−θ。これらは基板平面に垂直でチャネル長方向に平行な面内における基板平面の垂線に対する角度）を持たすだけでなく、ウエハの面内においても角度（図７８（ｃ）において、＋ψ、−ψ、１８０゜＋ψ、１８０゜−ψ。これらは基板平面に垂直でチャネル長方向に平行な平面に対する角度。）を持たせてイオン注入してもよい（図７８（ｃ））。ウエハ面内に角度を持たせるイオン注入は、通常の平面型の電界効果型トランジスタにおいて、ハロー領域を形成するための斜めイオン注入に相当する。ここで、ウエハ面内に角度を持たせることにより、ハローイオン注入の効果と、半導体層の上部にチャネル不純物濃度調整領域を形成する効果との、二つの効果を同時に得ることができる。この場合に、ψの典型的な大きさは２０度から７０度である。
また、ウエハと垂直な面内に角度を持つ一方、基板平面に垂直でチャネル長方向に平行な平面に平行な第一の斜めイオン注入（図８に例示するイオン注入）と、ウエハと垂直な面内に角度を持ち、ウエハ面内ではチャネル長方向に対して角度を持つ第二の斜めイオン注入（図７８に例示するイオン注入）の双方を実施しても良い。これは、通常のハローイオン注入の役割（短チャネル効果の抑制）を第二のイオンイオン注入に持たせるとともに、寄生トランジスタを抑制できるチャネル不純物濃度調整領域の形成に充分な不純物を半導体層の上部に導入する役割を、第一のイオン注入に持たせるものであり、短チャネルのＦｉｎＦＥＴの形成に特に有効である。
また、ウエハと垂直な面内に角度を持ち、基板平面に垂直でチャネル長方向に平行な平面に平行ではない第一の斜めイオン注入と、ウエハと垂直な面内に角度を持ち、基板平面に垂直でチャネル長方向に平行な平面に対して第一の斜めイオン注入よりも大きな角度を持つ第二の斜めイオン注入を実施しても良い。第一のイオン注入が寄生トランジスタを抑制できるチャネル不純物濃度調整領域の形成に充分な不純物を半導体層の上部に導入する役割を持ち、第二の斜めイオン注入が通常のハローイオン注入の役割を持つことは、前に述べた第一の斜めイオン注入が基板平面に垂直でチャネル長方向に平行な平面に平行な場合と同じである。なお、この場合においても、チャネル不純物濃度調整領域の形成という観点からは第一の斜めイオン注入の基板平面に垂直でチャネル長方向に平行な平面に対する角度は、１０度以下であることが好ましい。
なお、斜めイオン注入のエネルギーが低い場合、あるいは角度θが小さい場合には、チャネル形成領域を挟んだ二つのソース／ドレイン領域の近傍に、二つのチャネル不純物濃度調整領域がそれぞれ隣接して、また二つのチャネル不純物濃度調整領域が明確に分離して形成される場合があるが、このような状態については第二実施形態において説明する。
ここで、チャネル不純物濃度調整領域１０の深さ及び不純物濃度は、第一実施形態の典型的な構造を満たすように設定される。
［効果］
第一実施形態をｎチャネルの電界効果型トランジスタ（図３、図４、図５の構造）に適用した場合のトランジスタ特性についてシミュレーションした結果を図９に示す。第二導電型であるチャネル形成領域における半導体層３の上端から深さ１０ｎｍの領域におけるアクセプタ不純物濃度の平均値Ｎtopを、第二導電型であるチャネル形成領域のうち、半導体層３の上端から深さ１０ｎｍの領域を除いた領域におけるアクセプタ不純物濃度の平均値Ｎで割った値Ｎtop／Ｎを横軸とし、オン電流（ゲート電極にオン状態の電圧を印加した場合のドレイン電流）を縦軸とした。各水準のオフ電流（ゲート電圧をゼロボルトとした時のドレイン電流）が同一になるように、各水準のしきい値電圧を設定している。なお、半導体層のチャネル領域中にドナー不純物は導入されていない。
半導体層全体で不純物濃度が均一である場合（Ｎtop／Ｎ＝１）は、オン電流が低い。この場合、半導体層３の上部コーナー部３４において電位が上昇して寄生トランジスタが発生し、オフ電流が増加している。従って図９のようにオフ電流を一定にしてオン電流を比較すると、オン電流は低い。
また、Ｎtop／Ｎが非常に高い場合（例えばＮtop／Ｎ＝６の場合）、半導体層３の上端部はチャネルとして動作しない。この場合、寄生トランジスタが抑制されるのでオフ電流は抑制されるが、半導体層上面２３及び半導体層上部側面２４において（図３９参照）チャネルが形成されなくなるのでドレイン電流が減少する。この条件は特許文献１に記載される構造に対応すると考えられる。
オン電流はＮtopがＮの２倍の時に最大となる。この条件付近においては、半導体層上面２３及び半導体層上部側面２４にはチャネルが形成され、かつ寄生トランジスタが抑制されるという作用が働いている。したがってオフ電流の抑制とオン電流の向上が両立し、オン電流が向上する。ＮtopがＮの２倍の場合には、この作用が最も顕著になり、最大の効果が得られる。また、ＮtopがＮの１．５倍から３倍の範囲では、最大の効果に対して７５％の効果が得られ、充分な作用が得られる。また、ＮtopがＮの１．３倍から４倍の範囲では、最大の効果に対して５０％の効果が得られ、実用上有効な作用が得られる。
半導体層側面に形成されるチャネルの電子濃度に対する、半導体層上面に形成されるチャネルの電子濃度の比を計算した結果を図１０に示す。横軸はＮtop／Ｎ、縦軸はｎtop／ｎsideとした。ここでｎtopは半導体層上面におけるチャネルキャリアである電子の濃度、ｎsideは半導体層側面におけるチャネルキャリアである電子の濃度である。ｎtopは、半導体層３の上面において、Ｆｉｎ幅方向（図３（ａ）の断面における左右方向）における中央の位置における値、ｎsideは半導体層３の側面において、基板平面に垂直方向（図３（ａ）の断面における上下方向）における中央の位置における値である。図１０の結果を外挿すると、Ｎtop／Ｎが４を越えると半導体層上面の電子濃度がほぼゼロになる。すなわち、半導体層上面にチャネルが形成されなくなる。Ｎtop／Ｎを４以下の範囲にすると半導体層上面にもチャネルが形成されることになるが、Ｎtop／Ｎが４以下であるという条件は、図９においてオン電流増大効果が５０％以上となる範囲の上限に一致している。また、Ｎtop／Ｎがほぼ３以下となる範囲では、オン電流が最大となる条件である（図９参照）Ｎtop／Ｎ＝２の場合のｎtopに対して、５０％以上のキャリアが半導体層上面に誘起される。この条件は、図９においてオン電流増大効果が７５％以上となる範囲の上限に一致している。
なお、ここでＮtopは半導体層上面でＦｉｎ幅方向（Ｗfin方向）中央の位置において求めたが、この位置は、半導体層の上部の不純物濃度を高くした場合に、最もチャネルが形成されにくくなる位置であるので、この位置においてチャネルが形成される条件を用いれば、チャネル不純物濃度調整領域の上面、及び側面の全体にチャネルが形成される。なお、ここで「上面、側面にチャネルが形成される」とは、上面、側面に面した半導体層の一定の深さの範囲にチャネルキャリアが誘起されることを言う。
従って、半導体層上面にチャネルキャリアを誘起し、半導体上面をチャネルとして機能させるためには、Ｎtop／Ｎが４以下であることが望ましい。また、半導体層上面に充分なチャネルキャリアを誘起し、半導体上面をチャネルとして充分に動作させるためには、Ｎtop／Ｎが３以下であることが望ましい。
また、特許文献１に記載される素子構造では、半導体層上端部のｐ+領域２０ではチャネルが形成されないので、ｐ+領域２０の上面（図３９の半導体層上面２３）だけでなく、ｐ+領域２０の側面（図３９の半導体層上部側面２４）にもチャネルは形成されないと考えられる。一方、半導体層上面にチャネルが形成される上記条件（Ｎtop／Ｎが４以下、より典型的にはＮtop／Ｎが３以下）を用いると、半導体層上部側面２４にもチャネルが形成される。したがって半導体層上部側面２４にチャネルが形成される分だけ、オン電流が増す効果も得られる。
また、単に半導体層上端部にｐ+領域２０を設けるなどの手段によって、上部コーナー部の寄生トランジスタを抑制する従来技術では、半導体上端部の不純物濃度が高い部分の全体に空乏層が延びず、半導体上端部の不純物濃度が高い部分の内部に中性領域が形成される。一方、ＦｉｎＦＥＴにおいては、少なくともトランジスタがオンした状態（ゲート電極にしきい値電圧以上の電圧が印加された状態）において、半導体層が完全に空乏化し、半導体層の中に中性領域が形成されないという条件（この条件を満たす場合、完全空乏化型の電界効果型トランジスタと呼ばれる）を満たすことが望ましい。しかし、一般に半導体層に導入される不純物濃度が高くなると、中性領域が形成されやすくなる。これに対して本実施形態に記載する条件に従えば、寄生トランジスタの抑制に必要なだけの深さ及び不純物濃度で、チャネル不純物濃度調整領域を半導体層の上部に形成できるので、必要以上の不純物が半導体層の上部に導入されることを防ぎ、半導体層全体を空乏化させることが容易になる。中性領域が形成されると、半導体層中に余剰なキャリアが蓄積して電流が変動する基板浮遊効果と呼ばれる異常動作や起こりやすくなるが、本発明によれば寄生トランジスタを抑制すると同時にトランジスタを完全空乏化動作させることが可能になり、この問題を防ぐことができる。また，サブスレッショルドにおいても完全空乏化動作させることにより、Ｓファクタ（ドレイン電流を１桁変化させるために必要なゲート電圧の変動）を低減し、オン−オフ遷移を急峻化させることができる。
なお、図１０はゲート電極にオン電圧を印加した状態での結果である。ここではｎチャネルトランジスタについて計算したので、オン電圧の印加とはゲートに電源電圧を印加した状態について計算した。ｐチャネルトランジスタの場合、オン電圧の印加とはソースに電源電圧を印加した状態で、ゲートに接地電圧を印加した状態をいう。複数の電源電圧をもつデジタル回路の場合は、ｎチャネルトランジスタの場合はゲートにＨレベル（高レベル）の電圧が印加された場合、ｐチャネルトランジスタの場合、ゲートにＬレベル（低レベル）の電圧が印加された場合である。アナログ回路の場合は、トランジスタのゲートに最大のレベルの信号が印加された状態である。本発明においては、ゲート電極にオン電圧を印加した状態において、半導体層上部側面２４及び半導体層上面２３にチャネルが形成されるので、高いオン電流が得られる。
（第二実施形態）
［構造］
第二実施形態においては、半導体層の上端部のうち一部の領域においてのみ、不純物濃度の高い領域が設けられる。これについて図１１、図１２、図１３、図１７、図１９、図８１及び図８２を参照して説明する。なお、図１１、図１２、図１３、図８１及び図８２は従来例を示す図３１の平面図に対応する平面図である。但し、説明の便宜を図るためにゲート電極５に覆われた半導体層３の一部の領域である、チャネル不純物濃度調整領域１０及び上部コーナー部近傍領域３７を透視的に描いている。また、図１７（ａ）、図１９（ａ）はそれぞれ、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面図である。また、図１７（ｂ）、図１９（ｂ）はそれぞれ、従来例を示す平面図である図３１のＢ−Ｂ’断面に相当する位置における断面図である。
本実施形態においては基板から上方に突起した半導体層３が設けられ、半導体層の側面にはゲート絶縁膜４を介してゲート電極５が設けられる。ゲート電極５は適当な寸法にパターニングされており、ゲート電極に覆われない位置の半導体層には第一導電型の不純物が高濃度に導入されたソース／ドレイン領域６が形成される。ゲート電極５に覆われた半導体層であるチャネル形成領域７には、ゲート電極５に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極５及びソース／ドレイン領域６にはコンタクト１７を介して配線１８が接続される。
チャネル形成領域７をなす半導体層３の上端からある範囲（深さＨtop）にわたって設けられるチャネル不純物濃度調整領域１０は、チャネル不純物濃度調整領域１０を除く半導体層３よりも高濃度の第二導電型不純物が導入される。第二実施形態においてはチャネル不純物濃度調整領域１０は半導体層の上部コーナー部を含む一部の領域に形成されれば良い。図１１の平面図においては、二本の太い破線で示した位置（記号３７）が半導体層３の二つの上部コーナー部に相当するので、この二本の破線で示された領域の少なくとも一部をそれぞれ含む一部の領域にだけチャネル不純物濃度調整領域１０が設けられれば良い。
図１２（ａ）及び図１７は第二実施形態の一例であり、半導体層３の上端部のうち、半導体層３の上部コーナー部とその近傍だけにチャネル不純物濃度調整領域１０が設けられ、半導体層の上端であっても上部コーナー部から離れた位置にはチャネル不純物濃度調整領域１０が設けられない場合である。
図１２（ｂ）及び図１９は半導体層の上端部のうちソース／ドレイン領域に接する領域にのみチャネル不純物濃度調整領域１０が設けられるものであり、上部コーナー部のうちソース／ドレイン領域に接するある範囲の領域にはチャネル不純物濃度調整領域１０が設けられているが、上部コーナー部のうちソース／ドレイン領域から離れた領域にはチャネル不純物濃度調整領域１０が設けられない形態である。
図１３は半導体層の上端部のうち、ソース／ドレイン領域に接する上部コーナー部及びその近傍だけにチャネル不純物濃度調整領域１０が設けられる場合である。
図８１（ａ），（ｂ）は、それぞれ図１２（ｂ）、図１３に示した形態において、チャネル不純物濃度調整領域１０が一方のソース／ドレイン領域だけに接して設けられた場合である。図８２（ａ），（ｂ）は、二つのソース／ドレイン領域のいずれからも離れた位置においてチャネル不純物濃度調整領域１０が設けられた場合であり、図８２（ａ）は二つの上部コーナー部を接続するようにチャネル不純物濃度調整領域１０が設けられる場合、図８２（ｂ）は上部コーナー部及びその近傍だけにチャネル不純物濃度調整領域１０が設けられる場合である。
図２１は、ハロー領域が形成されたトランジスタにおいて、ソース／ドレイン領域に接する上部コーナー部及びその近傍（図１３に示された位置）において、特に不純物濃度が高いチャネル不純物濃度調整領域１０が形成された場合である。
なお、ハロー領域とは、第二導電型のチャネル領域のうち、ソース／ドレイン領域（あるいはソース／ドレイン領域がチャネル領域に延長されたエクステンションと呼ばれる領域）に接する一部の領域において設けられる領域であり、ハロー領域を除いたチャネル領域よりも第二導電型不純物の濃度が高い領域のことを指す。ハロー領域を設ける一般的な目的は、短チャネル効果（短チャネルトランジスタにおける、しきい値電圧の変動）の改善である。
第二実施形態においては、第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値と、半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値との比は、第一実施形態におけるＮtopとＮとの比と同じ範囲に設定される。
また、第二実施形態においては、第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値と、半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値との比は、後述するように第一実施形態とは異なる基準に従って設定されても良い。
また、第二実施形態において適用されるＨtopの範囲は、第一実施形態におけるＨtopの範囲と同じ範囲に設定される。
また、第二実施形態におけるＨtopの定義は、第一実施形態において記載したものに従う。但し、チャネル不純物濃度調整領域の濃度が後述のＮtop1に関する規定に基づいて設定される時には、Ｈtopは、Ｎtop1を評価する直線上における第二導電型ネット不純物濃度の分布を基に第一実施形態の記載に従って決定する。また、チャネル不純物濃度調整領域の濃度が後述のＮtop2に関する規定に基づいて設定される時には、Ｈtopは、Ｎtop2を評価する平面における、各深さでの第二導電型ネット不純物濃度の平均値の分布を基に第一実施形態の記載に従って決定する。
なお縦軸の第二導電型ネット不純物濃度とは、各深さ方向の位置において、第二導電型のチャネル形成領域内の、基板平面と平行な断面における第二導電型ネット不純物濃度の平均値である。
一般的に、第二実施形態では、チャネル不純物濃度調整領域１０の不純物濃度は、第一実施形態の場合よりも高くても良い。
これは、第二実施形態では半導体層上面、あるいは半導体層上部側面の一部に局所的にチャネル不純物濃度調整領域１０が設けられない領域が形成され、この部分がチャネル電流の経路となる（特に図１２（ａ）、図１３の構造）ので、チャネル不純物濃度調整領域１０の不純物濃度が極めて高く、チャネル不純物濃度調整領域１０にチャネルが形成されにくい場合においても、半導体層上面、あるいは半導体層上部側面の一部に局所的にチャネル経路が形成されるので、例えば特許文献１の従来技術と比べて大きなドレイン電流が得られる。但し、この場合においてもチャネル不純物濃度調整領域１０の深さは、第一実施形態の場合と同様の範囲にあることが望ましい。
また、第二実施形態においても、チャネル不純物濃度調整領域１０にチャネルが形成されると、チャネル不純物濃度調整領域１０にチャネルが形成されない場合に比べてドレイン電流が増加するので、さらに望ましい。第二実施形態において、チャネル不純物濃度調整領域１０にチャネルが形成されるようにするためには、チャネル不純物濃度調整領域１０の深さ及び不純物濃度を、前述の第一実施形態のチャネル不純物濃度調整領域１０に関する条件を満たすように設定する。
すなわち、第二実施形態においても、最も望ましくは、第一実施形態と同じく、第二導電型であるチャネル形成領域において上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、典型的には第二導電型であるチャネル形成領域のうち上端から深さＨtopの範囲を除いた領域における第二導電型のネット不純物濃度の平均値の１．３倍から４倍の範囲に設定する。また、より典型的には第二導電型であるチャネル形成領域において上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、典型的には第二導電型であるチャネル形成領域のうち上端から深さＨtopの範囲を除いた領域における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲に設定する。
但し、第二実施形態では、ＮtopがＮの４倍以上に設定される形態であっても良い。これは、第二実施形態では、半導体層の上面あるいは上部側面の一部に、局所的に第二導電型不純物の濃度が低い領域が設けられるため、ＮtopがＮの４倍以上に設定されても、半導体層の上面あるいは上部側面に一定のチャネル電流を流すことができるためである。
また、第二実施形態では、ＮtopがＮよりも高ければ、ＮtopはＮの１．３倍以下に設定される形態であっても良い。これは、第二実施形態では、半導体層の上面あるいは上部側面の一部に、局所的に第二導電型不純物の濃度が高いチャネル不純物濃度調整領域が設けられるため、ある一定の深さ（第一実施形態のＨtop）までのチャネル形成領域全体の平均値をとると、第一実施形態に規定するＮtopの範囲を下回る場合があるからである。典型的な下限として、図１３の形態を考えると、チャネル不純物濃度調整領域１０の体積は４／９になるので、Ｎtopの下限は１．３から１を減じて得た差に４／９を乗じ、得た積に１を加えた値である１．１３倍になる。
また、第二実施形態では、ある深さまでの半導体層全体の不純物濃度の平均ではなく、局所的に設けられたチャネル不純物濃度調整領域１０内部における不純物濃度が動作を左右するので、第二実施形態の最も好ましい形態として、第一実施形態と同様に、チャネル不純物濃度調整領域１０にも充分なチャネルを形成し、かつ上部コーナー部の寄生トランジスタを抑制する作用を得るためには、チャネル不純物濃度調整領域１０の不純物濃度について、下記Ｎtop1あるいはＮtop2が、第一実施形態においてＮtopに対して規定される条件を満たすことが望ましい。
また、第二実施形態においては、第二導電型であるチャネル形成領域のうち上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtopによってチャネル不純物濃度調整領域１０の不純物濃度を規定することに代えて、チャネル不純物濃度調整領域１０を含むある断面（例えば図１２（ａ）のＣ−Ｃ’断面、図１２（ｂ）のＤ−Ｄ’断面）において、チャネル形成領域のうち上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtop2によってチャネル不純物濃度調整領域１０の不純物濃度を規定しても良い。この場合、Ｎtop2はＮに対して１．３倍から４倍の範囲、より典型的には１．５倍から３倍の範囲に設定される。
また、チャネル不純物濃度調整領域１０に含まれるある点ｐにおける深さ方向の分布（例えば図１３の点ｐにおける、半導体層の上端面から下端面に至る分布）において、チャネル形成領域のうち上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtop1によってチャネル不純物濃度調整領域１０の不純物濃度を規定しても良い。この場合、Ｎtop1はＮに対して１．３倍から４倍の範囲、より典型的にはＮtop1がＮに対して１．５倍から３倍の範囲にあれば、実用上有効な効果が得られる。
また、前記Ｎtop1またはＮtop2に関する条件が、一つのチャネル不純物濃度調整領域１０に対してチャネル長方向に１０ｎｍ以上にわたって満たされることが望ましい。
また、上記Ｎtop1またはＮtop2に関する条件が満たされる形態においては、第二導電型であるチャネル領域の上端から深さＨtopの範囲の第二導電型のネット不純物濃度の平均値Ｎtopが規定の条件を満たさなくても良い。たとえば、ＮtopはＮの１．３倍以下に設定されても良い。
また、上記Ｎtop1に関する条件が満たされる形態においては、Ｎtop2が規定の条件を満たさなくても良い。たとえば、Ｎtop2はＮの１．３倍以下に設定されても良い。
本実施形態が適用により特性の改善の対象となるトランジスタ、及び本実施形態のトランジスタにおける、Ｖside、Ｖcorner等の電位差の特徴、チャネル形成領域における不純物濃度の特徴は、第一実施形態と同様である。
すなわち、チャネル不純物濃度調整領域の不純物濃度は、チャネル不純物濃度調整領域が設けられない場合に比べて半導体層の上部コーナー部での電位上昇を低減できるＮtopとＮとの関係を満たすように設定される。この時、半導体層の上部コーナー部での電位上昇低減量は、典型的には半導体層の上部コーナー部の少なくとも一部の領域で、６０ｍＶ以上の低減であることが望ましい。
また、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層の上部コーナー部の少なくとも一部の領域で６０ｍＶ以上の電位上昇が起きてしまうトランジスタの特性を改善するために適用される。また、典型的には、チャネル不純物濃度調整領域が設けられない場合にＶsideが１２０ｍＶ以上となるトランジスタの特性を改善するために適用される。
また、本実施形態のトランジスタは、典型的にはＶsideが１２０ｍＶ以上であるという特徴を持つ。なお、ｐside、ｐcorner、ｐcenter、Ｖcorner、Ｖsideの決め方も第一実施形態と同じである。但し、本実施形態のｐsideはその直上にチャネル不純物濃度調整領域が設けられているか否かに係わらず、チャネル形成領域のいずれかの位置に設けられるチャネル不純物濃度調整領域の下端よりも下部の領域から選ばれる。
なお、以上ｐside、ｐcorner、ｐcenter、Ｖcorner、Ｖsideに関する議論はｎチャネルトランジスタを例に説明をしたがｐチャネルトランジスタの場合は、極性が逆である。
また、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層中の不純物濃度の平均値が７．５×１０17ｃｍ-3以上であるトランジスタの性能を改善するために適用され、従って本実施形態のトランジスタにおいて、第二導電型のチャネル形成領域のうちチャネル不純物濃度調整領域を除いた領域における第二導電型のネット不純物濃度の平均値は典型的には７．５×１０17ｃｍ-3以上である。
また、短チャネル（典型的にはゲート長０．１μｍ以下）のトランジスタに対しては、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層中の不純物濃度の平均値が１．０×１０18ｃｍ-3以上であるトランジスタの性能を改善するために適用され、短チャネルの本実施形態のトランジスタにおいて、第二導電型のチャネル形成領域のうちチャネル不純物濃度調整領域を除いた領域における第二導電型のネット不純物濃度の平均値は典型的には１．０×１０18ｃｍ-3以上である。
［製造方法］
（第二実施形態の第一の製造方法）
第二実施形態の第一の製造方法は、半導体層の上部コーナー部の近傍にチャネル不純物濃度調整領域１０を設け、半導体層の上端部であっても上部コーナー部から離れた領域にはチャネル不純物濃度調整領域１０が設けられない形態（図１２（ａ））を形成する方法である。
図１４、図１５、図１６、図１７を参照して、第二実施形態の第一の製造方法について説明する。図１４（ａ）、図１５（ａ）、図１６（ａ）はそれぞれ平面図である図１４（ｃ）、図１５（ｃ）、図１６（ｃ）のＡ−Ａ’断面における断面図であり、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。
図１４（ｂ）、図１５（ｂ）、図１６（ｂ）はそれぞれ平面図である図１４（ｃ）、図１５（ｃ）、図１６（ｃ）のＢ−Ｂ’断面における断面図であり、従来例を示す平面図である図３１のＢ−Ｂ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。
第二実施形態の電界効果型トランジスタを製造するためには、半導体層３８上に素子領域を規定するレジストパターン２２（レジストパターンを酸化膜などからなるマスクパターンに代えても可）を形成し、レジストパターン２２をマスクに斜めイオン注入により、チャネル不純物濃度調整領域１０を形成するための第二導電型不純物を導入する。これにより、半導体層３８のレジストに覆われた領域のうちレジストの端部に近い領域の上部に第二導電型不純物が導入される（図１４、記号２６は第二導電型不純物が導入された領域を示す）。次にレジストパターン２２をマスクとして、ＲＩＥなどのエッチング工程により、基板から突起した半導体層３を持つ素子領域をパターニングにより形成する。これにより第二導電型不純物が半導体層の他の領域よりも高い領域であるチャネル不純物濃度調整領域１０が半導体層３の上部コーナー部に形成される（図１５）。
レジストパターン２２を除去したのち、半導体３の側面にゲート絶縁膜４を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をＲＩＥ（リアクティブ・イオン・エッチング）等によりパターニングすることによってゲート電極５を形成し、半導体層３のうちゲート電極５に覆われていない領域に高濃度の第一導電型不純物を導入してソース／ドレイン領域６を形成する（図１６）。その後層間絶縁膜を堆積して、通常の方法によりソース／ドレイン領域６およびゲート電極５に対してコンタクト１７及び配線１８を形成する（図１７、平面図の形態は図５と同じ）。
チャネル不純物濃度調整領域１０の深さ及び不純物濃度は、前述の第二実施形態の構造的特徴を満たすように設定される。
（第二実施形態の第一の製造方法の実施例）
第二実施形態の第一の製造方法の具体的な実施例について補足する。
具体的な実施例においては、例えばシリコンよりなる支持基板１、その上にＳｉＯ2等の絶縁体よりなる埋め込み絶縁層２、さらにその上に単結晶シリコンよりなる半導体層３８が積層されたＳＯＩ基板において、通常のリソグラフィ工程により素子領域を規定するレジストパターン２２を設ける（図１４）。
また、ゲート電極５を形成したのち、ゲート側壁１４、層間絶縁膜１６、コンタクト１７、配線１８等を形成する工程は、第一実施形態の第一の製造方法または第一実施形態の第二の製造方法と同一の工程を用いる。
（第二実施形態の第二の製造方法）
第二実施形態の第二の製造方法は、チャネル形成領域７の上端部のうち、ソース／ドレイン領域６と接する部分の近傍においてのみ、上部コーナー部の一部を含むようにチャネル不純物濃度調整領域１０を設け、半導体層の上端部であってもソース／ドレイン領域６から離れた領域にはチャネル不純物濃度調整領域１０が設けられない形態（図１２（ｂ））を形成する方法である。
図１８、図１９を参照して、第二実施形態の第二の製造方法について説明する。図１８（ａ）、図１９（ａ）はそれぞれ平面図である図１８（ｃ）、図１９（ｃ）のＡ−Ａ’断面における断面図であり、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面の形状を工程の順を追って描いたものであり、図１８（ｂ）、図１９（ｂ）はそれぞれ平面図である図１８（ｃ）、図１９（ｃ）のＢ−Ｂ’断面における断面図であり、従来例を示す平面図である図３１のＢ−Ｂ’断面に相当する位置における断面の形状を工程の順を追って描いたものであり、また、図１８、図１９はそれぞれ第一実施形態の第二の製造方法における図８、図４に相当する図面である。
また、第二実施形態の第二の製造方法は、第一実施形態の第二の製造方法において、ゲート電極をマスクに斜めイオン注入を行い、半導体層３の上部に半導体層３の他の領域よりも第二導電型不純物濃度が高いチャネル不純物濃度調整領域１０が形成する工程に変更を加えたものであり、この工程を除いた製造方法はすべて第一実施形態の第二の製造方法と同一である。
なお、図１８には斜めイオン注入が基板平面に垂直でチャネル長方向に平行な平面に平行に実施される場合を図示した。第一実施形態の第二の製造方法と同じく、半導体層３の上部にチャネル不純物濃度調整領域１０を形成するという観点からは、基体平面に垂直でチャネル長方向に平行な平面に対して斜めイオン注入が平行に行われることが最も望ましい。また、平行ではなくとも、基板平面に垂直でチャネル長方向に平行な平面に対する角度（図２０（ｃ）における角度ψ）が１０度以内であれば、ハロー領域を形成する機能は弱いので、半導体層３の上部にチャネル不純物濃度調整領域１０を形成することを主目的にする場合は、基板平面に垂直でチャネル長方向に平行な平面に対する角度が１０度以内であることが望ましい。
なお、斜めイオン注入をゲートの片側だけから行えば（図１８（ｂ）において−θのみ。図１８（ｃ）において実線の矢印の方向のみ）、図８１（ｂ）の形態が得られる。
また、図８２（ａ）の形態は、第一実施形態の各製造方法に、第一導電型の不純物を上記条件で斜めイオン注入する工程を追加し、ソース／ドレイン領域近傍の第二導電型不純物を補償した場合、図８２（ｂ）の形態は、第二実施形態の第一の製造方法に、第一導電型の不純物を上記条件で斜めイオン注入する工程を追加し、ソース／ドレイン領域近傍の第二導電型不純物を補償した場合に得られる。
第二実施形態の第二の製造方法においては、ゲート電極をマスクに斜めイオン注入を行う際に、ゲート電極の両側からイオンが注入されて形成されるチャネル不純物濃度調整領域１０が互いに接しないように形成される（図１８、図１９）。
例えば第一実施形態の第二の製造方法よりも低エネルギーでイオン注入を行う。あるいは第一実施形態の第二の製造方法よりも重いイオンを注入する。あるいは例えば第一実施形態の第二の製造方法がゲート長が長いトランジスタに適用された場合に第二実施形態のトランジスタが形成される。
また、この製造方法には、第一実施形態の第二の製造方法と同様に、置換ゲートプロセスを適用しても良い。
（第二実施形態の第三の製造方法）
第二実施形態の第三の製造方法は、半導体層３の上部コーナー部がソース／ドレイン領域６と接する部分の近傍においてチャネル不純物濃度調整領域１０を設け、半導体層の上端部であってもソース／ドレイン領域６から離れた領域及び上部コーナー部から離れた領域にはチャネル不純物濃度調整領域１０が設けられない形態（図１３）を形成する方法であり、またチャネル形成領域にハロー領域を持つトランジスタを形成する方法である。
図２０、図２１を参照して、第二実施形態の第三の製造方法について説明する。図２０（ａ）は平面図である図２０（ｃ）のＡ−Ａ’断面における断面図であり、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面の形状を描いたものである。図２０（ｂ）は平面図である図２０（ｃ）のＣ−Ｃ’断面における断面図であり、従来例を示す平面図である図３１のＣ−Ｃ’断面に相当する位置における断面の形状を描いたものである。また、図２１（ａ）、図２１（ｂ）はそれぞれ図２０（ａ）、図２０（ｂ）の断面において、工程が進んだ状態での断面図を示す。また、図２０、図２１はそれぞれ第一実施形態の第二の製造方法における図８、図４に相当する図面である。記号２７はハロー領域を示す。
第二実施形態の第三の製造方法は、第一実施形態の第二の製造方法において、ゲート電極をマスクに斜めイオン注入を行い、半導体層３の上部に半導体層３の他の領域よりも第二導電型不純物濃度が高いチャネル不純物濃度調整領域１０が形成する工程に変更を加えたものであり、この工程を除いた製造方法はすべて第一実施形態の第二の製造方法と同一である。
第二実施形態の第三の製造方法においては、ゲート電極をマスクに斜めイオン注入を行う際に、ウエハの面内でチャネル長方向に対して角度（図２０（ｃ）において、＋ψ、−ψ、１８０゜＋ψ、１８０゜−ψ。これらは基板平面に垂直でチャネル長方向に平行な平面に対する角度。）を持たせてイオン注入する。これにより、チャネル形成領域の半導体層のゲート絶縁膜の近傍の領域のうち、ソース／ドレイン領域に接する領域では、半導体層３の全ての深さにおいて第二導電型不純物の濃度が高くなる。ψの典型的な大きさは２０度から７０度である。
また、ウエハと垂直な面内に角度＋θ、−θ（基板平面に垂直でチャネル長方向に平行な面内における基板平面の垂線に対する角度）を持たすことにより、半導体層３の上端部の不純物濃度が高くなる。
なお、斜めイオン注入をゲートの片側だけから行えば（図２０（ｃ）において＋ψ、−ψのみ。図中の実線の矢印の方向のみ）、図８１（ｂ）の形態が得られる。
これにより、第二実施形態の第三の製造方法では、半導体層３の上端部のうち、上部コーナー部とソース／ドレイン領域の両方に接する領域において最も不純物濃度が高くなるので、半導体層３の上端部のうち、上部コーナー部とソース／ドレイン領域の両方に接する領域にだけ、チャネル不純物濃度調整領域１０が形成される。
なお、図中の「やや濃度が高い領域２８」とは、本製造方法の工程上の特徴により形成される領域であり、チャネル不純物濃度調整領域１０よりは第二導電型不純物のネット濃度が低いが、「やや濃度が高い領域２８」の下部の半導体層３よりは第二導電型不純物のネット濃度が高い領域である。
また、ウエハと垂直な面内に角度を持つ一方、基板平面に垂直でチャネル長方向に平行な平面に平行な第一の斜めイオン注入（図１８に例示するイオン注入）と、ウエハと垂直な面内に角度を持ち、基板平面に垂直でチャネル長方向に平行な平面に対して角度（図２０（ｃ）のψ）を持つ第二の斜めイオン注入（図２０に例示するイオン注入）の双方を実施しても良い。これは、通常のハローイオン注入の役割（短チャネル効果の抑制）を第二のイオンイオン注入に持たせるとともに、寄生トランジスタを抑制できるチャネル不純物濃度調整領域の形成に充分な不純物を半導体層の上部に導入する役割を、第一のイオン注入に持たせるものであり、短チャネルのＦｉｎＦＥＴの形成に特に有効である。
また、ウエハと垂直な面内に角度を持ち、基板平面に垂直でチャネル長方向に平行な平面に平行ではない第一の斜めイオン注入と、ウエハと垂直な面内に角度を持ち、基板平面に垂直でチャネル長方向に平行な平面に対して第一の斜めイオン注入よりも大きな角度を持つ第二の斜めイオン注入を実施しても良い。第一のイオン注入が寄生トランジスタを抑制できるチャネル不純物濃度調整領域の形成に充分な不純物を半導体層の上部に導入する役割を持ち、第二の斜めイオン注入が通常のハローイオン注入の役割を持つことは、前に述べた第一の斜めイオン注入が基板平面に垂直でチャネル長方向に平行な平面に平行な場合と同じである。なお、この場合においても、チャネル不純物濃度調整領域の形成という観点からは第一の斜めイオン注入の基板平面に垂直でチャネル長方向に平行な平面に対する角度（図２０（ｃ）のψ）は、１０度以下であることが好ましい。
［効果］
第二実施形態においては、チャネル不純物濃度調整領域１０が半導体層３の上部のうち、半導体層の二つの上部コーナー部（図１１の平面図における二本の太い破線の位置（記号３７））のそれぞれ少なくとも一部の領域にだけ形成される。寄生トランジスタを抑制するためには、半導体層の二つの上部コーナー部の少なくともそれぞれ一部において、不純物濃度の高い領域を設ければ良いので、第二実施形態においても第一実施形態と同様に、寄生トランジスタの発生が抑制され第一の課題が解決される。
第二実施形態の電界効果型トランジスタの作用上の特徴は、チャネル不純物濃度調整領域１０を寄生トランジスタの抑制に最低限必要な領域に限ったことにより、半導体層上面及び半導体層上部側面に、局所的にチャネル不純物濃度調整領域１０よりも不純部濃度が低い領域が形成されることである。局所的に不純部濃度が低い領域では、局所的にしきい電圧が低くチャネル電荷が誘起されやすくなるとともに、チャネルキャリアの移動度も向上するので、局所的にチャネル抵抗が低い領域が形成される。すなわち、第二実施形態の電界効果型トランジスタでは、チャネル不純物濃度調整領域１０を最低限必要な領域だけに設けることにより、チャネル抵抗が低い領域を拡大し、ドレイン電流が増加する。
図１２（ａ）の形態における作用を図７１を参照して説明する。図７１は図１２（ａ）において半導体層上面の部分を拡大して模式的に描いたものであり、抵抗Ｒ1、Ｒ3はチャネル不純物濃度調整領域１０におけるチャネル抵抗、抵抗Ｒ2はチャネル不純物濃度調整領域１０が形成されない領域のチャネル抵抗を、それぞれ模式的に示したものである。チャネル不純物濃度調整領域１０が形成されない領域のチャネル抵抗Ｒ2は上述の理由により、Ｒ1、Ｒ3よりも低いので、抵抗Ｒ1、Ｒ2、Ｒ3が並列に接続されて形成される合成抵抗の値は、半導体層上面の全体にチャネル不純物濃度調整領域１０が形成される場合に比べて低くなる。その結果、半導体層上面の全体にチャネル不純物濃度調整領域１０が形成される場合に比べてドレイン電流が増加する。
また、図１２（ｂ）の形態における作用を図７２を参照して説明する。図７２は図１２（ｂ）において半導体層上面の部分を拡大して模式的に描いたものであり、抵抗Ｒ1、Ｒ3はチャネル不純物濃度調整領域１０におけるチャネル抵抗、抵抗Ｒ2はチャネル不純物濃度調整領域１０が形成されない領域のチャネル抵抗を、それぞれ模式的に示したものである。この形態では、抵抗Ｒ1、Ｒ2、Ｒ3は直列に接続される。チャネル不純物濃度調整領域１０が形成されない領域のチャネル抵抗Ｒ2は前述の理由により、Ｒ1、Ｒ3よりも低いので、抵抗Ｒ1、Ｒ2、Ｒ3が直列に接続されて形成される合成抵抗の値は、半導体層上面の全体にチャネル不純物濃度調整領域１０が形成される場合に比べて低くなる。その結果、半導体層上面の全体にチャネル不純物濃度調整領域１０が形成される場合に比べてドレイン電流が増加する。
また、第二実施形態においては半導体層上端部のうち不純物領域が高いチャネル不純物濃度調整領域１０を設けない領域（例えば図１２（ａ）及び図１３のＢ−Ｂ’断面における上端部付近）にはチャネルが形成されるので、特許文献１の従来例に比べるとチャネルが形成される領域が増し、ドレイン電流が増すので、第二の課題が改善される。
また第二実施形態のおいても第一実施形態の場合と同じように、チャネル不純物濃度調整領域１０およびその近傍にもチャネルが形成される程度にチャネル不純物濃度調整領域１０の濃度が抑制されことが、最も好ましい（チャネル不純物濃度調整領域１０の濃度が高すぎると、チャネル不純物濃度調整領域１０だけでなく、その近傍でもチャネルが形成されなくなる）。
第二実施形態の電界効果型トランジスタにおいては、前述の理由により半導体上端部にチャネルが形成されやすく、第一実施形態の電界効果型トランジスタに比べて同等以上のドレイン電流が得られることを考慮し、第一実施形態の電界効果型トランジスタに関するシミュレーション結果に照らし合わせると、第二実施形態におけるチャネル不純物濃度調整領域１０の深さ及び不純物濃度は、第一実施形態のチャネル不純物濃度調整領域１０の条件を満たすように設定することが好ましく、このような条件の範囲にあれば充分な効果が得られる。例えば、チャネル不純物濃度調整領域１０における半導体層の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、当該チャネル不純物濃度調整領域１０における半導体層の上端から深さＨtopの範囲を除いたチャネル形成領域における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲にあれば充分な効果が得られる。
また、典型的には第二導電型であるチャネル形成領域において上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値が、第二導電型であるチャネル形成領域のうち上端から深さＨtopの範囲を除いた領域における第二導電型のネット不純物濃度の平均値の１．３倍から４倍の範囲にあれば、実用上有効な効果が得られる。
また、第二実施形態においては、第二導電型であるチャネル形成領域うち上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtopではなく、チャネル不純物濃度調整領域１０を含むある断面（例えば図１２（ａ）のＣ−Ｃ’断面、図１２（ｂ）のＤ−Ｄ’断面）において、上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtop2がＮに対して１．５倍から３倍の範囲にあれば、充分な効果が得られる。またＮtop2がＮに対して１．３倍から４倍の範囲にあれば、実用上有効な効果が得られる。
また、チャネル不純物濃度調整領域１０に含まれるある点ｐにおける深さ方向の分布（例えば図１３の点ｐにおける、半導体層の上端面から下端面に至る分布）において、上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値Ｎtop1がＮに対して１．５倍から３倍の範囲にあれば、充分な効果が得られる。またＮtop1がＮに対して１．３倍から４倍の範囲にあれば、実用上有効な効果が得られる。
但し、チャネル長方向（二つのソース／ドレイン領域を結ぶ方向であり、例えば図１２（ｂ）のＢ−Ｂ’方向や図１３のＢ−Ｂ’方向）におけるチャネル不純物濃度調整領域１０の長さが小さすぎると、寄生トランジスタを抑制する作用が弱くなるので、前記Ｎtop1またはＮtop2に関する条件が、一つのチャネル不純物濃度調整領域１０に対してチャネル長方向に１０ｎｍ以上にわたって満たされることが望ましい。
また、上記Ｎtop1またはＮtop2に関する条件が満たされる形態においては、第二導電型であるチャネル領域における半導体層の上端から深さＨtopの範囲の第二導電型のネット不純物濃度の平均値Ｎtopが規定の条件を満たさない場合（例えばＮの１．３倍以下）であっても第一の課題を解決する効果が得られる。
また、第二実施形態のトランジスタにおいても、第一実施形態と同様に半導体層中に中性領域が形成されないことが最も望ましい。第一実施形態の場合と同じく、本実施形態に記載する条件に従えば、寄生トランジスタの抑制に必要なだけの深さ及び不純物濃度で、チャネル不純物濃度調整領域を半導体層の上部に形成できるので、必要以上の不純物が半導体層の上部に導入されることを防ぎ、半導体層全体を空乏化させることが容易になる。
また、半導体層全体の空乏化に関する、第一実施形態または第二実施形態におけるこのような構成及び効果は、第一実施形態または第二実施形態に記載される条件でチャネル不純物濃度調整領域が形成される、後述の各種実施形態においても同じである。
また、Ｎtop、Ｎtop1、Ｎtop2を規定するチャネル不純物濃度調整領域の深さＨtopの好ましい範囲は、第一実施形態と同じである。Ｈtopは典型的には５ｎｍから２４．５ｎｍである。製造方法の容易性（製造の観点からは、Ｈtopが大きいほうが作りやすい。）と効果の兼ね合いと考えると、好ましくは１０ｎｍから２０ｎｍの範囲であり、最も典型的なＨtopの値は１０ｎｍである。Ｈtopの好ましい値は、第一実施形態または第二実施形態に記載される条件でチャネル不純物濃度調整領域が形成される、後述の各種実施形態においても同じである。
（第三実施形態）
［構造］
第三実施形態においては、第一実施形態または第二実施形態と同じ形態を持つチャネル不純物濃度調整領域１０が半導体層３の上端部と下端部の両方に設けられる。
第三実施形態の場合、第一実施形態及び第二実施形態における上部のチャネル不純物濃度調整領域１０に対する条件を適宜下部のチャネル不純物濃度調整領域に対する条件に適用することができる。また、第一実施形態及び第二実施形態における上部のチャネル不純物濃度調整領域１０に対する濃度条件において、半導体層の上端からある範囲を除いた半導体層における第二導電型のネット不純物濃度に対して規定される濃度範囲を、半導体層の上端からある範囲と半導体層の下端からある範囲を除いた半導体層領域における第二導電型のネット不純物濃度対して規定される、チャネル不純物濃度調整領域１０の不純物濃度範囲として適用する。例えば、「半導体層３の上端から深さＨtopの範囲を除いた半導体層における第二導電型のネット不純物濃度」に対して規定される濃度範囲の値を、「半導体層３の上端から深さＨtopの範囲と半導体層の下端から高さＨtop2の範囲の両方を除いた半導体層３における第二導電型のネット不純物濃度」に対して規定される濃度範囲に適用する。
（第三実施形態の構造の実施例）
第三実施形態について、図２６及び図２７を参照して説明する。なお、図２６（ａ）は図２７のＡ−Ａ’断面における断面図であり、従来例を示す図３１のＡ−Ａ’断面に相当する位置における断面図である。図２６（ｂ）は図２７のＢ−Ｂ’断面における断面図であり、従来例を示す図３１のＢ−Ｂ’断面に相当する位置における断面図である。
本実施形態においては基板から上方に突起した半導体層３が設けられ、半導体層の側面にはゲート絶縁膜４を介してゲート電極５が設けられる。ゲート電極５は適当な寸法にパターニングされており、ゲート電極５に覆われない位置の半導体層３には第一導電型の不純物が高濃度に導入されたソース／ドレイン領域６が形成される。ゲート電極５に覆われた半導体層であるチャネル形成領域７には、低濃度の第二導電型不純物が導入され、ゲート電極５に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極５及びソース／ドレイン領域６にはコンタクト１７を介して配線１８が接続される。
チャネル形成領域７をなす半導体層３の上端からある範囲（深さＨtop）にわたって設けられるチャネル不純物濃度調整領域１０（以下、上部チャネル不純物濃度調整領域１９）と半導体層３の下端からある範囲（高さＨtop2）にわたって設けられるチャネル不純物濃度調整領域１０（以下、下部チャネル不純物濃度調整領域１１）は、上部チャネル不純物濃度調整領域１９及び下部チャネル不純物濃度調整領域１１の両者を除く半導体層３（中部チャネル形成領域と呼ぶ）よりも高濃度の第二導電型不純物が導入される。
下部チャネル不純物濃度調整領域の不純物濃度は、半導体層の下部コーナー部の電位上昇を抑制し、かつ下部チャネル不純物濃度調整領域の側面に、ゲート電圧の印加とともにチャネルが形成される程度の濃度に調整される。
また下部チャネル不純物濃度調整領域の不純物濃度は、第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値をＮ2と記すと、下部チャネル不純物濃度調整領域が設けられない場合に比べて（すなわち下部チャネル不純物濃度調整領域の不純物濃度を上記Ｎ2で置き換えた場合に比べて）半導体層上部のコーナー部での電位上昇を低減できるＮtopとＮ2との関係を満たすように設定される。この時、半導体層の下部コーナー部での電位上昇低減量は、典型的には半導体層下部コーナー部の少なくとも一部の領域で、６０ｍＶ以上（６０ｍＶの低減は寄生トランジスタよる漏れ電流が一桁減少する条件に相当。）の低減であることが望ましい。
第三実施形態においては、第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値と、第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値（Ｎ2）との比は、第一実施形態におけるＮtopとＮとの比と同じ範囲に設定される。
また、第三実施形態においては、第二導電型であるチャネル形成領域において半導体層３の下端から高さＨtop2の範囲における第二導電型のネット不純物濃度の平均値と、半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値との比は、第一実施形態におけるＮtopとＮとの比と同じ範囲に設定される。
また、第三実施形態において適用されるＨtopの範囲は、第一実施形態におけるＨtopの範囲と同じ範囲に設定される。
また、第三実施形態において適用されるＨtop2の範囲は、第一実施形態におけるＨtopの範囲と同じ範囲に設定される。
また、第三実施形態におけるＨtop、Ｈtop2の定義は、第一実施形態において記載したものに従う。
第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、典型的には半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．３倍から４倍の範囲になる。より典型的には、半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲になる。あるいは、半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値は、界面から１ｎｍ以内の範囲を除いて半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲にある。
また、第二導電型であるチャネル形成領域において半導体層３の下端から高さＨtop2の範囲における第二導電型のネット不純物濃度の平均値は、典型的には半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．３倍から４倍の範囲になる。より典型的には、半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲になる。あるいは、半導体層３の下端から高さＨtop2の範囲における第二導電型のネット不純物濃度の平均値は、界面から１ｎｍ以内の範囲を除いて半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値の１．５倍から３倍の範囲にある。
また、第三実施形態においては、上部チャネル不純物濃度調整領域１９または下部チャネル不純物濃度調整領域１１に対して第二実施形態が適用されても良い。すなわち、半導体層の上端部のうち一部の領域においてのみ、不純物濃度の高い領域が設けられる。または半導体層の下端部のうち一部の領域においてのみ、不純物濃度の高い領域が設けられる。下部チャネル不純物濃度調整領域１１に第二実施形態が適用される場合には、第二実施形態における上端部における不純分布の説明において「上端部」を「下端部」に読みかえる。
上部チャネル不純物濃度調整領域１９に対して第二実施形態が適用された場合、第二導電型であるチャネル形成領域において半導体層３の上端から深さＨtopの範囲における第二導電型のネット不純物濃度の平均値と、半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値との比は、第二実施形態におけるＮtopとＮとの比、Ｎtop1とＮとの比、Ｎtop2とＮとの比のいずれかと、同じ範囲に設定される。
また、下部チャネル不純物濃度調整領域１１に対して第二実施形態が適用された場合、第二導電型であるチャネル形成領域において半導体層３の下端から高さＨtop2の範囲における第二導電型のネット不純物濃度の平均値と、半導体層３の上端から深さＨtopの範囲及び半導体層３の下端から高さＨtop2の範囲を除いた半導体層における第二導電型のネット不純物濃度の平均値との比は、第二実施形態におけるＮtopとＮとの比、Ｎtop1とＮとの比、Ｎtop2とＮとの比のいずれかと、同じ範囲に設定される。
第三実施形態において、上部チャネル不純物濃度調整領域１９に第二実施形態のチャネル不純物濃度調整領域１０の形態を組み合わせた場合の形態を、図２８、図２９及び図３０に示す。図２８、図２９及び図３０の形態は、半導体層の下部に下部チャネル不純物濃度調整領域１１を持つ第三実施形態に、第二実施形態における図１７、図１９及び図２１の形態をそれぞれ組み合わせたものである。
なお、図３０中の「上部のやや濃度が高い領域２９」及び「下部のやや濃度が高い領域３０」とは、第三実施形態の下記製造方法において、上部のチャネル不純物濃度調整領域の形成に第二実施形態の第二の製造方法を適用した場合に、製造方法の工程上の特徴により形成される領域である。「上部のやや濃度が高い領域２９」は上部チャネル不純物濃度調整領域１９よりは第二導電型不純物のネット濃度が低いが、「上部のやや濃度が高い領域２９」の下部の半導体層３よりは第二導電型不純物のネット濃度が高い領域である。「下部のやや濃度が高い領域３０」は下部チャネル不純物濃度調整領域１１よりは第二導電型不純物のネット濃度が低いが、「下部のやや濃度が高い領域３０」の上部の半導体層３よりは第二導電型不純物のネット濃度が高い領域である。
本実施形態が適用により特性の改善の対象となるトランジスタ、及び本実施形態のトランジスタにおける、Ｖside、Vcorener等の電位差の特徴、チャネル形成領域における不純物濃度の特徴は、第一実施形態と同様である。
すなわち、チャネル不純物濃度調整領域の不純物濃度は、チャネル不純物濃度調整領域が設けられない場合に比べて半導体層の上部コーナー部での電位上昇、半導体層の下部コーナー部での電位上昇を低減できるように設定される。この時、半導体層の上部コーナー部での電位上昇低減量、半導体層の下部コーナー部での電位上昇低減量の少なくとも一方は、典型的には半導体層の上部コーナー部または半導体層の下部コーナー部の少なくとも一部の領域で、６０ｍＶ以上の低減であることが望ましい。
また、本発明は、典型的には、チャネル不純物濃度調整領域が設けられない場合に半導体層の上部コーナー部または半導体層の下部コーナー部の少なくとも一部の領域で６０ｍＶ以上の電位上昇が起きてしまうトランジスタの特性を改善するために適用される。また、典型的には、チャネル不純物濃度調整領域が設けられない場合にＶsideが１２０ｍＶ以上トランジスタの特性を改善するために適用される。
また、本実施形態のトランジスタは、典型的にはＶsideが１２０ｍＶ以上であるという特徴を持つ。なお、ｐside、ｐcorner、ｐcenter、Ｖcorner、Ｖsideの決め方も第一実施形態と同じである。但し、ｐcornerは半導体層の上部コーナーと下部コーナーの双方に対して設定され、またＶcornerは、半導体層の上部コーナーに対するＶcornerと導体層の下部コーナーに対するＶcornerの二者のうち、値が大きいほうとする。また、Ｖsideは、第二導電型のチャネル形成領域のうち、上部チャネル不純物濃度調整領域の下端より下部、下部チャネル不純物濃度調整領域の上端より上部の位置にとる。また、上部チャネル不純物濃度調整領域または、上部チャネル不純物濃度調整領域のいずれかが第二実施形態に従って設けられた場合、本実施形態のｐsideはその直上にチャネル不純物濃度調整領域が設けられているか否かに係わらず、またはその直下にチャネル不純物濃度調整領域が設けられているか否かに係わらず、チャネル形成領域のいずれかの位置に設けられる上部チャネル不純物濃度調整領域の下端よりも下部で、チャネル形成領域のいずれかの位置に設けられる下部チャネル不純物濃度調整領域の上端よりも上部の領域から選ばれる。
なお、以上ｐside、ｐcorner、ｐcenter、Ｖcorner、Ｖsideに関する議論はｎチャネルトランジスタを例に説明をしたがｐチャネルトランジスタの場合は、極性が逆である。
また、本発明は、典型的には、上部チャネル不純物濃度調整領域及び下部チャネル不純物濃度調整領域がいずれも設けられない場合に半導体層中の不純物濃度の平均値が７．５×１０17ｃｍ-3以上であるトランジスタの性能を改善するために適用され、従って本実施形態のトランジスタにおいて、第二導電型のチャネル形成領域のうち上部チャネル不純物濃度調整領域及び下部チャネル不純物濃度調整領域の双方を除いた領域における第二導電型のネット不純物濃度の平均値は典型的には７．５×１０17ｃｍ-3以上である。
また、短チャネル（典型的にはゲート長０．１μｍ以下）のトランジスタに対しては、本発明は、典型的には、上部チャネル不純物濃度調整領域及び下部チャネル不純物濃度調整領域がいずれも設けられない場合に半導体層中の不純物濃度の平均値が１．０×１０18ｃｍ-3以上であるトランジスタの性能を改善するために適用され、短チャネルの本実施形態のトランジスタにおいて、第二導電型のチャネル形成領域のうち上部チャネル不純物濃度調整領域及び下部チャネル不純物濃度調整領域の双方を除いた領域における第二導電型のネット不純物濃度の平均値は典型的には１．０×１０18ｃｍ-3以上である。
［製造方法］
（第三実施形態の製造方法）
第三実施形態の製造方法の一例について図２２、図２３、図２４、図２５、図２６及び図２７を参照して説明する。
図２２（ａ）、図２２（ｂ）、図２２（ｃ）及び図２３は、図３１のＡ−Ａ’断面またはＢ−Ｂ’断面に相当する位置での断面形状を工程の順を追って描いたものである。
図２４（ａ）、図２５（ａ）、図２６（ａ）はそれぞれ図２４（ｃ）、図２５（ｃ）、図２７のＡ−Ａ’断面における断面図であり、従来例を示す平面図である図３１のＡ−Ａ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。また、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）はそれぞれ図２４（ｃ）、図２５（ｃ）、図２７のＢ−Ｂ’断面における断面図であり、従来例を示す平面図である図３１のＢ−Ｂ’断面に相当する位置における断面の形状を工程の順を追って描いたものである。
本製造方法は、下部チャネル不純物濃度調整領域１１となる中濃度第二導電型半導体層３１（図２２（ｂ））の上に、中濃度第二導電型半導体層３１の上部に不純物濃度が低い半導体層（図中にエピタキシャル層１２と示す。典型的には単結晶シリコンである。）をエピタキシャル成長させる（図２２（ｃ））ことにより、半導体層の下部において不純物濃度が高い半導体層の構造を形成したのち、第一実施形態の製造方法または第二実施形態の製造方法と同様の工程を実施することにより、第三実施形態の電界効果型トランジスタを形成する（図２４、図２５、図２６、図２７）。
なお、中濃度第二導電型半導体層３１、上部中濃度第二導電型半導体層３２には、形成されたトランジスタの上部チャネル不純物濃度調整領域１９及び下部チャネル不純物濃度調整領域１１が、第一実施形態または第二実施形態の条件を満たす濃度の第二導電型不純物が導入される。
（第三実施形態の製造方法の実施例）
第三実施形態の製造方法について、図２２、図２３、図２４、図２５、図２６及び図２７を参照して説明する。
シリコンよりなる支持基板１、その上にＳｉＯ2等の絶縁体よりなる埋め込み絶縁層２、さらにその上に単結晶シリコンよりなる半導体層３８が積層したＳＯＩ基板（図２２（ａ））に、イオン注入により第二導電型不純物を導入し（図２２（ｂ））、半導体層を中濃度第二導電型半導体層３１とする。次に中濃度第二導電型半導体層３１の上部に、中濃度第二導電型半導体層３１よりも第二導電型不純物の濃度が低いシリコン層をエピタキシャル成長させることにより、エピタキシャル層１２を形成する。次にエピタキシャル層１２の上部にイオン注入により第二導電型の不純物を導入し、エピタキシャル層１２の上部に上部中濃度第二導電型半導体層３２を形成する（図２３）。なお、中濃度第二導電型半導体層３２は第二導電型不純物を含んだ単結晶シリコンをエピタキシャル層１２の上部にエピタキシャル成長させることにより形成しても良い。
なお、中濃度第二導電型半導体層３１の厚さＨtopの好ましい値は、典型的には２４．５ｎｍ以下であり、また、製造方法における容易性からはＨtopは５ｎｍ以上が好ましく、従ってＨtopは典型的には５ｎｍから２４．５ｎｍであり、製造方法の容易性（製造の観点からは、Ｈtopが大きいほうが作りやすい。）と効果の兼ね合いと考えると、好ましくは１０ｎｍから２０ｎｍの範囲であり、最も典型的なＨtopの値は１０ｎｍである。
またエピタキシャル層１２の厚さは典型的には３０ｎｍから１００ｎｍである。
次に通常のリソグラフィ工程及びＲＩＥ等の通常のエッチング工程により、基板表面から突起する半導体層３をパターニングによって形成する（図２４、記号１３は低濃度チャネル形成領域）。次に半導体層３の側面にゲート絶縁膜４を設けたのち、ポリシリコンを堆積し、これを通常のリソグラフィ工程及びＲＩＥ工程によりエッチングすることによりパターニングしてゲート電極を形成し、続いて、ゲート電極をマスクに高濃度のイオン注入を行い、熱処理を行うことにより、ゲート電極に覆われない位置の半導体層３にソース／ドレイン領域６を設け、図２５の形状を得る。なお、ゲート絶縁膜は、例えば半導体層３を熱酸化することによって設ける。また、ソース／ドレイン領域は垂直方向のイオン注入、斜めイオン注入あるいはプラズマドーピング等の不純物導入工程によって不純物を導入することにより形成する。
続いて、全体に絶縁膜を堆積してこれをエッチバックすることにより、ゲート側壁１４を設ける。ゲート側壁１４をなす絶縁膜は、例えばＳｉＯ2単層膜、Ｓｉ3Ｎ4単層膜、ＳｉＯ2及びＳｉ3Ｎ4からなる多層膜などの絶縁膜を用いる。また、ゲート側壁１４をなす絶縁膜はＣＶＤ法等の製膜技術によって形成する。続いてソース／ドレイン領域６の上部、及びゲート電極５の上部に金属を堆積し、熱処理することにより、ソース／ドレイン領域６の上部及びゲート電極５の上部にシリサイド層１５を形成する。続いて、層間絶縁膜１６を堆積し、これを平坦化したのち、ソース／ドレイン領域６上部、及びゲート電極５の上部にコンタクトホールを開口し、金属を埋め込むことによりコンタクト１７を形成し、金属よりなる配線１８をコンタクト１７に接続し、図２６及び図２７の形状を得る。なお、コンタクト領域への金属の埋め込みと配線となる金属の堆積は同時に行っても良い。なお、コンタクト１７は配線１８の下部に位置するが、図２７においてはその位置を透視的に示した。
［効果］
本実施形態のトランジスタは半導体層上部コーナーに対する電界集中抑制効果に加えて、半導体層下部コーナーに対する電界集中抑制効果をもつ。従って半導体層上部コーナーにおける寄生トランジスタに加えて、半導体層下部コーナーにおける寄生トランジスタも抑制できる。
（第四実施形態）
［構造］
第四実施形態は、本発明における突起した半導体層の上部とゲート電極との間に当該半導体層の上面にチャネルが形成されないようにゲート電極よりも厚いキャップ絶縁膜が設けられた形態である。
例えば、第一実施形態、第二実施形態及び第三実施形態において、それぞれ半導体層３の上部、ゲート電極５よりも下部にキャップ絶縁膜８が形成された形態とすることができる。第一実施形態の図４に対応する形態として図４４に示す形態が挙げられる。第二実施形態の図１７、図１９、図２１に対応する形態としてそれぞれ図５１、図５３、図５５に示す形態が挙げられる。第三実施形態の図２６に対応する形態として、図５９に示す形態が挙げられる。
［製造方法］
本実施形態においては、ゲート電極の形成工程前に半導体層上にキャップ絶縁膜を形成する工程を実施する他は、第一実施形態、第二実施形態及び第三実施形態とそれぞれ同様の製造方法によって電界効果型トランジスタを製造することができる。
図４４に示す形態の製造の説明図を図４１〜４３、図４５〜４７に示す。図４１〜４３は図１〜３に対応し、図４５〜４７は図６〜８に対応する。なお、図１〜３に示す方法では突起した半導体層３を形成した後に不純物のイオン注入を行ってチャネル不純物濃度調整領域１０を形成しているが、図４１〜４３では、チャネル不純物濃度調整領域１０となる不純物層１０、その上にキャップ絶縁膜８となる絶縁層８を形成してから、パターニングを行って、上部にキャップ絶縁膜８を有する突起した半導体層３を形成している。図５１に示す形態の製造の説明図を図４８〜５０に示す。図４８〜５０は図１４〜図１６に対応する。図５３に示す形態の製造の説明図を図５２に示す。図５２は図１８に対応する。図５５に示す形態の製造の説明図を図５４に示す。図５４は図２０に対応する。図５９に示す形態の製造の説明図を図５６〜５８に示す。図５６〜５８は図２３〜２５に対応する。
なお、図４８の斜めイオン注入工程は、レジストパターン２２をマスクに実施しても良いし、レジストパターン２２を除去したのち、キャップ絶縁膜８をマスクにイオン注入を実施しても良い。
また、図５２、図５４の工程では、ゲート電極のパターニングに続いて、ゲート電極に覆われていない領域のキャップ絶縁膜８をエッチングしてから、斜めイオン注入を行う。
［効果］
半導体層３上にキャップ絶縁膜８が設けられるダブルゲート構造においても、半導体層上部コーナーに対する電界集中を抑制することができる。従って半導体層上部コーナーにおける寄生トランジスタを抑制できる。
また、チャネル不純物濃度調整領域の不純物濃度を、第一実施形態、第二実施形態及び第三実施形態に適用される前記の好適な濃度範囲に設定すると、半導体層上部側面２４（図４０）にチャネルが形成されやすくなるので、ダブルゲートトランジスタにおいてもオン電流を向上させることが可能になる。
ダブルゲート構造のトランジスタにおいて、寄生トランジスタを抑制するために半導体層上端部に導入される第二導電型不純物濃度が高いと（例えばｐ+になる場合）、図４０の半導体層上部側面２４にチャネルが形成されなくなるが、本発明を適用することにより、半導体層上部側面２４にもチャネルが形成されるので、その分だけ、オン電流が増す。
なお、図１０はゲート電極にオン電圧を印加した状態での結果であるので、本発明においては、ゲート電極にオン電圧を印加した状態において、半導体層上部側面２４にチャネルが形成されることによって、高いオン電流が得られると言える。
（第五実施形態）
［構造］
第五実施形態は、第一実施形態、第二実施形態、第三実施形態及び第四実施形態において突起した半導体層が支持基板と一体に接続された形態を持つ（図７４、図７５、図７６、図７７）。なお、図７４は図４、図７５は図１７、図７６は図２１、図７７は図２６のそれぞれの図が示す実施形態において、突起した半導体層が支持基板と一体に接続された形態を示したものである。
なお、第五実施形態において、チャネル形成領域７とは、半導体層の側面にゲート絶縁膜を介してゲート電極が向かい合っている領域の下端より上に位置する半導体層３のうち、ソース／ドレイン領域に挟まれた領域を指す。「第二導電型であるチャネル形成領域」は、同じく半導体層の側面にゲート絶縁膜を介してゲート電極が向かい合っている領域の下端より上に位置する領域において考える。
［製造方法］
ＳＯＩ基板に代えて、バルク半導体基板４０を用いて、第一実施形態、第二実施形態、第三実施形態及び第四実施形態の製造方法を適用することによって電界効果型トランジスタを製造する。
突起した半導体層はバルク半導体基板（典型的にはシリコン基板）を、ＲＩＥ等のエッチングにより加工する。また、突起した半導体層の形成後でゲート電極の形成前に、基板上にＳｉＯ2等の絶縁体よりなるゲート下絶縁膜３９を形成する工程（例えばＣＶＤ法でＳｉＯ2を堆積したのち、ＳｉＯ2をＲＩＥにより所定の高さまでエッチバックする）を実施する。
なお、ゲート下絶縁膜３９はゲート電極下部の寄生容量を低減する作用があるが、工程を簡略化したい場合、あるいはゲート電極下部の容量が増えても良い場合などでは、ゲート下絶縁膜３９を設ける工程を省略しても良い。この場合、ゲート下絶縁膜３９の位置には、ゲート絶縁膜の形成工程によって、ゲート絶縁膜と同程度の厚さの絶縁膜が形成される。
なお、ＳＯＩ基板を用いるが、突起した半導体層３の周辺の領域で半導体層３８が完全に除去されない場合（例えば突起した半導体層３を形成するためのエッチングで、突起した半導体層３の周辺の半導体層を完全に除去せず、突起した半導体層３の下部が埋め込み絶縁層上の半導体層に接続する場合。図８０参照。図８０は図４（ａ）、図７４（ａ）に対応する断面の断面図である。）の埋め込み絶縁層よりも上部の構造、及びゲート電極下絶縁膜３９の形成方法についても、第五実施形態と同じである。
［効果］
突起した半導体層が支持基板と一体に接続された形態においても、第一実施形態、第二実施形態、第三実施形態及び第四実施形態と同じ効果が得られる。
（各実施形態における材料、寸法及びプロセス条件の具体例）
（第一実施形態）から（第五実施形態）における材料、寸法及びプロセス条件の具体例を挙げる。
（支持基板）
支持基板１は、通常単結晶のシリコンウエハであるが、石英、ガラス、サファイア、あるいはシリコン以外の半導体など、シリコン基板以外の基板が使われても良い。
（埋め込み絶縁層２）
埋め込み絶縁層２は、通常ＳｉＯ2であるが、他の絶縁体であっても良く、また複数の材料からなる多層膜であっても良い。また埋め込み絶縁層は多孔質ＳｉＯ2やＳｉＯＦ等の、ＳｉＯ2よりも誘電率が低い低誘電率材料であっても良い。また、支持基板が石英、ガラス、サファイアなどの絶縁体である場合は、支持基板１が埋め込み絶縁層２を兼ねても良い。また、埋め込み絶縁層２の厚さは通常５０ｎｍから２μｍ程度、より典型的には５０ｎｍから２００ｎｍであるが、必要に応じて５０ｎｍ以下あるいは２μｍ以上であってもよい。
なお、第五実施形態においては、埋め込み絶縁層２を持たない構造が用いられる。
（半導体層３）
半導体層３は単結晶であることが、オン電流の向上及びオフ電流の抑制という観点から最も望ましいが、要求される仕様においてオン電流が低く設定される場合、または要求される仕様においてオフ電流が大きく設定される場合は、アモルファス、多結晶など単結晶以外の材料であっても良い。
また、半導体層３をシリコン以外の半導体層で置き換えても良い。また、二種類以上の半導体の組み合わせによって置き換えて良い。
半導体層３は基板面から突起した形状を持つ。基板面は一般には支持基板１の上面であるが、埋め込み絶縁層２と支持基板が一体化した構造の場合は埋め込み絶縁層２の上面である。
半導体層３の高さＨfin（図３２、図３３参照）は典型的には２０ｎｍから１５０ｎｍ、より典型的には５０ｎｍから１００ｎｍであり、半導体層の幅Ｗfin（図３２、図３３参照）は典型的には５ｎｍから１００ｎｍであり、より典型的には１５ｎｍから５０ｎｍである。但し、Ｈfin、Ｗfinともこの範囲以外の値を用いても良い。但し、チャネル形成領域の半導体層はゲート電極にしきい値電圧を印加した状態で空乏化していることが、ＦｉｎＦＥＴの特性（Ｓファクタの縮小により代表される、ＯＮ−ＯＦＦ特性の急峻化等）を生かすという観点から望ましい。ゲート電極にしきい値電圧を印加した状態で、半導体層の両側面から伸びた空乏層が互いに接触する完全空乏化状態を実現するためには、通常Ｗfinを５０ｎｍ以下、より典型的には３５ｎｍ以下に設定することが好ましい。
また、本発明の各実施例において、熱酸化等の丸め工程によって、半導体層３の上部コーナー部を丸みを持つ形状に加工しても良い。半導体層３の上部コーナー部を丸みを持つ形状に加工した場合、図３（ａ）に対応する断面において得られる形状を図７９（ａ）、図１６（ａ）に対応する断面において得られる形状を図７９（ｂ）に示す。半導体層３の上部コーナー部に丸みを持たせることにも、上部コーナー部での電界集中を抑制し、寄生トランジスタを抑制する作用があるので、本発明の各実施形態において、上部コーナー部に丸みを持たせることにより、上部コーナー部での電界集中を抑制し、寄生トランジスタを抑制する効果をより強めることができる。また、埋め込み絶縁層上の半導体層３の下部コーナー部についても、各実施形態において、同様に丸め工程によって、曲率を持つ形状に加工しても良い。
なお、上部コーナー部が丸められた形態においても、チャネル不純物濃度調整領域の深さＨtopは、半導体層の最も上の位置から測るものとする。埋め込み絶縁層上の半導体層３の下部コーナー部が丸められた形態においても、半導体層下部に設けられるチャネル不純物濃度調整領域の高さＨtop2は、半導体層の最も下の位置から測るものとする。
（ゲート絶縁膜４）
ゲート絶縁膜４は、シリコンの熱酸化により形成したものであっても良く、他の方法により形成したＳｉＯ2膜であっても良い。例えばラジカル酸化によって形成したＳｉＯ2膜を用いても良い。また、ゲート絶縁膜をＳｉＯ2以外の絶縁材料の膜に置き換えて良い。また、ＳｉＯ2とそれ以外の絶縁膜との多層膜、あるいはＳｉＯ2以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をＨｆＯ2、ＨｆＳｉＯ4などの高誘電率材料に置き換えても良い。
ゲート絶縁膜の酸化膜換算膜厚は典型的には１．２ｎｍから３ｎｍである。但し酸化膜換算膜厚とは、ゲート絶縁膜を構成する絶縁膜の膜厚をゲート絶縁膜の誘電率で割った商にＳｉＯ2の誘電率を乗じたものである。ゲート絶縁膜が多層膜である場合には、各層について前記方法で酸化膜換算膜厚を求めてそれらを足し合わせたものである。但し、微細なトランジスタにおいて、厚さ１．２ｎｍ以下の酸化膜換算膜厚を持つゲート絶縁膜が使用されても良い。
（ゲート電極５）
ゲート電極５は、ポリシリコンなどの多結晶半導体であっても良く、また金属や金属化合物等の多結晶半導体以外の導電体であっても良い。ゲート電極５がポリシリコンなどの多結晶半導体で構成される場合、典型的には、ゲート電極５のポリシリコンにはチャネルと同じ導電型である第一導電型の不純物が高濃度に導入される。また、ゲート電極は、置換ゲート（リプレースメント・ゲートとも呼ばれる）プロセスにより形成しても良い。すなわち、一旦ダミー材料によりゲート電極の形状を形成し、ソース／ドレイン領域に第一導電型の不純物を高濃度に導入し、ダミー材料を絶縁膜で覆ったのちに、ダミー材料を除去して得られた空洞中にゲート電極、あるいはゲート絶縁膜とゲート電極を埋設する工程により形成しても良い。
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース／ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
（ソース／ドレイン領域６）
ソース／ドレイン領域６には第一導電型の不純物が高濃度に導入される。なお、本明細書のおいてソース／ドレイン領域とは、バルクトランジスタにおいて浅いソース／ドレイン領域（エクステンション領域とも呼ばれる）と呼ばれる領域及び深いソース／ドレイン領域と呼ばれる領域を全て含むものとする。
ＦｉｎＦＥＴにおいて、エクステンション領域、深いソース／ドレイン領域の定義は一般に明確にされていないが、例えば図７３（ｂ）においてゲートに隣接する短冊状の領域に形成されるソース／ドレイン領域とゲートから離れた位置で短冊状の領域が互いに接続された領域の双方を含むものとする。
また、ソース／ドレイン領域の寄生抵抗を縮小するために、ソース／ドレイン領域の一部にシリコンなどの半導体をエピタキシャル成長させることにより、ソース／ドレイン領域をなす半導体層の大きさを上方または面内方向に拡大する手法を組み合わせて作製しても良い。
また、ソース／ドレイン領域の一部がゲート電極に覆われる領域に侵入しても良い。
（チャネル形成領域７）
チャネル形成領域７には低濃度のアクセプタまたはドナー不純物が導入される。ゲート電極が第一導電型のポリシリコンである場合は、しきい値電圧を適当な値に設定する必要から典型的には低濃度の第二導電型不純物がチャネル形成領域に導入され、チャネル形成領域は第二導電型になる。
また、チャネル形成領域のうちゲート電極に覆われ、ソース／ドレイン領域に隣接した領域に、ゲート電極に覆われ、ソース／ドレイン領域に隣接しない部分に比べて第二導電型不純物がやや高く導入された領域である、ハロー領域を設けても良い。
また、各実施形態においては、単一のチャネル形成領域からなるＦｉｎＦＥＴを例に説明したが、複数のチャネル形成領域を持つＦｉｎＦＥＴ（７３（ａ）または図７３（ｂ）に図示。ゲート電極５に覆われた半導体層３にチャネル形成領域がある。）において、各実施形態を適用しても良い。なお、図７３のＡ−Ａ’断面、Ｂ−Ｂ’断面は、各実施形態のＡ−Ａ’断面、Ｂ−Ｂ’断面に相当する。
（キャップ絶縁膜８）
第四実施形態に用いられるキャップ絶縁膜８は、ＳｉＯ2膜あるいはＳｉ3Ｎ4膜などの単層の絶縁膜であっても良く、ＳｉＯ2膜、Ｓｉ3Ｎ4膜などの絶縁膜よりなる多層膜であっても良い。キャップ絶縁膜８の厚さは典型的には１０ｎｍから１００ｎｍ、より典型的には１０ｎｍから５０ｎｍであるが、ゲート絶縁膜厚に対して最低でも２倍以上の膜厚があればよいので、ゲート絶縁膜が薄い場合は１０ｎｍ以下であっても良い。
（チャネル不純物濃度調整領域１０）
本発明の各実施形態においては、チャネル不純物濃度調整領域が半導体層の上部だけに設けられる場合、チャネル不純物濃度調整領域の不純物濃度は、チャネル不純物濃度調整領域が設けられない場合に比べて（すなわちチャネル不純物濃度調整領域の不純物濃度をＮで置き換えた場合に比べて）半導体層の上部コーナー部での電位上昇を低減できるＮtopとＮとの関係を満たすように設定される。この時、半導体層の上部コーナー部での電位上昇低減量は、典型的には半導体層の上部コーナー部の少なくとも一部の領域で、６０ｍＶ以上（６０ｍＶの低減は寄生トランジスタよる漏れ電流が一桁減少する条件に相当。）の低減であることが望ましい。
本発明の各実施形態においては、チャネル不純物濃度調整領域が半導体層の下部に設けられる場合、半導体層の下部に設けられるチャネル不純物濃度調整領域の不純物濃度は、半導体層の下部にチャネル不純物濃度調整領域が設けられない場合に比べて（すなわち半導体層下部のチャネル不純物濃度調整領域の不純物濃度をＮで置き換えた場合に比べて）半導体層の下部コーナー部での電位上昇を低減できるように設定される。この時、半導体層の下部コーナー部での電位上昇低減量は、典型的には半導体層下部コーナー部の少なくとも一部の領域で、６０ｍＶ以上の低減であることが望ましい。
（ゲート側壁１４）
ゲート側壁１４は、ＳｉＯ2膜あるいはＳｉ3Ｎ4膜などの単層の絶縁膜であっても良く、ＳｉＯ2膜、Ｓｉ3Ｎ4膜などの絶縁膜よりなる多層膜であっても良い。またＳｉＯ2より誘電率が低い材料で形成しても良い。ゲート側壁１４の厚さは通常２０ｎｍから１５０ｎｍであるが、素子の微細化が必要な場合等には２０ｎｍ以下としても良い。
（シリサイド層１５）
シリサイド層１５は、典型的にはチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、あるいは白金シリサイド等の材料からなるが、これら以外のシリサイドを用いても良い。シリサイド層１５は例えばチタン、コバルト、ニッケル、白金などの金属をスパッタリング法などの堆積技術でソース／ドレイン領域上に堆積し、熱処理を行うことによって金属とシリコン層との間でシリサイド化反応を起こすことにより形成する。
（コンタクト１７及び配線１８）
コンタクト１７及び配線１８は、通常のコンタクト形成工程及び通常の配線工程により形成される。コンタクト１７及び配線１８は通常アルミ、銅などの金属により形成され、ＴｉＮなど他の導電性材料が適宜組み合わされる。
（半導体層３８）
半導体層３８は単結晶であることが、オン電流の向上及びオフ電流の抑制という観点から最も望ましいが、要求されるオン電流の仕様が低い場合、または要求されるオフ電流の仕様が大きい場合は、アモルファス、多結晶など単結晶以外の材料であっても良い。
また、半導体層３８をシリコン以外の半導体層で置き換えても良い。また、二種類以上の半導体の組み合わせによって置き換えて良い。
（不純物の導入）
イオン注入によって導入される不純物の種類及び濃度は、ソース／ドレイン領域、ゲート電極などの高濃度領域においては、典型的には５×１０18ｃｍ-3から１×１０21ｃｍ-3のドナー不純物もしくはアクセプタ不純物が導入される。より典型的には、３×１０19ｃｍ-3から１×１０20ｃｍ-3のドナー不純物もしくはアクセプタ不純物が導入される。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は１×１０14ｃｍ-12から３×１０15ｃｍ-2、より典型的には３×１０14ｃｍ-12から１×１０15ｃｍ-2である。
チャネル不純物濃度調整領域を除いたチャネル形成領域などの低濃度領域におけるネット不純物濃度（第一導電型不純物濃度と、第二導電型不純物濃度の差の絶対値）は、典型的には５×１０17ｃｍ-3から１×１０19ｃｍ-3、より典型的には１×１０18ｃｍ-3から５×１０18ｃｍ-3である。
但し、これらの典型的な不純物濃度を各領域の主要部分に持つトランジスタにおいても、イオン注入の条件によっては局所的にこれらの典型的な値を超える場合がある。
ソース／ドレイン領域に導入する第一導電型の不純物、及びゲート電極に導入する第一導電型の不純物は、ｎチャネルトランジスタの場合はｎ型の導電型を持つドナー不純物を、ｐチャネルトランジスタの場合はｐ型の導電型を持つアクセプタ不純物を選べば良い。
ハロー領域に導入される第二導電型の不純物は、ｎチャネルトランジスタの場合はｐ型の導電型を持つアクセプタ不純物を、ｐチャネルトランジスタの場合はｎ型の導電型を持つドナー不純物を選べば良い。
ｎ型不純物の典型例はヒ素、リン、アンチモンである。ｐ型不純物は典型例はホウ素、インジウムである。
イオン注入した不純物の活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。なお、チャネル領域へ注入したイオンを活性化するための熱処理は、イオン注入直後に行っても良く、ソース／ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。
ソース／ドレイン領域への不純物の導入はゲート電極の形成後にゲート電極に覆われていない領域に対して導入する方法を用いてもよく、またゲート電極の形成よりも前に、ソース／ドレイン領域が形成されるべき領域にあらかじめ不純物を導入しておく方法を用いても良い。
（ソース／ドレイン領域６、コンタクト１７、配線１８の配置）
各実施形態におけるソース／ドレイン領域６、層間絶縁膜１６、コンタクト１７、配線１８等、半導体装置を構成する各部分の配置は通常のＦｉｎＦＥＴと同様である。例えば第一実施形態を説明する図４及び図５に図示される配置と同じ配置をとる。
（チャネルタイプ）
なお各実施形態においては、主にｎチャネルトランジスタについて説明したが、本発明は、ｎチャネルトランジスタ、ｐチャネルトランジスタのいずれにも適用される。ｐチャネルトランジスタにおいては、極性を逆にすれば（例えば、ｎチャネルトランジスタにおける電位上昇を、ｐチャネルトランジスタにおいては電位低下と読みかえる。また、ｎチャネルトランジスタにおけるしきい値電圧の低下を、ｐチャネルトランジスタにおいてはしきい値電圧の上昇と読みかえる。また、電圧や電位が高いという記載を電圧や電位が低いと読みかえる。また、ドレイン電圧など印加電圧の符号を逆にする。）同様の議論が成り立つ。

Claims (69)

  1. 基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
    前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、このチャネル形成領域における半導体層上部には、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を有し、
    該チャネル不純物濃度調整領域は、前記半導体層上部のコーナー部の少なくとも一部を含み、
    前記ゲート電極に信号電圧を印加した動作状態において、当該チャネル不純物濃度調整領域における半導体層の前記ゲート絶縁膜に相対する側面部分にチャネルが形成されることを特徴とする電界効果型トランジスタ。
  2. 基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
    前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、このチャネル形成領域における半導体層上部には、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を有し、
    該チャネル不純物濃度調整領域は、前記半導体層上部のコーナー部の少なくとも一部を含み、
    前記ゲート電極に信号電圧を印加した動作状態において、当該チャネル不純物濃度調整領域における半導体層の前記ゲート絶縁膜に相対する上面および側面部分にチャネルが形成されることを特徴とする電界効果型トランジスタ。
  3. 前記チャネル不純物濃度調整領域は、
    ｎチャネルトランジスタの場合は当該半導体層上部のコーナー部で上昇する電位を低減できる、
    ｐチャネルトランジスタの場合は当該半導体層上部のコーナー部での電位低下を縮小できる、
    不純物濃度を有する請求項１又は２に記載の電界効果型トランジスタ。
  4. ｎチャネルトランジスタの場合は当該半導体層上部のコーナー部で上昇する電位を６０ｍＶ以上縮小できる、
    ｐチャネルトランジスタの場合は当該半導体層上部のコーナー部での電位低下を６０ｍＶ以上縮小できる、
    不純物濃度を有する請求項１、２又は３に記載の電界効果型トランジスタ。
  5. 前記チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にある請求項１〜４のいずれか一項に記載の電界効果型トランジスタ。
  6. 前記チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下の範囲にある請求項１〜４のいずれか一項に記載の電界効果型トランジスタ。
  7. 前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの０．７倍以下である請求項１〜６のいずれか１項に記載の電界効果型トランジスタ。
  8. 前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である請求項１〜７のいずれか１項に記載の電界効果型トランジスタ。
  9. 前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが５〜２４．５ｎｍの範囲にある請求項１〜８のいずれか１項に記載の電界効果型トランジスタ。
  10. 前記チャネル形成領域のうち前記チャネル不純物濃度調整領域を除いたその他の領域における第２導電型のネット不純物濃度の平均値が１×１０１８ｃｍ−３以上である請求項１〜９のいずれか一項に記載の電界効果型トランジスタ。
  11. 前記チャネル不純物濃度調整領域は、前記チャネル形成領域における半導体層上部において基体平面と平行な面内方向全体にわたって設けられている請求項１〜１０のいずれか一項に記載の電界効果型トランジスタ。
  12. 前記チャネル不純物濃度調整領域として、前記チャネル形成領域における半導体層上部において、当該半導体層のコーナー部の少なくとも一部を含むように当該チャネル不純物濃度調整領域を有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持つ請求項１〜１０のいずれか一項に記載の電界効果型トランジスタ。
  13. 前記チャネル形成領域における半導体層の上部において、一方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第１チャネル不純物濃度調整領域と、他方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のソース／ドレイン領域間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ請求項１２に記載の電界効果型トランジスタ。
  14. 前記チャネル形成領域における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のコーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ請求項１２に記載の電界効果型トランジスタ。
  15. 前記チャネル形成領域における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられたチャネル不純物濃度調整領域を有し、
    前記チャネル不純物濃度調整領域と他方のソース／ドレイン領域との間にはチャネル不純物濃度調整領域を有しない請求項１２に記載の電界効果型トランジスタ。
  16. 前記チャネル形成領域における半導体層の上部において、一方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第２チャネル不純物濃度調整領域と、一方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第３チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第４チャネル不純物濃度調整領域とを有し、さらにこれらのチャネル不純物濃度調整領域が互いに分離するように一対のソース／ドレイン領域間および一対の第１／第２コーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ請求項１２に記載の電界効果型トランジスタ。
  17. 前記チャネル形成領域における半導体層の上部において、第一のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、前記第一のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第２チャネル不純物濃度調整領域を有し、
    前記第１チャネル不純物濃度調整領域と前記第２チャネル不純物濃度調整領域との間には、チャネル不純物濃度調整領域を有しない部分を持ち、
    第一のソース／ドレイン領域に対向する第二のソース／ドレイン領域の近傍にはチャネル不純物濃度調整領域を有しないことを特徴とする、請求項１２に記載の電界効果型トランジスタ。
  18. 基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
    前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、当該ソース／ドレイン領域に挟まれた部分における半導体層上部において、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を当該半導体層のコーナー部の少なくとも一部を含むように有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持ち、
    前記チャネル不純物濃度調整領域は、当該チャネル不純物濃度調整領域を含む基体平面に垂直な断面において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にあることを特徴とする電界効果型トランジスタ。
  19. 基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
    前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、当該ソース／ドレイン領域に挟まれた部分における半導体層上部において、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を当該半導体層のコーナー部の少なくとも一部を含むように有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持ち、
    前記チャネル不純物濃度調整領域は、当該チャネル不純物濃度調整領域を含む基体平面に垂直な断面において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にあることを特徴とする電界効果型トランジスタ。
  20. 基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
    前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、当該ソース／ドレイン領域に挟まれた部分における半導体層上部において、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を当該半導体層のコーナー部の少なくとも一部を含むように有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持ち、
    前記チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分の半導体層における基体平面に垂直な線上において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にある濃度分布を有することを特徴とする電界効果型トランジスタ。
  21. 基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域とを有し、
    前記半導体層は、前記ソース／ドレイン領域に挟まれた部分にチャネル形成領域を有し、当該ソース／ドレイン領域に挟まれた部分における半導体層上部において、その下方部分より第２導電型不純物濃度が高いチャネル不純物濃度調整領域を当該半導体層のコーナー部の少なくとも一部を含むように有し、さらに当該チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該チャネル不純物濃度調整領域を有しない部分を持ち、
    前記チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分の半導体層における基体平面に垂直な線上において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下の範囲にある濃度分布を有することを特徴とする電界効果型トランジスタ。
  22. 前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第１チャネル不純物濃度調整領域と、他方のコーナー部を含み一対のソース／ドレイン領域間を結ぶようにチャネル長方向に沿って連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のソース／ドレイン領域間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ請求項１８〜２１のいずれか１項に記載の電界効果型トランジスタ。
  23. 前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられた第２チャネル不純物濃度調整領域とを有し、さらに第１チャネル不純物濃度調整領域と第２チャネル不純物濃度調整領域の間にこれらを互いに分離するように一対のコーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ請求項１８〜２１のいずれか１項に記載の電界効果型トランジスタ。
  24. 前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のソース／ドレイン領域に接するように一方のコーナー部から他方のコーナー部にかけて連続して設けられたチャネル不純物濃度調整領域を有し、
    前記チャネル不純物濃度調整領域と他方のソース／ドレイン領域との間にはチャネル不純物濃度調整領域を有しない、請求項１８〜２１のいずれか１項に記載の電界効果型トランジスタ。
  25. 前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、一方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部の一部を含む第２チャネル不純物濃度調整領域と、一方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第３チャネル不純物濃度調整領域と、他方のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第４チャネル不純物濃度調整領域とを有し、さらにこれらのチャネル不純物濃度調整領域が互いに分離するように一対のソース／ドレイン領域間および一対の第１／第２コーナー部間にわたってこれらチャネル不純物濃度調整領域を有しない部分を持つ請求項１８〜２１のいずれか１項に記載の電界効果型トランジスタ。
  26. 前記ソース／ドレイン領域に挟まれた部分における半導体層の上部において、
    第一のソース／ドレイン領域に接し第１のコーナー部の一部を含む第１チャネル不純物濃度調整領域と、前記第一のソース／ドレイン領域に接し第１のコーナー部に対向する第２のコーナー部の一部を含む第２チャネル不純物濃度調整領域を有し、
    前記第１チャネル不純物濃度調整領域と前記第２チャネル不純物濃度調整領域との間には、チャネル不純物濃度調整領域を有しない部分を持ち、
    第一のソース／ドレイン領域に対向する第二のソース／ドレイン領域の近傍にはチャネル不純物濃度調整領域を有しないことを特徴とする、請求項１８〜２１のいずれか１項に記載の電界効果型トランジスタ。
  27. 前記チャネル不純物濃度調整領域は、当該チャネル不純物濃度調整領域を含む基体平面に垂直な断面において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下の範囲にある請求項１８又は１９に記載の電界効果型トランジスタ。
  28. 前記チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分の半導体層における基体平面に垂直な線上において、当該チャネル不純物濃度調整領域の第２導電型のネット不純物濃度の平均値が、当該チャネル不純物濃度調整領域の下方の他の領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下の範囲にある濃度分布を有する請求項２０又は２１に記載の電界効果型トランジスタ。
  29. 前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの０．７倍以下である請求項１８〜２８のいずれか１項に記載の電界効果型トランジスタ。
  30. 前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である請求項１８〜２８のいずれか１項に記載の電界効果型トランジスタ。
  31. 前記チャネル不純物濃度調整領域は、前記半導体層の上端から下方への深さＨtopが５〜２４．５ｎｍの範囲にある請求項１８〜２８のいずれか１項に記載の電界効果型トランジスタ。
  32. 前記チャネル形成領域のうち前記チャネル不純物濃度調整領域を除いたその他の領域における第２導電型のネット不純物濃度の平均値が１×１０１８ｃｍ−３以上である請求項１８〜３１のいずれか一項に記載の電界効果型トランジスタ。
  33. 前記半導体層は、当該半導体層上部に設けられた前記チャネル不純物濃度調整領域である上部チャネル不純物濃度調整領域と、この上部チャネル不純物濃度調整領域の下方に設けられた、上部チャネル不純物濃度調整領域より第２導電型不純物濃度が低い中部チャネル形成領域と、この中部チャネル形成領域下方の半導体層下部に設けられた、中部チャネル形成領域より第２導電型不純物濃度が高い下部チャネル不純物濃度調整領域とを有する請求項１、２、１８、１９、２０又は２１に記載の電界効果型トランジスタ。
  34. 前記ゲート電極に信号電圧を印加した動作状態において、当該下部チャネル不純物濃度調整領域における半導体層の前記ゲート絶縁膜に相対する側面部分にチャネルが形成される請求項３３に記載の電界効果型トランジスタ。
  35. 前記下部チャネル不純物濃度調整領域は、当該半導体層下部のコーナー部で上昇する電位を低減できる不純物濃度を有する請求項３３又は３４に記載の電界効果型トランジスタ。
  36. 前記下部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル形成領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下である請求項３３、３４又は３５に記載の電界効果型トランジスタ。
  37. 前記上部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル形成領域における第２導電型のネット不純物濃度の平均値の１．３倍以上４倍以下である請求項３６に記載の電界効果型トランジスタ。
  38. 前記下部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下である請求項３３、３４又は３５に記載の電界効果型トランジスタ。
  39. 前記上部チャネル不純物濃度調整領域における第２導電型のネット不純物濃度の平均値が、前記中部チャネル領域における第２導電型のネット不純物濃度の平均値の１．５倍以上３倍以下である請求項３８に記載の電界効果型トランジスタ。
  40. 前記下部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な前記半導体層の幅Ｗfinの０．７倍以下である請求項３３〜３９のいずれか一項に記載の電界効果型トランジスタ。
  41. 前記上部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な前記半導体層の幅Ｗfinの０．７倍以下である請求項４０に記載の電界効果型トランジスタ。
  42. 前記下部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である請求項３３〜４０のいずれか１項に記載の電界効果型トランジスタ。
  43. 前記上部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が、基体平面に平行かつチャネル長方向に垂直な当該半導体層の幅Ｗfinの７／４０倍以上である請求項４２に記載の電界効果型トランジスタ。
  44. 前記下部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が５〜２４．５ｎｍの範囲にある請求項３３〜４３のいずれか１項に記載の電界効果型トランジスタ。
  45. 前記上部チャネル不純物濃度調整領域は、前記半導体層の下端から上方への高さＨtop2が５〜２４．５ｎｍの範囲にある請求項４４に記載の電界効果型トランジスタ。
  46. 前記下部チャネル不純物濃度調整領域は、前記ソース／ドレイン領域に挟まれた部分における半導体層下部において基体平面と平行な面内方向全体にわたって設けられている請求項３３〜４５のいずれか一項に記載の電界効果型トランジスタ。
  47. 前記下部チャネル不純物濃度調整領域として、前記ソース／ドレイン領域に挟まれた部分における半導体層下部において、当該半導体層のコーナー部の少なくとも一部を含むように当該チャネル不純物濃度調整領域を有し、さらに当該下部チャネル不純物濃度調整領域を含む基体平面に平行な断面において当該下部チャネル不純物濃度調整領域を有しない部分を持つ請求項３３〜４５のいずれか一項に記載の電界効果型トランジスタ。
  48. 前記チャネル形成領域のうち前記上部チャネル不純物濃度調整領域と前記下部チャネル不純物濃度調整領域を除いたその他の領域における第２導電型のネット不純物濃度の平均値が１×１０１８ｃｍ−３以上である請求項３３〜４７のいずれか一項に記載の電界効果型トランジスタ。
  49. 前記半導体層の上部と前記ゲート電極との間に、当該半導体層の上面にチャネルが形成されないように前記ゲート絶縁膜よりも厚いキャップ絶縁膜が設けられた請求項１、１８又は２０に記載の電界効果型トランジスタ。
  50. 前記の突起した半導体層の下には支持基板を有し、当該半導体層はこの支持基板と一体に接続している請求項１〜４９のいずれか一項に記載の電界効果型トランジスタ。
  51. 前記の突起した半導体層の下には支持基板を有し、当該半導体層はこの支持基板上に埋め込み絶縁膜を介して設けられている請求項１〜４９のいずれか一項に記載の電界効果型トランジスタ。
  52. 前記チャネル形成領域のうち前記チャネル不純物濃度調整領域を除いた領域において、半導体層側面の電位が半導体層中心部の電位に対して、ｎチャネルトランジスタの場合は１２０ｍＶ以上上昇し、ｐチャネルトランジスタの場合は１２０ｍＶ以上低下していることを特徴とする、請求項１〜５１のいずれか一項に記載の電界効果型トランジスタ。
  53. 請求項１又２に記載の電界効果型トランジスタの製造方法であって、
    半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
    このゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該ゲート電極下の半導体層の上部にチャネル不純物濃度調整領域を形成する工程を有する電界効果型トランジスタの製造方法。
  54. ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする請求項５３に記載の電界効果型トランジスタの製造方法。
  55. ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする請求項５３に記載の電界効果型トランジスタの製造方法。
  56. 請求項１又は２に記載の電界効果型トランジスタの製造方法であって、
    半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う第一の斜めイオン注入工程と、
    前記ゲート電極をマスクとして当該半導体層の両側面のそれぞれに対して、当該ゲート電極の両側からそれぞれ基体平面に対して斜めに、また基体平面に垂直でチャネル長方向に平行な平面に対しては前記第一の斜めイオン注入工程よりも大きな角度で、第２導電型不純物のイオン注入を行う第二の斜めイオン注入工程を有する電界効果型トランジスタの製造方法。
  57. 前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする、請求項５６に記載の電界効果型トランジスタの製造方法。
  58. 前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする、請求項５６に記載の電界効果型トランジスタの製造方法。
  59. 請求項１又は２に記載の電界効果型トランジスタの製造方法であって、
    半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層を跨ぐようにダミーゲート電極を形成する工程と、
    前記ダミーゲート電極をマスクとして当該ダミーゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該ダミーゲート電極下の半導体層の上部にチャネル不純物濃度調整領域を形成する工程と、
    前記ダミーゲート電極をマスクとして当該半導体層に第１導電型不純物を導入してソース／ドレイン領域を形成する工程と、
    前記ダミーゲート電極を埋め込むように厚い絶縁膜を形成する工程と、
    前記ダミーゲート電極を除去し、形成された空隙内にゲート絶縁膜を介して導電性材料を埋め込んでゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
  60. 請求項１又は２に記載の電界効果型トランジスタの製造方法であって、
    半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層の上部に第２導電型不純物を導入して前記チャネル不純物濃度調整領域を形成する工程と、
    この突起した半導体層の側面にゲート絶縁膜を介してゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
  61. 請求項１又は２に記載の電界効果型トランジスタの製造方法であって、
    半導体層に第２導電型不純物を導入して、当該半導体層の上部にその下方部分より第２導電型不純物の濃度が高いチャネル不純物濃度調整領域を形成する工程と、
    前記半導体層をパターニングして、上部に第２導電型不純物の前記チャネル不純物濃度調整領域を有する基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層の側面にゲート絶縁膜を介してゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
  62. 請求項２２に記載の電界効果型トランジスタの製造方法であって、
    半導体層上にマスクパターンを形成する工程と、
    前記マスクパターンをマスクとして当該マスクパターンの両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該マスクパターンの周縁近傍において、当該マスクパターンの下部の半導体層に第２導電型不純物を導入する工程と、
    前記マスクパターンをマスクとして当該半導体層をパターニングし、前記第２導電型不純物領域からなる第１及び第２のチャネル不純物濃度調整領域を上部に有する基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層の側面にゲート絶縁膜を介してゲート電極を形成する工程を有する電界効果型トランジスタの製造方法。
  63. 請求項２３に記載の電界効果型トランジスタの製造方法であって、
    半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行い、当該ゲート電極下部の半導体層の上部に当該ゲート電極の一対の辺に沿って互いに分離した第１及び第２のチャネル不純物濃度調整領域を形成する工程を有する電界効果型トランジスタの製造方法。
  64. ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする請求項６３に記載の電界効果型トランジスタの製造方法。
  65. ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う工程において、前記イオン注入を基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする請求項６３に記載の電界効果型トランジスタの製造方法。
  66. 請求項２５に記載の電界効果型トランジスタの製造方法であって、
    半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
    この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクとして当該ゲート電極の両側からそれぞれ基体平面に対して斜めに第２導電型不純物のイオン注入を行う第一の斜めイオン注入工程と、
    前記ゲート電極をマスクとして当該半導体層の両側面のそれぞれに対して、当該ゲート電極の両側からそれぞれ基体平面に対して斜めに、また基体平面に垂直でチャネル長方向に平行な平面に対しては前記第一の斜めイオン注入工程よりも大きな角度で、第２導電型不純物のイオン注入を行う第二の斜めイオン注入工程を有する電界効果型トランジスタの製造方法。
  67. 前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して１０度以内の角度で行うことを特徴とする、請求項６６に記載の電界効果型トランジスタの製造方法。
  68. 前記第一の斜めイオン注入工程は、基体平面に垂直でチャネル長方向に平行な平面に対して平行に行うことを特徴とする、請求項６６に記載の電界効果型トランジスタの製造方法。
  69. 請求項３３に記載の電界効果型トランジスタの製造方法であって、
    半導体層に第二導電型不純物を導入して第２導電型不純物層を形成する工程と、
    前記半導体層上に、前記第２導電型不純物層より低い第２導電型不純物濃度を有する半導体層をエピタキシャル成長させる工程と、
    このエピタキシャル成長半導体層および前記第２導電型不純物層をパターニングして、当該第２導電型不純物層からなる下部チャネル不純物濃度調整領域を有する基体平面から突起した半導体層を形成する工程を有する電界効果型トランジスタの製造方法。
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