JP5069070B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法、特に、Ｆｉｎ型半導体装置の製造方法に関するものである。
集積回路技術において、トランジスタを微細化することが要求されている。その微細化手段の一つに、三次元構造型電界効果トランジスタの一種であるＦｉｎ型電界効果トランジスタが提案されている。Ｆｉｎ型電界効果トランジスタは、基板に凸部が形成されており、凸部の側面と上面とを覆うゲート電極が形成されている構造である。Ｆｉｎ型電界効果トランジスタは、凸部の上面だけでなく、側面にもチャネルが形成されるため、上面のみにチャネルが形成されるトランジスタと比較してトランジスタの実効的なチャネル幅を増加させることができる。
また、三次元構造型電界効果トランジスタの一種で、基板を凸型構造ではなく五角形型構造とした電界効果トランジスタの構造についても知られている（特許文献１参照）。
特開２００５−２０３７９８公報
しかしながら、Ｆｉｎ型電界効果トランジスタでは、上面や側面よりも先に上面と側面とを繋ぐ角部でチャネルが形成されやすいため、Ｆｉｎ型電界効果トランジスタでは理想的なトランジスタ特性が得られなかった。また、特許文献１のように五角形型構造とするには、製造工程が多くなり、製造コストの増加につながる恐れがあった。
そこで、本発明では、製造コストを大幅に増加させることなくトランジスタ特性を向上させる半導体装置の製造方法を提供することを目的としている。
請求項１に記載の半導体装置の製造方法は、凸部形成領域と前記凸部形成領域を囲む素子分離層形成領域とを有する基板を準備する工程と、前記基板の表面上に、前記凸部形成領域を覆うマスクパターンを形成する工程と、前記マスクパターンを形成した後、前記基板の前記素子分離層形成領域を前記基板表面側からエッチングする第１エッチング工程と、前記第１エッチング工程の後、前記第１エッチング工程により露出した前記凸部形成領域の前記基板の側面に対して、前記基板表面側から第１不純物を注入する第１不純物注入工程と、前記第１不純物注入工程の後、前記基板の前記素子分離層形成領域を前記基板表面側からエッチングすることにより、前記基板の前記凸部形成領域に上面と側面とを有する凸部を形成する第２エッチング工程と、前記第２エッチング工程の後、前記凸部の上面に形成された前記マスクパターンを除去する工程と、前記マスクパターンを除去した後、前記基板の前記凸部に前記基板表面側から前記第１不純物と同型の第２不純物を注入する第２不純物注入工程と、前記凸部の上面と側面とにゲート絶縁膜を形成する工程と、前記凸部のゲート絶縁膜上にゲート電極を形成する工程と、を有することを特徴とする。
請求項１に記載の半導体装置の製造方法によれば、第１エッチング工程、第１不純物注入工程、第２エッチング工程、第２不純物注入工程の順に行っていることから、凸部の角部の不純物濃度が角部を除く上面及び露出する側面の不純物濃度よりも高くなることになる。これにより、角部から先にチャネルが形成されることを防止することができ、トランジスタ特性を向上させることのできる半導体装置を製造することが可能となる。
また、エッチング工程、不純物注入工程をそれぞれ第１、第２エッチング工程、第１、第２不純物注入工程と２段階にするだけでマスクを増やすことのない製造方法であることから、製造コストを大幅に増加させることなく上記の半導体装置を製造することが可能となる。
また、請求項７に記載の半導体装置の製造方法は、第１方向を長辺方向とし前記第１方向と垂直の方向である第２方向を短辺方向とするライン形状を有する凸部形成領域と前記凸部形成領域を囲む素子分離層形成領域とを有する基板を準備する工程と、前記基板の表面上に、前記凸部形成領域を覆い、前記第１方向を長辺方向とし前記第２方向を短辺方向とするライン形状を有するマスクパターンを形成する工程と、前記マスクパターンが形成された前記基板の前記素子分離層形成領域を前記基板表面側からエッチングすることにより、前記基板の前記凸部形成領域に上面と側面とを有する凸部を形成する第１エッチング工程と、前記第１エッチング工程の後、前記マスクパターンにエッチングを行うことにより、前記マスクパターンの前記第２方向におけるパターン幅を狭くする第２エッチング工程と、前記第２エッチング工程の後、前記基板の前記凸部に前記基板表面側から前記第１不純物を前記基板に対して垂直に入射して注入する第１不純物注入工程と、前記第１不純物注入工程の後、前記マスクパターンを除去する工程と、前記マスクパターンを除去した後、前記基板の前記凸部に前記基板表面側から前記第１不純物と同型の第２不純物を注入する第２不純物注入工程と、前記凸部の上面と側面とにゲート絶縁膜を形成する工程と、前記凸部のゲート絶縁膜上にゲート電極を形成する工程と、を有することを特徴とする。
請求項７に記載の半導体装置の製造方法によれば、第１エッチング工程及び第２エッチング工程の後に第１不純物注入工程及び第２不純物注入工程を行っていることから、凸部の角部の不純物濃度が角部を除く上面及び露出する側面の不純物濃度よりも高くなることになる。これにより、角部から先にチャネルが形成されることを防止することができ、トランジスタ特性を向上させることのできる半導体装置を製造することが可能となる。
また、エッチング工程、不純物注入工程をそれぞれ第１、第２エッチング工程、第１、第２不純物注入工程と２段階にするだけでマスクを増やすことのない製造方法であることから、製造コストを大幅に増加させることなく上記の半導体装置を製造することが可能となる。
本発明によれば、製造コストを大幅に増加させることなくトランジスタ特性の向上させる半導体装置を製造することができる。
以下に、本発明の実施例について、図面を用いて詳細に説明する。
本発明の半導体装置１００について、図１Ａ、図１Ｂ、図１Ｃを用いて説明する。図１Ａは、実施例１の半導体装置１００の上面図、図１Ｂは、図１ＡのＢ−Ｂ’切断線における断面図、図１Ｃは、図１ＡのＣ−Ｃ’切断線における断面図である。
図１Ａ、図１Ｂ、図１Ｃに示すように、半導体装置１００は、基板１１０に凸部１１１が形成されている。基板１１０は例えばシリコンで構成されている。
凸部１１１は、第１方向１０１を長辺方向とし第１方向１０１とは垂直の方向である第２方向１０２を短辺とするライン形状を有している。第２方向１０２における凸部１１１のパターン幅、すなわち第２方向１０２における凸部１１１の長さは、例えば１００ｎｍである。
凸部１１１の周囲には、凸部１１１を囲む素子分離層１２０が形成されている。素子分離層１２０は、例えばシリコン酸化膜により構成されている。素子分離層１２０の膜厚は、例えば２００ｎｍである。素子分離層１２０に囲まれた凸部１１１の側面の一部は、素子分離層１２０から露出している。素子分離層１２０の上面から凸部１１１の上面までの高さは、例えば１００ｎｍである。ここで、側面とは、第１方向１０１に沿って延在しており、かつ、その面に対して垂直の方向が第１方向１０１の垂直方向となる凸部１１１の面のことである。
凸部１１１には、ゲート絶縁膜１３０が形成されている。ゲート絶縁膜１３０は、例えばシリコン酸化膜により構成されている。
ゲート絶縁膜１３０上及び素子分離層１２０上には、ゲート電極１４０が形成されている。ゲート電極１４０は、例えばポリシリコンにより構成されている。ゲート電極１４０は、第２方向１０２に沿って形成されており、凸部１１１に形成されたゲート絶縁膜１３０と素子分離層１２０とを覆うように形成されている。
凸部１１１の上面及び素子分離層１２０から露出する側面には、エクステンション領域１５０とソース・ドレイン領域１５１とが形成されている。また、エクステンション領域１５０上には、サイドウォール１６０が形成されている。
次に、図１Ｂの拡大図である図２を用いて、凸部１１１について説明する。なお、説明の都合上、ゲート絶縁膜１３０とゲート電極１４０については記載していない。
凸部１１１は、上面と素子分離層１２０から露出する側面１１３とを有している。ここで、露出する側面１１３とは、素子分離層１２０から露出し、凸部１１１の第１方向１０１に沿って延在しているとともに、その面に対して垂直の方向が第１方向１０１の垂直方向となる凸部１１１の面のことである。上面１１２と露出する側面１１３とを繋ぐ接続線近傍の角部には、例えばＰ型の第１不純物層１１４が形成されている。第１不純物層１１４は、例えば、上面１１２と露出する側面１１３とを繋ぐ接続線から上面１１２及び側面１１３方向にそれぞれ２０ｎｍに形成されている。第１不純物層１１４は、例えば６×１０17 ａｔｏｍｓ／ｃｍ3程度の不純物濃度で形成されている。
さらに、角部を除く上面１１２及び露出する側面１１３には、角部に形成された第１不純物層１１４の不純物濃度よりも低濃度であり、第１不純物層１１４と同型の第２不純物層１１５が形成されている。第２不純物層１１５は、例えばＰ型の不純物層であり、例えば２×１０17 ａｔｏｍｓ／ｃｍ3程度の不純物濃度で形成されている。すなわち、角部の第１不純物層１１４の不純物濃度は、例えば、角部を除く上面１１２及び露出する側面１１３に形成された第２不純物層１１５の不純物濃度よりも３倍程度である。
ここで、比較例として、角部の不純物層の不純物濃度と、角部を除く上面及び露出する側面に形成された不純物層の不純物濃度とが同じＦｉｎ型半導体装置と、本発明のように、角部の第１不純物層１１４の不純物濃度が、角部を除く上面１１２及び露出する側面１１３に形成された第２不純物層１１５の不純物濃度よりも高濃度の半導体装置１００とのトランジスタ特性についてそれぞれ説明する。
まず、比較例の半導体装置では、ゲート電極に電圧を印加したときに、上面及び側面の不純物層よりも先に角部の不純物層の電子濃度が濃くなる。Ｆｉｎ型半導体装置において、凸部の角部は、電界が集中しやすいからである。これにより、印加電圧を上げていくと、先に角部の不純物層にチャネルが形成されるため、角部の不純物層のみを介してソース・ドレイン間に電流が流れることになる。さらに印加電圧を上げていくと、凸部の上面の不純物層、側面の不純物層にチャネルが形成されることになる。つまり、上面及び側面の不純物層よりも先に角部の不純物層にチャネルが形成されてしまうため、比較例の半導体装置では、理想的なトランジスタ特性とはならず、ハンプ特性を引き起こす恐れがある。
一方、本発明の半導体装置１００では、ゲート電極１４０に電圧を印加したときに、角部の第１不純物層１１４よりも先に角部を除く上面１１２及び露出する側面１１３の第２不純物層１１５の電子濃度が濃くなる。角部の第１不純物層１１４を角部を除く上面１１２及び露出する側面１１３の第２不純物層１１５よりもチャネルが形成されにくい不純物濃度としているからであり、例えば、第１不純物層１１４が第２不純物層１１５よりも３倍程度の高濃度の不純物濃度を有しているからである。これにより、印加電圧を上げていくと、先に第２不純物層１１５にチャネルが形成されるため、第２不純物層１１５のみを介してソース・ドレイン間に電流が流れることになる。さらに、印加電圧を上げていくと、第１不純物層１１４にチャネルが形成されることになる。
第１不純物層１１４よりも第２不純物層１１５のほうがその断面積がはるかに大きい、つまり、第１不純物層１１４よりも第２不純物層１１５のほうがその電流量がはるかに多いため、第２不純物層１１５でチャネルが形成されることが半導体装置１００のトランジスタ特性に対して支配的になる。つまり、本発明の半導体装置１００では、トランジスタ特性に対して支配的な第２不純物層１１５に先にチャネルを形成しその後に第１不純物層１１４にチャネルを形成するため、本発明の半導体装置１００では、比較例のようにハンプ特性の影響は少なくなり、トランジスタ特性を向上させることができる。
次に、本実施例の半導体装置の製造方法について、図３〜図１３を用いて説明する。図３Ａ〜図１３Ａは各工程での上面図、図３Ｂ〜図１３Ｂは、図３Ａ〜図１３ＡのＢ−Ｂ’切断線における断面図、図３Ｃ〜図１３Ｃは、図３Ａ〜図１３ＡのＣ−Ｃ’切断線における断面図である。
まず、図３Ａ、図３Ｂ、図３Ｃに示すように、基板１１０を準備する。基板１１０は、凸部形成領域１０３と凸部形成領域１０３を囲む素子分離層形成領域１０４とを有している。基板１１０は、例えばシリコンにより構成されている。凸部形成領域１０３は、第１方向１０１を長辺方向とし第１方向１０１と垂直の方向である第２方向１０２を短辺方向とするライン形状を有している。第２方向１０２における凸部形成領域１０３のパターン幅、すなわち第２方向１０２における凸部形成領域１０３の長さは、例えば１００ｎｍである。
次に、図４Ａ、図４Ｂ、図４Ｃに示すように、基板１１０の表面上にマスクパターン１０５を形成する。マスクパターン１０５は、凸部形成領域１０３を覆い、かつ、素子分離層形成領域１０４を露出するように形成されている。マスクパターン１０５は、例えばシリコン窒化膜により構成されている。
次に、図５Ａ、図５Ｂ、図５Ｃに示すように、基板表面側から素子分離層形成領域１０４に対してエッチングを行う（第１エッチング工程）。エッチングは異方性エッチングにより行われる。エッチングは、例えば２０ｎｍの深さにまで達した時点でエッチングを終了する。すなわち、この時点で、凸部形成領域１０３の基板は、２０ｎｍの側面を有することとなる。
次に、図６Ａ、図６Ｂ、図６Ｃに示すように、基板表面側から第１不純物を注入する（第１不純物注入工程）。第１不純物は、例えばＰ型の不純物である。第１不純物注入工程は、例えば、ボロン（Ｂ）イオンを加速電圧１５ｋｅＶ、ドーズ量８×１０11 ａｔｏｍｓ／ｃｍ2として注入することにより行われる。第１不純物は、基板１１０に対して垂直に入射されるのではなく、基板表面に対して斜めから入射される。すなわち、基板１１０に対する第１不純物の入射角θは、０°＜θとなる。第１エッチング工程により露出した凸部形成領域１０３の基板１１０の側面に対して、第１不純物を注入するためである。また、この時点では、マスクパターン１０５が形成されているため、凸部形成領域１０３の基板表面には第１不純物が注入されないことになる。
次に、図７Ａ、図７Ｂ、図７Ｃに示すように、基板表面側から素子分離形成領域１０４に対してエッチングを行う（第２エッチング工程）。エッチングは、異方性エッチングにより行われる。エッチングの深さは、第１エッチング工程のエッチング深さよりも大きい。エッチングは、例えば３００ｎｍの深さにまで達した時点でエッチングを終了する。この時点では、凸部形成領域１０３の角部の部分にのみ、すなわち、第１不純物形成領域１０６にのみ、不純物が注入されていることになる。第２エッチング工程により、凸部形成領域１０３には、上面と側面とを有する凸部１１１が形成されることとなる。
次に、図８Ａ、図８Ｂ、図８Ｃに示すように、素子分離層形成領域１０４に、素子分離層１２０を形成する。まず、基板表面側から基板１１０上に絶縁層を堆積させる。この絶縁層は例えばシリコン酸化膜である。次に、マスクパターン１０５が露出するまで、絶縁層をエッチングする。このエッチングは、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により行われる。次に、絶縁層に対して異方性エッチングを行う。異方性エッチングは、素子分離層形成領域１０４の絶縁層の厚さが例えば２００ｎｍになるまで行う。以上の工程により、素子分離層形成領域１０４に、素子分離層１２０を形成することができ、凸部１１１は、例えば上面から１００ｎｍだけ側面が露出することになる。なお、マスクパターン１０５は、異方性エッチングのマスクとしても機能することから、凸部形成領域１０４の表面がエッチングによるダメージを受けることを防止している。
次に、図９Ａ、図９Ｂ、図９Ｃに示すように、凸部形成領域１０３の上面を覆うマスクパターン１０５を除去する。
次に、図１０Ａ、図１０Ｂ、図１０Ｃに示すように、基板表面側から第１不純物と同型の第２不純物を注入する（第２不純物注入工程）。第２不純物は、例えばＰ型の不純物である。第２不純物注入工程は、例えば、ボロン（Ｂ）イオンを加速電圧１５ｋｅＶ、ドーズ量４×１０11 ａｔｏｍｓ／ｃｍ2として注入することにより形成される。第２不純物は、基板表面に対して斜めから入射される。すなわち、基板１１０に対する第２不純物の入射角θは、０°＜θとなる。第２不純物は、第１不純物が注入された凸部の角部、露出する凸部の側面、及び、マスクパターン１０５を除去することにより露出した凸部の上面に注入されることになる。
第２不純物注入工程の後、熱拡散を行うことにより、凸部の角部に第１不純物層１１４を形成し、角部を除く上面及び露出する側面に第１不純物層１１４と同型の第２不純物層１１５を形成する。第１不純物層１１４は第１不純物注入工程、第２不純物注入工程により不純物が注入されたものであり、第２不純物層は第２不純物注入工程により不純物が注入されたものであるから、第１不純物層１１４は第２不純物層１１５よりも高濃度の不純物層となる。第１不純物層１１４は、例えばＰ型の不純物層であり、例えば６×１０17 ａｔｏｍｓ／ｃｍ3程度の不純物濃度である。第２不純物層１１５は、例えばＰ型の不純物層であり、例えば２×１０17 ａｔｏｍｓ／ｃｍ3程度の不純物濃度である。すなわち、第１不純物層１１４の不純物濃度は、例えば、第２不純物層１１５の不純物濃度よりも３倍程度である。
次に、図１１Ａ、図１１Ｂ、図１１Ｃに示すように、凸部１１１の上面及び露出する側面にゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０は、例えばシリコン酸化膜により構成されており、熱酸化法により形成される。
次に、図１２Ａ、図１２Ｂ、図１２Ｃに示すように、ゲート絶縁膜１３０上および素子分離層１２０上にゲート電極１４０を形成する。ゲート電極１４０は、例えばポリシリコンにより構成されており、ポリシリコンを基板上に堆積した後、パターニングされることにより形成される。ゲート電極１４０直下に形成されるゲート絶縁膜１３０以外のゲート絶縁膜１３０は除去されることにより、素子分離層形成領域１０３の凸部１１１は露出することになる。ゲート電極１４０は、第２方向１０２に沿って形成され、凸部１１１と素子分離層１２０とを覆うように形成されている。
次に、図１３Ａ、図１３Ｂ、図１３Ｃに示すように、凸部１１１の上面および露出する側面にエクステンション領域１５０を形成する。さらに、凸部１１１にサイドウォール１６０を形成した後、凸部１１１の上面および露出する側面にソース・ドレイン領域１５１を形成する。以上の工程により半導体装置１００が製造される。
本実施例の半導体装置１００の製造方法では、第１エッチング工程の後に第１不純物を凸部形成領域１０３に注入し、第２エッチング工程の後に第２不純物を凸部形成領域１０３に注入していることから、凸部１１１の角部に形成された第１不純物層１１４の不純物濃度が角部を除く上面及び露出する側面に形成された第２不純物層１１５の不純物濃度よりも高くなることになる。これにより、角部から先にチャネルが形成されることを防止することができ、トランジスタ特性を向上させることのできる半導体装置を製造することが可能となる。
また、角部の不純物層の不純物濃度が角部を除く上面及び露出する側面の不純物層の不純物濃度よりも高くなる半導体装置を、エッチング工程、不純物注入工程をそれぞれ第１、第２エッチング工程、第１、第２不純物注入工程と２段階にするだけで、マスクを増やすことなく製造することができることから、製造コストを大幅に増加させることなく上記の半導体装置を製造することが可能となる。
次に、半導体装置１００の別の製造方法である実施例２の製造方法について、図１４〜図２４を用いて説明する。図１４Ａ〜図２４Ａは各工程での上面図、図１４Ｂ〜図２４Ｂは、図１４Ａ〜図２４ＡのＢ−Ｂ’切断線における断面図、図１４Ｃ〜図２４Ｃは、図１４Ａ〜図２４ＡのＣ−Ｃ’切断線における断面図である。
まず、図１４Ａ、図１４Ｂ、図１４Ｃに示すように、基板１１０を準備する。基板１１０は、凸部形成領域１０３と凸部形成領域１０３を囲む素子分離層形成領域１０４とを有している。基板１１０は、例えばシリコンにより構成されている。凸部形成領域１０３は、第１方向１０１を長辺方向とし第１方向１０１と垂直の方向である第２方向１０２を短辺方向とするライン形状を有している。第２方向１０２における凸部形成領域１０３のパターン幅、すなわち第２方向１０２における凸部形成領域１０３の長さは、例えば１００ｎｍである。
次に、図１５Ａ、図１５Ｂ、図１５Ｃに示すように、基板１１０の表面上にマスクパターン１０７を形成する。マスクパターン１０７は、凸部形成領域１０３を覆い、かつ、素子分離層形成領域１０４を露出するように形成されている。マスクパターン１０７は、例えばシリコン窒化膜により構成されている。マスクパターン１０７は、第１方向１０１を長辺方向とし第２方向１０２を短辺方向とするライン形状を有している。マスクパターン１０７の第２方向１０２におけるパターン幅、すなわち第２方向１０２におけるマスクパターン１０７の長さは、例えば１００ｎｍである。
次に、図１６Ａ、図１６Ｂ、図１６Ｃに示すように、基板表面側から素子分離形成領域１０４に対してエッチングを行う（第１エッチング工程）。エッチングは異方性エッチングにより行われる。第１エッチング工程により、凸部形成領域１０３には、上面と側面とを有する凸部１１１が形成されることとなる。
次に、図１７Ａ、図１７Ｂ、図１７Ｃに示すように、素子分離層形成領域１０４に、素子分離層１２０を形成する。まず、基板表面側から基板１１０上に絶縁層を堆積させる。この絶縁層は例えばシリコン酸化膜である。次に、マスクパターン１０７が露出するまで、絶縁層をエッチングする。このエッチングは、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により行われる。
次に、絶縁層に対して異方性エッチングを行う。異方性エッチングは、素子分離層形成領域１０４の絶縁層の厚さが例えば２００ｎｍになるまで行う。以上の工程により、素子分離層形成領域１０４に、素子分離層１２０を形成することができ、凸部１１１は、例えば上面から１００ｎｍだけ側面が露出することになる。なお、マスクパターン１０７は、異方性エッチングのマスクとしても機能することから、凸部形成領域１０４の表面がエッチングによるダメージを受けることを防止している。
次に、図１８Ａ、図１８Ｂ、図１８Ｃに示すように、マスクパターン１０７に対してエッチングを行う（第２エッチング工程）。エッチングは等方性エッチングにより行われる。エッチングは、マスクパターン１０７のパターン幅を狭くする、すなわち、第２方向１０２におけるマスクパターン１０７の長さを小さくすることで、凸部１１１の上面の端部を露出させる。エッチングにより、例えば、１００ｎｍの幅を有していたマスクパターン１０７を幅６０ｎｍとし、凸部１１１の上面の端部をそれぞれ２０ｎｍずつ露出させることとなる。
次に、図１９Ａ、図１９Ｂ、図１９Ｃに示すように、基板表面側から第１不純物を注入する（第１不純物注入工程）。第１不純物は、例えばＰ型の不純物である。第１不純物注入工程は、例えば、ボロン（Ｂ）イオンを加速電圧１５ｋｅＶ、ドーズ量８×１０11 ａｔｏｍｓ／ｃｍ2として注入することにより行われる。第１不純物は、基板１１０に対して垂直に入射されて基板に注入される。凸部１１１の上面のうち、露出する上面、すなわち、マスクパターン１０７が形成されていない上面の端部に対して第１不純物を注入させ、かつ、マスクパターン１０７が形成されている凸部１１１の上面及び露出する凸部の側面には第１不純物を注入させないためである。この時点では、凸部形成領域１０３の角部の部分にのみ、すなわち、第１不純物形成領域１０６にのみ、不純物が注入されていることになる。ここで、垂直入射とは、入射角度が０〜２°となっても最終的なトランジスタ特性にはほとんど影響ないため、入射角度０°だけでなく、不純物注入装置の注入精度により入射角度が０〜２°となったものをも含むものとする。
次に、図２０Ａ、図２０Ｂ、図２０Ｃに示すように、凸部形成領域１０３の上面を覆うマスクパターン１０７を除去する。
次に、図２１Ａ、図２１Ｂ、図２１Ｃに示すように、基板表面側から第１不純物と同型の第２不純物を注入する（第２不純物注入工程）。第２不純物は、例えばＰ型の不純物である。第２不純物注入工程は、例えば、ボロン（Ｂ）イオンを加速電圧１５ｋｅＶ、ドーズ量４×１０11 ａｔｏｍｓ／ｃｍ2として注入することにより形成される。第２不純物は、基板表面に対して斜めから入射される。すなわち、基板１１０に対する第２不純物の入射角θは、０°＜θとなる。第２不純物は、第１不純物が注入された凸部の角部、露出する凸部の側面、及び、マスクパターン１０７を除去することにより露出した凸部の上面に注入されることになる。
第２不純物注入工程の後、熱拡散を行うことにより、凸部の角部に第１不純物層１１４を形成し、角部を除く上面及び露出する側面に第１不純物層１１４と同型の第２不純物層１１５を形成する。第１不純物層１１４は第１不純物注入工程、第２不純物注入工程により不純物が注入されたものであり、第２不純物層は第２不純物注入工程により不純物が注入されたものであるから、第１不純物層１１４は第２不純物層１１５よりも高濃度の不純物層となる。第１不純物層１１４は、例えばＰ型の不純物層であり、例えば６×１０17 ａｔｏｍｓ／ｃｍ3程度の不純物濃度である。第２不純物層１１５は、例えばＰ型の不純物層であり、例えば２×１０17 ａｔｏｍｓ／ｃｍ3程度の不純物濃度である。すなわち、第１不純物層１１４の不純物濃度は、例えば、第２不純物層１１５の不純物濃度よりも３倍程度である。
次に、図２２Ａ、図２２Ｂ、図２２Ｃに示すように、凸部１１１の上面及び露出する側面にゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０は、例えばシリコン酸化膜により構成されており、熱酸化法により形成される。
次に、図２３Ａ、図２３Ｂ、図２３Ｃに示すように、ゲート絶縁膜１３０上および素子分離層１２０上にゲート電極１４０を形成する。ゲート電極１４０は、例えばポリシリコンにより構成されており、ポリシリコンを基板上に堆積した後、パターニングされることにより形成される。ゲート電極１４０直下に形成されるゲート絶縁膜１３０以外のゲート絶縁膜１３０は除去されることにより、素子分離層形成領域１０３の凸部１１１は露出することになる。ゲート電極１４０は、第２方向１０２に沿って形成され、凸部１１１と素子分離層１２０とを覆うように形成されている。
次に、図２４Ａ、図２４Ｂ、図２４Ｃに示すように、凸部１１１の上面および露出する側面にエクステンション領域１５０を形成する。さらに、凸部１１１にサイドウォール１６０を形成した後、凸部１１１の上面および露出する側面にソース・ドレイン領域１５１を形成する。以上の工程により、半導体装置１００が製造される。
本実施例の半導体装置１００の製造方法では、第１エッチング工程及び第２エッチング工程の後に第１不純物注入工程及び第２不純物注入工程を行っていることから、凸部１１１の角部に形成された第１不純物層１１４の不純物濃度が角部を除く上面及び露出する側面に形成された第２不純物層１１５の不純物濃度よりも高くなることになる。これにより、角部から先にチャネルが形成されることを防止することができ、トランジスタ特性を向上させることのできる半導体装置を製造することが可能となる。
また、角部の不純物層の不純物濃度が角部を除く上面及び露出する側面の不純物層の不純物濃度よりも高くなる半導体装置を、エッチング工程、不純物注入工程をそれぞれ第１、第２エッチング工程、第１、第２不純物注入工程と２段階にするだけで、マスクを増やすことなく製造することができることから、製造コストを大幅に増加させることなく上記の半導体装置を製造することが可能となる。
なお、実施例１及び実施例２では第１不純物をＰ型不純物として説明したが、第１不純物をＮ型不純物としてもよい。
半導体装置１００の構造を説明する図である。 半導体装置１００の構造を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例１の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。 実施例２の半導体装置１００の製造方法を説明する図である。
符号の説明
１００ 半導体装置
１１０ 基板
１１１ 凸部
１１４ 第１不純物層
１１５ 第２不純物層
１２０ 素子分離層
１３０ ゲート絶縁膜
１４０ ゲート電極
１５０ エクステンション領域
１５１ ソース・ドレイン領域
１６０ サイドウォール

Claims (12)

  1. 凸部形成領域と前記凸部形成領域を囲む素子分離層形成領域とを有する基板を準備する工程と、
    前記基板の表面上に、前記凸部形成領域を覆うマスクパターンを形成する工程と、
    前記マスクパターンを形成した後、前記基板の前記素子分離層形成領域を前記基板表面側からエッチングする第１エッチング工程と、
    前記第１エッチング工程の後、前記第１エッチング工程により露出した前記凸部形成領域の前記基板の側面に対して、前記基板表面側から第１不純物を注入する第１不純物注入工程と、
    前記第１不純物注入工程の後、前記基板の前記素子分離層形成領域を前記基板表面側からエッチングすることにより、前記基板の前記凸部形成領域に上面と側面とを有する凸部を形成する第２エッチング工程と、
    前記第２エッチング工程の後、前記凸部の上面に形成された前記マスクパターンを除去する工程と、
    前記マスクパターンを除去した後、前記基板の前記凸部に前記基板表面側から前記第１不純物と同型の第２不純物を注入する第２不純物注入工程と、
    前記凸部の上面と側面とにゲート絶縁膜を形成する工程と、
    前記凸部のゲート絶縁膜上にゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記凸部形成領域は、第１方向を長辺方向とし前記第１方向と垂直の方向である第２方向を短辺方向とするライン形状を有していることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２エッチング工程の後、前記マスクパターンを除去する前に、前記基板の前記素子分離形成領域に素子分離層を形成する工程と、
    をさらに有することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記ゲート電極は、前記第２方向に延在し、前記凸部のゲート絶縁膜上および前記素子分離層上に形成されていることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記ゲート絶縁膜を形成する工程は、第２不純物注入工程の後に行われることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記ゲート電極を形成した後、前記基板の前記凸部にソース・ドレイン領域を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 第１方向を長辺方向とし前記第１方向と垂直の方向である第２方向を短辺方向とするライン形状を有する凸部形成領域と前記凸部形成領域を囲む素子分離層形成領域とを有する基板を準備する工程と、
    前記基板の表面上に、前記凸部形成領域を覆い、前記第１方向を長辺方向とし前記第２方向を短辺方向とするライン形状を有するマスクパターンを形成する工程と、
    前記マスクパターンが形成された前記基板の前記素子分離層形成領域を前記基板表面側からエッチングすることにより、前記基板の前記凸部形成領域に上面と側面とを有する凸部を形成する第１エッチング工程と、
    前記第１エッチング工程の後、前記マスクパターンにエッチングを行うことにより、前記マスクパターンの前記第２方向におけるパターン幅を狭くする第２エッチング工程と、
    前記第２エッチング工程の後、前記基板の前記凸部に前記基板表面側から前記第１不純物を前記基板に対して垂直に入射して注入する第１不純物注入工程と、 前記第１不純物注入工程の後、前記マスクパターンを除去する工程と、
    前記マスクパターンを除去した後、前記基板の前記凸部に前記基板表面側から前記第１不純物と同型の第２不純物を注入する第２不純物注入工程と、
    前記凸部の上面と側面とにゲート絶縁膜を形成する工程と、
    前記凸部のゲート絶縁膜上にゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記第１エッチング工程の後、前記第２エッチング工程の前に、前記基板の前記素子分離層形成領域に素子分離層を形成する工程と、
    をさらに有することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記ゲート電極は、前記第２の方向に延在し、前記凸部のゲート絶縁膜上および前記素子分離層上に形成されていることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記ゲート絶縁膜を形成する工程は、第２不純物注入工程の後に行われることを特徴とする請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記ゲート電極を形成した後、前記基板の前記凸部にソース・ドレイン領域を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第２エッチング工程は、等方性エッチングにより行われることを特徴とする請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。
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