JP6243748B2 - 半導体素子及びその製造方法 - Google Patents
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Description
また、上記の半導体素子において、前記ゲート酸化膜は、熱酸化膜であってもよい。
また、上記の半導体素子において、前記深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられていてもよい。
また、上記の半導体素子の製造方法において、前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1素子分離膜の前記半導体基板側の面と同じ位置、または前記第1素子分離膜の前記半導体基板側の面より前記第1ゲート電極から離れた深い位置に達するまで、前記第1ゲート酸化膜の形成を継続してもよい。
また、上記の半導体素子の製造方法において、前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上、及び、前記第2ゲート絶縁膜と前記第2ドレイン領域と前記第2ソース領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜及び前記第2素子分離膜を形成してもよい。
<第1実施形態>
(構成)
図1は、本発明の第1実施形態に係る半導体装置の構成を示す断面図である。図1に示すように、本実施形態に係る半導体装置100は、中耐圧半導体素子HV1を備えた半導体装置である。中耐圧半導体素子HV1は、P型のSi基板1を備えており、このSi基板1には、P型のウェル層3が形成されている。そして、ウェル層3内には、N型のソース側ドリフト層(以下、単に「ドリフト層」ともいう。)25と、N型のドレイン側ドリフト層(以下、単に「ドリフト層」ともいう。)27とが互いに分離して形成されている。また、ドリフト層25、27の直下には、ウェル層3がそれぞれ位置している。以下、便宜的に、ドリフト層25とウェル層3との界面を「界面25a」と表記し、ドリフト層27とウェル層3との界面を「界面27a」と表記する。
本実施形態では、NMOSトランジスタ(つまり、P型のウェル層3内にN型のドリフト層25、27が形成されたトランジスタ)について説明したが、これに限定されるものではない。例えば、PMOSトランジスタ(つまり、N型のウェル層内にP型のドリフト層が形成されたトランジスタ)であってもよい。
次に、上述の第1実施形態に係る半導体装置100の製造方法について、図2及び図3を参照しつつ説明する。
図2及び図3は、本発明の第1実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。本実施形態に係る半導体装置100の製造方法では、まず、P型のSi基板1を用意する。次に、Si基板1にP型の不純物をイオン注入する。このイオン注入工程では、P型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、1E+12〜5E+12cm−2とする。その後、Si基板1に熱を加え、Si基板1に注入した不純物イオンを熱拡散させる。こうして、図2(a)に示すように、Si基板1の表層部にP型のウェル層3を形成する。
ゲート酸化膜33を形成する際には、Si基板1の主面からSi基板の裏面に向かう深さ方向において、酸化膜33の面33aが、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極33から離れた深い位置に達するまで、ゲート酸化膜33の形成を継続する。より好ましくは、基板深さ方向において、ゲート酸化膜33の面33aが、ドリフト層25、27にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜33の形成を継続する。
次に、ゲート電極35の側面(図面左右方向に位置する側面)にサイドウォール41を形成する。その後、LOCOS酸化膜21、23をマスクにして、ドリフト層25、27にN型の不純物をイオン注入する。このイオン注入工程では、N型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、1E+15〜1E+16cm−2とする。こうして、ドリフト層25、27内に高濃度領域37、39を形成する。
最後に、Wプラグ45、47が形成された層間絶縁膜43上に金属配線膜(図示せず)を形成し、その金属配線膜をパターニングする。こうして、Wプラグ45、47とそれぞれ電気的に接続したソース電極49及びドレイン電極51を形成する。
なお、この実施形態では、ドリフト層25、27が本発明の(第1)ソース領域及び(第1)ドレイン領域に対応している。また、LOCOS酸化膜23が本発明の(第1)素子分離膜に対応している。また、図面に示された領域(つまり、半導体素子HV1の形成領域)が本願発明の第1素子形成領域に対応する。
(変形例)
本実施形態では、NMOSトランジスタの製造方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、PMOSトランジスタを製造することもできる。
(構成)
図4は、本発明の第2実施形態に係る半導体装置の構成例を示す断面図である。図4に示すように、本実施形態に係る半導体装置101は、中耐圧半導体素子HV2を備えた半導体装置である。中耐圧半導体素子HV2の構造は、上述した中耐圧半導体素子HV1の構造と比較して、ドリフト層59、61とボディ層54を備えている点で異なるが、他の構造は略同じである。そこで、中耐圧半導体素子HV1と異なる部分である、ドリフト層59、61とボディ層54について説明し、その他については説明を省略する。なお、このボディ層54は、ゲート酸化膜33側に(第1)チャネル領域を含んでいる。
次に、上述の第2実施形態に係る半導体装置101の製造方法について、図5及び図6を参照しつつ説明する。
図5及び図6は、本発明の第2実施形態に係る半導体装置101の製造方法の工程順を示した製造工程断面図である。本実施形態に係る半導体装置101の製造方法では、まず、P型のSi基板1を用意する。次に、Si基板1の表層部にN型の不純物をイオン注入する。このイオン注入工程では、N型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、1E+12〜5E+12cm−2とする。その後、Si基板1に熱を加え、Si基板1に注入したN型の不純物イオンを熱拡散させる。こうして、図5(a)に示すように、Si基板1にN型のドリフト層53を形成する。
ゲート酸化膜33を形成する際には、Si基板1の主面からSi基板の裏面に向かう深さ方向において、酸化膜33の面33aが、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極33から離れた深い位置に達するまで、ゲート酸化膜33の形成を継続する。より好ましくは、基板深さ方向において、ゲート酸化膜33の面33aが、ドリフト層59、61にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜33の形成を継続する。
ゲート酸化膜33の形成後の工程は、第1実施形態で説明した工程と同じであり、図6(b)から図6(d)に示した工程は、図3(b)から図3(d)に示した工程にそれぞれ対応するものである。即ち、図6(b)に示すように、SiN膜15及び酸化膜13を順次除去する。次に、図6(c)に示すように、LOCOS酸化膜23上及びゲート酸化膜33上にゲート電極35を形成する。次に、図6(d)に示すように、サイドウォール41、高濃度領域37、39、層間絶縁膜43、Wプラグ45、47、ソース電極49及びドレイン電極51を順次形成する。
なお、この実施形態では、ドリフト層59、61が本発明の(第1)ソース領域及び(第1)ドレイン領域に対応している。また、LOCOS酸化膜23が本発明の(第1)素子分離膜に対応している。また、図面に示された領域(つまり、半導体素子HV2の形成領域)が本願発明の第1素子形成領域に対応する。
(構成)
図7は、本発明の第3実施形態に係る半導体装置の構成例を示す断面図である。図7に示すように、本実施形態に係る半導体装置102は、中耐圧半導体素子HV1と低耐圧半導体素子LVとを同一基板に備えた半導体装置である。ここで、本実施形態に係る中耐圧半導体素子HV1の構造は、第1実施形態で説明した中耐圧半導体素子HV1の構造と同じである。そこで、本実施形態では、低耐圧半導体素子LVの構造についてのみ説明し、中耐圧半導体素子HV1の構造については、その説明を省略する。以下、便宜的に、Si基板1に含まれる中耐圧半導体素子HV1の形成領域を「領域RH」と表記し、低耐圧半導体素子LVの形成領域を「領域RL」と表記する。
領域RLは、P型のSi基板1の形成されたLOCOS酸化膜65で素子分離されている。この領域RL内に低耐圧半導体素子LVが形成されている。領域RL内のSi基板1には、P型のウェル層67が形成されている。そして、ウェル層67内には、チャネル領域69を挟んでソース領域81とドレイン領域83とが対向して配置されている(以下、両領域を「ソース・ドレイン領域81、83」とも表記する。)。そして、ソース・ドレイン領域81、83のチャネル領域69側には、ソース・ドレイン領域81、83と比較して不純物イオン濃度の低い低濃度領域77、79が形成されている。この低濃度領域77、79は、ウェル層67の表層部に形成されている。なお、ソース・ドレイン領域81、83及び低濃度領域77、79は、N型の導電性を備えた領域である。つまり、低耐圧半導体素子LVは、いわゆるLDD(Lightly Doped Drain)構造を備えた半導体素子である。
層間絶縁膜43は、ゲート電極73、サイドウォール75を覆うように形成されている。層間絶縁膜43には、層間絶縁膜43を貫通し、ソース・ドレイン領域81、83と電気的に接続したWプラグ85、87がそれぞれ形成されている。また、層間絶縁膜43上には、Wプラグ85、87と電気的に接続したソース電極89とドレイン電極91とがそれぞれ形成されている。低耐圧半導体素子LVの動作時には、ソース電極89とドレイン電極91とを介してソース・ドレイン領域81、83にそれぞれ電圧が印加される。なお、ソース電極89とドレイン電極91とは、Al合金で形成されている。
次に、上述の第3実施形態に係る半導体装置102の製造方法について、図8から図10を参照しつつ説明する。
図8から図10は、本発明の第3実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。各図面において、左側は領域RHを示し、右側は領域RLを示している。つまり、図面の左側に中耐圧半導体素子HV1が形成され、図面の右側に低耐圧半導体素子LVが形成される。なお、本実施形態に係る中耐圧半導体素子HV1の製造方法は、第1実施形態で説明した中耐圧半導体素子HV1の製造方法と同じである。よって、中耐圧半導体素子HV1の製造方法については、適宜省略して説明する。
次に、図8(c)に示すように、フォトレジスト7を除去し、Si基板1の表面全域を覆うように酸化膜13を形成する。つまり、領域RH内の不純物イオン注入領域9、11及びチャネル領域5の表面と、領域RL内のSi基板1の表面とに酸化膜13をそれぞれ形成する。酸化膜13は、例えば、SiO2からなる膜である。続いて、領域RH内のコンタクトホール形成領域44a、46aと、領域RLの一部(第2ゲート絶縁膜と第2ドレイン領域と第2ソース領域)とを覆うように、SiN膜15、63を形成する。
以上の工程を経て、図7に示した、中耐圧半導体素子HV1と低耐圧半導体素子LVとを同一基板に備えた半導体装置102が完成する。
本実施形態では、中耐圧半導体素子HV1を製造するとともに、NMOSトランジスタである低耐圧半導体素子LVを製造する方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、中耐圧半導体素子HV1を製造するとともに、PMOSトランジスタである低耐圧半導体素子を製造することもできる。
(構成)
図11は、本発明の第4実施形態に係る半導体装置の構成例を示す断面図である。図11に示すように、本実施形態に係る半導体装置103は、中耐圧半導体素子HV2と低耐圧半導体素子LVとを同一基板に備えた半導体装置である。ここで、本実施形態に係る中耐圧半導体素子HV2の構造は、第2実施形態で説明した中耐圧半導体素子HV2の構造と同じである。また、本実施形態に係る低耐圧半導体素子LVの構造は、第3実施形態で説明した低耐圧半導体素子LVの構造と同じである。つまり、本実施形態に係る半導体装置103は、第2実施形態で説明した中耐圧半導体素子HV2と、第3実施形態で説明した低耐圧半導体素子LVとを同一基板に混載させたものである。そこで、本実施形態では、中耐圧半導体素子HV2と低耐圧半導体素子LVの各構造については、その説明を省略する。以下、便宜的に、Si基板1に含まれる中耐圧半導体素子HV2の形成領域を「領域RH」と表記し、低耐圧半導体素子LVの形成領域を「領域RL」と表記する。
次に、上述の第4実施形態に係る半導体装置103の製造方法について、図12から図14を参照しつつ説明する。
図12から図14は、本発明の第4実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。各図面において、左側は領域RHを示し、右側は領域RLを示している。つまり、図面の左側に中耐圧半導体素子HV2が形成され、図面の右側に低耐圧半導体素子LVが形成される。なお、本実施形態に係る中耐圧半導体素子HV2の製造方法は、第2実施形態で説明した中耐圧半導体素子HV2の製造方法と同じである。よって、中耐圧半導体素子HV2の製造方法については、適宜省略して説明する。
次に、LOCOS酸化膜21、23、65とSiN膜15、63とをフォトレジスト29で覆う。続いて、図13(a)に示すように、領域RH内のチャネル領域5の上方に位置するLOCOS酸化膜23の表面を露出させるように、領域RH内のフォトレジスト29に開口部31を形成する。その後、LOCOS酸化膜23を介して、ボディ領域57にP型の不純物をイオン注入する。こうして、ドリフト層53内にボディ層54を形成する。なお、上述のイオン注入の際、フォトレジスト29で覆われている領域にはP型の不純物は注入されない。
次に、フォトレジスト29を除去する。続いて、図13(c)に示すように、ボディ層54の表面に熱酸化処理を施すことで、ボディ層54上にゲート酸化膜33を形成する。
なお、この実施形態では、領域RL(低耐圧半導体素子LVの形成領域)が本願発明の第2素子形成領域に対応する。また、LOCOS酸化膜65が本発明の第2素子分離膜に対応している。また、ウェル層67が本発明の第2ウェル層に対応している。また、ゲート絶縁膜71及びゲート電極73が本発明の第2ゲート絶縁膜及び第2ゲート電極に対応している。また、ソース領域81及び低濃度領域77が本発明の第2ソース領域に対応している。また、ドレイン領域83及び低濃度領域79が本発明の第2ドレイン領域に対応している。また、ソース電極89及びドレイン電極91が本発明の第2ソース電極及び第2ドレイン電極に対応している。
本実施形態では、中耐圧半導体素子HV2を製造するとともに、NMOSトランジスタである低耐圧半導体素子LVを製造する方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、中耐圧半導体素子HV2を製造するとともに、PMOSトランジスタである低耐圧半導体素子を製造することもできる。
上述の実施形態は、以下の効果を奏する。
(1)上述の各実施形態であれば、Si基板1の主面からSi基板1の裏面に向かう深さ方向において、ゲート酸化膜33の面33aは、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極35から離れた深い位置に設けられている。このため、従来技術と比較して、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることができる。こうすることで、電流はドリフト層25、27内の略一定の深さを通過するため、電流経路R1における不純物イオン濃度の均一性を高めることができる。よって、電流経路R1における不純物イオン濃度の最適化が容易となり、オン抵抗を効率よく低減することが可能となる。
(3)また、上述の各実施形態であれば、ゲート酸化膜33を熱酸化膜としているため、ゲート酸化膜33の面33aを、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極35から離れた深い位置に容易に設けることができる。
(7)また、上述の各実施形態であれば、チャネル領域5を露出させる際には、LOCOS酸化膜23を、チャネル領域5上のみ除去している。このため、中耐圧ゲート酸化膜33をチャネル領域5のみに選択的に形成することができる。
また、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることで、LOCOS酸化膜23のゲート酸化膜33側には電界が集中する程度の角部が形成されにくくなる。
(11)上述の実施形態であれば、SiN膜15、63を形成してからLOCOS酸化し、LOCOS酸化膜21、23、65を形成している。このため、LOCOS酸化膜21、23、65を予定した領域に、確実性を高めて形成することができる。
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。換言すると、本発明は、その要旨の範囲内で種々変形して実施することができる。なお、図面中、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
3、67 ウェル層
5、69 チャネル領域
7、29 フォトレジスト
9、11 不純物イオン注入層
13 酸化膜
15、63 SiN膜
21、23、65 LOCOS酸化膜(素子分離膜)
23a、33a 面
23b 角部
25、27、53、59、61 ドリフト層
25a、27a 界面
31 開口部
33、71 ゲート酸化膜(熱酸化膜)
35、73 ゲート電極
37、39、 高濃度領域
41、75 サイドウォール
43 層間絶縁膜
44、46 コンタクトホール
44a、46a コンタクトホール形成領域
45、47、85、87 Wプラグ
49、89 ソース電極
51、91 ドレイン電極
54 ボディ層
57 ボディ領域
77、79 低濃度領域
81 ソース領域
83 ドレイン領域
100、101、102、103 半導体装置
RH、RL 領域
HV1、HV2、HV3 中耐圧半導体素子
LV 低耐圧半導体素子
R1、R2 電流経路
Claims (12)
- ドレイン領域と、ソース領域とを備えた半導体基板と、
前記ドレイン領域と前記ソース領域とに挟まれたチャネル領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ドレイン領域上の一部に形成されたドレイン電極と、
前記ソース領域上の一部に形成されたソース電極と、
前記ドレイン領域の前記チャネル領域側の端部と、前記ソース領域の前記チャネル領域側の端部とを覆うように形成され、前記ゲート酸化膜と連続する素子分離膜と、を備え、
前記ゲート酸化膜及び前記素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面と同じ位置、または前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられ、且つ前記ドレイン領域及び前記ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に設けられている半導体素子。 - 前記素子分離膜は、LOCOS酸化膜である請求項1に記載の半導体素子。
- 前記ゲート酸化膜は、熱酸化膜である請求項1または請求項2に記載の半導体素子。
- 前記深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられている請求項1から請求項3のいずれか一項に記載の半導体素子。
- 半導体基板に含まれる第1素子形成領域に、第1ドレイン領域と、第1ソース領域とを形成する工程と、
前記第1ドレイン領域と前記第1ソース領域とに挟まれた第1チャネル領域と、前記第1ドレイン領域の前記第1チャネル領域側の端部と、前記第1ソース領域の前記第1チャネル領域側の端部とを一体的に覆う第1素子分離膜を形成する工程と、
前記第1チャネル領域上に形成された前記第1素子分離膜を除去して、前記第1チャネル領域を露出させる工程と、
露出させた前記第1チャネル領域上に、前記第1素子分離膜と連続する第1ゲート酸化膜を形成する工程と、
前記第1ゲート酸化膜上に第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記第1ドレイン領域上に第1ドレイン電極を形成し、前記第1ソース領域上に第1ソース電極を形成する工程と、を有し、
前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1ドレイン領域及び前記第1ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第1ゲート酸化膜の形成を継続する半導体素子の製造方法。 - 第1導電型の半導体基板に含まれる第1素子形成領域に第2導電型の不純物を注入し、前記第1素子形成領域に第1ウェル層を形成する工程と、
前記第1ウェル層上の一部に第1素子分離膜を形成する工程と、
前記第1素子分離膜を介し、前記第1ウェル層の一部に前記第1導電型の不純物を注入して、前記第1ウェル層に第1チャネル領域を含むボディ層を形成する工程と、
前記第1チャネル領域上に形成された前記第1素子分離膜を除去して、前記第1チャネル領域を露出させる工程と、
露出した前記第1チャネル領域上に、前記第1素子分離膜と連続する第1ゲート酸化膜を形成する工程と、
前記第1ゲート酸化膜上に第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記第1ウェル層のうち、前記第1チャネル領域を挟んで対向する一方の領域である第1ドレイン領域上に第1ドレイン電極を形成し、他方の領域である第1ソース領域上に第1ソース電極を形成する工程と、を有する半導体素子の製造方法。 - 前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1ドレイン領域及び前記第1ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第1ゲート酸化膜の形成を継続する請求項6に記載の半導体素子の製造方法。
- 前記第1チャネル領域を露出させる工程では、前記第1素子分離膜を、前記第1チャネル領域上のみ除去する請求項5から請求項7のいずれか一項に記載の半導体素子の製造方法。
- 前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1素子分離膜の前記半導体基板側の面と同じ位置、または前記第1素子分離膜の前記半導体基板側の面より前記第1ゲート電極から離れた深い位置に達するまで、前記第1ゲート酸化膜の形成を継続する請求項5から請求項8のいずれか一項に記載の半導体素子の製造方法。
- 前記第1素子分離膜を形成する工程と同時に、前記半導体基板に含まれ、前記第1素子形成領域とは異なる第2素子形成領域の一部に、第2素子分離膜を形成する工程と、
前記第1ゲート酸化膜を形成する工程後、前記第2素子形成領域に第1導電型または第2導電型の不純物を導入し、第2ウェル層を形成する工程と、
前記第2ウェル層を形成する工程後であって前記第1ゲート電極を形成する工程前に、前記第2素子形成領域に第2ゲート絶縁膜を形成する工程と、
前記第1ゲート電極を形成する工程と同時に、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、
前記第2ゲート電極を形成する工程後であって前記第1ドレイン電極及び前記第1ソース電極を形成する工程前に、前記第2ゲート電極下から露出した前記第2素子形成領域に第2ドレイン領域及び第2ソース領域を形成する工程と、
前記第1ドレイン電極及び前記第1ソース電極を形成する工程と同時に、前記第2ドレイン領域上に第2ドレイン電極を形成し、前記第2ソース領域上に第2ソース電極を形成する工程とを、さらに有する請求項5から請求項9のいずれか一項に記載の半導体素子の製造方法。 - 前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜を形成する請求項5から請求項9のいずれか一項に記載の半導体素子の製造方法。
- 前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上、及び、前記第2ゲート絶縁膜と前記第2ドレイン領域と前記第2ソース領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜及び前記第2素子分離膜を形成する請求項10に記載の半導体素子の製造方法。
Priority Applications (1)
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