JP6243748B2 - 半導体素子及びその製造方法 - Google Patents

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本発明は、半導体素子及びその製造方法に関する。
ゲート電極に数十から百数十Ｖ程度の電圧が印加されるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、いわゆるゲート中耐圧ＭＯＳトランジスタ（以下、「中耐圧半導体素子」ともいう。）の従来技術には、例えば、特許文献１に開示されたものがある。以下、従来技術に係る中耐圧半導体素子の一般的な構造について、図１５を参照しつつ、簡単に説明する。
図１５は、従来技術に係る中耐圧半導体素子の構造を模式的に示した断面図である。図１５に示すように、従来技術に係る中耐圧半導体素子ＨＶ３は、シリコン（Ｓｉ）基板１を備えており、このＳｉ基板１には、ウェル層３が形成されている。そして、ウェル層３内には、ドリフト層２５とドリフト層２７とが互いに分離して形成されている。このドリフト層２５、２７は、それぞれソース領域、ドレイン領域と呼ばれることもある。ドリフト層２５、２７は、周囲と比較して不純物イオン濃度（導電性に寄与する不純物イオンの濃度）の高い高濃度領域３７、３９をそれぞれ含んで構成されている。なお、高濃度領域３７、３９は、ドリフト層２５、２７の表層部（図面上側）に形成されている。高濃度領域３７、３９には、タングステン（Ｗ）プラグ４５、４７を通じてソース電極４９とドレイン電極５１がそれぞれ接続されており、これらの電極を介してドリフト層２５、２７にそれぞれ電圧が印加される。なお、ドリフト層２５、２７は、Ｓｉ基板１の深さ方向（図面上下方向）で不純物イオン濃度が異なっていることが多い。
ドリフト層２５、２７の間にはチャネルとなる領域（以下、「チャネル領域」ともいう。）５がある。そして、チャネル領域５上には、中耐圧ゲート酸化膜（以下、単に「ゲート酸化膜」ともいう。）３３が形成されている。そして、ゲート酸化膜３３と高濃度領域３７、３９との間には、ゲート酸化膜３３と連続する素子分離膜２３がそれぞれ形成されている。また、ゲート酸化膜３３上には、中耐圧ゲート電極（以下、単に「ゲート電極」ともいう。）３５が形成されている。中耐圧半導体素子ＨＶ３の動作時には、このゲート電極３５に電圧が印加される。なお、図１５に示した、高濃度領域３７から高濃度領域３９へ向かう矢印は、中耐圧半導体素子ＨＶ３の動作時における電流経路Ｒ２を示している。
国際公開２００６／０１８９７４号
図１５に示すように、ゲート酸化膜３３のＳｉ基板１側の面３３ａは、素子分離膜２３のＳｉ基板１側の面２３ａよりゲート電極３５側（図面上側）に設けられている。つまり、Ｓｉ基板１の深さ方向で、ゲート酸化膜３３の面３３ａと素子分離膜２３の面２３ａとは、離れた位置に設けられている。したがって、中耐圧半導体素子ＨＶ３の動作時に、キャリア（例えば、電子）は、ドリフト層２５、２７内において異なる深さの領域を通過することとなる。つまり、電流経路Ｒ２は、Ｓｉ基板１の厚さ方向に蛇行しており（上下しており）、電流経路Ｒ２における不純物イオン濃度は不均一なものとなっている。電流経路Ｒ２において不純物イオン濃度が不均一であると、電流量は抵抗が高い、すなわち、不純物イオン濃度の低い領域の影響を受ける。このため、中耐圧半導体素子ＨＶ３には、いわゆるオン抵抗を低減しにくいといった課題がある。
また、上述のように、Ｓｉ基板１の深さ方向でゲート酸化膜３３の面３３ａと素子分離膜２３の面２３ａとは離れた位置に設けられているため、素子分離膜２３のゲート酸化膜３３側には、素子分離膜２３の面２３ａとゲート酸化膜３３の面３３ａとの段差に起因する角部２３ｂが形成されやすい。したがって、ゲート電極３５に電圧を印加すると、角部２３ｂで電界集中が起こりやすいといった課題がある。なお、角部２３ｂで電界集中が発生すると、半導体素子の劣化や破損が起こることがある。
そこで、本発明は、上記の課題に鑑みてなされたものであって、オン抵抗を効率よく低減でき、且つ素子分離膜の角部で起こる電界集中を低減できるようにした半導体素子及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様は、ドレイン領域と、ソース領域とを備えた半導体基板と、前記ドレイン領域と前記ソース領域とに挟まれたチャネル領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ドレイン領域上の一部に形成されたドレイン電極と、前記ソース領域上の一部に形成されたソース電極と、前記ドレイン領域の前記チャネル領域側の端部と、前記ソース領域の前記チャネル領域側の端部とを覆うように形成され、前記ゲート酸化膜と連続する素子分離膜と、を備え、前記ゲート酸化膜及び前記素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面と同じ位置、または前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられ、且つ前記ドレイン領域及び前記ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に設けられている半導体素子である。
また、上記の半導体素子において、前記素子分離膜は、ＬＯＣＯＳ酸化膜であってもよい。
また、上記の半導体素子において、前記ゲート酸化膜は、熱酸化膜であってもよい。
また、上記の半導体素子において、前記深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられていてもよい。
また、本発明の別の態様は、半導体基板に含まれる第１素子形成領域に、第１ドレイン領域と、第１ソース領域とを形成する工程と、前記第１ドレイン領域と前記第１ソース領域とに挟まれた第１チャネル領域と、前記第１ドレイン領域の前記第１チャネル領域側の端部と、前記第１ソース領域の前記第１チャネル領域側の端部とを一体的に覆う第１素子分離膜を形成する工程と、前記第１チャネル領域上に形成された前記第１素子分離膜を除去して、前記第１チャネル領域を露出させる工程と、露出させた前記第１チャネル領域上に、前記第１素子分離膜と連続する第１ゲート酸化膜を形成する工程と、前記第１ゲート酸化膜上に第１ゲート電極を形成する工程と、前記第１ゲート電極の形成後、前記第１ドレイン領域上に第１ドレイン電極を形成し、前記第１ソース領域上に第１ソース電極を形成する工程と、を有し、前記第１ゲート酸化膜を形成する工程では、前記第１ゲート酸化膜及び前記第１素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第１ゲート酸化膜の前記半導体基板側の面が、前記第１ドレイン領域及び前記第１ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第１ゲート酸化膜の形成を継続する半導体素子の製造方法である。
また、本発明の別の態様は、第１導電型の半導体基板に含まれる第１素子形成領域に第２導電型の不純物を注入し、前記第１素子形成領域に第１ウェル層を形成する工程と、前記第１ウェル層上の一部に第１素子分離膜を形成する工程と、前記第１素子分離膜を介し、前記第１ウェル層の一部に前記第１導電型の不純物を注入して、前記第１ウェル層に第１チャネル領域を含むボディ層を形成する工程と、前記第１チャネル領域上に形成された前記第１素子分離膜を除去して、前記第１チャネル領域を露出させる工程と、露出した前記第１チャネル領域上に、前記第１素子分離膜と連続する第１ゲート酸化膜を形成する工程と、前記第１ゲート酸化膜上に第１ゲート電極を形成する工程と、前記第１ゲート電極の形成後、前記第１ウェル層のうち、前記第１チャネル領域を挟んで対向する一方の領域である第１ドレイン領域上に第１ドレイン電極を形成し、他方の領域である第１ソース領域上に第１ソース電極を形成する工程と、を有する半導体素子の製造方法である。
上記の半導体素子の製造方法において、前記第１チャネル領域を露出させる工程では、前記第１素子分離膜を、前記第１チャネル領域上のみ除去してもよい。
また、上記の半導体素子の製造方法において、前記第１ゲート酸化膜を形成する工程では、前記第１ゲート酸化膜及び前記第１素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第１ゲート酸化膜の前記半導体基板側の面が、前記第１素子分離膜の前記半導体基板側の面と同じ位置、または前記第１素子分離膜の前記半導体基板側の面より前記第１ゲート電極から離れた深い位置に達するまで、前記第１ゲート酸化膜の形成を継続してもよい。
また、上記の半導体素子の製造方法において、前記第１ゲート酸化膜を形成する工程では、前記深さ方向において、前記第１ゲート酸化膜の前記半導体基板側の面が、前記第１ドレイン領域及び前記第１ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第１ゲート酸化膜の形成を継続してもよい。
また、上記の半導体素子の製造方法において、前記第１素子分離膜を形成する工程と同時に、前記半導体基板に含まれ、前記第１素子形成領域とは異なる第２素子形成領域の一部に第２素子分離膜を形成する工程と、前記第１ゲート酸化膜を形成する工程後、前記第２素子形成領域に第１導電型または第２導電型の不純物を導入し、第２ウェル層を形成する工程と、前記第２ウェル層を形成する工程後であって前記第１ゲート電極を形成する工程前に、前記第２素子形成領域に第２ゲート絶縁膜を形成する工程と、前記第１ゲート電極を形成する工程と同時に、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、前記第２ゲート電極を形成する工程後であって前記第１ドレイン電極及び前記第１ソース電極を形成する工程前に、前記第２ゲート電極下から露出した前記第２素子形成領域に第２ドレイン領域及び第２ソース領域を形成する工程と、前記第１ドレイン電極及び前記第１ソース電極を形成する工程と同時に、前記第２ドレイン領域上に第２ドレイン電極を形成し、前記第２ソース領域上に第２ソース電極を形成する工程とを、さらに有してもよい。
また、上記の半導体素子の製造方法において、前記第１素子分離膜を形成する工程では、前記第１ソース電極及び前記第１ドレイン電極が形成される領域上に、ＳｉＮ膜を形成してからＬＯＣＯＳ酸化して、前記第１素子分離膜を形成してもよい。
また、上記の半導体素子の製造方法において、前記第１素子分離膜を形成する工程では、前記第１ソース電極及び前記第１ドレイン電極が形成される領域上、及び、前記第２ゲート絶縁膜と前記第２ドレイン領域と前記第２ソース領域上に、ＳｉＮ膜を形成してからＬＯＣＯＳ酸化して、前記第１素子分離膜及び前記第２素子分離膜を形成してもよい。
本発明の一態様によれば、オン抵抗を効率よく低減でき、且つ素子分離膜の角部で起こる電界集中を低減できる。
第１実施形態に係る半導体装置の構成を示す断面図である。 第１実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第１実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第２実施形態に係る半導体装置の構成を示す断面図である。 第２実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第２実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第３実施形態に係る半導体装置の構成を示す断面図である。 第３実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第３実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第３実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第４実施形態に係る半導体装置の構成を示す断面図である。 第４実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第４実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 第４実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 課題を説明するための断面図である。
以下、本発明の各実施形態を、図面を用いて説明する。なお、各図面において、同一の構成で同一の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（構成）
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。図１に示すように、本実施形態に係る半導体装置１００は、中耐圧半導体素子ＨＶ１を備えた半導体装置である。中耐圧半導体素子ＨＶ１は、Ｐ型のＳｉ基板１を備えており、このＳｉ基板１には、Ｐ型のウェル層３が形成されている。そして、ウェル層３内には、Ｎ型のソース側ドリフト層（以下、単に「ドリフト層」ともいう。）２５と、Ｎ型のドレイン側ドリフト層（以下、単に「ドリフト層」ともいう。）２７とが互いに分離して形成されている。また、ドリフト層２５、２７の直下には、ウェル層３がそれぞれ位置している。以下、便宜的に、ドリフト層２５とウェル層３との界面を「界面２５ａ」と表記し、ドリフト層２７とウェル層３との界面を「界面２７ａ」と表記する。
ドリフト層２５、２７は、周囲と比較して不純物イオン濃度の高い高濃度領域３７、３９を含んで構成されており、この高濃度領域３７、３９は、ドリフト層２５、２７の表層部に形成されている。なお、ドリフト層２５、２７に示された破線は、ドリフト層２５、２７内において、不純物イオン濃度の最も高い領域（つまり、不純物イオン濃度のピーク位置）を示すものである。
ドリフト層２５、２７の間には、中耐圧半導体素子ＨＶ１の動作時に、チャネルとなる領域（以下、「チャネル領域」ともいう。）５が形成されている。そして、チャネル領域５の直上には、膜厚が１５００Å程度のゲート酸化膜３３が形成されている。より詳しくは、ゲート酸化膜３３はチャネル領域５上を覆っており、ゲート酸化膜３３の両端部は、ドリフト層２５、２７のチャネル領域５側の端部上をそれぞれ覆っている。なお、ゲート酸化膜３３は、熱酸化膜であることが好ましい。
ドリフト層２５、２７上には、素子分離膜として、膜厚が４０００Å程度のＬＯＣＯＳ酸化膜２１、２３が形成されている。また、ＬＯＣＯＳ酸化膜２１、２３の間には、ドリフト層２５、２７にソース電極４９及びドレイン電極５１をそれぞれ接合するためのコンタクトホール４４、４６が形成されている。また、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側の端部は、ゲート酸化膜３３とそれぞれ一体化している。
ここで、ゲート酸化膜３３やＬＯＣＯＳ酸化膜２１、２３が形成されたＳｉ基板１の主面（図面上側に位置するＳｉ基板１の面）からＳｉ基板１の裏面（図面下側に位置するＳｉ基板１の面）に向かう方向を「深さ方向」と定義する。この深さ方向において、ゲート酸化膜３３のＳｉ基板１側の面３３ａは、ＬＯＣＯＳ酸化膜２３のＳｉ基板１側の面２３ａより深い位置に設けられている。換言すると、深さ方向において、ゲート酸化膜３３の面３３ａは、ＬＯＣＯＳ酸化膜２３の面２３ａより界面２５ａ、２７ａ側に設けられている。さらに換言すると、深さ方向において、ＬＯＣＯＳ酸化膜２３の面２３ａは、ゲート酸化膜３３の面３３ａよりゲート電極３５側に設けられている。
なお、ゲート酸化膜３３の面３３ａを、ドリフト層２５、２７における不純物イオン濃度のピーク位置（破線で示した位置）と同じ深さに設けることが好ましいが、界面２５ａ、２７ａと同じ深さまでであれば設けることができる。また、ゲート酸化膜３３の面３３ａを、ＬＯＣＯＳ酸化膜２３の面２３ａと同じ深さに設けてもよい。つまり、ゲート酸化膜３３の面３３ａと、ＬＯＣＯＳ酸化膜２３の面２３ａとを共に、不純物イオン濃度のピーク位置に設けるのが最も好ましい。
ゲート酸化膜３３上及びＬＯＣＯＳ酸化膜２３上の一部には、ポリシリコンからなるゲート電極３５が形成されている。より詳しくは、ゲート電極３５はゲート酸化膜３３上を覆い、ゲート電極３５の端部（図面左右方向に位置する端部）のそれぞれは、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側の端部上を覆っている。このように、ゲート電極３５の端部をゲート酸化膜３３よりも膜厚が厚いＬＯＣＯＳ酸化膜２３上にそれぞれ設けることで、ゲート酸化膜３３に電界が集中するのを防ぐことができ、半導体素子の耐圧性を向上させることができる。また、ＬＯＣＯＳ酸化膜２３上には、ゲート電極３５の側面に接するサイドウォール４１が形成されている。なお、中耐圧半導体素子ＨＶ１の動作時には、ゲート電極３５に電圧が印加される。
層間絶縁膜４３は、ゲート電極３５、サイドウォール４１、ＬＯＣＯＳ酸化膜２１、２３を覆うように形成されている。層間絶縁膜４３には、層間絶縁膜４３を貫通し、高濃度領域３７、３９と電気的に接続するＷプラグ４５、４７がそれぞれ形成されている。また、層間絶縁膜４３上には、Ｗプラグ４５、４７と電気的に接続するソース電極４９とドレイン電極５１とがそれぞれ形成されている。なお、ソース電極４９とドレイン電極５１とは、アルミニウム（Ａｌ）合金で形成されている。
中耐圧半導体素子ＨＶ１の動作時に、電流は電流経路Ｒ１に沿って流れる。この電流経路Ｒ１は、図１５に示した従来技術に係る中耐圧半導体装置ＨＶ３の電流経路Ｒ２と比較して、基板深さ方向（図面上下方向）における変化量が少ない。つまり、電流経路Ｒ１は、電流経路Ｒ２と比較して、経路の蛇行が低減されている。また、中耐圧半導体装置ＨＶ１は、中耐圧半導体装置ＨＶ３と比較して、素子分離膜２３の面２３ａとゲート酸化膜３３の面３３ａとの段差が少なくなる。よって、素子分離膜２３の面２３ａとゲート酸化膜３３の面３３ａには、ゲート電極３５に電圧を印加した場合に電界が集中する程度の角部は形成されにくくなる。
（変形例）
本実施形態では、ＮＭＯＳトランジスタ（つまり、Ｐ型のウェル層３内にＮ型のドリフト層２５、２７が形成されたトランジスタ）について説明したが、これに限定されるものではない。例えば、ＰＭＯＳトランジスタ（つまり、Ｎ型のウェル層内にＰ型のドリフト層が形成されたトランジスタ）であってもよい。
（製造方法）
次に、上述の第１実施形態に係る半導体装置１００の製造方法について、図２及び図３を参照しつつ説明する。
図２及び図３は、本発明の第１実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。本実施形態に係る半導体装置１００の製造方法では、まず、Ｐ型のＳｉ基板１を用意する。次に、Ｓｉ基板１にＰ型の不純物をイオン注入する。このイオン注入工程では、Ｐ型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、１Ｅ＋１２〜５Ｅ＋１２ｃｍ−２とする。その後、Ｓｉ基板１に熱を加え、Ｓｉ基板１に注入した不純物イオンを熱拡散させる。こうして、図２（ａ）に示すように、Ｓｉ基板１の表層部にＰ型のウェル層３を形成する。
次に、図２（ｂ）に示すように、ウェル層３に含まれるチャネル領域５をフォトレジスト７で覆う。フォトレジスト７は、例えば、ウェル層３を覆うように形成したフォトレジスト膜（図示せず）をフォトリソグラフィー法によってパターニングして形成する。続いて、フォトレジスト７をマスクとして、ウェル層３の表層部にＮ型の不純物をイオン注入する。こうして、不純物イオン注入層９、１１を形成する。このイオン注入工程では、Ｎ型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、１Ｅ＋１２〜５Ｅ＋１２ｃｍ−２とする。なお、上述のイオン注入の際、チャネル領域５はフォトレジスト７で覆われているため、チャネル領域５にＮ型の不純物は注入されない。
次に、図２（ｃ）に示すように、フォトレジスト７を除去し、不純物イオン注入層９、１１及びチャネル領域５の表面全域を覆う酸化膜１３を形成する。酸化膜１３は、例えば、ＳｉＯ２からなる膜である。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、酸化膜１３の表面全域を覆う窒化シリコン（ＳｉＮ）膜（図示せず）を形成する。形成されたＳｉＮ膜は、１２００Å程度の膜厚を有している。その後、図１に示したコンタクトホール４４、４６を形成する領域（以下、「コンタクトホール形成領域」ともいう。）４４ａ、４６ａをそれぞれ覆うように、上述のＳｉＮ膜をパターニングする。こうして、ＳｉＮ膜１５を形成する。なお、ＳｉＮ膜のパターニング方法としては、例えば、ドライエッチングである反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が挙げられる。
次に、ＳｉＮ膜１５をマスクにした熱酸化処理を実施する。この熱酸化処理によって、ＳｉＮ膜１５で覆われていない領域に素子分離膜（熱酸化膜）を形成する。上記熱酸化の方法としては、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が挙げられる。図２（ｄ）には、ＬＯＣＯＳ法によって形成された素子分離膜（以下、「ＬＯＣＯＳ酸化膜」ともいう。）２１、２３が示されている。このＬＯＣＯＳ酸化膜２１、２３は、４０００Å程度の膜厚を有している。また、上記熱酸化によって、ＬＯＣＯＳ酸化膜２１、２３が形成されるとともに、不純物イオン注入層９、１１に存在するＮ型の不純物が熱拡散し、ウェル層３内にドリフト層２５、２７がそれぞれ形成される。なお、ＳｉＮ膜１５の両端部は、基板裏面側（図面下側）から基板主面側（図面上側）に向かって突出している。これは、ＬＯＣＯＳ酸化膜２１、２３の形成時に、ＳｉＮ膜１５の端部がＬＯＣＯＳ酸化膜２１、２３の端部（いわゆる、バーズビーク）によって基板裏面側から基板主面側に向かって押し上げられたからである。なお、ＳｉＮ膜１５の直下には、酸化膜１３の一部が残存している。
次に、ＬＯＣＯＳ酸化膜２１、２３とＳｉＮ膜１５とをフォトレジスト２９で覆う。続いて、図２（ｅ）に示すように、チャネル領域５の上方に位置するＬＯＣＯＳ酸化膜２３の表面を露出させるように、フォトレジスト２９に開口部３１を形成する。なお、開口部３１の形成には、例えば、リソグラフィー法を用いることができる。その後、チャネル領域５が露出するように、フォトレジスト２９をマスクにしてＬＯＣＯＳ酸化膜２３をエッチングする。この際、ＬＯＣＯＳ酸化膜２３は、サイドエッチングされつつ、基板深さ方向にエッチングされる。なお、チャネル領域５を露出させる際、異方性エッチング等の手法を用いて、チャネル領域５上だけ、ＬＯＣＯＳ酸化膜２３を除去することが好ましい。また、ＬＯＣＯＳ酸化膜２３は、例えば、バッファードフッ酸を用いてエッチングされる。
次に、フォトレジスト２９を除去する。続いて、図３（ａ）に示すように、露出したチャネル領域５の表面に熱酸化処理を施すことで、チャネル領域５上にゲート酸化膜３３を形成する。
ゲート酸化膜３３を形成する際には、Ｓｉ基板１の主面からＳｉ基板の裏面に向かう深さ方向において、酸化膜３３の面３３ａが、ＬＯＣＯＳ酸化膜２３の面２３ａと同じ位置、またはＬＯＣＯＳ酸化膜２３の面２３ａよりゲート電極３３から離れた深い位置に達するまで、ゲート酸化膜３３の形成を継続する。より好ましくは、基板深さ方向において、ゲート酸化膜３３の面３３ａが、ドリフト層２５、２７にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜３３の形成を継続する。
こうして形成されたゲート酸化膜３３は、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側の端部と一体化している。なお、ゲート酸化膜３３は、１５００Å程度の膜厚を有している。その後、ＳｉＮ膜１５及び酸化膜１３を順次除去する。ＳｉＮ膜１５の除去は、例えば、基板を熱リン酸液に浸漬させて行う。また、酸化膜１３の除去は、基板をフッ酸に浸漬させて行う。なお、図３（ｂ）は、ＳｉＮ膜１５及び酸化膜１３を順次除去した状態を示している。
次に、図３（ｃ）に示すように、ポリシリコンからなるゲート電極３５を形成する。ゲート電極３５は、例えば、Ｓｉ基板１の全面を覆うようにポリシリコン膜（図示せず）を形成した後、このポリシリコン膜をエッチングして形成することができる。
次に、ゲート電極３５の側面（図面左右方向に位置する側面）にサイドウォール４１を形成する。その後、ＬＯＣＯＳ酸化膜２１、２３をマスクにして、ドリフト層２５、２７にＮ型の不純物をイオン注入する。このイオン注入工程では、Ｎ型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、１Ｅ＋１５〜１Ｅ＋１６ｃｍ−２とする。こうして、ドリフト層２５、２７内に高濃度領域３７、３９を形成する。
これ以降の工程は、標準的な多層配線プロセスを用い、電気的接続を行う。即ち、図３（ｄ）に示すように、層間絶縁膜４３を形成し、層間絶縁膜４３を貫いて、高濃度領域３７、３９を底面とする孔を形成し、その孔内に電極材（例えば、Ｗ）を埋め込む。こうして、ドリフト層２５、２７に電気的に接続するＷプラグ４５、４７を形成する。
最後に、Ｗプラグ４５、４７が形成された層間絶縁膜４３上に金属配線膜（図示せず）を形成し、その金属配線膜をパターニングする。こうして、Ｗプラグ４５、４７とそれぞれ電気的に接続したソース電極４９及びドレイン電極５１を形成する。
以上の工程を経て、図１に示した、半導体素子ＨＶ１を備えた半導体装置１００が完成する。
なお、この実施形態では、ドリフト層２５、２７が本発明の（第１）ソース領域及び（第１）ドレイン領域に対応している。また、ＬＯＣＯＳ酸化膜２３が本発明の（第１）素子分離膜に対応している。また、図面に示された領域（つまり、半導体素子ＨＶ１の形成領域）が本願発明の第１素子形成領域に対応する。
（変形例）
本実施形態では、ＮＭＯＳトランジスタの製造方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、ＰＭＯＳトランジスタを製造することもできる。
＜第２実施形態＞
（構成）
図４は、本発明の第２実施形態に係る半導体装置の構成例を示す断面図である。図４に示すように、本実施形態に係る半導体装置１０１は、中耐圧半導体素子ＨＶ２を備えた半導体装置である。中耐圧半導体素子ＨＶ２の構造は、上述した中耐圧半導体素子ＨＶ１の構造と比較して、ドリフト層５９、６１とボディ層５４を備えている点で異なるが、他の構造は略同じである。そこで、中耐圧半導体素子ＨＶ１と異なる部分である、ドリフト層５９、６１とボディ層５４について説明し、その他については説明を省略する。なお、このボディ層５４は、ゲート酸化膜３３側に（第１）チャネル領域を含んでいる。
中耐圧半導体素子ＨＶ２は、Ｐ型のＳｉ基板１を備えており、このＳｉ基板１には、Ｎ型のドリフト層５９、６１が互いに分離して形成されている。ドリフト層５９、６１は、高濃度領域３７、３９をそれぞれ含んで構成されており、この高濃度領域３７、３９は、ドリフト層５９、６１の表層部に形成されている。ここで、ドリフト層５９、６１の直下には、第１実施形態で説明したウェル層３は存在しない。
ドリフト層５９、６１の間には、Ｐ型のボディ層５４が形成されている。そして、ボディ層５４の直上に、膜厚が１５００Å程度のゲート酸化膜３３が形成されている。基板深さ方向において、ゲート酸化膜３３の面３３ａは、ＬＯＣＯＳ酸化膜２３の面２３ａより深い位置に設けられている。換言すると、深さ方向において、ゲート酸化膜３３の面３３ａは、ＬＯＣＯＳ酸化膜２３の面２３ａよりＳｉ基板１側に設けられている。さらに換言すると、深さ方向において、ＬＯＣＯＳ酸化膜２３の面２３ａは、ゲート酸化膜３３の面３３ａよりゲート電極３５側に設けられている。
中耐圧半導体素子ＨＶ２の動作時に、電流は、電流経路Ｒ１に沿って流れる。この電流経路Ｒ１は、図１５に示した従来技術に係る中耐圧半導体装置ＨＶ３の電流経路Ｒ２と比較して、基板深さ方向（図面上下方向）における変化量が少ない。つまり、電流経路Ｒ１は、電流経路Ｒ２と比較して、経路の蛇行が低減されている。また、中耐圧半導体装置ＨＶ２は、中耐圧半導体装置ＨＶ３と比較して、素子分離膜２３の面２３ａとゲート酸化膜３３の面３３ａとの段差が少なくなる。よって、素子分離膜２３の面２３ａとゲート酸化膜３３の面３３ａには、ゲート電極３５に電圧を印加した場合に電界が集中する程度の角部は形成されにくくなる。
（製造方法）
次に、上述の第２実施形態に係る半導体装置１０１の製造方法について、図５及び図６を参照しつつ説明する。
図５及び図６は、本発明の第２実施形態に係る半導体装置１０１の製造方法の工程順を示した製造工程断面図である。本実施形態に係る半導体装置１０１の製造方法では、まず、Ｐ型のＳｉ基板１を用意する。次に、Ｓｉ基板１の表層部にＮ型の不純物をイオン注入する。このイオン注入工程では、Ｎ型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、１Ｅ＋１２〜５Ｅ＋１２ｃｍ−２とする。その後、Ｓｉ基板１に熱を加え、Ｓｉ基板１に注入したＮ型の不純物イオンを熱拡散させる。こうして、図５（ａ）に示すように、Ｓｉ基板１にＮ型のドリフト層５３を形成する。
次に、図５（ｂ）に示すように、ドリフト層５３の表面全域を覆うように酸化膜１３を形成する。酸化膜１３は、例えば、ＳｉＯ２からなる膜である。続いて、ＣＶＤ法によって、ドリフト層５３の表面全域を覆うＳｉＮ膜（図示せず）を形成する。形成されたＳｉＮ膜は、１２００Å程度の膜厚を有している。その後、コンタクトホール形成領域４４ａ、４６ａをそれぞれ覆うように、上述のＳｉＮ膜をパターニングする。こうして、ＳｉＮ膜１５を形成する。なお、ＳｉＮ膜のパターニング方法としては、例えば、ＲＩＥが挙げられる。
次に、ＳｉＮ膜１５をマスクにした熱酸化処理を実施する。この熱酸化処理によって、ＳｉＮ膜１５で覆われていない領域に素子分離膜（熱酸化膜）を形成する。上記熱酸化の方法としては、例えば、ＬＯＣＯＳ法が挙げられる。図５（ｃ）には、上記素子分離膜として形成されたＬＯＣＯＳ酸化膜２１、２３が示されている。形成されたＬＯＣＯＳ酸化膜２１、２３は、４０００Å程度の膜厚を有している。なお、ＳｉＮ膜１５の両端部は、基板裏面側（図面下側）から基板主面側（図面上側）に向かって突出している。これは、ＬＯＣＯＳ酸化膜２１、２３の形成時に、ＳｉＮ膜１５の端部がＬＯＣＯＳ酸化膜２１、２３の端部によって基板裏面側から基板主面側に向かって押し上げられたからである。なお、ＳｉＮ膜１５の直下には、酸化膜１３の一部が残存している。
次に、ＬＯＣＯＳ酸化膜２１、２３とＳｉＮ膜１５とをフォトレジスト２９で覆う。続いて、ボディ層５４となる領域（以下、「ボディ領域」ともいう。）５７の上方に位置するＬＯＣＯＳ酸化膜２３の表面を露出させるように、フォトレジスト２９に開口部３１を形成する。なお、開口部３１の形成には、例えば、リソグラフィー法を用いることができる。その後、ＬＯＣＯＳ酸化膜２３を介して、ボディ領域５７にＰ型の不純物をイオン注入する。このイオン注入工程では、Ｐ型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、１Ｅ＋１２〜１Ｅ＋１３ｃｍ−２とする。なお、上述のイオン注入の際、フォトレジスト２９で覆われている領域には、Ｐ型の不純物は注入されない。こうして、図５（ｄ）に示すように、ボディ層５４を形成する。また、ボディ層５４を形成することで、ボディ層５４を挟んで対向するドリフト層５９、６１が形成される。
次に、図５（ｅ）に示すように、ボディ層５４が露出するように、フォトレジスト２９をマスクにしてＬＯＣＯＳ酸化膜２３をエッチングする。この際、ＬＯＣＯＳ酸化膜２３は、サイドエッチングされつつ、基板深さ方向にエッチングされる。なお、ＬＯＣＯＳ酸化膜２３は、例えば、バッファードフッ酸を用いてエッチングされる。また、ボディ層５４を露出させる際、異方性エッチング等の手法を用いて、ボディ層５４上だけ、ＬＯＣＯＳ酸化膜２３を除去することが好ましい。
次に、フォトレジスト２９を除去する。続いて、図６（ａ）に示すように、露出したボディ層５４の表面に熱酸化処理を施すことで、ボディ層５４上にゲート酸化膜３３を形成する。こうして形成されたゲート酸化膜３３は、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側の端部と一体化している。
ゲート酸化膜３３を形成する際には、Ｓｉ基板１の主面からＳｉ基板の裏面に向かう深さ方向において、酸化膜３３の面３３ａが、ＬＯＣＯＳ酸化膜２３の面２３ａと同じ位置、またはＬＯＣＯＳ酸化膜２３の面２３ａよりゲート電極３３から離れた深い位置に達するまで、ゲート酸化膜３３の形成を継続する。より好ましくは、基板深さ方向において、ゲート酸化膜３３の面３３ａが、ドリフト層５９、６１にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜３３の形成を継続する。
こうして形成されたゲート酸化膜３３は、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側の端部と一体化している。なお、ゲート酸化膜３３は、１５００Å程度の膜厚を有している。
ゲート酸化膜３３の形成後の工程は、第１実施形態で説明した工程と同じであり、図６（ｂ）から図６（ｄ）に示した工程は、図３（ｂ）から図３（ｄ）に示した工程にそれぞれ対応するものである。即ち、図６（ｂ）に示すように、ＳｉＮ膜１５及び酸化膜１３を順次除去する。次に、図６（ｃ）に示すように、ＬＯＣＯＳ酸化膜２３上及びゲート酸化膜３３上にゲート電極３５を形成する。次に、図６（ｄ）に示すように、サイドウォール４１、高濃度領域３７、３９、層間絶縁膜４３、Ｗプラグ４５、４７、ソース電極４９及びドレイン電極５１を順次形成する。
以上の工程を経て、図４に示した、半導体素子ＨＶ２を備えた半導体装置１０１が完成する。
なお、この実施形態では、ドリフト層５９、６１が本発明の（第１）ソース領域及び（第１）ドレイン領域に対応している。また、ＬＯＣＯＳ酸化膜２３が本発明の（第１）素子分離膜に対応している。また、図面に示された領域（つまり、半導体素子ＨＶ２の形成領域）が本願発明の第１素子形成領域に対応する。
＜第３実施形態＞
（構成）
図７は、本発明の第３実施形態に係る半導体装置の構成例を示す断面図である。図７に示すように、本実施形態に係る半導体装置１０２は、中耐圧半導体素子ＨＶ１と低耐圧半導体素子ＬＶとを同一基板に備えた半導体装置である。ここで、本実施形態に係る中耐圧半導体素子ＨＶ１の構造は、第１実施形態で説明した中耐圧半導体素子ＨＶ１の構造と同じである。そこで、本実施形態では、低耐圧半導体素子ＬＶの構造についてのみ説明し、中耐圧半導体素子ＨＶ１の構造については、その説明を省略する。以下、便宜的に、Ｓｉ基板１に含まれる中耐圧半導体素子ＨＶ１の形成領域を「領域ＲＨ」と表記し、低耐圧半導体素子ＬＶの形成領域を「領域ＲＬ」と表記する。
［低耐圧半導体素子ＬＶ］
領域ＲＬは、Ｐ型のＳｉ基板１の形成されたＬＯＣＯＳ酸化膜６５で素子分離されている。この領域ＲＬ内に低耐圧半導体素子ＬＶが形成されている。領域ＲＬ内のＳｉ基板１には、Ｐ型のウェル層６７が形成されている。そして、ウェル層６７内には、チャネル領域６９を挟んでソース領域８１とドレイン領域８３とが対向して配置されている（以下、両領域を「ソース・ドレイン領域８１、８３」とも表記する。）。そして、ソース・ドレイン領域８１、８３のチャネル領域６９側には、ソース・ドレイン領域８１、８３と比較して不純物イオン濃度の低い低濃度領域７７、７９が形成されている。この低濃度領域７７、７９は、ウェル層６７の表層部に形成されている。なお、ソース・ドレイン領域８１、８３及び低濃度領域７７、７９は、Ｎ型の導電性を備えた領域である。つまり、低耐圧半導体素子ＬＶは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を備えた半導体素子である。
チャネル領域６９の直上には、例えば、膜厚が１３０Å程度の低耐圧ゲート酸化膜（以下、単に「ゲート酸化膜」ともいう。）７１が形成されている。そして、ゲート酸化膜７１の直上には、ポリシリコンからなる低耐圧ゲート電極（以下、単に「ゲート電極」ともいう。）７３が形成されている。なお、低耐圧半導体素子ＬＶの動作時には、ゲート電極７３に電圧が印加される。
ゲート酸化膜７１及びゲート電極７３の側面（図面左右方向に位置する側面）には、サイドウォール７５がそれぞれ形成されている。このサイドウォール７５の直下には、低濃度領域７７、７９が位置している。
層間絶縁膜４３は、ゲート電極７３、サイドウォール７５を覆うように形成されている。層間絶縁膜４３には、層間絶縁膜４３を貫通し、ソース・ドレイン領域８１、８３と電気的に接続したＷプラグ８５、８７がそれぞれ形成されている。また、層間絶縁膜４３上には、Ｗプラグ８５、８７と電気的に接続したソース電極８９とドレイン電極９１とがそれぞれ形成されている。低耐圧半導体素子ＬＶの動作時には、ソース電極８９とドレイン電極９１とを介してソース・ドレイン領域８１、８３にそれぞれ電圧が印加される。なお、ソース電極８９とドレイン電極９１とは、Ａｌ合金で形成されている。
（製造方法）
次に、上述の第３実施形態に係る半導体装置１０２の製造方法について、図８から図１０を参照しつつ説明する。
図８から図１０は、本発明の第３実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。各図面において、左側は領域ＲＨを示し、右側は領域ＲＬを示している。つまり、図面の左側に中耐圧半導体素子ＨＶ１が形成され、図面の右側に低耐圧半導体素子ＬＶが形成される。なお、本実施形態に係る中耐圧半導体素子ＨＶ１の製造方法は、第１実施形態で説明した中耐圧半導体素子ＨＶ１の製造方法と同じである。よって、中耐圧半導体素子ＨＶ１の製造方法については、適宜省略して説明する。
本実施形態に係る半導体装置１０２の製造方法では、まず、Ｐ型のＳｉ基板１を用意する。次に、領域ＲＨ内のＳｉ基板１にＰ型の不純物をイオン注入する。この際、領域ＲＬ内のＳｉ基板１にはＰ型の不純物をイオン注入しない。その後、Ｓｉ基板１に熱を加え、Ｓｉ基板１に注入したＰ型の不純物イオンを熱拡散させる。こうして、図８（ａ）に示すように、領域ＲＨ内のＳｉ基板１にウェル層３を形成する。
次に、図８（ｂ）に示すように、フォトレジスト７をマスクにしてウェル層３の表層部にＮ型の不純物をイオン注入する。こうして、不純物イオン注入領域９、１１を形成する。この際、領域ＲＬ内のＳｉ基板１にはＮ型不純物をイオン注入しない。
次に、図８（ｃ）に示すように、フォトレジスト７を除去し、Ｓｉ基板１の表面全域を覆うように酸化膜１３を形成する。つまり、領域ＲＨ内の不純物イオン注入領域９、１１及びチャネル領域５の表面と、領域ＲＬ内のＳｉ基板１の表面とに酸化膜１３をそれぞれ形成する。酸化膜１３は、例えば、ＳｉＯ２からなる膜である。続いて、領域ＲＨ内のコンタクトホール形成領域４４ａ、４６ａと、領域ＲＬの一部（第２ゲート絶縁膜と第２ドレイン領域と第２ソース領域）とを覆うように、ＳｉＮ膜１５、６３を形成する。
次に、ＳｉＮ膜１５、６３をマスクにした熱酸化処理を実施する。この熱酸化処理によって、ＳｉＮ膜１５、６３で覆われていない領域にＬＯＣＯＳ酸化膜２１、２３、６５を形成する。図９（ａ）には、上記熱酸化処理によって形成されたＬＯＣＯＳ酸化膜２１、２３、６５が示されている。なお、ＳｉＮ膜１５、６３の直下には、酸化膜１３の一部が残存している。
次に、ＬＯＣＯＳ酸化膜２１、２３、６５とＳｉＮ膜１５、６３とを覆うようにフォトレジスト２９を形成する。続いて、図９（ｂ）に示すように、領域ＲＨ内のチャネル領域５の上方に位置するＬＯＣＯＳ酸化膜２３の表面を露出させるように、フォトレジスト２９に開口部３１を形成する。その後、領域ＲＨ内のチャネル領域５が露出するように、フォトレジスト２９をマスクにしてＬＯＣＯＳ酸化膜２３をエッチングする。なお、領域ＲＬ内のＬＯＣＯＳ酸化膜６５は、フォトレジスト２９で覆われているため、エッチングされない。
次に、フォトレジスト２９を除去する。続いて、図９（ｃ）に示すように、領域ＲＨ内のチャネル領域５の表面に熱酸化処理を施すことで、領域ＲＨ内のチャネル領域５上に中耐圧ゲート酸化膜３３を形成する。その後、ＳｉＮ膜１５、６３及び酸化膜１３を順次除去する。図１０（ａ）は、ＳｉＮ膜１５、６３及び酸化膜１３を順次除去した状態を示している。
次に、領域ＲＬ内のＳｉ基板１の表層部にＰ型の不純物をイオン注入する。このイオン注入工程では、Ｐ型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、１Ｅ＋１２〜１Ｅ＋１３ｃｍ−２とする。その後、Ｓｉ基板１に熱を加え、領域ＲＬに注入したＰ型の不純物イオンを熱拡散させる。なお、このイオン注入工程では、領域ＲＨ内のＳｉ基板１には、Ｐ型の不純物をイオン注入しない。こうして、図１０（ａ）に示すように、領域ＲＬ内にウェル層６７を形成する。
次に、領域ＲＬ内のチャネル領域６９上にゲート酸化膜７１を形成する。続いて、図１０（ｂ）に示すように、領域ＲＨ内のゲート酸化膜３３上及びＬＯＣＯＳ酸化膜２３上にゲート電極３５を形成すると同時に、領域ＲＬ内のゲート酸化膜７１上にゲート電極７３を形成する。より詳しくは、まず、領域ＲＬを覆うように熱酸化膜（図示せず）を形成する。続いて、領域ＲＨ及び領域ＲＬを覆うように、ポリシリコン膜（図示せず）を形成する。その後、ポリシリコン膜をパターニングして、領域ＲＨ及び領域ＲＬにゲート電極３５、７３を形成する。そして、領域ＲＬに形成されたゲート電極７３をマスクにして、領域ＲＬ内の熱酸化膜をパターニングすることで、ゲート酸化膜７１を形成する。
次に、ゲート電極７３とゲート酸化膜７１とをマスクにして、領域ＲＬのウェル層６７の表層部にＮ型の不純物をイオン注入する。このイオン注入工程では、Ｎ型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、１Ｅ＋１３〜１Ｅ＋１４ｃｍ−２とする。こうして、ウェル層６７に、低濃度領域７７、７９を形成する。なお、上述のイオン注入の際、領域ＲＨにＮ型の不純物は注入されないが、注入される形態であってもよい。続いて、ゲート電極３５、７３の両側面にそれぞれサイドウォール４１、７５を形成する。その後、ＬＯＣＯＳ酸化膜２１、２３をマスクにして、ドリフト層２５、２７にＮ型の不純物をイオン注入すると同時に、ゲート電極７３及びサイドウォール７５をマスクにして、領域ＲＬ内のウェル層６７にＮ型の不純物をイオン注入する。こうして、図１０（ｃ）に示すように、ドリフト層２５、２７に高濃度領域３７、３９を形成し、ウェル層６７にソース・ドレイン領域８１、８３をそれぞれ形成する。
これ以降の工程は、標準的な多層配線プロセスを用い、電気的接続を行う。即ち、図１０（ｃ）に示すように、層間絶縁膜４３を形成し、層間絶縁膜４３を貫いて、高濃度領域３７、３９及びソース・ドレイン領域８１、８３を底面とするホールを形成し、これらホール内にそれぞれ電極材（例えば、Ｗ）を埋め込む。これにより、ドリフト層２５、２７及びソース・ドレイン領域８１、８３に、電気的に接続するＷプラグ４５、４７、８５、８７をそれぞれ形成する。
最後に、Ｗプラグ４５、４７、８５、８７が形成された層間絶縁膜４３上に金属配線膜（図示せず）を形成し、その金属配線膜をパターニングする。こうして、Ｗプラグ４５、４７、８５、８７とそれぞれ電気的に接続したソース電極４９、８９及びドレイン電極５１、９１を形成する。
以上の工程を経て、図７に示した、中耐圧半導体素子ＨＶ１と低耐圧半導体素子ＬＶとを同一基板に備えた半導体装置１０２が完成する。
なお、この実施形態では、領域ＲＬ（低耐圧半導体素子ＬＶの形成領域）が本願発明の第２素子形成領域に対応する。また、ＬＯＣＯＳ酸化膜６５が本発明の第２素子分離膜に対応している。また、ウェル層６７が本発明の第２ウェル層に対応している。また、ゲート絶縁膜７１及びゲート電極７３が本発明の第２ゲート絶縁膜及び第２ゲート電極に対応している。また、ソース領域８１及び低濃度領域７７が本発明の第２ソース領域に対応している。また、ドレイン領域８３及び低濃度領域７９が本発明の第２ドレイン領域に対応している。また、ソース電極８９及びドレイン電極９１が本発明の第２ソース電極及び第２ドレイン電極に対応している。
（変形例）
本実施形態では、中耐圧半導体素子ＨＶ１を製造するとともに、ＮＭＯＳトランジスタである低耐圧半導体素子ＬＶを製造する方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、中耐圧半導体素子ＨＶ１を製造するとともに、ＰＭＯＳトランジスタである低耐圧半導体素子を製造することもできる。
＜第４実施形態＞
（構成）
図１１は、本発明の第４実施形態に係る半導体装置の構成例を示す断面図である。図１１に示すように、本実施形態に係る半導体装置１０３は、中耐圧半導体素子ＨＶ２と低耐圧半導体素子ＬＶとを同一基板に備えた半導体装置である。ここで、本実施形態に係る中耐圧半導体素子ＨＶ２の構造は、第２実施形態で説明した中耐圧半導体素子ＨＶ２の構造と同じである。また、本実施形態に係る低耐圧半導体素子ＬＶの構造は、第３実施形態で説明した低耐圧半導体素子ＬＶの構造と同じである。つまり、本実施形態に係る半導体装置１０３は、第２実施形態で説明した中耐圧半導体素子ＨＶ２と、第３実施形態で説明した低耐圧半導体素子ＬＶとを同一基板に混載させたものである。そこで、本実施形態では、中耐圧半導体素子ＨＶ２と低耐圧半導体素子ＬＶの各構造については、その説明を省略する。以下、便宜的に、Ｓｉ基板１に含まれる中耐圧半導体素子ＨＶ２の形成領域を「領域ＲＨ」と表記し、低耐圧半導体素子ＬＶの形成領域を「領域ＲＬ」と表記する。
（製造方法）
次に、上述の第４実施形態に係る半導体装置１０３の製造方法について、図１２から図１４を参照しつつ説明する。
図１２から図１４は、本発明の第４実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。各図面において、左側は領域ＲＨを示し、右側は領域ＲＬを示している。つまり、図面の左側に中耐圧半導体素子ＨＶ２が形成され、図面の右側に低耐圧半導体素子ＬＶが形成される。なお、本実施形態に係る中耐圧半導体素子ＨＶ２の製造方法は、第２実施形態で説明した中耐圧半導体素子ＨＶ２の製造方法と同じである。よって、中耐圧半導体素子ＨＶ２の製造方法については、適宜省略して説明する。
本実施形態に係る半導体装置１０３の製造方法では、まず、Ｐ型のＳｉ基板１を用意する。次に、領域ＲＨ内のＳｉ基板１の表層部にＮ型の不純物をイオン注入する。この際、領域ＲＬ内のＳｉ基板１には、Ｎ型不純物をイオン注入しない。その後、Ｓｉ基板１に熱を加え、Ｓｉ基板１に注入されたＮ型の不純物イオンを熱拡散させる。こうして、図１２（ａ）に示すように、領域ＲＨ内のＳｉ基板１にＮ型のドリフト層５３を形成する。
次に、図１２（ｂ）に示すように、Ｓｉ基板１の表面全域を覆うように酸化膜１３を形成する。つまり、領域ＲＨ内のドリフト層５３の表面と、領域ＲＬ内のＳｉ基板１の表面とに酸化膜１３を形成する。酸化膜１３は、例えば、ＳｉＯ２からなる膜である。続いて、領域ＲＨ内のコンタクトホール形成領域４４ａ、４６ａと、領域ＲＬの一部（第２ゲート絶縁膜と第２ドレイン領域と第２ソース領域）とを覆うように、ＳｉＮ膜１５、６３を形成する。
次に、ＳｉＮ膜１５、６３をマスクにした熱酸化処理を実施する。この熱酸化処理によって、ＳｉＮ膜１５、６３で覆われていない領域にＬＯＣＯＳ酸化膜２１、２３、６５を形成する。図１２（ｃ）には、上記熱酸化処理によって形成されたＬＯＣＯＳ酸化膜２１、２３、６５が示されている。
次に、ＬＯＣＯＳ酸化膜２１、２３、６５とＳｉＮ膜１５、６３とをフォトレジスト２９で覆う。続いて、図１３（ａ）に示すように、領域ＲＨ内のチャネル領域５の上方に位置するＬＯＣＯＳ酸化膜２３の表面を露出させるように、領域ＲＨ内のフォトレジスト２９に開口部３１を形成する。その後、ＬＯＣＯＳ酸化膜２３を介して、ボディ領域５７にＰ型の不純物をイオン注入する。こうして、ドリフト層５３内にボディ層５４を形成する。なお、上述のイオン注入の際、フォトレジスト２９で覆われている領域にはＰ型の不純物は注入されない。
次に、図１３（ｂ）に示すように、領域ＲＨ内のチャネル領域５が露出するように、フォトレジスト２９をマスクにしてＬＯＣＯＳ酸化膜２３をエッチングする。なお、領域ＲＬ内のＬＯＣＯＳ酸化膜６５は、フォトレジスト２９で覆われているため、エッチングされない。
次に、フォトレジスト２９を除去する。続いて、図１３（ｃ）に示すように、ボディ層５４の表面に熱酸化処理を施すことで、ボディ層５４上にゲート酸化膜３３を形成する。
ゲート酸化膜３３の形成後の工程は、第３実施形態で説明した工程と同じであり、図１４（ａ）から図１４（ｃ）に示した工程は、図１０（ａ）から図１０（ｃ）に示した工程にそれぞれ対応するものである。即ち、図１４（ａ）に示すように、領域ＲＨ及び領域ＲＬに形成されたＳｉＮ膜１５、６３及び酸化膜１３を順次除去する。そして、領域ＲＬにウェル層６７を形成する。その後、図１４（ｂ）に示すように、領域ＲＬにゲート酸化膜７１を形成した後に、領域ＲＨと領域ＲＬにゲート電極３５、７３を形成する。その後、図１４（ｃ）に示すように、領域ＲＬに低濃度領域７７、７９を形成し、領域ＲＨ及び領域ＲＬに高濃度領域３７、３９及びソース・ドレイン領域８１、８３をそれぞれ形成する。最後に、領域ＲＨ及び領域ＲＬに、層間絶縁膜４３と、Ｗプラグ４５、４７、８５、８７と、ソース電極４９、８９及びドレイン電極５１、９１を順次形成する。
以上の工程を経て、図１１に示した、中耐圧半導体素子ＨＶ２と低耐圧半導体素子ＬＶとを同一基板に備えた半導体装置１０３が完成する。
なお、この実施形態では、領域ＲＬ（低耐圧半導体素子ＬＶの形成領域）が本願発明の第２素子形成領域に対応する。また、ＬＯＣＯＳ酸化膜６５が本発明の第２素子分離膜に対応している。また、ウェル層６７が本発明の第２ウェル層に対応している。また、ゲート絶縁膜７１及びゲート電極７３が本発明の第２ゲート絶縁膜及び第２ゲート電極に対応している。また、ソース領域８１及び低濃度領域７７が本発明の第２ソース領域に対応している。また、ドレイン領域８３及び低濃度領域７９が本発明の第２ドレイン領域に対応している。また、ソース電極８９及びドレイン電極９１が本発明の第２ソース電極及び第２ドレイン電極に対応している。
（変形例）
本実施形態では、中耐圧半導体素子ＨＶ２を製造するとともに、ＮＭＯＳトランジスタである低耐圧半導体素子ＬＶを製造する方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、中耐圧半導体素子ＨＶ２を製造するとともに、ＰＭＯＳトランジスタである低耐圧半導体素子を製造することもできる。
（実施形態の効果）
上述の実施形態は、以下の効果を奏する。
（１）上述の各実施形態であれば、Ｓｉ基板１の主面からＳｉ基板１の裏面に向かう深さ方向において、ゲート酸化膜３３の面３３ａは、ＬＯＣＯＳ酸化膜２３の面２３ａと同じ位置、またはＬＯＣＯＳ酸化膜２３の面２３ａよりゲート電極３５から離れた深い位置に設けられている。このため、従来技術と比較して、深さ方向で、ゲート酸化膜３３の面３３ａとＬＯＣＯＳ酸化膜２３の面２３ａとの段差を少なくすることができる。こうすることで、電流はドリフト層２５、２７内の略一定の深さを通過するため、電流経路Ｒ１における不純物イオン濃度の均一性を高めることができる。よって、電流経路Ｒ１における不純物イオン濃度の最適化が容易となり、オン抵抗を効率よく低減することが可能となる。
また、深さ方向で、ゲート酸化膜３３の面３３ａとＬＯＣＯＳ酸化膜２３の面２３ａとの段差を少なくすることで、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側には電界が集中する程度の角部が形成されにくくなる。このため、ゲート電極３５に電圧を印加した場合であっても、ＬＯＣＯＳ酸化膜２３の角部２３ｂで起こる電界集中を低減することが可能となる。よって、上記電界集中を原因とする半導体素子の劣化や破損を低減することができる。
（２）また、上述の各実施形態であれば、素子分離膜をＬＯＣＯＳ酸化膜２１としているため、耐圧性の高い素子分離膜を容易に形成することができる。
（３）また、上述の各実施形態であれば、ゲート酸化膜３３を熱酸化膜としているため、ゲート酸化膜３３の面３３ａを、ＬＯＣＯＳ酸化膜２３の面２３ａと同じ位置、またはＬＯＣＯＳ酸化膜２３の面２３ａよりゲート電極３５から離れた深い位置に容易に設けることができる。
（４）また、上述の各実施形態であれば、Ｓｉ基板１の深さ方向において、ゲート酸化膜３３の面３３ａは、ＬＯＣＯＳ酸化膜２３の面２３ａよりゲート電極３５から離れた深い位置に設けられている。このため、ゲート酸化膜３３の面３３ａを、ドリフト層２５、２７にそれぞれ含まれる不純物イオンの濃度ピークの位置に接近させることができる。このため、電流経路Ｒ１における不純物イオン濃度の均一性を高めることができ、オン抵抗を効率よく低減することが可能となる。
（５）また、上述の各実施形態であれば、Ｓｉ基板１の深さ方向において、ゲート酸化膜３３の面は、ドリフト層２５、２７にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に設けられている。こうすることで、電流経路Ｒ１における不純物イオン濃度が最適となり、オン抵抗を効率よく低減することが可能となる。
（６）また、上述の各実施形態であれば、チャネル領域５上に形成されたＬＯＣＯＳ酸化膜２３を除去して、チャネル領域５を露出させた後に、チャネル領域５上に、ＬＯＣＯＳ酸化膜２３と連続するゲート酸化膜３３を形成している。このため、従来技術と比較して、深さ方向で、ゲート酸化膜３３の面３３ａとＬＯＣＯＳ酸化膜２３の面２３ａとの段差を少なくすることができる。こうすることで、電流はドリフト層２５、２７内の略一定の深さを通過するため、電流経路Ｒ１における不純物イオン濃度の均一性を高めることができる。よって、電流経路Ｒ１における不純物イオン濃度を最適化が容易となり、オン抵抗を効率よく低減することが可能となる。
また、深さ方向で、ゲート酸化膜３３の面３３ａとＬＯＣＯＳ酸化膜２３の面２３ａとの段差を少なくすることで、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側には電界が集中する程度の角部が形成されにくくなる。このため、ゲート電極３５に電圧を印加した場合であっても、ＬＯＣＯＳ酸化膜２３の角部２３ｂで起こる電界集中を低減することが可能となる。よって、上記電界集中を原因とする半導体素子の劣化や破損を低減することができる。
（７）また、上述の各実施形態であれば、チャネル領域５を露出させる際には、ＬＯＣＯＳ酸化膜２３を、チャネル領域５上のみ除去している。このため、中耐圧ゲート酸化膜３３をチャネル領域５のみに選択的に形成することができる。
（８）また、上述の各実施形態であれば、ゲート酸化膜３３を形成する際には、Ｓｉ基板１の深さ方向において、ゲート酸化膜３３の面３３ａが、ＬＯＣＯＳ酸化膜２３の面２３ａと同じ位置、またはＬＯＣＯＳ酸化膜２３の面２３ａよりゲート電極３５から離れた深い位置に達するまで、ゲート酸化膜３３の形成を継続している。このため、従来技術と比較して、深さ方向で、ゲート酸化膜３３の面３３ａとＬＯＣＯＳ酸化膜２３の面２３ａとの段差を少なくすることができる。こうすることで、電流はドリフト層２５、２７内の略一定の深さを通過するため、電流経路Ｒ１における不純物イオン濃度の均一性を高めることができる。
また、深さ方向で、ゲート酸化膜３３の面３３ａとＬＯＣＯＳ酸化膜２３の面２３ａとの段差を少なくすることで、ＬＯＣＯＳ酸化膜２３のゲート酸化膜３３側には電界が集中する程度の角部が形成されにくくなる。
（９）また、上述の各実施形態であれば、ゲート酸化膜３３を形成する際には、Ｓｉ基板１の深さ方向において、ゲート酸化膜３３の面３３ａが、ドリフト層２５、２７にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜３３の形成を継続している。このため、電流経路Ｒ１における不純物イオン濃度が最適となり、オン抵抗を効率よく低減することが可能となる。
（１０）上述の実施形態であれば、中耐圧半導体素子ＨＶ１（ＨＶ２）と低耐圧半導体素子ＬＶとを同一基板上に混載した半導体装置を製造することができる。より詳しくは、中耐圧半導体素子ＨＶ１（ＨＶ２）のゲート電極３５と、低耐圧半導体素子ＬＶのゲート電極７３とを同時に形成することができる。また、中耐圧半導体素子ＨＶ１（ＨＶ２）のソース電極４９及びドレイン電極５１と、低耐圧半導体素子ＬＶのソース電極８９及びドレイン電極９１とを同時に形成することができる。このため、中耐圧半導体素子ＨＶ１（ＨＶ２）と低耐圧半導体素子ＬＶとを同一基板上に混載した半導体装置を製造する場合に、従来技術と比較して、製造工程数を少なくすることができる。
（１１）上述の実施形態であれば、ＳｉＮ膜１５、６３を形成してからＬＯＣＯＳ酸化し、ＬＯＣＯＳ酸化膜２１、２３、６５を形成している。このため、ＬＯＣＯＳ酸化膜２１、２３、６５を予定した領域に、確実性を高めて形成することができる。
＜その他＞
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。換言すると、本発明は、その要旨の範囲内で種々変形して実施することができる。なお、図面中、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
１ Ｓｉ基板
３、６７ ウェル層
５、６９ チャネル領域
７、２９ フォトレジスト
９、１１ 不純物イオン注入層
１３ 酸化膜
１５、６３ ＳｉＮ膜
２１、２３、６５ ＬＯＣＯＳ酸化膜（素子分離膜）
２３ａ、３３ａ 面
２３ｂ 角部
２５、２７、５３、５９、６１ ドリフト層
２５ａ、２７ａ 界面
３１ 開口部
３３、７１ ゲート酸化膜（熱酸化膜）
３５、７３ ゲート電極
３７、３９、 高濃度領域
４１、７５ サイドウォール
４３ 層間絶縁膜
４４、４６ コンタクトホール
４４ａ、４６ａ コンタクトホール形成領域
４５、４７、８５、８７ Ｗプラグ
４９、８９ ソース電極
５１、９１ ドレイン電極
５４ ボディ層
５７ ボディ領域
７７、７９ 低濃度領域
８１ ソース領域
８３ ドレイン領域
１００、１０１、１０２、１０３ 半導体装置
ＲＨ、ＲＬ 領域
ＨＶ１、ＨＶ２、ＨＶ３ 中耐圧半導体素子
ＬＶ 低耐圧半導体素子
Ｒ１、Ｒ２ 電流経路

Claims (12)

  1. ドレイン領域と、ソース領域とを備えた半導体基板と、
    前記ドレイン領域と前記ソース領域とに挟まれたチャネル領域上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲート電極と、
    前記ドレイン領域上の一部に形成されたドレイン電極と、
    前記ソース領域上の一部に形成されたソース電極と、
    前記ドレイン領域の前記チャネル領域側の端部と、前記ソース領域の前記チャネル領域側の端部とを覆うように形成され、前記ゲート酸化膜と連続する素子分離膜と、を備え、
    前記ゲート酸化膜及び前記素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面と同じ位置、または前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられ、且つ前記ドレイン領域及び前記ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に設けられている半導体素子。
  2. 前記素子分離膜は、ＬＯＣＯＳ酸化膜である請求項１に記載の半導体素子。
  3. 前記ゲート酸化膜は、熱酸化膜である請求項１または請求項２に記載の半導体素子。
  4. 前記深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられている請求項１から請求項３のいずれか一項に記載の半導体素子。
  5. 半導体基板に含まれる第１素子形成領域に、第１ドレイン領域と、第１ソース領域とを形成する工程と、
    前記第１ドレイン領域と前記第１ソース領域とに挟まれた第１チャネル領域と、前記第１ドレイン領域の前記第１チャネル領域側の端部と、前記第１ソース領域の前記第１チャネル領域側の端部とを一体的に覆う第１素子分離膜を形成する工程と、
    前記第１チャネル領域上に形成された前記第１素子分離膜を除去して、前記第１チャネル領域を露出させる工程と、
    露出させた前記第１チャネル領域上に、前記第１素子分離膜と連続する第１ゲート酸化膜を形成する工程と、
    前記第１ゲート酸化膜上に第１ゲート電極を形成する工程と、
    前記第１ゲート電極の形成後、前記第１ドレイン領域上に第１ドレイン電極を形成し、前記第１ソース領域上に第１ソース電極を形成する工程と、を有し、
    前記第１ゲート酸化膜を形成する工程では、前記第１ゲート酸化膜及び前記第１素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第１ゲート酸化膜の前記半導体基板側の面が、前記第１ドレイン領域及び前記第１ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第１ゲート酸化膜の形成を継続する半導体素子の製造方法。
  6. 第１導電型の半導体基板に含まれる第１素子形成領域に第２導電型の不純物を注入し、前記第１素子形成領域に第１ウェル層を形成する工程と、
    前記第１ウェル層上の一部に第１素子分離膜を形成する工程と、
    前記第１素子分離膜を介し、前記第１ウェル層の一部に前記第１導電型の不純物を注入して、前記第１ウェル層に第１チャネル領域を含むボディ層を形成する工程と、
    前記第１チャネル領域上に形成された前記第１素子分離膜を除去して、前記第１チャネル領域を露出させる工程と、
    露出した前記第１チャネル領域上に、前記第１素子分離膜と連続する第１ゲート酸化膜を形成する工程と、
    前記第１ゲート酸化膜上に第１ゲート電極を形成する工程と、
    前記第１ゲート電極の形成後、前記第１ウェル層のうち、前記第１チャネル領域を挟んで対向する一方の領域である第１ドレイン領域上に第１ドレイン電極を形成し、他方の領域である第１ソース領域上に第１ソース電極を形成する工程と、を有する半導体素子の製造方法。
  7. 前記第１ゲート酸化膜を形成する工程では、前記第１ゲート酸化膜及び前記第１素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第１ゲート酸化膜の前記半導体基板側の面が、前記第１ドレイン領域及び前記第１ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第１ゲート酸化膜の形成を継続する請求項６に記載の半導体素子の製造方法。
  8. 前記第１チャネル領域を露出させる工程では、前記第１素子分離膜を、前記第１チャネル領域上のみ除去する請求項５から請求項７のいずれか一項に記載の半導体素子の製造方法。
  9. 前記第１ゲート酸化膜を形成する工程では、前記第１ゲート酸化膜及び前記第１素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第１ゲート酸化膜の前記半導体基板側の面が、前記第１素子分離膜の前記半導体基板側の面と同じ位置、または前記第１素子分離膜の前記半導体基板側の面より前記第１ゲート電極から離れた深い位置に達するまで、前記第１ゲート酸化膜の形成を継続する請求項５から請求項８のいずれか一項に記載の半導体素子の製造方法。
  10. 前記第１素子分離膜を形成する工程と同時に、前記半導体基板に含まれ、前記第１素子形成領域とは異なる第２素子形成領域の一部に、第２素子分離膜を形成する工程と、
    前記第１ゲート酸化膜を形成する工程後、前記第２素子形成領域に第１導電型または第２導電型の不純物を導入し、第２ウェル層を形成する工程と、
    前記第２ウェル層を形成する工程後であって前記第１ゲート電極を形成する工程前に、前記第２素子形成領域に第２ゲート絶縁膜を形成する工程と、
    前記第１ゲート電極を形成する工程と同時に、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
    前記第２ゲート電極を形成する工程後であって前記第１ドレイン電極及び前記第１ソース電極を形成する工程前に、前記第２ゲート電極下から露出した前記第２素子形成領域に第２ドレイン領域及び第２ソース領域を形成する工程と、
    前記第１ドレイン電極及び前記第１ソース電極を形成する工程と同時に、前記第２ドレイン領域上に第２ドレイン電極を形成し、前記第２ソース領域上に第２ソース電極を形成する工程とを、さらに有する請求項５から請求項９のいずれか一項に記載の半導体素子の製造方法。
  11. 前記第１素子分離膜を形成する工程では、前記第１ソース電極及び前記第１ドレイン電極が形成される領域上に、ＳｉＮ膜を形成してからＬＯＣＯＳ酸化して、前記第１素子分離膜を形成する請求項５から請求項９のいずれか一項に記載の半導体素子の製造方法。
  12. 前記第１素子分離膜を形成する工程では、前記第１ソース電極及び前記第１ドレイン電極が形成される領域上、及び、前記第２ゲート絶縁膜と前記第２ドレイン領域と前記第２ソース領域上に、ＳｉＮ膜を形成してからＬＯＣＯＳ酸化して、前記第１素子分離膜及び前記第２素子分離膜を形成する請求項１０に記載の半導体素子の製造方法。
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JP2549657B2 (ja) * 1987-05-15 1996-10-30 株式会社東芝 半導体装置およびその製造方法
JP2564670B2 (ja) * 1990-01-12 1996-12-18 シャープ株式会社 半導体ｍｏｓトランジスタの形成方法
JPH05304166A (ja) * 1991-06-12 1993-11-16 New Japan Radio Co Ltd 高耐圧ｍｏｓ型ｆｅｔの製造方法
JPH05283422A (ja) * 1991-07-26 1993-10-29 Sumitomo Metal Ind Ltd 半導体装置の製造方法
JPH08181306A (ja) * 1994-12-21 1996-07-12 Sumitomo Metal Ind Ltd Ｍｏｓ型半導体装置
JPH08264775A (ja) * 1995-03-27 1996-10-11 Sanyo Electric Co Ltd 高耐圧ｍｏｓトランジスタとその製造方法
JPH08264776A (ja) * 1995-03-27 1996-10-11 Sanyo Electric Co Ltd 高耐圧ｍｏｓトランジスタの製造方法
JP2004039773A (ja) * 2002-07-02 2004-02-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3651802B2 (ja) * 2002-09-12 2005-05-25 株式会社東芝 半導体装置の製造方法
JP5125288B2 (ja) * 2007-07-25 2013-01-23 株式会社デンソー 横型ｍｏｓトランジスタおよびその製造方法

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