JP2010045130A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】簡易な手順で、位置あわせ精度の高い横型電界効果トランジスタを含む半導体装置を得る。
【解決手段】高耐圧トランジスタ１２８は、チャネル領域１７０上に形成されたゲート電極１１０と、チャネル領域１７０の両側方にそれぞれ形成された第１導電型のソース領域１１６ａおよびドレイン領域１１６ｂと、ソース領域１１６ａとドレイン領域１１６ｂとの間に設けられ、ゲート電極１１０のゲート幅方向に沿って、第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域１７２と、を含む。ゲート電極１１０は、平面視で、ドリフト領域１７２の第２導電型の不純物拡散領域上を覆う櫛歯を有する櫛形構造に形成された構成を有する。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、スーパージャンクション構造を有する、横型電界効果トランジスタが知られている（特許文献１〜３（米国特許第７０２３０５０号明細書、米国特許第７２０２５２６号明細書、米国特許第７１０５３８７号明細書）、非特許文献１）。
図１７は、このような横型電界効果トランジスタの構成を示す平面図である。ここでは、半導体装置１０の半導体基板２２の表面の構成およびゲート電極２４を示している。半導体装置１０は、ｐ型のチャネル領域１２と、ｐ型不純物拡散領域１４と、ｎ型のソース領域１６ａおよびドレイン領域１６ｂと、チャネル領域１２とドレイン領域１６ｂとの間に設けられたドリフト領域１８とを含む。ドリフト領域１８は、ゲート電極２４のゲート幅方向に沿って、ｎ型のピラー２０ａおよびｐ型のピラー２０ｂが一定間隔で交互に繰り返された超接合構造を有する。
このような超接合構造により、一定電界でｎ型のピラー２０ａおよびｐ型のピラー２０ｂが完全に空乏化するので、超接合構造を有しないトランジスタに比べて電界が緩和される。そのため、基板表面の不純物濃度を高くしていても、高耐圧化が可能となる。
米国特許第７０２３０５０号明細書 米国特許第７２０２５２６号明細書 米国特許第７１０５３８７号明細書 S. Iwamoto, K. Takahashi, H. Kuribayashi, S. Wakimoto, K. Mochizuki, and H. Nakazawa, "Above 500Ｖ class Superjunction MOSFETs fabricated by deep trench etching and epitaxial growth", Proceedings of the 17 International Symposium on Power Semiconductor Devices & IC's May 23-26, 2005
しかし、たとえば非特許文献１に記載されたように、従来、ドリフト領域１８の超接合構造を形成する際、たとえば一方の導電型の基板に溝を形成し、反対導電型のピラーをエピタキシャル成長で形成する等しており、工程が煩雑となるという問題があった。
また、ドリフト領域１８を形成する際に、ゲート電極に対する位置あわせ誤差を考慮しなければならず、図１７に矢印で示したように、ゲート電極２４とドリフト領域１８との間にマージンを取る必要があり、デバイス面積が大きくなるという問題があった。また、このような位置あわせ誤差のために耐圧、動作時の抵抗等の特性ばらつきが生じることがあった。
本発明によれば、
基板と、
前記基板のチャネル領域上に形成されたゲート電極と、
前記基板表面において、前記チャネル領域の両側方にそれぞれ形成された第１導電型のソース領域およびドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に設けられ、前記ゲート電極のゲート幅方向に沿って、第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域と、
を含み、
前記ゲート電極は、平面視で、前記ドリフト領域の前記第２導電型の不純物拡散領域上を覆う櫛歯を有する櫛形構造に形成された電界効果トランジスタを含む半導体装置が提供される。
本発明によれば、
ゲート長方向の少なくとも一側方に櫛歯を有する櫛形のゲート電極を、表面に第２導電型の領域が形成された基板のチャネル領域上に形成する工程と、
前記ゲート電極をマスクとして、前記基板に第１導電型の不純物イオンを注入し、前記第１の絶縁膜の前記櫛歯の間の領域に第１導電型の不純物拡散領域を形成して、前記ゲート電極のゲート幅方向に沿って、前記第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域を形成する工程と、
前記基板の前記チャネル領域の両側方に第１導電型の不純物イオンを注入し、前記ゲート長方向の前記一側方に第１導電型のドレイン領域、他側方に第１導電型のソース領域を形成する工程と、
により電界効果トランジスタを形成する工程を含む半導体装置の製造方法が提供される。
この構成により、電界効果トランジスタが櫛形のゲート電極を有しているので、ゲート電極をマスクとして自己整合的にドリフト領域を形成することができる。そのため、ゲート電極とドリフト領域との間の距離を、ゲート電極の形状で規定することができ、ゲート電極に対して独立してドリフト領域を形成する場合に比べて、位置あわせ誤差を考慮したマージンをとる必要がなく、デバイス面積が必要以上に大きくなるのを防ぐことができる。また、位置あわせ誤差も生じないため、耐圧、動作時の抵抗等の特性ばらつきを防ぐこともできる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、簡易な手順で、位置あわせ精度の高い横型電界効果トランジスタを含む半導体装置が得られる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す斜視図である。図２は、半導体装置の半導体基板の表面構成を示す平面図である。
本実施の形態において、半導体装置１００は、横型電界効果トランジスタである高耐圧トランジスタ１２８を含む。半導体装置１００は、半導体基板（基板）１０１と、半導体基板１０１上に形成されたＰウェル１０２と、Ｐウェル１０２内のｐ型（第２導電型）のチャネル領域１７０上に形成されたゲート電極１１０と、ゲート電極１１０の両側方に形成されたサイドウォール１１４とを含む。
半導体装置１００は、半導体基板１０１表面において、チャネル領域１７０の両側方にそれぞれ形成されたｎ型（第１導電型）のソース領域１１６ａおよびドレイン領域１１６ｂと、チャネル領域１７０とドレイン領域１１６ｂとの間に設けられたドリフト領域１７２と、チャネル領域１７０とソース領域１１６ａとの間に設けられたｎ型のエクステンション領域１７４と、ドリフト領域１７２とドレイン領域１１６ｂとの間に設けられたｎ型のエクステンション領域１７６とを含む。
ここで、ドリフト領域１７２は、ゲート電極１１０のゲート幅方向に沿って、ｎ型の不純物拡散領域（ピラー）１８０とｐ型の不純物拡散領域（ピラー）１８２とがそれぞれ一定幅で交互に配置された超接合構造を有する。ここで、後述するように、ｎ型の不純物拡散領域１８０は、予めp型不純物が導入されている領域（ｐ型不純物拡散領域１０６）に、その濃度を越えるn型不純物を注入することにより形成される。一方、ドリフト領域１７２のような超接合構造ではp/n各々の領域の空間電荷を等しくすることが好ましい。ゲート電極１１０の櫛歯の幅と間隔とは、これらを考慮して決定される。ゲート電極１１０の櫛歯の幅を櫛歯間の間隔より大きくすることにより、空間電荷のバランスを良好にとることができる。本実施の形態において、ゲート電極１１０は、平面視で、ドリフト領域１７２のｐ型の不純物拡散領域１８２上を覆う櫛歯を有する櫛形構造に形成される。本実施の形態において、ゲート電極１１０は、チャネル領域１７０と、ドリフト領域１７２のｐ型の不純物拡散領域１８２とに重なる形状を有する。本実施の形態において、ドリフト領域１７２のｎ型の不純物拡散領域１８０は、ゲート電極１１０の櫛歯をマスクとして自己整合的に形成される。
サイドウォール１１４は、ドリフト領域１７２のｐ型の不純物拡散領域１８２上のゲート電極１１０の櫛歯の間の領域を埋め込む。また、本実施の形態において、ソース領域１１６ａおよびドレイン領域１１６ｂは、サイドウォール１１４をマスクとして自己整合的に形成される。そのため、チャネル領域１７０とソース領域１１６ａとの間隔、およびドリフト領域１７２とドレイン領域１１６ｂとの間隔は、サイドウォール１１４の幅により規定される。
なお、本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として、ｎ型の電界効果トランジスタ（ｎ−ＦＥＴ）を例として説明するが、第１導電型をｐ型、第２導電型をｎ型として、ｐ型の電界効果トランジスタ（ｐ−ＦＥＴ）も同様の構成で形成することができる。
また、本実施の形態において、高耐圧トランジスタ１２８は、たとえば、１０〜２０Ｖ程度の耐圧を有する構成とすることができる。
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図３から図９は、本実施の形態における半導体装置１００の製造手順を示す図である。図３から図９において、図３（ａ）から図９（ａ）は、半導体装置１００の構成を示す平面図である。また、図３（ｂ）から図９（ｂ）は、それぞれ、図３（ａ）から図９（ａ）のａ−ａ断面図である。また、図４（ｃ）から図６（ｃ）は、それぞれ、図４（ａ）から図６（ａ）のｂ−ｂ断面図である。
まず、半導体基板１０１の表面に素子分離絶縁膜１０４を形成する。つづいて、半導体基板１０１の表面の所定の領域にＰウェル１０２を形成する。次いで、半導体基板１０１のＰウェル１０２内の、後にドリフト領域１７２となる領域に、ｐ型不純物イオン（たとえば１５ｋｅＶ、６Ｅ１２ｃｍ−２の条件）を注入し、ｐ型不純物拡散領域１０６を形成する（図３（ａ）、図３（ｂ））。
その後、半導体基板１０１上の全面に、ゲート絶縁膜１０８を形成するための絶縁膜およびゲート電極１１０を形成するための導電膜をこの順で積層する。本実施の形態において、ゲート絶縁膜１０８は、たとえばシリコン酸化膜や高誘電率膜、またはこれらの積層膜により構成することができる。また、本実施の形態において、ゲート電極１１０を形成するための導電膜は、たとえば多結晶シリコンにより構成することができる。次いで、この導電膜および絶縁膜を所定形状にパターニングする。これにより、半導体基板１０１上に、ゲート絶縁膜１０８およびゲート電極１１０が形成される（図４（ａ）、図４（ｂ）、図４（ｃ））。
本実施の形態において、ゲート電極１１０は、平面視で櫛形に形成されるとともに、櫛形の櫛歯が、後にドリフト領域１７２となる領域上に配置される。ゲート電極１１０の櫛歯は、後にドリフト領域１７２となる部分のｎ型の不純物拡散領域１８０が形成される箇所が開口するとともに、ｐ型の不純物拡散領域１８２が形成される部分が覆われるように形成されている。また、ゲート絶縁膜１０８もゲート電極１１０とともにパターニングされ、平面視でゲート電極１１０と同形状を有する。
このような構成により、ゲート電極１１０とドリフト領域１７２との間の距離を、ゲート電極１１０の形状で規定することができ、図１７に矢印で示したように、ゲート電極２４とドリフト領域１８との間に、フォトレジストを用いた場合のような位置あわせ誤差を考慮したマージンをとる必要がなく、デバイス面積が必要以上に大きくなるのを防ぐことができる。
つづいて、ゲート電極１１０をマスクとして、半導体基板１０１にｎ型不純物イオン（たとえば１０ｋｅＶ、１Ｅ１３ｃｍ−２の条件）を注入し、ｎ型不純物拡散領域１１２を形成する（図５（ａ）、図５（ｂ）、図５（ｃ））。ここで、ｎ型不純物イオンの濃度は、ｐ型不純物拡散領域１０６のｐ型不純物イオンの濃度を超える濃度とすることができる。本実施の形態において、ゲート電極１１０が平面視で櫛形に形成されているので、図５（ｃ）に示すように、ゲート電極１１０の櫛歯の間の領域にｎ型不純物イオンが注入され、図２に示したような超接合構造が形成される。
次いで、半導体基板１０１上の全面に、絶縁膜を形成する。ここで、絶縁膜は、たとえばＣＶＤ（化学的気相成長法）により堆積された酸化シリコン（ＳｉＯ２）膜、あるいはＣＶＤにより堆積された酸化シリコン膜とＣＶＤにより堆積された窒化シリコン（Ｓｉ３Ｎ４）膜との積層構造等により構成することができる。堆積させる絶縁膜の膜厚は、少なくともゲート電極１１０の櫛歯の間隔の１／２以上の厚さとする。これにより、ゲート電極１１０の櫛歯の間の空間が絶縁膜で埋め込まれるようにすることができる。この後、異方性エッチングによるエッチバックを行い、ソース領域１１６ａおよびドレイン領域１１６ｂを形成する箇所の半導体基板１０１、ならびにゲート電極１１０を露出させるとともに、ゲート電極１１０の両側方にサイドウォール１１４を形成する（図６（ａ）、図６（ｂ）、図６（ｃ））。このとき、ゲート電極１１０の櫛歯の間の空間は、絶縁膜で埋め込まれているため異方性エッチングを行っても絶縁膜が残ったままとなる。そのため、サイドウォール１１４は、ゲート電極１１０が櫛歯の先端までの全面に形成された場合と同様に、後にドレイン領域１１６ｂが形成される側のゲート電極１１０の櫛歯の先端からサイドウォール１１４の端部までの距離ｄが、後にソース領域１１６ａが形成される側のゲート電極１１０の端部からサイドウォール１１４の端部までの距離ｄ’と同程度となるようにすることができる。
このような構成により、ゲート電極１１０とドレイン領域１１６ｂとの間の距離を、サイドウォール１１４で規定することができ、図１７に矢印で示したように、ドリフト領域１８とドレイン領域１６ｂとの間に、フォトレジストを用いた場合のような位置あわせ誤差を考慮したマージンをとる必要がなく、デバイス面積が必要以上に大きくなるのを防ぐことができる。
つづいて、サイドウォール１１４をマスクとして、半導体基板１０１にｎ型不純物イオン（たとえば１０ｋｅＶ、３Ｅ１５ｃｍ−２の条件）を注入し、ソース領域１１６ａおよびドレイン領域１１６ｂを形成する（図７（ａ）、図７（ｂ））。ゲート電極１１０が多結晶シリコンで構成されている場合、ゲート電極１１０にもｎ型不純物イオンが注入される。この後、ＲＴＡ（rapid thermal annealing）法等により、例えば、１０００℃で３０秒の熱処理を経ることにより、注入されたイオンが半導体基板１０１内で電気的に活性化される。
次いで、半導体基板１０１上の全面に、ＮｉやＣｏ等の金属層を形成し、半導体基板１０１表面の露出しているソース領域１１６ａおよびドレイン領域１１６ｂ、ならびにゲート電極１１０表面を選択的にシリサイド化（ｓａｌｉｃｉｄｅ：self-aligned silicidation）する。これにより、ソース領域１１６ａおよびドレイン領域１１６ｂの表面にシリサイド層１２０が形成される。また、同時に、ゲート電極１１０の表面にシリサイド層１１８が形成される（図８（ａ）、図８（ｂ））。
その後、半導体基板１０１上の全面に層間絶縁膜１２２を形成し、ソース領域１１６ａおよびドレイン領域１１６ｂのシリサイド層１２０、およびゲート電極１１０上のシリサイド層１１８を露出させるコンタクトホールを形成する。つづいて、コンタクトホール内に導電材料を埋め込み、コンタクト１２４を形成する。さらに、層間絶縁膜１２２上に層間絶縁膜（不図示）を形成し、当該層間絶縁膜に配線溝を形成する。次いで、配線溝内に導電材料を埋め込み、配線１２６を形成する。以上により、半導体装置１００が形成される（図９（ａ）、図９（ｂ））。
本実施の形態における半導体装置１００によれば、高耐圧トランジスタ１２８が櫛形のゲート電極１１０を有しているので、ゲート電極１１０をマスクとして自己整合的にドリフト領域１７２を形成することができる。そのため、ゲート電極１１０とドリフト領域１７２との間の距離を、ゲート電極１１０の形状で規定することができ、フォトレジストを用いた場合のような位置あわせ誤差を考慮したマージンをとる必要がなく、デバイス面積が必要以上に大きくなるのを防ぐことができる。
また、ゲート電極１１０が櫛形のゲート電極１１０を有しているので、ゲート電極１１０の櫛歯の間の領域をサイドウォール１１４で埋め込むとともに、ゲート電極１１０の両側方に、所定幅のサイドウォール１１４を形成することができる。これにより、ゲート電極１１０とドレイン領域１１６ｂとの間の距離を、サイドウォール１１４で規定することができ、フォトレジストを用いた場合のような位置あわせ誤差を考慮したマージンをとる必要がなく、デバイス面積が必要以上に大きくなるのを防ぐことができる。
たとえば、本実施の形態におけるような構成を用いず、ドリフト領域１７２のパターニングをフォトレジスト等を用いて行う場合を想定する。この場合、位置あわせ誤差を考慮して、ドリフト領域１７２を形成する際のレジスト膜を、ゲート電極１１０に対して、マージンをとって形成する必要がある。そのため、ゲート電極１１０とドリフト領域１７２との間の距離が必要以上に広く形成されることになり、デバイス面積が大きくなってしまう。本実施の形態における半導体装置１００によれば、このような問題を防ぐことができる。また、位置あわせ誤差も生じないため、耐圧、動作時の抵抗等の特性ばらつきを防ぐこともできる。
（第２の実施の形態）
本実施の形態において、半導体装置１００には、第１の実施の形態で説明した高耐圧トランジスタ１２８とともに、低耐圧トランジスタも形成された構成とすることができる。以下に、高耐圧トランジスタ１２８と低耐圧トランジスタとを同時に形成する手順を説明する。
図１０および図１６は、本実施の形態における半導体装置１００の平面図である。図１１から図１５は、本実施の形態における半導体装置１００の製造手順を示す図である。図１１（ａ）は、図１０のａ−ａ断面図、図１２（ｂ）は、図１６のａ−ａ断面図に該当する。また、図１１から図１５の各図においても、図１０および図１６のａ−ａ断面に対応する断面図を示す。
半導体装置１００には、高耐圧トランジスタ１２８が形成される高耐圧領域２００と、低耐圧トランジスタ１４２が形成される低耐圧領域２０２とが設けられる。
まず、半導体基板（不図示）の表面に素子分離絶縁膜１０４を形成する。つづいて、本実施の形態においても、半導体基板の表面の所定の領域にＰウェル１０２を形成する。本実施の形態においても、第１の実施の形態と同様に、Ｐウェル１０２は半導体基板１０１表面に形成されているが、半導体基板１０１の記載は省略している。次いで、高耐圧領域２００の半導体基板のＰウェル１０２内の、後にドリフト領域１７２となる領域に、ｐ型不純物イオン（たとえば１５ｋｅＶ、６Ｅ１２ｃｍ−２の条件）を注入し、ｐ型不純物拡散領域１０６を形成する（図１０、図１１（ａ））。
その後、半導体基板のＰウェル１０２上の全面に、ゲート絶縁膜１０８を形成する。ここで、ゲート絶縁膜１０８は、たとえば、Ｐウェル１０２表面を酸化することにより形成されたシリコン酸化膜とすることができる。次いで、高耐圧領域２００を選択的に覆うとともに、低耐圧領域２０２で開口したレジスト膜１３０を形成する（図１１（ｂ））。つづいて、低耐圧領域２０２で露出したゲート絶縁膜１０８をたとえばフッ化水素（ＨＦ）等でエッチング除去する。次いで、低耐圧領域２０２に、ゲート絶縁膜１０８よりも膜厚の薄いゲート絶縁膜１３２を形成する（図１２（ａ））。ゲート絶縁膜１３２は、たとえば、Ｐウェル１０２表面を酸化することにより形成されたシリコン酸化膜とすることができる。
その後、Ｐウェル１０２上の全面に、ゲート電極１１０を形成するための導電膜を形成する。次いで、この導電膜および絶縁膜を所定形状にパターニングする。これにより、Ｐウェル１０２上の高耐圧領域２００および低耐圧領域２０２にそれぞれゲート電極１１０ａおよびゲート電極１１０ｂが形成される（図１６、図１２（ｂ））。ここで、ゲート電極１１０ａは、第１の実施の形態で説明したゲート電極１１０と同様の構成を有する。また、ゲート絶縁膜１０８およびゲート絶縁膜１３２も、それぞれゲート電極１１０ａおよびゲート電極１１０ｂとともにパターニングされ、ゲート電極１１０ａおよびゲート電極１１０ｂと同形状を有する。
つづいて、低耐圧領域２０２を選択的に覆うとともに、高耐圧領域２００で開口したレジスト膜１３４を形成する。次いで、ゲート電極１１０ａをマスクとして、Ｐウェル１０２にｎ型不純物イオン（たとえば１０ｋｅＶ、１Ｅ１３ｃｍ−２の条件）を注入し、高耐圧領域２００にｎ型不純物拡散領域１１２を形成する（図１３（ａ））。ここで、ｎ型不純物イオンの濃度は、第１の実施の形態と同様とすることができる。
この後、高耐圧領域２００を選択的に覆うとともに、低耐圧領域２０２で開口したレジスト膜１３６を形成する。つづいて、ゲート電極１１０ｂをマスクとして、Ｐウェル１０２にｎ型不純物イオン（たとえば２０ｋｅＶ、１Ｅ１４ｃｍ−２の条件）を注入し、低耐圧領域２０２にｎ型のエクステンション領域１３８を形成する（図１３（ｂ））。
次いで、Ｐウェル１０２上の全面に、絶縁膜を形成する。ここで、絶縁膜は、たとえばＣＶＤ（化学的気相成長法）により堆積された酸化シリコン（ＳｉＯ２）膜、あるいはＣＶＤにより堆積された酸化シリコン膜とＣＶＤにより堆積された窒化シリコン（Ｓｉ３Ｎ４）膜との積層構造等により構成することができる。堆積させる絶縁膜の膜厚は、少なくともゲート電極１１０ａの櫛歯の間隔の１／２以上の厚さとする。これにより、ゲート電極１１０ａの櫛歯の間の空間が絶縁膜で埋め込まれるようにすることができる。
この後、異方性エッチングを行い、高耐圧領域２００のソース領域１１６ａおよびドレイン領域１１６ｂ、ならびに低耐圧領域２０２のソース領域１４０ａおよびドレイン領域１４０ｂを形成する箇所の半導体基板、ならびにゲート電極１１０ａおよびゲート電極１１０ｂを露出させる。また、ゲート電極１１０ａおよびゲート電極１１０ｂの両側方に、それぞれサイドウォール１１４を形成する（図１４（ａ））。
つづいて、サイドウォール１１４をマスクとして、半導体基板にｎ型不純物イオン（たとえば１０ｋｅＶ、３Ｅ１５ｃｍ−２の条件）を注入し、高耐圧領域２００にソース領域１１６ａおよびドレイン領域１１６ｂ、低耐圧領域２０２にソース領域１４０ａおよびドレイン領域１４０ｂをそれぞれ形成する（図１４（ｂ））。この後、ＲＴＡ（rapid thermal annealing）法などにより、例えば、１０００℃で３０秒の熱処理を経ることにより、注入されたイオンが半導体基板内で電気的に活性化される。
次いで、半導体基板上の全面に、ＮｉやＣｏ等の金属層を形成し、半導体基板表面の露出しているソース領域１１６ａおよびドレイン領域１１６ｂ、ソース領域１４０ａおよびドレイン領域１４０ｂ、ならびにゲート電極１１０表面を選択的にシリサイド化（ｓａｌｉｃｉｄｅ：self-aligned silicidation）する。これにより、ソース領域１１６ａおよびドレイン領域１１６ｂ、ならびにソース領域１４０ａおよびドレイン領域１４０ｂの表面にシリサイド層１２０が形成される。また、同時に、ゲート電極１１０ａおよびゲート電極１１０ｂの表面にシリサイド層１１８が形成される（図１５（ａ））。
その後、半導体基板上の全面に層間絶縁膜１２２を形成し、ソース領域１１６ａおよびドレイン領域１１６ｂ、ならびにソース領域１４０ａおよびドレイン領域１４０ｂのシリサイド層１２０、およびゲート電極１１０ａおよびゲート電極１１０ｂ上のシリサイド層１１８を露出させるコンタクトホールを形成する。つづいて、コンタクトホール内に導電材料を埋め込み、コンタクト１２４を形成する。さらに、層間絶縁膜１２２上に層間絶縁膜（不図示）を形成し、当該層間絶縁膜に配線溝を形成する。次いで、配線溝内に導電材料を埋め込み、配線１２６を形成する。以上により、半導体装置１００が形成される（図１５（ｂ））。
本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、低耐圧トランジスタ１４２と高耐圧トランジスタ１２８とを、同一工程で、簡易な手順で形成することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態において、高耐圧トランジスタ１２８のチャネル領域１７０とドレイン領域１１６ｂとの間にドリフト領域１７２が形成された例を示した。しかし、チャネル領域１７０とソース領域１１６ａとの間にも、ドリフト領域１７２を設けた構成とすることもできる。このような構成の高耐圧トランジスタ１２８は、ソース領域１１６ａ側にもゲート電極１１０の櫛歯を設け、ゲート電極１１０をマスクとしてｎ型不純物拡散領域１１２を形成することにより、形成することができる。図１８は、このような構成の半導体装置１００の半導体基板のＰウェル１０２の表面構成を示す平面図である。このような構成により、ソースとドレインとを反転させて用いるような場合にも、高耐圧トランジスタ１２８を高耐圧とすることができる。
以上の実施の形態において、後にドリフト領域１７２を形成する領域にのみ選択的にｐ型不純物拡散領域１０６を設けた例を記載したが、ｐ型不純物拡散領域１０６としては、Ｐウェル１０２を用いることができる。つまり、ドリフト領域１７２のｐ型の不純物拡散領域１８２とチャネル領域１７０とが同じ濃度プロファイルを有するようにすることもできる。
本発明の実施の形態における半導体装置の構成を示す斜視図である。 本発明の実施の形態における半導体装置の半導体基板の表面構成を示す平面図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す図である。 本発明の実施の形態における半導体装置の平面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の平面図である。 従来の問題点を説明するための半導体装置の構成を示す平面図である。 本発明の実施の形態における半導体装置の半導体基板の表面構成の他の例を示す平面図である。
符号の説明
１０ 半導体装置
１２ ｐ型のチャネル領域
１４ ｐ型の不純物拡散層領域
１６ａ ｎ型のソース領域
１６ｂ ｎ型のドレイン領域
１８ ドリフト領域
２０ａ ｎ型のピラー
２０ｂ ｐ型のピラー
２２ 半導体基板
２４ ゲート電極
１００ 半導体装置
１０１ 半導体基板
１０２ Ｐウェル
１０４ 素子分離絶縁膜
１０６ ｐ型不純物拡散領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１２ ｎ型不純物拡散領域
１１４ サイドウォール
１１６ａ ソース領域
１１６ｂ ドレイン領域
１１８ シリサイド層
１２０ シリサイド層
１２２ 層間絶縁膜
１２４ コンタクト
１２６ 配線
１２８ 高耐圧トランジスタ
１３０ レジスト膜
１３２ ゲート絶縁膜
１３４ レジスト膜
１３６ レジスト膜
１３８ エクステンション領域
１４０ａ ソース領域
１４０ｂ ドレイン領域
１４２ 低耐圧トランジスタ
１７０ チャネル領域
１７２ ドリフト領域
１７４ エクステンション領域
１７６ エクステンション領域
１８０ ｎ型の不純物拡散領域
１８２ ｐ型の不純物拡散領域
２００ 高耐圧領域
２０２ 低耐圧領域

Claims (10)

  1. 基板と、
    前記基板のチャネル領域上に形成されたゲート電極と、
    前記基板表面において、前記チャネル領域の両側方にそれぞれ形成された第１導電型のソース領域およびドレイン領域と、
    前記チャネル領域と前記ドレイン領域との間に設けられ、前記ゲート電極のゲート幅方向に沿って、第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域と、
    を含み、
    前記ゲート電極は、平面視で、前記ドリフト領域の前記第２導電型の不純物拡散領域上を覆う櫛歯を有する櫛形構造に形成された電界効果トランジスタを含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ドリフト領域の前記第１導電型の不純物拡散領域は、前記ゲート電極の前記櫛歯をマスクとして自己整合的に形成された半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記基板上で、ゲート長方向において前記ゲート電極の両側方に形成され、前記ドリフト領域の前記第１導電型の不純物拡散領域上の前記ゲート電極の櫛歯の間の領域を埋め込むサイドウォールをさらに含む半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記ソース領域および前記ドレイン領域は、前記サイドウォールをマスクとして自己整合的に形成された半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記チャネル領域と前記ソース領域との間にも前記ドリフト領域が設けられ、
    前記ゲート電極の前記櫛歯は、前記チャネル領域と前記ソース領域との間の前記ドリフト領域上にも設けられた半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記基板上には、前記電界効果トランジスタと同層に設けられ、当該電界効果トランジスタよりも耐圧が低い第２の電界効果トランジスタがさらに設けられ、
    前記第２の電界効果トランジスタは、
    前記基板の第２のチャネル領域上に形成された第２のゲート電極と、
    前記基板表面において、前記第２のチャネル領域の両側方にそれぞれ形成された第１導電型の第２のソース領域および第２のドレイン領域と、
    前記第２のチャネル領域と前記第２のソース領域および前記第２のドレイン領域との間にそれぞれ設けられた第１導電型のエクステンション領域と、
    を含む半導体装置。
  7. ゲート長方向の少なくとも一側方に櫛歯を有する櫛形のゲート電極を、表面に第２導電型の領域が形成された基板のチャネル領域上に形成する工程と、
    前記ゲート電極をマスクとして、前記基板に第１導電型の不純物イオンを注入し、前記第１の絶縁膜の前記櫛歯の間の領域に第１導電型の不純物拡散領域を形成して、前記ゲート電極のゲート幅方向に沿って、前記第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域を形成する工程と、
    前記基板の前記チャネル領域の両側方に第１導電型の不純物イオンを注入し、前記ゲート長方向の前記一側方に第１導電型のドレイン領域、他側方に第１導電型のソース領域を形成する工程と、
    により電界効果トランジスタを形成する工程を含む半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記ソース領域およびドレイン領域を形成する工程は、
    前記基板上の全面に絶縁膜を形成し、前記ゲート電極を当該絶縁膜中に埋め込む工程と、
    前記絶縁膜をドライエッチングによりエッチバックし、ゲート長方向において前記ゲート電極の両側方に形成され、前記ドリフト領域の前記第１導電型の不純物拡散領域上の前記ゲート電極の前記櫛歯の間の領域を埋め込むサイドウォールを形成する工程と、
    前記サイドウォールをマスクとして、第１導電型の不純物イオンを注入し、前記ソース領域および前記ドレイン領域を形成する工程と、
    を含む半導体装置の製造方法。
  9. 請求項７に記載の半導体装置の製造方法において、
    前記半導体装置は、前記電界効果トランジスタが形成される高耐圧領域および前記電界効果トランジスタよりも耐圧が低い第２の電界効果トランジスタが形成される低耐圧領域を含み、
    前記櫛形のゲート電極を形成する工程において、前記櫛形のゲート電極を前記高耐圧領域に形成するとともに、前記低耐圧領域に第２のゲート電極を形成し、
    前記ドリフト領域を形成する工程において、前記低耐圧領域を選択的に覆うとともに前記高耐圧領域を開口した第１のレジスト膜で前記低耐圧領域を保護した状態で、前記高耐圧領域に前記ドリフト領域を形成し、さらに、前記高耐圧領域を選択的に覆うとともに前記低耐圧領域を開口した第２のレジスト膜で前記高耐圧領域を保護した状態で、前記低耐圧領域に、前記第２のゲート電極をマスクとして前記低耐圧領域の前記第２のゲート電極の両側方に第１導電型のエクステンション領域を形成する工程を含み、
    前記第１導電型のソース領域およびドレイン領域を形成する工程において、前記高耐圧領域の前記基板の前記チャネル領域の両側方に第１導電型の不純物イオンを注入し、前記ソース領域および前記ドレイン領域を形成するのと同時に、前記低耐圧領域の、前記基板の前記第２のチャネル領域の両側方に第１導電型の不純物イオンを注入し、第１導電型のソース領域およびドレイン領域を形成する半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記ソース領域およびドレイン領域を形成する工程は、
    前記基板上の全面に絶縁膜を形成し、前記ゲート電極および前記第２のゲート電極を当該絶縁膜中に埋め込む工程と、
    前記絶縁膜をドライエッチングによりエッチバックし、前記高耐圧領域において、ゲート長方向において前記ゲート電極の両側方に形成され、前記ドリフト領域の前記第１導電型の不純物拡散領域上の前記ゲート電極の前記櫛歯の間の領域を埋め込むサイドウォールを形成するとともに、前記低耐圧領域において、前記第２のゲート電極の両側方にサイドウォールを形成する工程と、
    前記高耐圧領域および前記低耐圧領域のそれぞれにおいて、前記サイドウォールをマスクとして、第１導電型の不純物イオンを注入し、前記ソース領域およびドレイン領域を形成する工程と、
    を含む半導体装置の製造方法。
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