JP6595872B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法 Download PDFInfo
- Publication number
- JP6595872B2 JP6595872B2 JP2015194572A JP2015194572A JP6595872B2 JP 6595872 B2 JP6595872 B2 JP 6595872B2 JP 2015194572 A JP2015194572 A JP 2015194572A JP 2015194572 A JP2015194572 A JP 2015194572A JP 6595872 B2 JP6595872 B2 JP 6595872B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- concentration
- mos transistor
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 116
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000012535 impurity Substances 0.000 claims description 248
- 238000000034 method Methods 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 65
- 238000009792 diffusion process Methods 0.000 claims description 43
- 230000015572 biosynthetic process Effects 0.000 claims description 42
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 39
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 39
- 238000005468 ion implantation Methods 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 229910052698 phosphorus Inorganic materials 0.000 claims description 22
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 20
- 239000011574 phosphorus Substances 0.000 claims description 20
- 229910052785 arsenic Inorganic materials 0.000 claims description 17
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 claims description 16
- 230000005684 electric field Effects 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 5
- 230000015556 catabolic process Effects 0.000 description 120
- 238000002513 implantation Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000020169 heat generation Effects 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000002040 relaxant effect Effects 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 230000006378 damage Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000010276 construction Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241000102542 Kara Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
Description
P型半導体基板1の表面に設けられた低耐圧用のNMOSトランジスタ501は、第1のゲート絶縁膜9とその直上のゲート電極6及び両端に配置するドレイン/ソース領域とからなる。そのドレイン/ソース領域は、金属とコンタクトするための低抵抗で高濃度のN型不純物領域17と第1のN型低濃度不純物領域18とで構成する。
まず、図6(2)において高耐圧NMOSトランジスタのドレイン領域に形成するN型低濃度不純物領域14を高温長時間熱処理で形成していたために、そのままこの高耐圧NMOSトランジスタの領域全体をP型ウェル領域で包むにはさらに従来よりも深いP型ウェル拡散熱処理工程を必要とした。そのため両者のウェル領域を深く形成するために、1100℃以上の高温で長時間の熱処理を2回施す事が必要で、工期の長期化とともに、横方向への拡散の伸張による所要面積の増大が発生し、それらに伴う価格上昇が避けられなかった。
N型半導体基板に設けられた第1のP型ウェル領域内に形成された、
第1のゲート絶縁膜と、
多結晶シリコンからなる第1のゲート電極と、
N型の高濃度不純物領域からなる、第1のN型高濃度ドレイン領域及び第1のN型高濃度ソース領域と、
前記ゲート電極と、前記N型高濃度ドレイン領域及び前記N型高濃度ソース領域の間に形成された第1のN型低濃度ドレイン領域及び第1のN型低濃度ソース領域と、
を有するNチャネル型の低耐圧MOSトランジスタと、
前記第1のP型ウェル領域とは別の領域に前記第1のP型ウェル領域と接して設けられたN型ウェル領域内に形成された、
第2のゲート絶縁膜と、
多結晶シリコンからなる第2のゲート電極と、
P型の高濃度不純物領域からなる、P型高濃度ドレイン領域及びP型高濃度ソース領域と、
前記第2のゲート電極と、前記P型高濃度ドレイン領域及び前記P型高濃度ソース領域の間に形成されたP型低濃度ドレイン領域及びP型低濃度ソース領域と、
を有するPチャネル型の低耐圧MOSトランジスタと、
前記第1のP型ウェル領域とは接していない、前記第1のP型ウェル領域と同じ不純物濃度を有する第2のP型ウェル領域内に形成された、
第3のゲート絶縁膜と、
多結晶シリコンからなる第3のゲート電極と、
N型の高濃度不純物領域からなる、第3のN型高濃度ドレイン領域及び第3のN型高濃度ソース領域と、
前記第3のゲート電極と、前記第3のN型高濃度ドレイン領域及び前記第3のN型高濃度ソース領域の間に配置された第2のN型低濃度ドレイン領域及び第2のN型低濃度ソース領域と、
前記第2のN型低濃度ドレイン領域及び前記第2のN型低濃度ソース領域上に配置された前記第3のゲート絶縁膜より厚い絶縁膜と、
前記第2のN型低濃度ドレイン領域の一部を含む領域と前記第3のN型高濃度ドレイン領域の下方に、深さは前記第2のP型ウェル領域よりも浅く形成された第3のN型低濃度不純物領域と、
を有する第1のNチャネル型の高耐圧MOSトランジスタと、
第2のNチャネル型の高耐圧MOSトランジスタと、
を有する半導体集積回路装置とした。
N型半導体基板に設けられた、第1のP型ウェル領域と、
前記第1のP型ウェル領域よりも不純物濃度が高い第2のP型ウェル領域内に形成されたNチャネル型の低耐圧MOSトランジスタと、
N型ウェル領域内に形成されたPチャネル型の低耐圧MOSトランジスタと、
前記第2のP型ウェル領域とは接していない、前記第2のP型ウェル領域と同じ不純物濃度を有する第3のP型ウェル領域内に形成された、
第1のゲート絶縁膜と、
多結晶シリコンからなる第1のゲート電極と、
N型の高濃度不純物領域からなる、第1のN型高濃度ドレイン領域及び第1のN型高濃度ソース領域と、
前記第1のゲート電極と、前記第1のN型高濃度ドレイン領域及び前記第1のN型高濃度ソース領域の間に配置された第1のN型低濃度ドレイン領域及び第1のN型低濃度ソース領域と、
前記第1のN型低濃度ドレイン領域及び前記第1のN型低濃度ソース領域上に配置された前記第1のゲート絶縁膜より厚い絶縁膜と、
前記第1のN型低濃度ドレイン領域の一部及び前記第1のN型高濃度ドレイン領域の下方に、深さは前記第3のP型ウェル領域よりも浅く形成された第3のN型低濃度不純物領域と、
前記第3のN型低濃度不純物領域の下から前記N型半導体基板の間に設けられた前記第1のP型ウェル領域と、
を有する第1のNチャネル型の高耐圧MOSトランジスタと、
前記第2のP型ウェル領域とは接していない、前記第2のP型ウェル領域と同じ不純物濃度を有する第4のP型ウェル領域内に形成された、
第2のゲート絶縁膜と、
多結晶シリコンからなる第2のゲート電極と、
N型の高濃度不純物領域からなる、第2のN型高濃度ドレイン領域及び第2のN型高濃度ソース領域と、
前記第2のゲート電極と、前記第2のN型高濃度ドレイン領域及び前記第2のN型高濃度ソース領域の間に配置された第2のN型低濃度ドレイン領域及び第2のN型低濃度ソース領域と、
前記第2のN型低濃度ドレイン領域及び前記第2のN型低濃度ソース領域上に配置された前記第2のゲート絶縁膜より厚い絶縁膜と、
前記第2のN型低濃度ドレイン領域の一部及び前記第2のN型高濃度ドレイン領域を含み、前記第4のP型ウェル領域と隣接し、底面が前記N型半導体基板に接して形成された第4のN型低濃度不純物領域と、
を有し、ESD保護素子として使用される第2のNチャネル型の高耐圧MOSトランジスタと、を有する半導体集積回路装置とした。
以下にこの発明の実施の形態を図面に基づいて説明する。
まず、リンを3×1014/cm3から8×1014/cm3の濃度で含有するN型半導体基板7を用意し、そのN型半導体基板7上に100から500Åの厚さのシリコン酸化膜24を熱酸化法で形成し、さらにそのシリコン酸化膜24上にLPCVD(Low Pressure Chemical Vapor Deposition)法により300から1500Åの厚さのシリコン窒化膜25を堆積する(図7(1))。
以上のようなツインウェルプロセスにより、1つのフォトマスクのみでP型ウェル領域とN型ウェル領域を正確に隣接して形成することが出来る。
まず、リンを3×1014/cm3から8×1014/cm3の濃度で含有するN型半導体基板7に対し、熱酸化法によるシリコン酸化膜24の形成、LPCVD法によるシリコン窒化膜25の堆積を行う事は第1の実施例と同様である(図10(1))。
まず、第2の実施例と同様に、N型半導体基板に対するシリコン酸化膜、シリコン窒化膜の形成(図13(1))、N型ウェル領域形成予定領域のシリコン窒化膜を除去し、露出したシリコン酸化膜を通して、N型不純物リンをイオン注入法により注入し、その後フォトレジストを剥離する、N型ウェル領域形成のためのN型不純物注入(図13(2))、熱酸化法により、N型ウェル領域形成予定領域にシリコン酸化膜を形成し、窒化膜を除去した後このシリコン酸化膜をマスクとして、ホウ素もしくはBF2のP型不純物5をイオン注入法により注入する、第1のP型ウェル領域形成のためのP型不純物注入(図13(3))を行う。以上のような第1のセルフアラインツインウェルプロセスにより、1つのフォトマスクのみで第1のP型ウェル領域とN型ウェル領域を正確に隣接して形成することが出来る。
その後の図14(1)から(3)の工程が第3の実施例特有の製造方法となる。
6 ゲート電極
7 N型半導体基板
8 第2のP型ウェル領域
9 ゲート絶縁膜
13 LOCOS絶縁膜
14 第3のN型低濃度不純物領域
15 第4のN型低濃度不純物領域
16 N型半導体基板
17 N型高濃度不純物領域
18 第1のN型低濃度不純物領域
19 第2のN型低濃度不純物領域
20 P型低濃度不純物領域
21 第1のN型ウェル領域
22 第2のN型ウェル領域
23 P型高濃度不純物領域
24 シリコン酸化膜
25 シリコン窒化膜
103 分圧回路
105 グラウンド端子
106 電源端子
107 出力端子
112 内部低電圧用グラウンド端子
113 低電圧出力端子
501 低耐圧NMOSトランジスタ
502 低耐圧PMOSトランジスタ
503 第1の高耐圧NMOSトランジスタ
504 第2の高耐圧NMOSトランジスタ
505 高耐圧PMOSトランジスタ
Claims (13)
- N型半導体基板に設けられた第1のP型ウェル領域内に形成された、
第1のゲート絶縁膜と、
多結晶シリコンを含む第1のゲート電極と、
N型の高濃度不純物領域を含む、第1のN型高濃度ドレイン領域及び第1のN型高濃度ソース領域と、
前記ゲート電極と、前記第1のN型高濃度ドレイン領域及び前記第1のN型高濃度ソース領域の間に形成された第1のN型低濃度ドレイン領域及び第1のN型低濃度ソース領域と、
を有する第1のNチャネル型MOSトランジスタと、
前記第1のP型ウェル領域とは別の領域に前記第1のP型ウェル領域と接して設けられたN型ウェル領域内に形成された、
第2のゲート絶縁膜と、
多結晶シリコンを含む第2のゲート電極と、
P型の高濃度不純物領域を含む、P型高濃度ドレイン領域及びP型高濃度ソース領域と、
前記第2のゲート電極と、前記P型高濃度ドレイン領域及び前記P型高濃度ソース領域の間に形成されたP型低濃度ドレイン領域及びP型低濃度ソース領域と、
を有するPチャネル型MOSトランジスタと、
前記第1のP型ウェル領域とは接していない、第2のP型ウェル領域内に形成された、第3のゲート絶縁膜と、
多結晶シリコンを含む第3のゲート電極と、
N型の高濃度不純物領域を含む、第2のN型高濃度ドレイン領域及び第2のN型高濃度ソース領域と、
前記第3のゲート電極と、前記第2のN型高濃度ドレイン領域及び前記第2のN型高濃度ソース領域の間に配置された第2のN型低濃度ドレイン領域及び第2のN型低濃度ソース領域と、
前記第2のN型低濃度ドレイン領域及び前記第2のN型低濃度ソース領域上に配置された前記第3のゲート絶縁膜より厚い第1の絶縁膜と、
前記第2のN型低濃度ドレイン領域の一部を含む領域と前記第2のN型高濃度ドレイン領域の下方に、深さは前記第2のP型ウェル領域よりも浅く形成された第1のN型低濃度不純物領域と、
を有する第2のNチャネル型MOSトランジスタと、
前記第1のP型ウェル領域とは接していない、第3のP型ウェル領域内に形成された、第4のゲート絶縁膜と、
多結晶シリコンを含む第4のゲート電極と、
N型の高濃度不純物領域を含む、第3のN型高濃度ドレイン領域及び第3のN型高濃度ソース領域と、
前記第4のゲート電極と、前記第3のN型高濃度ドレイン領域及び前記第3のN型高濃度ソース領域の間に配置された第3のN型低濃度ドレイン領域及び第3のN型低濃度ソース領域と、
前記第3のN型低濃度ドレイン領域及び前記第3のN型低濃度ソース領域上に配置された前記第4のゲート絶縁膜より厚い第2の絶縁膜と、
前記第3のN型低濃度ドレイン領域の一部を含む領域と前記第3のN型高濃度ドレイン領域の下方に形成された第2のN型低濃度不純物領域と、
を有する第3のNチャネル型MOSトランジスタと、を備え、
前記第3のNチャネル型MOSトランジスタは、前記第3のN型高濃度ドレイン領域が電源端子に接続され、前記第3のN型高濃度ソース領域がグラウンド端子に接続されたESD保護素子であることを特徴とする半導体集積回路装置。 - 前記第2のN型低濃度不純物領域は、深さが前記第3のP型ウェル領域よりも浅く形成されていることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第2のN型低濃度不純物領域は、前記第3のP型ウェル領域と隣接し、底面が前記N型半導体基板に接して形成されていることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第2のP型ウェル領域における前記第1のN型低濃度不純物領域の下の領域の不純物濃度は、前記第1のP型ウェル領域の不純物濃度よりも低く、
前記第2のP型ウェル領域における前記第1のN型低濃度不純物領域の下以外の領域の不純物濃度は、前記第1のP型ウェル領域の不純物濃度と同一であることを特徴とする請求項3記載の半導体集積回路装置。 - 前記第1のN型低濃度不純物領域を構成する不純物の拡散係数が、前記第2のP型ウェル領域を構成する不純物の拡散係数よりも低いことを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路装置。
- 前記N型半導体基板は、3×1014/cm3から8×1014/cm3の不純物濃度のリンを含み、
前記第1のP型ウェル領域は、8×1015/cm3から4×1016/cm3の不純物濃度のホウ素もしくはBF2を含み、前記N型半導体基板の表面より7μmから10μmまでの深さを有し、
前記N型ウェル領域は、8×1015/cm3から4×1016/cm3の不純物濃度のリンを含み、半導体基板表面より7μmから10μmの深さを有し、
前記第1のN型低濃度不純物領域は、2×1016/cm3から2×1017/cm3の不純物濃度の砒素を含み、半導体基板表面より2μmから3.5μmの深さを有していることを
特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路装置。 - 前記第1のNチャネル型MOSトランジスタの最小ゲート長が、1.0μmであるこ
とを特徴とする、請求項1乃至6のいずれか1項に記載の半導体集積回路装置。 - 前記第1のNチャネル型MOSトランジスタの最大動作電圧及び半導体集積回路装置の出力電圧が、12V以下であることを特徴とする、請求項7記載の半導体集積回路装置。
- 前記第1のP型ウェル領域が、5×1016/cm3から2×1017/cm3の不純物濃度のホウ素もしくはBF2を含むことを特徴とする請求項4記載の半導体集積回路装置。
- 前記第1のNチャネル型MOSトランジスタの最小ゲート長が、0.5μmであることを特徴とする、請求項4または9に記載の半導体集積回路装置。
- 前記第1のNチャネル型MOSトランジスタの最大動作電圧及び半導体集積回路装置の出力電圧が、6V以下であることを特徴とする、請求項10記載の半導体集積回路装置。
- 第1のNチャネル型MOSトランジスタとPチャネル型MOSトランジスタと第2のNチャネル型MOSトランジスタとを含む半導体集積回路装置の製造方法であって、
N型半導体基板上に、第1のシリコン酸化膜及び第1のシリコン窒化膜を積層し、N型ウェル層形成予定領域の前記第1のシリコン窒化膜を開口して第1のシリコン窒化膜開口部を形成し、リンを含むN型不純物をイオン注入法により注入しN型ウェル層を形成する、N型ウェル層形成工程と、
前記第1のシリコン窒化膜開口部に第1のシリコン熱酸化膜を形成し、前記第1のシリコン窒化膜を除去した、前記N型ウェル層形成予定領域以外の領域に、ホウ素もしくはBF2を含むP型不純物をイオン注入法によりセルフアラインに注入し第1のP型ウェル層を形成する、第1のP型ウェル層形成工程と、
前記第2のNチャネル型MOSトランジスタのN型低濃度不純物層形成予定領域に、砒素を含むN型不純物をイオン注入法により注入し第2のNチャネル型MOSトランジスタのN型低濃度不純物層を形成する、第2のNチャネル型MOSトランジスタのN型低濃度不純物層形成工程と、
熱処理により、前記N型ウェル層と、前記第1のP型ウェル層と、前記第2のNチャネル型MOSトランジスタのN型低濃度不純物層とを同時に拡散させる、ウェル拡散工程と、
第2のシリコン酸化膜及び第2のシリコン窒化膜を積層し、前記第2のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成予定領域の前記第2のシリコン窒化膜を開口して第2のシリコン窒化膜開口部を形成し、リンを含むN型不純物をイオン注入法により注入し第2のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソースを形成する、第2のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成工程と、
前記第2のシリコン窒化膜開口部の前記第2のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース上に第2のシリコン熱酸化膜を形成する、前記第2のNチャネル型MOSトランジスタのゲート/ドレイン間電界緩和絶縁膜形成工程と、
前記第1のNチャネル型MOSトランジスタ、前記Pチャネル型MOSトランジスタ及び前記第2のNチャネル型MOSトランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記第1のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成予定領域にリンを含むN型不純物をイオン注入法により注入する、第1のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成工程と、
前記Pチャネル型MOSトランジスタのP型低濃度ドレイン/ソース形成予定領域にホウ素もしくはBF2を含むP型不純物をイオン注入法により注入する、P型低濃度ドレイン/ソース形成工程と、
前記第1のNチャネル型MOSトランジスタ及び前記第2のNチャネル型MOSトランジスタの高濃度ドレイン/ソース形成予定領域に、砒素を含むN型不純物層をそれぞれ形成し、前記Pチャネル型MOSトランジスタの高濃度ドレイン/ソース形成予定領域にBF2を含むP型不純物層を形成する、高濃度ドレイン/ソース層形成工程と、
を有する半導体集積回路装置の製造方法。 - 第1のNチャネル型MOSトランジスタとPチャネル型MOSトランジスタと第2のNチャネル型MOSトランジスタと第3のNチャネル型MOSトランジスタを含む半導体集積回路装置の製造方法であって、
N型半導体基板上に、第1のシリコン酸化膜及び第1のシリコン窒化膜を積層し、N型ウェル層形成予定領域及び第3のNチャネル型MOSトランジスタのN型低濃度不純物層形成予定領域の前記第1のシリコン窒化膜を開口して第1のシリコン窒化膜開口部を形成し、リンを含むN型不純物をイオン注入法により注入しN型ウェル層及び第3のNチャネル型MOSトランジスタのN型低濃度不純物層を形成する、N型ウェル層及び第3のNチャネル型MOSトランジスタのN型低濃度不純物層形成工程と、
前記第1のシリコン窒化膜開口部に第1のシリコン熱酸化膜を形成し、前記第1のシリコン窒化膜を除去した、前記N型ウェル層及び第3のNチャネル型MOSトランジスタのN型低濃度不純物層以外の領域に、ホウ素もしくはBF2を含むP型不純物をイオン注入法によりセルフアラインに注入し第1のP型ウェル層を形成する、第1のP型ウェル層形成工程と、
前記第1のシリコン窒化膜を剥離した後に第2のシリコン窒化膜を堆積し、第2のNチャネル型MOSトランジスタのN型低濃度不純物層形成予定領域の前記第2のシリコン窒化膜を開口して第2のシリコン窒化膜開口部を形成し、砒素を含むN型不純物をイオン注入法により注入し第2のNチャネル型MOSトランジスタのN型低濃度不純物層を形成する、第2のNチャネル型MOSトランジスタのN型低濃度不純物層形成工程と、
前記第2のシリコン窒化膜開口部に第2のシリコン熱酸化膜を形成し、前記第2のシリコン窒化膜を除去した前記N型半導体基板上の前記第2のNチャネル型MOSトランジスタのN型低濃度不純物層形成予定領域、前記N型ウェル層形成予定領域、及び前記第3のNチャネル型MOSトランジスタのN型低濃度不純物層形成予定領域以外の領域に、ホウ素もしくはBF2を含むP型不純物をイオン注入法によりセルフアラインに注入し第2のP型ウェル層を形成する、第2のP型ウェル層形成工程と、
熱処理により、前記N型ウェル層、前記第1のP型ウェル層、前記第2のP型ウェル層、前記第2のNチャネル型MOSトランジスタのN型低濃度不純物層及び前記第3のNチャネル型MOSトランジスタのN型低濃度不純物層とを同時に拡散させる、ウェル拡散工程と、
第3のシリコン酸化膜及び第3のシリコン窒化膜を積層し、前記第2のNチャネル型MOSトランジスタ及び前記第3のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成予定領域の前記第3のシリコン窒化膜を開口して第3のシリコン窒化膜開口部を形成し、リンを含むN型不純物をイオン注入法により注入する、第2のNチャネル型MOSトランジスタ及び第3のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成工程と、
前記第3のシリコン窒化膜開口部の前記第2のNチャネル型MOSトランジスタ及び第3のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成予定領域上に第3のシリコン熱酸化膜を形成する、第2のNチャネル型MOSトランジスタ及び第3のNチャネル型MOSトランジスタのゲート/ドレイン間電界緩和絶縁膜形成工程と、
前記第1のNチャネル型MOSトランジスタ、前記Pチャネル型MOSトランジスタ、前記第2のNチャネル型MOSトランジスタ及び前記第3のNチャネル型MOSトランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記第1のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成予定領域にリンを含むN型不純物をイオン注入法により注入する、第1のNチャネル型MOSトランジスタのN型低濃度ドレイン/ソース形成工程と、
前記Pチャネル型MOSトランジスタのP型低濃度ドレイン/ソース形成予定領域にホウ素もしくはBF2を含むP型不純物をイオン注入法により注入する、P型低濃度ドレイン/ソース形成工程と、
前記第1のNチャネル型MOSトランジスタ、前記第2のNチャネル型MOSトランジスタ及び前記第3のNチャネル型MOSトランジスタの高濃度ドレイン/ソース形成予定領域に、砒素を含むN型不純物層をそれぞれ形成し、前記Pチャネル型MOSトランジスタの高濃度ドレイン/ソース形成予定領域にBF2を含むP型不純物層を形成する、高濃度ドレイン/ソース層形成工程と、
を有する半導体集積回路装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW105104138A TWI675479B (zh) | 2015-02-25 | 2016-02-05 | 半導體積體電路裝置及其製造方法 |
KR1020160020778A KR20160103937A (ko) | 2015-02-25 | 2016-02-22 | 반도체 집적회로 장치 및 그 제조 방법 |
US15/050,807 US9698147B2 (en) | 2015-02-25 | 2016-02-23 | Semiconductor integrated circuit device having low and high withstanding-voltage MOS transistors |
CN201610103191.3A CN105914208B (zh) | 2015-02-25 | 2016-02-25 | 半导体集成电路装置及其制造方法 |
US15/598,670 US9972625B2 (en) | 2015-02-25 | 2017-05-18 | Method of manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015035501 | 2015-02-25 | ||
JP2015035501 | 2015-02-25 | ||
JP2015037330 | 2015-02-26 | ||
JP2015037330 | 2015-02-26 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016164967A JP2016164967A (ja) | 2016-09-08 |
JP2016164967A5 JP2016164967A5 (ja) | 2018-09-20 |
JP6595872B2 true JP6595872B2 (ja) | 2019-10-23 |
Family
ID=56876760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015194572A Expired - Fee Related JP6595872B2 (ja) | 2015-02-25 | 2015-09-30 | 半導体集積回路装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP6595872B2 (ja) |
KR (1) | KR20160103937A (ja) |
TW (1) | TWI675479B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6775369B2 (ja) * | 2016-09-28 | 2020-10-28 | エイブリック株式会社 | 半導体装置 |
CN115547931B (zh) * | 2022-12-05 | 2023-02-14 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法、半导体器件以及晶体管 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5080032B2 (ja) | 2006-06-27 | 2012-11-21 | セイコーインスツル株式会社 | 半導体集積回路装置 |
JP2010045130A (ja) * | 2008-08-11 | 2010-02-25 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
JP5449942B2 (ja) * | 2009-09-24 | 2014-03-19 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
-
2015
- 2015-09-30 JP JP2015194572A patent/JP6595872B2/ja not_active Expired - Fee Related
-
2016
- 2016-02-05 TW TW105104138A patent/TWI675479B/zh not_active IP Right Cessation
- 2016-02-22 KR KR1020160020778A patent/KR20160103937A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
TW201705477A (zh) | 2017-02-01 |
TWI675479B (zh) | 2019-10-21 |
KR20160103937A (ko) | 2016-09-02 |
JP2016164967A (ja) | 2016-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9972625B2 (en) | Method of manufacturing semiconductor integrated circuit device | |
KR100859486B1 (ko) | 고전압용 정전기 방전 보호 소자 및 그 제조 방법 | |
US9653561B2 (en) | Low on resistance semiconductor device | |
US9368623B2 (en) | High voltage device fabricated using low-voltage processes | |
US8330219B2 (en) | Semiconductor device with high-voltage breakdown protection | |
US8053843B2 (en) | Integrated electrostatic discharge (ESD) device | |
US7718494B2 (en) | Method for forming high-drain-voltage tolerance MOSFET transistor in a CMOS process flow with double well dose approach | |
US9306057B2 (en) | Metal oxide semiconductor devices and fabrication methods | |
US20110115017A1 (en) | LDMOS transistor with asymmetric spacer as gate | |
JP5801713B2 (ja) | 半導体装置とその製造方法、およびcanシステム | |
US9997625B2 (en) | Semiconductor device and method for manufacturing the same | |
TWI462297B (zh) | Semiconductor device and method for manufacturing semiconductor device | |
JP2006013450A (ja) | 半導体装置およびその製造方法 | |
JP6595872B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP5080032B2 (ja) | 半導体集積回路装置 | |
JP2011210901A (ja) | デプレッション型mosトランジスタ | |
US9947783B2 (en) | P-channel DEMOS device | |
KR20170113346A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
US10438943B2 (en) | Field-effect transistor and semiconductor device | |
CN111200020A (zh) | 高耐压半导体元件 | |
JP2012094797A (ja) | 半導体装置及びその製造方法 | |
JP5463698B2 (ja) | 半導体素子、半導体装置および半導体素子の製造方法 | |
US9608109B1 (en) | N-channel demos device | |
US10068895B2 (en) | Transistors patterned with electrostatic discharge protection and methods of fabrication | |
JP2009124085A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20160112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180807 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190507 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190617 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190716 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190906 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190924 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190927 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6595872 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |