JP5449942B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同時に形成する半導体装置およびその製造方法に関する。

近年、多種多様な携帯機器が流通するようになり、その電源には高エネルギー密度を有し、メモリー効果が発生しないＬｉイオン電池が多用されている。それに伴い、Ｌｉイオン電池の過充電、過放電を検出する保護用ＩＣも必須となっている。例えば、携帯電話向けのＬｉイオン電池に関しては、３．６Ｖ程度の電池電圧となるが、充電する際は２０Ｖ以上の電圧がかかる事になり、ＩＣとしては高耐圧を有する素子を含むことが要求される。

この際、ＣＭＯＳトランジスタプロセスで上記ＩＣの仕様を満たそうとした場合、低耐圧に適したＭＯＳトランジスタおよび高耐圧に適したＭＯＳトランジスタを形成しなければならない。なぜなら、高耐圧素子はその仕様を満たす為には素子サイズをある程度大きくする必要があり、ＩＣの全体を高耐圧素子で構成した場合、最終的なチップサイズが増大し、コスト競争力のないＩＣとなり、市場の価格に対する要求を満たすことは困難になってしまうからである。その為、高電圧が印加される回路部分に高耐圧素子を使用し、その他の回路領域は低耐圧素子を使用することでチップサイズを抑制しなければならない。

このような理由により、半導体装置の製造方法としては、高耐圧、低耐圧それぞれに見合った異なるゲート酸化膜厚を形成することが可能な半導体装置およびその製造方法が必須となっている。

以下に、異なるゲート酸化膜厚を有する半導体装置の従来の製造方法を示す。図４（ａ）から（ｅ）は従来の半導体装置の製造フローを示している。まず図４（ａ）に示すように、半導体基板５２上の素子分離領域に所謂ＬＯＣＯＳ法を用いて、フィールド絶縁膜２３を形成する。フィールド絶縁膜２３の下部には、反転防止拡散層３１が形成されている。この拡散層は、フィールド絶縁膜２３の形成時に形成する窒化膜をマスクとして、例えばイオン注入法を用いて形成される。

次に図４（ｂ）に示すように相対的に厚い第一のゲート絶縁膜２４を熱酸化により形成する。その後、図４（ｃ）に示すようにフォトリソグラフィ法を用いて高耐圧素子が形成される領域にフォトレジスト４１を形成し、そのフォトレジスト４１をマスクとして、低耐圧素子が形成される領域の第一のゲート絶縁膜２４をエッチングし除去する。

次に、相対的に薄い第二のゲート酸化膜２５を熱酸化により形成し、図４（ｄ）に示す構造を得る。次に、図４（ｅ）に示すように、例えば多結晶シリコン膜を用いてゲート電極５１を形成し、半導体基板５２上にゲート酸化膜厚が異なるＭＯＳ構造を得ることが可能となる（例えば特許文献１乃至３参照のこと）。

特開昭５８−１００４５０号公報 特開平１−１１０７６１号公報 特開平３−２３１４５６号公報

前述した従来の半導体装置の製造方法においては、低耐圧素子が形成される領域の第一のゲート絶縁膜２４を確実に除去する必要があり、第一のゲート絶縁膜２４の厚さに対して工程ばらつきを加味し、オーバーエッチングを行う必要がある。この際に、低耐圧素子が形成される領域においてはＬＯＣＯＳ法によって形成されたフィールド絶縁膜２３の細った領域、所謂バーズビークと呼ばれる領域もエッチングされることになり、半導体基板５２の表面が抉れたような状態で露出することになる。

これらにより、低耐圧素子が形成される領域のサイズは、フィールド絶縁膜２３のバーズビーク長および第一のゲート酸化膜２４のエッチングばらつきにより変動することになる。つまり、ＭＯＳトランジスタの幅が変動しやすくなり、ＭＯＳトランジスタの特性ばらつきが発生しやすい構造となる。また、低耐圧素子が形成される領域にフィールド絶縁膜２３下部に形成した反転防止拡散層３１が結果的に迫り出したような構造となる。これらの影響により、ＭＯＳトランジスタのチャネル幅を小さく設計した際に閾値電圧が上昇してしまう所謂狭チャネル効果が現れやすく、さらにチャネル幅のばらつきにより、狭チャネル効果の程度が大きく変動することになるので、制御性の悪い製造方法によってＭＯＳトランジスタが作られることになってしまう。

また、第一のゲート絶縁膜２４がエッチングされたバーズビーク部分の半導体基板表面はＬＯＣＯＳ法によるフィールド絶縁膜形成時に窒化膜があることで発生する応力により、結晶構造が歪んでいると考えられ、第二のゲート絶縁膜２５を形成した際に膜質が悪い可能性があり、ゲート絶縁膜の信頼性といった点で懸念を残す。

上記のように従来の半導体装置の製造方法においては、素子特性のばらつきを低減する為には素子サイズを大きく設定する必要があり、チップサイズの増加に繋がってしまうというデメリットが問題点としてあり、さらに、ゲート絶縁膜の信頼性という点では素子サイズを大きくしたとしても懸念が残ってしまうという問題点がある。

上記の課題を解決するために、本発明は以下の手段を用いた。
（１）相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同時に形成する半導体装置において、相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタ領域のフィールド絶縁膜端を相対的に厚いゲート絶縁膜で覆うことにより、相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタのチャネル領域がフィールド絶縁膜のバーズビーク領域からオフセットされていることを特徴とする半導体装置とした。
（２）（１）記載の相対的に厚いゲート酸化膜を有するＭＯＳトランジスタは、ソースおよびドレインの高濃度拡散層がフィールド絶縁膜によってオフセットされている構造であることを特徴とする半導体装置とした。
（３）第１導電型の半導体基板上にパッド酸化膜を形成する工程と
前記パッド酸化膜上に窒化膜を形成する工程と、
フォトレジストを用いたパターンによって所望の領域のみ前記窒化膜をエッチングする工程と、
窒化膜が開口した領域にイオン注入法を用いて第１導電型の反転防止拡散層および第２導電型のオフセット拡散層を形成する工程と、
前記窒化膜がエッチングされた領域にフィールド絶縁膜を形成する工程と、
前記窒化膜および前記パッド酸化膜を除去する工程と、
前記半導体基板表面に相対的に厚いゲート絶縁膜を形成する工程と、
前記相対的に厚いゲート絶縁膜をフォトレジストを用いたパターンによって所望の領域のみ除去する工程と、
相対的に薄いゲート絶縁膜を形成する工程と、
多結晶シリコン膜を形成する工程と、
多結晶シリコン膜に導電性を持たせる工程と、
フォトレジストを用いたパターンによって所望の領域のみ多結晶シリコン膜をエッチングする工程と、
フォトレジストを用いたパターンによって所望の領域のみにイオン注入法を用いて、第２導電型の高濃度拡散層を形成する工程
を有することを特徴とする半導体装置の製造方法とした。
（４）相対的に厚いゲート絶縁膜を相対的に薄いゲート絶縁膜よりも早い工程で形成することを特徴とした半導体装置の製造方法とした。
（５）（３）記載の相対的に厚いゲート絶縁膜をフォトレジストを用いたパターンによって所望の領域のみ除去する工程において、フォトレジストのパターンは相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタが形成される領域のフィールド絶縁膜端のバーズビーク部分を覆っていることを特徴とする半導体装置の製造方法とした。
（６）（３）記載の相対的に厚いゲート絶縁膜をフォトレジストを用いたパターンによって所望の領域のみ除去する工程において、フォトレジストのパターンは相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタの高濃度拡散層となる領域が開口するように形成されることを特徴とする半導体装置の製造方法とした。
（７）（３）記載のフォトレジストを用いたパターンによって所望の領域のみにイオン注入法を用いて、第２導電型の高濃度拡散層を形成する工程において、イオン注入を行う際の注入エネルギーは相対的に厚いゲート絶縁膜を突き抜けないエネルギーであることを特徴とする半導体装置の製造方法とした。

相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタが形成される領域のフィールド絶縁膜端を相対的に厚いゲート絶縁膜で覆うことで、フィールド絶縁膜下部に形成された反転防止拡散層から相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタのチャネル領域をオフセットさせることによって、フィールド絶縁膜の膜厚ばらつきや相対的に厚い第一のゲート絶縁膜のエッチングばらつき、および反転防止拡散層によるチャネル端の濃度変動の影響を受けず、ＭＯＳトランジスタのチャネル幅を短く設計した際に生じる狭チャネル効果の影響を抑制することが可能となり、素子特性が安定した半導体装置を提供することが可能となる。

本発明の実施例である半導体装置の製造方法を示す模式的断面フロー図である。 本発明の実施例である半導体装置の製造方法を示す模式的断面フロー図である。 本発明の実施例である半導体装置を示す模式的平面図および模式的断面図である。 従来の実施例による半導体装置の製造方法を示す模式的断面フロー図である。

以下、本発明による半導体装置およびその製造方法について図面を用いて詳細に説明を行なう。

図１および図２に本発明の実施例である半導体装置の製造方法について示す。なお、以下の説明においては、Ｎチャネル型ＭＯＳトランジスタを例に説明を行う。Ｐ型半導体基板１１上にパッド酸化膜２２を形成し、パッド酸化膜２２上に窒化膜２１を形成し、所望の領域が開口するように窒化膜２１をパターニングした後、開口した領域のＰ型半導体基板１１の表面領域にイオン注入法を用いて反転防止拡散層３１およびオフセット拡散層３２を形成し、図１（ａ）を得る。なお、窒化膜２２のパターニングにおいては、フォトリソグラフィ法を用いてパターニングされたフォトレジストをマスクとして、例えばフッ素系ガスを用いてドライエッチングにて行う。また、素子分離領域には半導体基板と同導電型である例えばボロンをイオン注入し、ＭＯＳトランジスタのオフセットとなる領域には、半導体基板と逆導電型である例えばリンをイオン注入し、それぞれ反転防止拡散層３１およびオフセット拡散層３２を形成する。注入する領域は、フォトリソグラフィ法を用いてパターニングされたレジストをマスクとして使用し、選択的に不純物導入をおこなう。

次に窒化膜２１をマスクとして、例えばウェット酸素雰囲気中にて熱酸化処理を行い、窒化膜２１で覆われていない半導体基板の表面に膜厚が600nm〜800nm程度のフィールド絶縁膜２３を形成する。その後、窒化膜２１およびパッド酸化膜２２を除去し、図１（ｂ）の状態となる。

次に図１（ｃ）に示すように、相対的に厚い第一のゲート絶縁膜２４を例えばウェット酸素雰囲気中で熱酸化によって形成する。その際、第一のゲート絶縁膜の厚さは、ソースおよびドレインとなる高濃度拡散層を形成する際の不純物イオン注入時に、Ｐ型半導体基板１１上に不純物が導入されない、つまりイオン注入された不純物が第一のゲート絶縁膜２４を突き抜けない厚さに設定する。しかし、その一方で、相対的に厚いゲート絶縁膜を有したＭＯＳトランジスタが、高耐圧素子に要求される最大印加電圧を長時間印加しても破壊しない、もしくは動作が最終的な製品となった際の製品仕様に対して規格外とならない範囲でなるべく薄くなるように決定する。つまり、最終的に膜厚は、両者の兼ね合いで決定することになる。

次に、図１（ｄ）に示すように、フォトリソグラフィ法を用いてパターニングされたフォトレジスト４１を形成し、相対的に厚い第一のゲート絶縁膜２４をエッチングするためのマスクとする。フォトレジスト４１は相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタが形成される領域を開口するようにパターニングするが、この領域端にあるフィールド絶縁膜２３のバーズビーク領域がフォトレジスト４１で覆われるように形成する。

また、フォトレジスト４１がフィールド絶縁膜２３のバーズビークを覆う幅は、フォトレジスト４１のアライメントずれおよび厚い第一のゲート絶縁膜２４をエッチングする際の横方向へのエッチング量を加味して、バーズビーク領域が露出しないように設定する。また、フォトレジスト４１は相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタのソースおよびドレインとなる高濃度拡散層形成領域も開口するようにパターニングする。この時、上記高濃度拡散層形成領域を開口しない場合、厚い第一のゲート絶縁膜２４が残ることになる。これにより、別工程にて残った絶縁膜を除去するか、イオン注入による不純物導入工程を追加しなければ、厚いゲート絶縁膜を有するＭＯＳトランジスタの高濃度拡散層を形成できないことになり、工程数の増加に繋がる。よって、工程数を低減させる為に本工程において、前記領域の第一のゲート絶縁膜２４を除去することが必要となる。またこの際に、相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタの構造が、フィールド絶縁膜によるオフセットを用いない構造であった場合、ゲート電極となる多結晶シリコン膜が形成される領域にのみ厚いゲート絶縁膜が残るようにフォトレジストを形成しなければならなくなる。しかし、上記のような構造の場合、厚い第一のゲート絶縁膜２４をエッチングする際にウェットエッチングを行うと等方性のため、厚い第一のゲート絶縁膜２４のサイドもエッチングされてしまうことになり、所謂“す”が発生することになる。仮に異方性のドライエッチングで行ったとしても、ゲート電極となる多結晶シリコン膜と厚い第一のゲート絶縁膜２４とのアライメントずれの問題があり、安定した素子を形成することは非常に困難となる。よって、相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタの構造は、フィールド絶縁膜２３によるオフセットを有したＬＯＣＯＳオフセット型ＭＯＳトランジスタを用いて、チャネル形成領域とソースおよびドレインが形成される高濃度拡散層領域を分離し、上記課題を回避する必要がある。

次に、フォトレジスト４１をマスクとして、第一のゲート絶縁膜２４をエッチングし、図２（ａ）の状態を得る。

次に、図２（ｂ）に示すように相対的に薄い第二のゲート絶縁膜２５を例えばウェット酸素雰囲気中で熱酸化によって形成する。第二のゲート絶縁膜厚は、相対的に薄いゲート絶縁膜を有したＭＯＳトランジスタが、低耐圧素子に要求される最大印加電圧を長時間印加しても破壊しない、もしくは動作が最終的な製品となった際の製品仕様に対して規格外とならない範囲でなるべく薄くなるように決定する。

次に、第二のゲート絶縁膜２５上に例えば化学気相成長法によって膜厚200nm〜400nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを1×10²⁰atom/cm³程度の不純物濃度となるように多結晶シリコンに拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。その後、導電性を持った多結晶シリコン膜をパターニングし、所望の位置にゲート電極５１を形成する。

次に、パターニングされたゲート電極５１をマスクとして、イオン注入法を用いて例えば砒素を導入し、ソースおよびドレインの高濃度拡散層３３を形成し、図２（ｃ）に示す構造を得る。この際、イオン注入される不純物が相対的に厚い第一のゲート絶縁膜２４を突き抜けず、相対的に薄い第二のゲート絶縁膜は通過するようにイオン注入のエネルギーを設定する。すなわち、不純物は相対的に厚い第一のゲート絶縁膜２４をマスクとして自己整合的に半導体基板１１へ導入されることになる。ここで、イオン注入のエネルギー条件は、不純物を導入する領域のＰ半導体基板１１表面に存在する第二のゲート絶縁膜２５の厚さのばらつきやイオン注入時の飛程ばらつきを考慮して、安定的に高濃度拡散層３３が形成されるエネルギーとする。これより、第一のゲート絶縁膜２４の膜厚を決定する際には、以上のようにして定められたイオン注入エネルギーを考慮して行うこととなる。

続いて、本発明における効果について図面を用いて説明する。図３（ａ）は、図２（ｃ）に示す断面構造を平面的に表した図となる。さらに図３（ｂ）は、図３（ａ）におけるｌからｌ'における一点鎖線部分での断面図となり、図３（ｃ）は図３（ａ）におけるmからm'における一点鎖線部分での断面図を表している。

図３（ｂ）に示すように、相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタのゲート電極５１は、フィールド絶縁膜２３およびフィールド絶縁膜２３の下部に形成される比較的高濃度である反転防止拡散層３１からオフセットされた構造となる。これにより、従来の製造方法にて問題となるフィールド絶縁膜２３の膜厚ばらつきや第一のゲート絶縁膜２４のエッチングばらつき、および反転防止拡散層３１によるチャネル端の濃度変動などの影響を受けない、安定した構造となっている。また、図３（ｃ）に示すようにソースおよびドレインとなる高濃度拡散層３３も同様にフィールド絶縁膜２３のバーズビーク領域からオフセットした構造とすることで、チャネル幅と高濃度拡散層３３の幅を合わせる構造としている。

以上より、相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同時に形成する半導体装置およびその製造方法において、相対的に薄いゲート酸化膜を有するＭＯＳトランジスタの狭チャネル効果が抑制された、安定した素子特定である半導体装置とその製造方法を提供することが可能となる。

本説明では、Ｎチャネル型ＭＯＳトランジスタを例に詳細な説明を行っているが、Ｐチャネル型ＭＯＳトランジスタにおいてもその効果は変わることはない。また、相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタの構造は最も単純なＭＯＳトランジスタの構造で表しているが、例えばＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＬＯＣＯＳオフセット構造であったとしても同様の効果が得られる。

１１ Ｐ型半導体基板
２１ 窒化膜
２２ パッド酸化膜
２３ フィールド絶縁膜
２４ 第一のゲート絶縁膜
２５ 第二のゲート絶縁膜
３１ 反転防止拡散層
３２ オフセット拡散層
３３ 高濃度拡散層
４１ フォトレジスト
５１ ゲート電極
５２ 半導体基板

Claims (6)

1. 相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同一半導体基板上に形成する半導体装置において、前記相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタが形成される領域のフィールド絶縁膜の端を相対的に厚いゲート絶縁膜で覆うことにより、前記相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタのチャネル領域とソースおよびドレインの高濃度拡散層が前記フィールド絶縁膜のバーズビーク領域からオフセットされていることを特徴とする半導体装置。
2. 前記相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタは、ソースおよびドレインの高濃度拡散層が前記フィールド絶縁膜によってオフセットされている構造であることを特徴とする請求項１記載の半導体装置。
3. 相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同一半導体基板上に形成する半導体装置の製造方法において、
   第１導電型の半導体基板上にパッド酸化膜を形成する工程と、
   前記パッド酸化膜上に窒化膜を形成する工程と、
   前記窒化膜の所定の領域をエッチングする工程と、
   前記エッチングにて形成された窒化膜の開口領域を通じて、後に第１導電型の反転防止拡散層および第２導電型のオフセット拡散層を形成するための不純物を前記半導体基板にイオン注入する工程と、
   前記窒化膜がエッチングされた領域にフィールド絶縁膜を形成するとともに前記第１導電型の反転防止拡散層および前記第２導電型のオフセット拡散層を形成する工程と、
   前記窒化膜および前記パッド酸化膜を除去する工程と、
   前記半導体基板表面に相対的に厚いゲート絶縁膜を形成する工程と、
   前記相対的に厚いゲート絶縁膜を所望の領域のみ除去する工程と、
   相対的に薄いゲート絶縁膜を形成する工程と、
   前記相対的に厚いゲート絶縁膜および前記相対的に薄いゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、
   前記多結晶シリコン膜に導電性を持たせる工程と、
   前記多結晶シリコン膜をエッチングしてゲート電極を形成する工程と、
   前記相対的に厚いゲート絶縁膜をマスクとして、前記相対的に厚いゲート絶縁膜を突き抜けない注入エネルギーで第２導電型の高濃度拡散層となる領域に自己整合的に不純物をイオン注入する工程と、
   を有することを特徴とする半導体装置の製造方法。
4. 前記相対的に厚いゲート絶縁膜を形成する工程は、前記相対的に薄いゲート絶縁膜を形成する工程よりも早く行われることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記相対的に厚いゲート絶縁膜を所望の領域のみ除去する工程において、前記相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタが形成される領域の前記フィールド絶縁膜の端のバーズビーク部分は除去されないことを特徴とする請求項３または４記載の半導体装置の製造方法。
6. 前記相対的に厚いゲート絶縁膜を所望の領域のみ除去する工程において、前記相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタの高濃度拡散層となる領域にある前記相対的に厚いゲート絶縁膜が除去されることを特徴とする請求項３乃至５のいずれか１項記載の半導体装置の製造方法。

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