JP2014239097A - 高電圧半導体素子およびその製造方法 - Google Patents

高電圧半導体素子およびその製造方法 Download PDF

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Abstract

【課題】高電圧(ＨＶ)半導体素子及びその製造方法を提供する。【解決手段】ＨＶ半導体素子は、第１の導電型を有する半導体基板、半導体基板の一部上に設けられるゲート構造、ゲート構造の側壁上にそれぞれ設けられ、スペーサーのうちの１つが、ゲート構造に接触する第１の絶縁スペーサー、ダミーゲート構造、および第２の絶縁スペーサーを含む複合スペーサーである、一対のスペーサー、半導体基板内の一部に設けられ、ゲート構造の一部および一対のスペーサーのうちの１つの下方に位置し、第１の導電型とは逆の第２の導電型を有する第１のドリフト領域、及びゲート構造の対向する側における半導体基板の一部内にそれぞれ設けられ、第２の導電型を有し、かつドーピング領域のうちの１つが第１のドリフト領域内に設けられる、一対のドーピング領域、を含む。【選択図】図９

Description

本発明は半導体製造に関し、特に高電圧(ＨＶ)半導体素子およびその製造方法に関する。
近年、高電圧素子に対する需要の増加に伴って、高電圧素子に用いられる高電圧金属酸化膜半導体電界効果トランジスタ(ＨＶ ＭＯＳＦＥＴ)の研究への関心が高まっている。
様々なタイプの高電圧金属酸化膜半導体電界効果トランジスタのうち、高電圧金属酸化膜半導体電界効果トランジスタのソースおよびドレインによく用いられているのは二重拡散構造（double-diffused structure）である。かかる二重拡散構造により、高電圧金属酸化膜半導体電界効果トランジスタはより高い絶縁破壊電圧（breakdown voltage）を維持することができている。二重拡散構造を備える金属酸化膜半導体電界効果トランジスタは、例えば約１０〜３０Ｖの高動作電圧を有する高電圧素子として機能し得る。
しかしながら、半導体製造におけるサイズ縮小化の傾向により、高電圧素子の限界寸法をさらに縮小することが求められている。よって、高電圧素子のサイズ縮小化のニーズおよび傾向に対応するべく、サイズがより縮小された二重拡散構造を持つ信頼性のある高電圧半導体素子が求められる。
高電圧(ＨＶ)半導体素子およびその製造方法を提供する。
高電圧（ＨＶ）半導体素子の例示的実施形態は、第１の導電型を有する半導体基板、半導体基板の一部の上に設けられるゲート構造、ゲート構造の側壁上にそれぞれ設けられ、スペーサーのうちの１つが、ゲート構造に接触する第１の絶縁スペーサー、ダミーゲート構造、および第２の絶縁スペーサーを含む複合スペーサーである、一対のスペーサー、半導体基板内の一部に設けられ、ゲート構造の一部および一対のスペーサーのうちの１つの下方に位置し、第１の導電型とは逆の第２の導電型を有する第１のドリフト領域、及び、 ゲート構造の対向する側における半導体基板の一部内にそれぞれ設けられ、第２の導電型を有し、かつドーピング領域のうちの１つが第１のドリフト領域内に設けられる、一対のドーピング領域、を含む。
高電圧半導体素子の製造方法の例示的実施形態は、第１の導電型を有する半導体基板を準備する工程、 半導体基板内の一部に、第１の導電型とは逆の第２の導電型を有すしたドリフト領域を形成する工程、半導体基板の上に、ドリフト領域を部分的に覆うゲート構造およびドリフト領域の上に設けられるダミーゲート構造を形成する工程、 第１の絶縁スペーサーおよび一対の第２の絶縁スペーサーを形成する工程、及び、イオン注入プロセスを行って、第２の絶縁スペーサーに隣接する半導体基板内に２つのドーピング領域を形成する工程を含み、第１の絶縁スペーサーがゲート構造とダミーゲート構造との間に位置し、かつ第２の絶縁スペーサーがダミーゲート構造の側壁上にそれぞれ設けられ、ドーピング領域が第２の導電型を有し、かつドーピング領域のうちの１つがドリフト領域内に形成される。
高電圧半導体素子の製造方法の別の例示的実施形態は、第１の導電型を有する半導体基板を準備する工程、 半導体基板内の２つの異なる部分に、第１の導電型とは逆の第２の導電型を有した一対のドリフト領域を形成する工程、半導体基板の上に、ドリフト領域を部分的に覆うゲート構造、及び、複数のドリフト領域の上にそれぞれ設けられる複数のダミーゲート構造を形成する工程、ゲート構造とダミーゲート構造との間に位置する第１の絶縁スペーサー、及び、ダミーゲート構造の側壁上にそれぞれ設けられる一対の第２の絶縁スペーサーを形成する工程、イオン注入プロセスを行って、第２の絶縁スペーサーに隣接する半導体基板内に、第２の導電型を有した一対のドーピング領域を形成する工程、及び、アニーリングプロセスを行う工程を含み、一対のドーピング領域は、複数のドリフト領域にそれぞれ設けられる。
本発明によれば、ＨＶ半導体素子のサイズ縮小化および製造コスト削減が達成される。
図１は本発明の１実施形態による高電圧半導体素子の概略断面図である。 図２は図１に示された高電圧半導体素子の概略上面図である。 図３は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略断面図である。 図４は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略上面図である。 図５は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略断面図である。 図６は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略上面図である。 図７は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略断面図である。 図８は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略上面図である。 図９は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略断面図である。 図１０は本発明の１実施形態による高電圧半導体素子の製造方法における中間段階を示す概略上面図である。 図１１は本発明の別の実施形態による高電圧半導体素子の概略断面図である。 図１２は図１１に示された高電圧半導体素子の概略上面図である。 図１３は本発明のまた別の実施形態による高電圧半導体素子の概略断面図である。 図１４は図１３に示された高電圧半導体素子の概略上面図である。 図１５は本発明の別の実施形態による高電圧半導体素子の概略断面図である。 図１６は図１５に示された高電圧半導体素子の概略上面図である。 図１７は本発明のまた別の実施形態による高電圧半導体素子の概略断面図である。 図１８は図１７に示された高電圧半導体素子の概略上面図である。 図１９は本発明の１実施形態による高電圧半導体素子における電気的接続を示す概略断面図である。 図２０は本発明の別の実施形態による高電圧半導体素子の概略断面図である。
以下の記載は、本発明を実施するための形態である。この記載は本発明の主な原理を説明する目的でなされたものであって、限定の意味で解釈されるべきではない。
図１〜２はそれぞれ例示的な高電圧（ＨＶ）半導体素子の断面および上面を示す概略図であり、図１は図２における線１−１に沿った断面を示している。この実施形態において、ＨＶ半導体素子は、二重拡散構造を含んでおり、例えば約１０〜３０Ｖの高電圧動作に適用することができる。
図１〜２には、高電圧(ＨＶ)半導体素子１０が示されており、それは半導体基板１２、半導体基板１２の一部上に設けられるゲート構造Ｓ、ゲート構造Ｓ両側において半導体基板１２内に設けられる二重拡散構造ＤＤ、および二重拡散構造ＤＤの一部の上に設けられる導電コンタクト３０を含む。
分離構造（isolation structure）１３が半導体基板１２内に設けられている。上面から見ると、分離構造１３（図２参照）は半導体基板１２の一部を取り囲んでおり、これにより半導体素子をその中に設置させる能動領域（active region）Ａ１が定められ、ゲート構造が能動領域Ａ１内における半導体基板１２の一部上に設けられる。図１において、ゲート構造Ｓは、半導体基板１２上に順次積層されるゲート誘電体層１４およびゲート電極層１６を含む。ゲート構造Ｓのゲート誘電体層１４およびゲート電極層１６の対向する側壁上に絶縁スペーサー（insulating spacer）１８がそれぞれ形成される。二重拡散構造ＤＤは、半導体基板１２中の一部内に設けられるドリフト領域（drift region）２０、およびドリフト領域の一部内に設けられるドーピング領域（doping region）２２を含み、ドリフト領域２０は部分的にゲート構造Ｓの下方に配され、ドーピング領域２２はＨＶ半導体素子１０のソース／ドレイン領域として機能する。本実施形態において、半導体基板１２は第１の導電型の基板、例えばｐ型シリコン基板であり、ドリフト領域２０およびドーピング領域２２は、第１の導電型とは逆の第２の導電型の領域、例えばｎ型領域であり、ドーピング領域２２における第２の導電型のドーパント濃度は、ドリフト領域２０におけるそれよりも１０倍高い。導電コンタクト３０は各ドーピング領域２２の一部の上に設けられる。
図１〜２に示される実施形態において、ゲート構造Ｓ、ドーピング領域２２、ドリフト領域２０、および導電コンタクト３０は、各種のフォトリソグラフィープロセス（図示せず）を実行して、先ず各種のパターン化マスク層またはフォトレジスト層（図示せず）を形成し、さらにエッチングプロセスまたはイオン注入プロセス（いずれも図示せず）を組み合わせることによって作製される。図１〜２に示されるＨＶ半導体素子１０が例えば約１０〜３０Ｖという高い絶縁破壊電圧を確実に有するようにするために、ドーピング領域２２とゲート構造Ｓの側壁との間の所定の間隔Ｄ１、およびドーピング領域２２と導電コンタクト３０の側壁との間の所定の間隔Ｄ２を制限し、これによりゲート構造Ｓ、ドーピング領域２２、ドリフト領域２０および導電コンタクト３０を形成するためのフォトリソグラフィープロセスの精度をコントロールすると共に、作製されたＨＶ半導体素子１０の高絶縁破壊電圧のパフォーマンスを保つ。また、ＨＶ半導体素子１０のドーピング領域２２およびドリフト領域２０の作製が、各種のパターン化マスク層またはフォトレジスト層を形成するための２種の異なるフォトリソグラフィープロセス（図示せず）に、２種の異なるイオン注入プロセス（図示せず）を組み合わせることにより達成されるという事実により、ＨＶ半導体素子１０の製造コストは高くなっている。よって、ドーピング領域２２およびドリフト領域２０の作製、ならびに所定の間隔Ｄ１およびＤ２の制限は、ＨＶ半導体素子１０のコスト低減およびサイズ縮小化には不利である。
図３〜１０は、高電圧（ＨＶ）半導体素子１００の製造方法の例示的実施形態の各種上面および断面を示す概略図である。図３、５、７および９はＨＶ半導体素子１００の製造における各中間段階を示す断面図であり、図４、６、８および１０はＨＶ半導体素子１００の製造における各中間段階を示す上面図である。図３、５、７および９はそれぞれ、図４における線３−３、図６における線５−５、図８における線７−７、および図１０における線９−９に沿った断面図を示している。この実施形態におけるＨＶ半導体素子１００およびその製造方法は、例えばサイズ縮小および製造コスト低減という利点を有しているため、ＨＶ半導体素子１０のサイズ縮小化および製造コスト低減といったような課題が解決される。
図３〜４において、先ず、例えばｐ型シリコン基板のような第１の導電型の半導体基板１０２を準備する。次に、浅溝分離（ＳＴＩ）プロセスまたはフィールド酸化（field oxidation，ＦＯＸ）プロセスのような製造プロセスを実行して、半導体基板１０２の一部内に分離構造１０４を形成する。図４に示されるように、分離構造１０４は上面から見て略長方形の形状で表されており、また図３の断面図において分離構造１０４は２つの部分として表されている。半導体基板１０２の一部内に形成される分離構造１０４は、高電圧（ＨＶ）半導体素子１００の形成（図９〜１０参照）に用いられる能動領域Ａ２を定める。次に、所定のパターン化マスク層をイオン注入プロセスと組み合わせて用いる（いずれも図示せず）ことによってイオン注入プロセス（図示せず）を行い、半導体基板１０２内に２つの分け隔てられたドリフト領域１０６を形成する。本実施形態において、ドリフト領域１０６は第１の導電型とは逆の第２の導電型の領域、例えばｎ型領域である。
図５〜６において、誘導体層および導電層（いずれも図示せず）を半導体基板の上に順次、覆うように（blanketly）形成してから、パターン化し、これにより能動領域Ａ２内における半導体基板１０２上にゲート構造Ｓ１および２つのダミーゲート構造Ｓ２を形成する。図５〜６に示されるように、ゲート構造Ｓ１は能動領域Ａ２内における半導体基板１０２上に設けられ、それに隣接するドリフト領域１０６の一部を部分的に覆う。ダミーゲート構造Ｓ２はゲート構造Ｓ１の両側に設けられ、かつ各ドリフト領域１０６の一部にそれぞれ位置する。上面から見ると、ゲート構造Ｓ１およびダミーゲート構造Ｓ２はストリップ形状（strip configuration）に形成されている。ここで、ゲート構造Ｓ１およびダミーゲート構造Ｓ２は、パターン化誘導体層１０８およびパターン化導電層１１０をそれぞれ含む。本実施形態において、誘導体層１０８は、酸化シリコン、窒化シリコン、または高誘電率（ｈｉｇｈ−ｋ）の誘電材料のような誘電材料を含み、かつ導電層１１０はポリシリコンまたは金属のような導電材料を含み得る。さらに、ゲート構造Ｓ１およびダミーゲート構造Ｓ２は線幅または限界寸法Ｃ１およびＣ２をそれぞれ有し、Ｃ１およびＣ２の比率は約５：１〜２０：１であり、ダミーゲート構造Ｓ２とゲート構造Ｓ１との間には間隔Ｐが形成される。ゲート構造Ｓ１のＣ１および間隔Ｐの比率は約５：１〜２０：１である。ゲート構造Ｓ１はＨＶ半導体素子の機能ゲート（functional gate）として機能でき、かつダミーゲート構造Ｓ２は複合スペーサー（図７〜１０参照）の一部として機能し得る。
図７〜８において、酸化シリコン絶縁材料のような絶縁材料の層（図示せず）を、図５〜６に示される構造の上に覆うように設けて、ゲート構造Ｓ１とダミーゲート構造Ｓ２との間のスペースを埋める。次に、ドライエッチングプロセスのようなエッチングプロセス（図示せず）を絶縁材料の層に対して行い、これによってゲート構造Ｓ１とダミーゲート構造Ｓ２との間に絶縁スペーサー１１２を、ダミーゲート構造Ｓ２の側壁上に別の絶縁スペーサー１１４を形成する。絶縁スペーサー１１２および１１４の形成後、ゲート構造Ｓ１およびダミーゲート構造Ｓ２の上表面は露出する。ここで、絶縁スペーサー１１２は断面で長方形になるよう形成され、絶縁スペーサー１１４は断面で扇形状に形成される（図７を参照）。
次に、ゲート構造Ｓ１、ダミーゲート構造Ｓ２、ならびに絶縁スペーサー１１２および１１４を注入マスクとして用いてイオン注入プロセス１２０を行い、これによってドリフト領域１０６内に絶縁スペーサー１１４の一側に隣接する自己整合（self-aligned）ドーピング領域１２２を形成する。ゲート構造Ｓ１とダミーゲート構造Ｓ２との間に形成された絶縁スペーサー１１２は、ゲート構造Ｓ１とダミーゲート構造Ｓ２との間のドリフト領域１０６内に不要なドーピング領域が形成されるのを阻止する。
本実施形態において、イオン注入プロセス１２０では、ドリフト領域１０６を形成するための、第２の導電型を有するドーパントをドープし、これによってドリフト領域１０６と同じ第２の導電型を有するドーピング領域１２２、例えばｎ型領域を形成する。ドーピング領域１２２はドリフト領域１０６に比べ１０倍高いドーパント濃度を有し得るため、ドレイン領域またはソース領域として機能する。
図９〜１０において、アニールプロセス（図示せず）を行った後に、高電圧半導体素子１００が形成される。図９に示されるように、アニールプロセス後、ドーピング領域１２２はさらに絶縁スペーサー１１４下方のエリアまで拡散する。次に、各ドーピング領域１２２の一部の上に導電コンタクト１３０が形成される。本実施形態において、導電コンタクト１３０は、タングステン、アルミニウム、または銅のような金属材料を含み得る。ここで、図９に示されるように、ゲート構造Ｓ１の両側にあるダミーゲート構造Ｓ２ならびに絶縁スペーサー１１２および１１４は、ＨＶ半導体素子１００の複合スペーサーを形成し、かつドーピング領域１２２とゲート構造Ｓ１の側壁との間に間隔Ｄ３が形成され、ドーピング領域１２２と導電コンタクト１３０の側壁との間に間隔Ｄ４が形成される。図１〜２に示されるゲート構造Ｓとドーピング領域２２との間に形成される間隔Ｄ１、およびドーピング領域２２と導電コンタクト３０との間に形成される間隔Ｄ２と比較すると、間隔Ｄ３と間隔Ｄ４の和（Ｄ３＋Ｄ４）は、上述した間隔Ｄ１と間隔Ｄ２の和（Ｄ１＋Ｄ２）の約５０〜８０％であり、よってＨＶ半導体素子１００の絶縁破壊電圧を変えずに能動領域Ａ２のサイズをさらに縮小することができ、かつＨＶ半導体素子１００は依然、例えば約１０〜３０Ｖの絶縁破壊電圧を有することができる。本実施形態では、ゲート構造Ｓ１とダミーゲート構造Ｓ２との間の間隔Ｐ（図５参照）を大きくすることによって、ＨＶ半導体素子１００の絶縁破壊電圧をさらに高めることができる。
図９〜１０に示されるように、改善されたＨＶ半導体素子１００が提供され、このうち、（ダミーゲート構造Ｓ２ならびに絶縁スペーサー１１２および１１４を含む）複合スペーサーの形成により、ＨＶ半導体素子１００の絶縁破壊電圧に影響を及ぼすことなく、隣接するゲート構造Ｓ１のより近くに二重拡散構造のドーピング領域１２２を設けることができ、これによってＨＶ半導体素子１００のさらなるサイズ縮小が可能となる。さらに、ＨＶ半導体素子中のドーピング領域１２２は自己整合法により形成されるのであって、パターン化マスクまたはフォトレジスト層を組み合わせた従来のフォトリソグラフィープロセスによってではないことから、フォトマスクおよび関連するフォトリソグラフィープロセスおよび材料の使用を省くことができる。このことは、ＨＶ半導体素子１００の製造コスト削減につながる。
図１１〜１２には、別の例示的なＨＶ半導体素子１００の概略断面図および概略上面図がそれぞれ示されている。ここで、ＨＶ素子１００は図９〜１０に示されるＨＶ素子１００に修正を加えてなるものであり、図１１〜１２における同じ参照番号は同じ構成要素を示す。簡潔にするため、これら２つの実施形態間で異なる部分のみを以下に説明する。
図１２に示される上面図において、この実施形態におけるゲート構造Ｓ１の右側のダミーゲート構造Ｓ２は連続するストリップ状の形状で形成されてはおらず、ここでは複数のつながっていない（interrupted）ストリップの断片１１０として形成されている。図１２における線９−９で表される断面は図９に示される断面であり、図１２における線１１−１１で表される断面は図１１に示される断面であり、ゲート構造Ｓ１の右側に示すように、複合スペーサーは絶縁スペーサー１１２および１１４のみで形成されている。。図１１〜１２に示されるＨＶ半導体素子１００もまた図９〜１０に示されるＨＶ半導体素子１００と同様の長所と利点を備え得る。
図１３〜１４には、別の例示的なＨＶ半導体素子１００の概略断面図および概略上面図がそれぞれ示されている。ここで、ＨＶ素子１００は図９〜１０に示されるＨＶ半導体素子１００に修正を加えてなるものであり、図１３〜１４における同じ参照番号は同じ構成要素を示す。簡潔にするため、これら２つの実施形態間で異なる部分のみを以下に説明する。
図１３〜１４に示されるように、この実施形態では、複数のダミーゲート構造Ｓ２、例えば２つのダミーゲート構造Ｓ２が、ゲート構造Ｓ１の対向する側にそれぞれ設けられており、図１３における概略断面は図１４における線１３−１３に沿った断面である。この実施形態では、ドーピング領域１２２とゲート構造Ｓ１の側壁との間に間隔Ｄ５が形成され、ドーピング領域１２２と導電コンタクト１３０の側壁との間に間隔Ｄ６が形成される。図１〜２に示されるゲート構造Ｓとドーピング領域２２との間に形成される間隔Ｄ１、およびドーピング領域２２と導電コンタクト３０との間に形成される間隔Ｄ２と比較すると、この実施形態における間隔Ｄ５と間隔Ｄ６の和（Ｄ５＋Ｄ６）は、上述した間隔Ｄ１と間隔Ｄ２の和（Ｄ１＋Ｄ２）の約５０〜８０％であり、よってＨＶ半導体素子１００の絶縁破壊電圧を変えずに能動領域Ａ２のサイズをさらに縮小することができると共に、ＨＶ半導体素子１００は依然、例えば約１０〜３０Ｖの絶縁破壊電圧を有することができる。図１３〜１４に示されるＨＶ半導体素子１００もまた図９〜１２に示されるＨＶ半導体素子１００と同様の長所と利点を備え得る。
図９〜１０、１１〜１２、および１３〜１４に示されるＨＶ半導体素子１００の複合スペーサーおよび二重拡散構造のような構成要素は、ゲート構造Ｓ１の対向する側に対称的に形成される。しかしながら、他の実施形態では、ＨＶ半導体素子１００の上記の構成要素は、図１５〜１６、および１７〜１８に示されるＨＶ半導体素子１００のように、ゲート構造Ｓ１の一方の側のみに非対称に形成されてもよい。
図１５〜１６には、別の例示的なＨＶ半導体素子１００の概略断面図および概略上面図がそれぞれ示されている。ここで、ＨＶ半導体素子１００は図９〜１０に示されるＨＶ半導体素子１００に修正を加えてなるものであり、図１５〜１６における同じ参照番号は同じ構成要素を示す。簡潔にするため、これら２つの実施形態間で異なる部分のみを以下に説明する。
図１５〜１６に示されるように、この実施形態では、ゲート構造Ｓ１の一方の側（例えば右側）のみにダミーゲート構造Ｓ２、絶縁スペーサー１１２およびドリフト領域１０６が形成され、ゲート構造Ｓ１の他方の側（例えば左側）には絶縁スペーサー１１４およびドーピング領域１２２だけが設けられ、ドリフト領域１０６は設けられていない。ドリフト領域１０６中に設けられるドーピング領域１２２はＨＶ半導体素子１００のドレインとして機能し得る。故に、ゲート構造Ｓ１右側のドリフト領域１０６中のドーピング領域１２２とゲート構造Ｓ１の側壁との間には依然として間隔Ｄ３が形成され、ゲート構造Ｓ１右側のドリフト領域１０６中のドーピング領域１２２と導電コンタクト１３０の側壁との間には依然として間隔Ｄ４が形成される。この実施形態において、間隔Ｄ３と間隔Ｄ４の和（Ｄ３＋Ｄ４）は、図１〜２に示される上述した間隔Ｄ１と間隔Ｄ２の和（Ｄ１＋Ｄ２）の約５０〜８０％であり、よってＨＶ半導体素子１００の絶縁破壊電圧を変えずに能動領域Ａ２のサイズをさらに縮小することができると共に、ＨＶ半導体素子１００は依然、例えば約１０〜３０Ｖの絶縁破壊電圧を有することができる。図１５〜１６に示されるＨＶ半導体素子１００もまた図９〜１０に示されるＨＶ半導体素子１００と同様の長所と利点を備え得る。
図１７〜１８には、別の例示的なＨＶ半導体素子１００の概略断面図および概略上面図がそれぞれ示されている。ここで、ＨＶ半導体素子１００は図１３〜１４に示されるものに修正を加えたものであり、図１７〜１８における同じ参照番号は同じ構成要素を示す。簡潔にするため、これら２つの実施形態間で異なる部分のみを以下に説明する。
図１７〜１８に示されるように、この実施形態では、ゲート構造Ｓ１の一方の側（例えば右側）のみに複数のダミーゲート構造Ｓ２、絶縁スペーサー１１２およびドリフト領域１０６が形成され、ゲート構造Ｓ１の他方の側（例えば左側）には絶縁スペーサー１１４およびドーピング領域１２２だけが設けられ、ドリフト領域１０６は設けられていない。ドリフト領域１０６中のドーピング領域１２２はＨＶ半導体素子１００のドレインとして機能し得る。ゆえに、ゲート構造Ｓ１右側におけるドリフト領域１０６中のドーピング領域１２２とゲート構造Ｓ１の側壁との間には依然として間隔Ｄ５が形成され、ゲート構造Ｓ１右側におけるドーピング領域１２２と導電コンタクト１３０の側壁との間には依然として間隔Ｄ６が形成される。このＨＶ半導体素子１００は依然、例えば約１０〜３０Ｖの絶縁破壊電圧を有することができる。図１７〜１８に示されるＨＶ半導体素子１００もまた図１３〜１４に示されるＨＶ半導体素子１００と同様の長所と利点を備え得る。
簡潔とするため、ゲート構造Ｓ１の対向する側に設けられる非対称の構成要素を有する図１５〜１６および１７〜１８に示したＨＶ半導体素子は、図３〜１０で開示した方法に修正を加えたプロセスにより、ゲート構造Ｓ１の一方の側における必須でない構成要素を除くことで作製することができる。よって、図１５〜１６および１７〜１８に示されるＨＶ半導体素子を形成するための関連する製造方法については、ここで重ねて説明および図示はしない。
図９〜１８に示されるＨＶ半導体素子１００の動作中、そのドレインに近い複合スペーサー中のダミーゲート構造Ｓ２は、いかなる所定の電圧にも接続することができる、またはいかなる所定の電圧とも接続せずこれにより浮遊することができる。図１９に示されるように、本実施形態では、ドレインとして機能するドーピング領域１２２およびそれに隣接するダミーゲート構造Ｓ２は、順次に形成される相互接続（interconnect）構造（図示せず）によって、同じ電圧、例えばドレイン電圧Ｖｄに接続することができる。同様に、図９〜１８に示されるＨＶ半導体素子１００の動作中、そのソースに近い複合スペーサー中のダミーゲート構造Ｓ２は、いなかる所定の電圧にも接続することができる、またはいかなる所定の電圧とも接続せずこれにより浮遊することができる。図１９に示されるように、別の実施形態では、ソースとして機能するドーピング領域１２２およびそれに隣接するダミーゲート構造Ｓ２は、順次に形成される相互接続構造（図示せず）によって、同じ電圧、例えばソース電圧Ｖｓに接続することができる。図１９に示されるＨＶ半導体素子は、図９〜１０に示されるＨＶ半導体素子１００を例として採用し、かつ図１９に示される同じ電気的接続は、図１１〜１８に示されるＨＶ半導体素子１００にも適用可能である。したがって、簡潔とするべく、ここでは関連する説明および図示を繰り返すことはしない。
図２０には、別の例示的な高電圧半導体素子２００の概略断面図が示されている。ここで、ＨＶ半導体素子２００は、そのドレイン側に、図９〜１８に示されるＨＶ半導体素子１００中で開示された複合スペーサーを用いるため、図９〜１８に示されるＨＶ半導体素子１００と同様の長所と利点を備える。
図２０に示されるように、ＨＶ半導体素子２００は横方向拡散金属酸化膜半導体（lateral diffused metal-oxide-semiconductor，ＬＤＭＯＳ)素子であり、第１の導電型（例えばｐ型）を有する半導体基板２０２、半導体基板２０２の一部内に埋め込まれた第１の導電型とは逆の第２の導電型（例えばｎ型）のドーピング領域２０４、および半導体基板２０２中の異なる領域内に設けられた第１の導電型のボディ領域（body region）２０８を含む。第１の導電型を有するドーピング領域２１６および第２の導電型を有するドーピング領域２１４はボディ領域２０８中に設けられる。第２の導電型を有するドーピング領域２１２は、ボディ領域２０８の隣の側の半導体基板２０２中に設けられる。そして、ドーピング領域２１２、２１４および２１６の上に導電コンタクト２３０がそれぞれ設けられる。さらに、ゲート構造Ｓ１、ダミーゲート構造Ｓ２、ならびに複数の絶縁スペーサー２２２および２２４を含むゲート構造が半導体基板２０２の上に設置される。ここで、ドーピング領域２１２はドレインとして機能し、ドーピング領域２１４はソースとして機能する。ドーピング領域２１２に隣接するゲート構造は、ダミーゲート構造Ｓ２、ならびに絶縁スペーサー２２２および２２４を含む複合スペーサーを含み、またドーピング領域２１４に隣接するゲート構造は、絶縁スペーサー２２４からなるスペーサーを含む。ゲート構造Ｓ１およびダミーゲート構造Ｓ２は誘導体層２１８および導電層２２０で形成される。この実施形態において、ドーピング領域２１２、２１４、ゲート構造Ｓ１、ダミーゲート構造Ｓ２、絶縁スペーサー２２２、２２４、及び導電コンタクト２３０は、図９〜１８に示されるＨＶ半導体素子１００のドーピング領域１２２、ゲート構造Ｓ１、ダミーゲート構造Ｓ２、絶縁スペーサー１１２、１１４、及び導電コンタクト１３０と同じである。よって、ＨＶ半導体素子２００は、ＨＶ半導体素子１００と同様の長所と利点を備え得る。
例として、好ましい実施形態により本発明を以上のように開示したが、本発明は開示された実施形態には限定されない。それとは反対に、（当業者には明らかであるような）各種変更および類似のアレンジメントをカバーするように意図されている。
１０…高電圧半導体素子
１２…半導体基板
１３…分離構造
１４…ゲート誘電体層
１６…ゲート電極層
１８…絶縁スペーサー
２０…ドリフト領域
２２…ドーピング領域
１００…高電圧半導体素子
１０２…半導体基板
１０４…分離構造
１０６…ドリフト領域
１０８…誘導体層
１１０…導電層
１１２…絶縁スペーサー
１１４…絶縁スペーサー
１２０…イオン注入プロセス
１２２…ドーピング領域
１３０…導電コンタクト
２００…高電圧半導体素子
２０２…半導体基板
２０４…ドーピング領域
２０８…ボディ領域
２１０…ドリフト領域
２１２…ドーピング領域
２１４…ドーピング領域
２１６…ドーピング領域
２１８…誘電体層
２２０…導電層
２２２…絶縁スペーサー
２２４…絶縁スペーサー
２３０…導電コンタクト
Ａ１…能動領域
Ａ２…能動領域
Ｄ１…間隔
Ｄ２…間隔
Ｄ３…間隔
Ｄ４…間隔
Ｄ５…間隔
Ｄ６…間隔
ＤＤ…二重拡散構造
Ｓ…ゲート構造
Ｓ１…ゲート構造
Ｓ２…ダミーゲート構造
Ｃ１…線幅／限界寸法
Ｃ２…線幅／限界寸法
Ｐ…間隔

Claims (15)

  1. 第１の導電型を有する半導体基板、
    前記半導体基板の一部の上に設けられるゲート構造、
    前記ゲート構造の側壁上にそれぞれ設けられる一対のスペーサー、
    前記半導体基板内の一部に設けられ、前記ゲート構造の一部および前記一対のスペーサーのうちの１つの下方に位置し、前記第１の導電型とは逆の第２の導電型を有する第１のドリフト領域、及び、
    前記ゲート構造の対向する側で前記半導体基板内の一部にそれぞれ設けられる一対のドーピング領域を含み
    前記一対のスペーサーのうち一のスペーサーは、
    前記ゲート構造に接触する第１の絶縁スペーサー、ダミーゲート構造、および第２の絶縁スペーサーを含む複合スペーサーであり、
    前記一対のドーピング領域は、前記第２の導電型を有し
    前記一対のドーピング領域のうち一のドーピング領域は、前記第１のドリフト領域に設けられる
    高電圧半導体素子。
  2. 前記ダミーゲート構造は、上面から見てストリップ形状であり、かつ断面では長方形の形状である、請求項１に記載の高電圧半導体素子。
  3. 前記ゲート構造および前記ダミーゲート構造は、誘導体層、及び、前記誘導体層の上に形成される導電層を含む、請求項１に記載の高電圧半導体素子。
  4. 前記一対のスペーサーのうちの他のスペーサーは、
    前記ゲート構造に接触する前記第１の絶縁スペーサー 、前記ダミーゲート構造、および前記第２の絶縁スペーサーを含む前記複合スペーサーである、請求項１に記載の高電圧半導体素子。
  5. 前記半導体基板内の一部に設けられ、前記ゲート構造の一部および前記他のスペーサーの下方に位置し、前記第１の導電型とは逆の第２の導電型を有する第２のドリフト領域をさらに含み、
    前記一対のドーピング領域のうち他のドーピング領域は、前記第２のドリフト領域の一部に設けられる、請求項４に記載の高電圧半導体素子。
  6. 前記複合スペーサーは、前記ゲート構造に接触する複数の第１の絶縁スペーサー、複数のダミーゲート構造および第２の絶縁スペーサーを含み、
    前記複数の第１の絶縁スペーサは、
    前記ダミーゲート構造の間、前記ダミーゲート構造と前記第２の絶縁スペーサーとの間、及び前記ダミーゲート構造と前記ゲート構造との間にそれぞれ設けられる、請求項１に記載の高電圧半導体素子。
  7. 前記複合スペーサーが、前記ゲート構造に接触する複数の第１の絶縁スペーサー、複数のダミーゲート構造および第２の絶縁スペーサーを含み、
    前記複数の第１の絶縁スペーサは、
    前記ダミーゲート構造の間、前記ダミーゲート構造と前記第２の絶縁スペーサーとの間、および前記ダミーゲート構造と前記ゲート構造との間にそれぞれ設けられる、請求項５に記載の高電圧半導体素子。
  8. 高電圧半導体素子の製造方法であって、
    第１の導電型を有する半導体基板を準備する工程、
    前記半導体基板内の一部に、前記第１の導電型とは逆の第２の導電型を有したドリフト領域を形成する工程、
    前記半導体基板の上に、前記ドリフト領域を部分的に覆うゲート構造、及び、前記ドリフト領域の上に設けられるダミーゲート構造を形成する工程、
    前記ゲート構造と前記ダミーゲート構造との間に位置する第１の絶縁スペーサー、及び、前記ダミーゲート構造の側壁上にそれぞれ設けられる一対の第２の絶縁スペーサーを形成する工程、
    イオン注入プロセスを行って、前記第２の絶縁スペーサーに隣接する前記半導体基板内に、前記第２の導電型を有した一対のドーピング領域を形成する工程、及び、
    アニーリングプロセスを行う工程を含み、
    前記一対のドーピング領域のうち一のドーピング領域は、前記ドリフト領域に形成される
    方法。
  9. 前記ドーピング領域が、前記ドリフト領域のドーパント濃度よりも高いドーパント濃度を有する、請求項８に記載の方法。
  10. 前記ダミーゲート構造は、上面から見てストリップ形状であり、かつ断面では長方形の形状である、請求項８に記載の方法。
  11. 前記ゲート構造および前記ダミーゲート構造は、誘導体層、及び、前記誘導体層の上に形成される導電層を含む、請求項８に記載の方法。
  12. 前記第１の絶縁スペーサー、前記ダミーゲート構造、および前記第２の絶縁スペーサーが複合スペーサーを形成する、請求項８に記載の方法。
  13. 高電圧半導体素子の製造方法であって、
    第１の導電型を有する半導体基板を準備する工程、
    前記半導体基板内の２つの異なる部分に、前記第１の導電型とは逆の第２の導電型を有した一対のドリフト領域を形成する工程、
    前記半導体基板の上に、前記ドリフト領域を部分的に覆うゲート構造、及び、複数の前記ドリフト領域の上にそれぞれ設けられる複数のダミーゲート構造を形成する工程、
    前記ゲート構造と前記ダミーゲート構造との間に位置する第１の絶縁スペーサー、及び、前記ダミーゲート構造の側壁上にそれぞれ設けられる一対の第２の絶縁スペーサーを形成する工程、
    イオン注入プロセスを行って、前記第２の絶縁スペーサーに隣接する前記半導体基板内に、前記第２の導電型を有した一対のドーピング領域を形成する工程、及び、
    アニーリングプロセスを行う工程を含み、
    前記一対のドーピング領域は、前記複数のドリフト領域にそれぞれ設けられる
    方法。
  14. 前記ゲート構造および前記ダミーゲート構造は、誘導体層、及び、前記誘導体層の上に形成される導電層を含む、請求項１３に記載の方法。
  15. 前記第１の絶縁スペーサー、前記ダミーゲート構造のうちの１つ、および前記第２の絶縁スペーサーが複合スペーサーを形成する、請求項１３に記載の方法。
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