WO2019014901A1 - 场效应管以及制造方法 - Google Patents

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徐慧龙
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Abstract

一种场效应管以及制造方法,属于电子技术领域。场效应管包括:衬底层(201);设置于衬底层(201)之上的第一背栅电极(202)和第二背栅电极(203);覆盖于衬底层(201)和第一背栅电极(202)和第二背栅电极(203)之上的背栅绝缘层(204);覆盖于背栅绝缘层(204)之上的半导体层(205);覆盖于半导体层(205)之上的顶栅绝缘层(206);设置于背栅绝缘层(204)之上的漏电极(207)和源电极(208),漏电极(207)的一部分覆盖于半导体层(205)的第一边缘,源电极(207)的一部分覆盖于半导体层(205)的第二边缘;设置于顶栅绝缘层(206)之上的第一顶栅电极(209)和第二顶栅电极(210),其中,漏电极(207)和第二顶栅电极(210)电连接。这种场效应管具有高峰值电流,芯片占用面积小,制造工艺复杂度低,可实现大面积、低成本制造。

Description

场效应管以及制造方法 技术领域
本公开涉及电子技术领域,特别涉及一种场效应管以及制造方法。
背景技术
负微分电阻器件是一种具有独特的电流-电压响应特性的半导体器件,其回路电流随端电压的增加而减小,在模拟和数字领域都有广泛应用。
如图1所示,传统负微分电阻可以采用多个硅场效应管或双极性结型晶体管构成的单元电路实现。场效应管是一种常见的电子元件,是利用控制输入回路的电场效应来控制输出回路电流的一种半导体器件。现有技术中一般采用硅基半导体材料来制备场效应管。
在实现本公开的过程中,发明人发现现有技术至少存在以下问题:
(1)需要多个场效应管组合实现,导致占用芯片的面积大;
(2)多个场效应管需要分别形成,在工艺过程中需要多次使用离子注入工艺及配套工艺,且多个场效应晶体管之间的过渡区域存在反向偏置的PN结,为了实现电流的无障碍流通,又会增加多步工艺,导致工艺复杂度高。
发明内容
为了解决现有技术的问题,本公开实施例提供了一种场效应管以及制造方法。所述技术方案如下:
第一方面,提供了一种场效应管,所述场效应管包括:
衬底层;
设置于所述衬底层之上的第一背栅电极和第二背栅电极;
覆盖于所述衬底层和所述第一背栅电极和第二背栅电极之上的背栅绝缘层;
覆盖于所述背栅绝缘层之上的半导体层;
覆盖于所述半导体层之上的顶栅绝缘层;
设置于所述背栅绝缘层之上的漏电极和源电极,所述漏电极的一部分覆盖于所述半导体层的第一边缘,所述源电极的一部分覆盖于所述半导体层的第二边缘;
设置于所述顶栅绝缘层之上的第一顶栅电极和第二顶栅电极,其中,所述漏电极和所述第二顶栅电极电连接。
其中,衬底层可以是硅、碳化硅、石英等刚性衬底,也可以是聚对苯二甲酸乙二醇酯(Polyethylene terephthalate,PET)、聚萘二甲酸乙二醇酯(Polyethylene naphthalate,PEN)、聚酰亚胺(Polyimide,PI)、PES等柔性基底。
第一背栅电极可以是铝/铝合金、钛、铜、金、银、钯、铬、铂等金属材料。可以是上 述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为10nm~300nm。
第二背栅电极可以是铝/铝合金、钛、铜、金、银、钯、铬、铂等金属材料。可以是上述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为10nm~300nm。
背栅绝缘层可以是氧化铪、氧化铝、氧化硅、氮化硅、氧化钽、氮化硼等绝缘介质,可以是上述材料的单一材料组成的单层绝缘介质,也可以是上述材料中的两种或两种以上材料组成的复合绝缘介质层,其厚度为0.3nm~300nm。
半导体层可以是石墨烯、二烯化钨(WSe2)、黒磷等具有双极性半导体材料,其厚度一般为0.2nm~10nm。
顶栅绝缘层可以是氧化铪、氧化铝、氧化硅、氮化硅、氧化钽、氮化硼等绝缘介质,可以是上述材料的单一材料组成的单层绝缘介质,也可以是上述材料中的两种或两种以上材料组成的复合绝缘介质层,其厚度为0.3nm~300nm。
漏电极可以是铝/铝合金、钛、铜、金、银、镍、钯、铬、铂等金属材料。可以是上述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为1nm~300nm。
源电极可以是铝/铝合金、钛、铜、金、银、镍、钯、铬、铂等金属材料。可以是上述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为1nm~300nm。
第一顶栅电极可以是铝/铝合金、钛、铜、金、银、镍、钯、铬、铂等金属材料。可以是上述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为1nm~300nm。
第二顶栅电极可以是铝/铝合金、钛、铜、金、银、镍、钯、铬、铂等金属材料。可以是上述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为1nm~300nm。
漏电极和第二顶栅电极之间的电连接可以是铝/铝合金、钛、铜、金、银、镍、钯、铬、铂等金属材料。可以是上述材料中的单一材料组成的单层电极,也可以是上述金属材料中的两种或两种以上材料组成的复合电极,其厚度为1nm~300nm。
本公开提供的场效应管采用漂移、扩散载流子传输机制,通过背栅电极对半导体层的控制调制,改变半导体层两个边缘的导电类型,从而实现负微分电阻特性,相比多个场效应管构成单元电路的方式,增大了峰值电流,减小了占用芯片的面积。
在第一方面的一种可能实现方式中,所述半导体层采用任一种双极性半导体材料。
在第一方面的一种可能实现方式中,所述漏电极和所述第二顶栅电极通过铝、铝合金、钛、铜、金、银、镍、铬、铂或钯金属材料中的一种或多种的组合实现电连接。
第二方面,提供了一种场效应管制造方法,所述方法包括:
提供一衬底层;
在所述衬底层之上形成第一背栅电极和第二背栅电极;
在所述衬底层和所述第一背栅电极和所述第二背栅电极之上形成背栅绝缘层;
在所述背栅绝缘层之上形成半导体层;
在所述半导体层之上形成顶栅绝缘层;
在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接,所述漏电极的一部分覆盖于所述半导体层的第一边缘,所述源电极的一部分覆盖于所述半导体层的第二边缘。
在第二方面的一种可能实现方式中,所述在所述背栅绝缘层之上形成半导体层包括:
采用光刻工艺,在所述背栅绝缘层之上形成局部暴露出所述背栅绝缘层的半导体层。
在第二方面的一种可能实现方式中,所述在所述半导体层之上形成顶栅绝缘层,包括:
采用光刻工艺,在所述半导体层之上形成局部暴露出所述半导体层的顶栅绝缘层。
在第二方面的一种可能实现方式中,所述在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接包括:
在所述背栅绝缘层、所述半导体层和所述顶栅绝缘层之上形成金属层;
在所述金属层表面涂布光刻胶,并在光刻胶表面形成多个光刻胶图形,每个光刻胶图形对应于一个待形成的电极;
对所述金属层进行刻蚀;
去除所述光刻胶图形,得到所述第一顶栅电极、所述第二顶栅电极、所述漏电极、所述源电极和所述电连接。
在第二方面的一种可能实现方式中,所述在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接包括:
在所述背栅绝缘层、所述半导体层和所述顶栅绝缘层上,采用光刻工艺,形成第一金属材料的漏电极;
在所述背栅绝缘层、所述半导体层、所述顶栅绝缘层和所述漏电极上,采用光刻工艺,形成第二金属材料的源电极;
在所述背栅绝缘层、所述半导体层、所述顶栅绝缘层、所述漏电极和所述源电极上,采用光刻工艺,形成所述第一顶栅电极、所述第二顶栅电极和所述电连接。
在第二方面的一种可能实现方式中,所述在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接包括:
在所述背栅绝缘层、所述半导体层和所述顶栅绝缘层上,采用光刻工艺,形成第三金属材料的漏电极和源电极;
在所述背栅绝缘层、所述半导体层、所述顶栅绝缘层、所述漏电极和所述源电极上,采用光刻工艺,形成所述第一顶栅电极、所述第二顶栅电极和所述电连接。
本公开提供的场效应管的制造方法使用了成熟的微加工工艺,降低了器件制造的工艺复杂度,能够实现大面积、低成本制造。
附图说明
图1是本公开实施例背景技术部分提供的一种传统负微分电阻器件的垂直切面结构示意图;
图2是本公开实施例提供的一种场效应管的结构示意图;
图3是本公开实施例提供的一种场效应管工作模式中输出电流与输入电压的关系示意图;
图4是本公开实施例提供的一种场效应管的制造方法流程图;
图5是本公开实施例提供的一种场效应管的制造方法中每个步骤完成时,待制造的场效应管的结构示意图;
图6是本公开实施例提供的一种场效应管的制造方法流程图;
图7是本公开实施例提供的一种场效应管的制造方法中每个步骤完成时,待制造的场效应管的结构示意图;
图8是本公开实施例提供的一种场效应管的制造方法流程图;
图9是本公开实施例提供的一种场效应管的制造方法中每个步骤完成时,待制造的场效应管的结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚,下面将结合附图对本公开实施方式作进一步地详细描述。
图2是本公开实施例提供的一种场效应管的结构示意图。其中,图2中(a)图是本公开实施例提供的一种场效应管的垂直切面结构示意图。图2中(b)图是本公开实施例提供的一种场效应管的俯视结构示意图。参见图2,该场效应管包括:
衬底层201;
该衬底层201具有电气性能和机械支撑的作用。
设置于该衬底层201之上的第一背栅电极202和第二背栅电极203;
该第一背栅电极202和该第二背栅电极203用于外界施加电压,从而控制场效应管中采用半导体材料的结构组成部分的导电类型从而对该场效应管的工作模式进行调整,这也使得该场效应管具有一定的灵活性。
覆盖于该衬底层201、该第一背栅电极202和第二背栅电极203之上的背栅绝缘层204;
该背栅绝缘层204覆盖于衬底层201、第一背栅电极202和第二背栅电极203之上。该背栅绝缘层204用于使得第一背栅电极202和第二背栅电极203之间、第一背栅电极202和第二背栅电极203和半导体层205之间均处于断开状态,且使得第一背栅电极202和第二背栅电极203能够调制半导体层205。
覆盖于该背栅绝缘层204之上的半导体层205;
该半导体层205覆盖于背栅绝缘层204之上,且,使得该背栅绝缘层局部暴露。在本公开实施例中,称该半导体层205位于第一背栅电极202之上的部分为S1,称该半导体层205位于第二背栅电极203之上的部分为S2。该半导体层205可以通过第一背栅电极202对S1的调制和第二背栅电极203对S2的调制,使得S1和S2呈现不同的导电类型,从而实现内部载流子的漂移和扩散,从而实现电流的导通。例如,可以通过给第一背栅电极202 和第二背栅电极203施加不同的电压,使得S1呈现N型导电,S2呈现P型导电;或者,使得S1呈现P型导电,S2呈现N型导电,从而实现第一背栅电极202对S1的调制和第二背栅电极203对S2的调制。其中,N型导电为电子导电为主,P型导电为空穴导电为主。
该半导体层205可以采用石墨烯、二硒化钨或黒磷中任一种双极性半导体材料。由于石墨烯、二硒化钨或黒磷具有高迁移率,能够得到较高的电流密度,从而有效地提升场效应管的峰值电流。其中,迁移率是指单位电场强度下所产生的载流子平均漂移速度。迁移率代表了载流子导电能力的大小,迁移率和载流子浓度决定了半导体的导电能力。需要说明的是,当该半导体层205采用石墨烯材料时,由于石墨烯的克莱因隧穿机制,该半导体层205的S1和S2并不会形成整流PN结,能够实现较高的导电能力。
覆盖于该半导体层205之上的顶栅绝缘层206;
该顶栅绝缘层206覆盖于半导体层205之上,且,使得该半导体层局部暴露。
设置于该背栅绝缘层204之上的漏电极207和源电极208,该漏电极207的一部分覆盖于该半导体层205的第一边缘,该源电极208的一部分覆盖于该半导体层205的第二边缘;
该漏电极207的一部分覆盖于该半导体层205的第一边缘,另一部分覆盖于该背栅绝缘层204之上。该半导体层205的第一边缘即是上述S1的边缘。该源电极208的一部分覆盖于该半导体层205的第二边缘,另一部分覆盖于该背栅绝缘层204之上。该半导体层205的第二边缘即是上述S2的边缘。需要说明的是,该漏电极207与该顶栅绝缘层206之间的缝隙应小于或等于200nm,二者可以碰在一起,也即是二者之间的缝隙等于0。但需要注意的是,该漏电极207不能与第一顶栅电极209有接触。同样的,该源电极208与该顶栅绝缘层206之间的缝隙应小于或等于200nm,二者可以碰在一起,也即是二者之间的缝隙等于0。但需要注意的是,该源电极208不能与第二顶栅电极210之间有接触。该漏电极207和该源电极208之间通过该半导体层205进行电流传输。在实际工作中,该漏电极207施加电压VD,该源电极208接地。
设置于该顶栅绝缘层206之上的第一顶栅电极209和第二顶栅电极210,其中,该漏电极207和该第二顶栅电极210电连接。
该第一顶栅电极209和该第二顶栅电极210设置于顶栅绝缘层206之上,且彼此之间不接触。该顶栅绝缘层206用于使得第一顶栅电极209和第二顶栅电极210之间、第一顶栅电极209和第二顶栅电极210和半导体层205之间处于断开状态,且使得第一顶栅电极209和第二顶栅电极210能够调制半导体层205。
需要说明的是,在实际应用中,上述第一背栅电极202、第二背栅电极203、漏电极207、源电极208、第一顶栅电极209和第二顶栅电极210可以具有相同的形状和尺寸,也可以根据需要具有不同的形状和尺寸,本发明对上述任一结构的具体形状和尺寸不作限定。但需要注意的是,在水平方向上,该第一顶栅电极209和第二顶栅电极210的尺寸应分别小于或等于第一背栅电极202和第二背栅电极203的尺寸。
参见图2中(b)图,该漏电极207和该第二顶栅电极210可以通过铝、铝合金、钛、铜、金、银、镍、铬、铂或钯金属材料中的一种或多种的组合实现电连接。上述一种金属材料或多种金属材料的组合具有良好的导电性,可以实现该漏电极207和该第二顶栅电极210之间电流良好的导通性。在实际工作中,该第二顶栅电极210与该漏电极207实现电连接,由于该漏电极207施加电压VD,因而该第二顶栅电极210也施加了电压VD。
在第一背栅电极202施加电压的情况下,S1的漏电极207电流ID与第一顶栅电极209电压VG之间的关系如图3中(a)图中曲线1所示;本征状态下的半导体层205对应晶体管漏电极207ID与第二顶栅电极210电压VG之间的关系如图3中(a)图中曲线2所示;在第二背栅电极203施加电压的情况下,S2的漏电极207电流ID与第二顶栅电极210电压VG之间的关系如图3中(a)图中曲线3所示。
在第二背栅电极203上施加电压,使得S2呈现P型场效应晶体管特性,此时S2处于导通状态,可以等效为一个电阻,在第一背栅电极202上施加电压,使得S1呈现N型场效应晶体管特性,且,第一顶栅电极209上施加的电压高于S1的阈值电压。当漏电极207施加的电压VD小于S2的阈值电压时,此时,漏电极207与源电极208之间的电流ID由S1主导控制,漏电极207与源电极208之间的电流ID随漏电极207施加的电压VD的增大而增大;当漏电极207施加的电压VD大于S2的阈值电压时,此时,漏电极207与源电极208之间的电流ID由S2主导控制,漏电极207与源电极208之间的电流ID随漏电极207施加的电压VD的增大而减小。在上述工作模式下,漏电极207与源电极208之间的电流ID与漏电极207施加的电压VD的关系如图3中(b)图所示,可以实现负微分电阻特性。
同理,若在第二背栅电极203上施加电压,使得S2呈现N型特性,在第一背栅电极202上施加电压,使得S1呈现P型特性,且在漏电极207上施加于上述极性相反的电压,同样可以实现负微分电阻特性。
本公开提供的场效应管采用漂移、扩散载流子传输机制,通过背栅电极对半导体层的控制调制,改变半导体层两个边缘的导电类型,从而实现负微分电阻特性,相比多个硅场效应管构成单元电路的方式,增大了峰值电流,减小了占用芯片的面积,在制造上述场效应管时使用了成熟的微加工工艺,降低了器件制造的工艺复杂度,能够实现大面积、低成本制造。
本公开实施例提供的一种场效应管在制造过程中可以有以下三种实现方式:
第一种实现方式、背栅绝缘层采用氧化铪材料,半导体层采用石墨烯材料,顶栅绝缘层采用氧化铪材料,第一顶栅电极、第二顶栅电极、漏电极、源电极和电连接采用钛钯复合金属,且,第一顶栅电极、第二顶栅电极、漏电极、源电极和电连接同时形成。其具体实现过程如图4所示,图4是本公开实施例提供的一种场效应管的制造方法流程图。图5是本公开实施例提供的一种场效应管的制造方法中每个步骤完成时,待制造的场效应管的结构示意图。参见图4和图5,该场效应管的制造方法包括:
401、提供一如图5中(a)图所示的衬底层。
在实际实施中,该衬底层可以选择表面生长有500nm氧化硅的硅衬底,并对该硅衬底进行清洗。
402、在该衬底层之上形成如图5中(b)图所示的金属层。
在实际实施中,在该衬底层之上,采用磁控溅射工艺,淀积50nm的金属铝层。
403、在该金属层上涂布光刻胶,光刻形成如图5中(c)图所示的两个光刻胶图形,每个光刻胶图形对应一个待形成的电极。
404、对该金属层进行刻蚀,去除光刻胶,得到如图5中(d)图所示的第一背栅电极和第二背栅电极。
在实际实施中,采用湿法刻蚀掉未被光刻胶覆盖的金属铝,去除光刻胶,得到第一背栅电极和第二背栅电极。
上述步骤402~404是在衬底层之上形成第一背栅电极和第二背栅电极的过程。
405、在该衬底层、该第一背栅电极和该第二背栅电极之上形成如图5中(e)图所示的背栅绝缘层。
在实际实施中,在衬底层、第一背栅电极和第二背栅电极之上,采用原子层沉积工艺,淀积10nm的氧化铪。
406、将如图5中(f)图所示的半导体材料转移到该背栅绝缘层表面。
在实际实施中,采用干法,将经过化学气相沉积生长的石墨烯转移到在该背栅绝缘层之上。
407、在该半导体材料上涂布光刻胶,光刻形成如图5中(g)图所示的光刻胶图形。
408、对该半导体材料进行刻蚀,去除光刻胶,得到如图5中(h)图所示的半导体层,该半导体层局部暴露出背栅绝缘层。
在实际实施中,采用氧等离子体刻蚀掉未被光刻胶覆盖区域的石墨烯,去除光刻胶,形成该半导体层。
上述步骤406~408是在该背栅绝缘层之上形成半导体层的过程。
409、在该半导体层和该背栅绝缘层之上形成如图5中(i)图所示的绝缘层。
在实际实施中,在该半导体层和该背栅绝缘层之上,采用原子层沉积工艺,淀积10nm的氧化铪。
410、在该绝缘层上涂布光刻胶,光刻形成如图5中(j)图所示的光刻胶图形。
411、对该绝缘层进行刻蚀,去除光刻胶,得到如图5中(k)图所示的顶栅绝缘层。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的氧化铪,去除光刻胶,形成局部暴露出半导体层的顶栅绝缘层。
上述步骤409~411是在该半导体层之上形成顶栅绝缘层的过程。
412、在该背栅绝缘层、该半导体层、该顶栅绝缘层之上形成如图5中(l)图所示的复合金属层。
在实际实施中,在该背栅绝缘层、该半导体层、该顶栅绝缘层之上,采用磁控溅射工艺,先淀积10nm的钛金属,再淀积50nm的钯金属,形成复合金属层。
413、在该复合金属层上涂布光刻胶,光刻形成如图5中(m)图所示的光刻胶图形。
414、对该复合金属层进行刻蚀,去除光刻胶,得到如图5中(n)图所示的第一顶栅电极、第二顶栅电极、漏电极和源电极,该第二顶栅电极和该漏电极之间形成电连接,该漏电极的一部分覆盖于该半导体层的第一边缘,该源电极的一部分覆盖于该半导体层的第二边缘。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的复合金属,去除光刻胶,得到该第一顶栅电极、该第二顶栅电极、该漏电极和该源电极,且,该第二顶栅电极与该漏电极之间实现电连接。
上述步骤412~414是在顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在该半导体层和该背栅绝缘层之上形成漏电极和源电极,在该第二顶栅电极和该漏电极之间形成电连接的过程。
第二种实现方式、背栅绝缘层采用氧化铝材料,半导体层采用二硒化钨材料,顶栅绝缘层采用氧化铝材料,第一顶栅电极和第二顶栅电极采用钛钯复合金属,漏电极采用钯金属,源电极采用镍金属,在形成第一顶栅电极、第二顶栅电极、漏电极和源电极的过程中,先形成漏电极,然后形成源电极,最后形成第一顶栅电极和第二顶栅电极。其具体实现过程如图6所示,图6是本公开实施例提供的一种场效应管的制造方法流程图。图7是本公开实施例提供的一种场效应管的制造方法中每个步骤完成时,待制造的场效应管的结构示意图。参见图6和图7,该场效应管的制造方法包括:
601、提供一如图7中(a)图所示的衬底层。
在实际实施中,该衬底层可以选择表面生长有500nm氧化硅的硅衬底,并对该硅衬底进行清洗。
602、在该衬底层之上形成如图7中(b)图所示的金属层。
在实际实施中,在该衬底层之上,采用磁控溅射工艺,淀积50nm的金属铝层。
603、在该金属层上涂布光刻胶,光刻形成如图7中(c)图所示的两个光刻胶图形,每个光刻胶图形对应一个待形成的电极。
604、对该金属层进行刻蚀,去除光刻胶,得到如图7中(d)图所示的第一背栅电极和第二背栅电极。
在实际实施中,采用湿法刻蚀掉未被光刻胶覆盖的金属铝,去除光刻胶,得到第一背栅电极和第二背栅电极。
上述步骤602~604是在衬底层之上形成第一背栅电极和第二背栅电极的过程。
605、在该衬底层、该第一背栅电极和该第二背栅电极之上形成如图7中(e)图所示的背栅绝缘层。
在实际实施中,在衬底层、第一背栅电极和第二背栅电极之上,采用原子层沉积工艺,淀积100nm的氧化铝。
606、将如图7中(f)图所示的半导体材料转移到该背栅绝缘层表面。
在实际实施中,采用干法,将经过化学气相沉积生长的二硒化钨转移到在该背栅绝缘层之上。
607、在该半导体材料上涂布光刻胶,光刻形成如图7中(g)图所示的光刻胶图形。
608、对该半导体材料进行刻蚀,去除光刻胶,得到如图7中(h)图所示的半导体层,该半导体层局部暴露出背栅绝缘层。
在实际实施中,采用氧等离子体刻蚀掉未被光刻胶覆盖区域的二硒化钨,去除光刻胶,形成该半导体层。
上述步骤606~608是在该背栅绝缘层之上形成半导体层的过程。
609、在该半导体层和该背栅绝缘层之上形成如图7中(i)图所示的绝缘层。
在实际实施中,在该半导体层和该背栅绝缘层之上,采用原子层沉积工艺,淀积100nm的氧化铝。
610、在该绝缘层上涂布光刻胶,光刻形成如图7中(j)图所示的光刻胶图形。
611、对该绝缘层进行刻蚀,去除光刻胶,得到如图7中(k)图所示的顶栅绝缘层。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的氧化铝,去除光刻胶,形成局 部暴露出该半导体层的顶栅绝缘层。
上述步骤609~611是在该半导体层之上形成顶栅绝缘层的过程。
612、在该背栅绝缘层、该半导体层、该顶栅绝缘层之上形成如图7中(l)图所示的金属层。
在实际实施中,在该背栅绝缘层、该半导体层、该顶栅绝缘层之上,采用磁控溅射工艺淀积100nm的钯金属,形成金属层。
613、在该金属层上涂布光刻胶,光刻形成如图7中(m)图所示的光刻胶图形。
614、对该金属层进行刻蚀,去除光刻胶,得到如图7中(n)图所示的漏电极,该漏电极的一部分覆盖于该半导体层的第一边缘。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的钯金属,去除光刻胶,得到该漏电极。
615、在该背栅绝缘层、该半导体层、该顶栅绝缘层和该漏电极之上形成如图7中(o)图所示的金属层。
在实际实施中,在该背栅绝缘层、该半导体层、该顶栅绝缘层和该漏电极之上,采用磁控溅射工艺,淀积100nm的镍金属层。
616、在该金属层上涂布光刻胶,光刻形成如图7中(p)图所示的光刻胶图形。
617、对该金属层进行刻蚀,去除光刻胶,得到如图7中(q)图所示的源电极,该源电极的一部分覆盖于该半导体层的第二边缘。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的镍金属,去除光刻胶,得到该源电极。
618、在该背栅绝缘层、该半导体层、该顶栅绝缘层、该漏电极和该源电极之上形成如图7中(r)图所示的复合金属层。
在实际实施中,在该背栅绝缘层、该半导体层、该顶栅绝缘层、该漏电极和该源电极之上,采用磁控溅射工艺,先淀积10nm的钛金属,再淀积50nm的金属钯,形成复合金属层。
619、在该复合金属层上涂布光刻胶,光刻形成如图7中(s)图所示的光刻胶图形。
620、对该复合金属层进行刻蚀,去除光刻胶,得到如图7中(t)图所示的第一顶栅电极和第二顶栅电极。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的复合金属,去除光刻胶,得到该第一顶栅电极和该第二顶栅电极,且,该第二顶栅电极与该漏电极之间实现电连接。
上述步骤612~620是在顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在该半导体层和该背栅绝缘层之上形成漏电极和源电极,在该第二顶栅电极和该漏电极之间形成电连接的过程。
第三种实现方式、背栅绝缘层采用氧化铝材料,半导体层采用黒磷材料,顶栅绝缘层采用氧化铝材料,第一顶栅电极和第二顶栅电极采用钛钯复合金属,漏电极和源电极采用钛金属,在形成第一顶栅电极、第二顶栅电极、漏电极和源电极的过程中,先形成漏电极和源电极,再形成第一顶栅电极和第二顶栅电极。其具体实现过程如图8所示,图8是本公开实施例提供的一种场效应管的制造方法流程图。图9是本公开实施例提供的一种场效 应管的制造方法中每个步骤完成时,待制造的场效应管的结构示意图。参见图8和图9,该场效应管的制造方法包括:
801、提供一如图9中(a)图所示的衬底层。
在实际实施中,该衬底层可以选择表面生长有500nm氧化硅的硅衬底,并对该硅衬底进行清洗。
802、在该衬底层之上形成如图9中(b)图所示的金属层。
在实际实施中,在该衬底层之上,采用磁控溅射工艺,淀积50nm的金属铝层。
803、在该金属层上涂布光刻胶,光刻形成如图9中(c)图所示的两个光刻胶图形,每个光刻胶图形对应一个待形成的电极。
804、对该金属层进行刻蚀,去除光刻胶,得到如图9中(d)图所示的第一背栅电极和第二背栅电极。
在实际实施中,采用湿法刻蚀掉未被光刻胶覆盖的金属铝,去除光刻胶,得到第一背栅电极和第二背栅电极。
上述步骤802~804是在衬底层之上形成第一背栅电极和第二背栅电极的过程。
805、在该衬底层、该第一背栅电极和该第二背栅电极之上形成如图9中(e)图所示的背栅绝缘层。
在实际实施中,在衬底层、第一背栅电极和第二背栅电极之上,采用原子层沉积工艺,淀积100nm的氧化铝。
806、将如图9中(f)图所示的半导体材料转移到该背栅绝缘层表面。
在实际实施中,采用干法,将经过化学气相沉积生长的黒磷转移到在该背栅绝缘层之上。
807、在该半导体材料上涂布光刻胶,光刻形成如图9中(g)图所示的光刻胶图形。
808、对该半导体材料进行刻蚀,去除光刻胶,得到如图9中(h)图所示的半导体层,该半导体层局部暴露出背栅绝缘层。
在实际实施中,采用氧等离子体刻蚀掉未被光刻胶覆盖区域的黒磷,去除光刻胶,形成该半导体层。
上述步骤806~808是在该背栅绝缘层之上形成半导体层的过程。
809、在该半导体层和该背栅绝缘层之上形成如图9中(i)图所示的绝缘层。
在实际实施中,在该半导体层和该背栅绝缘层之上,采用原子层沉积工艺,淀积100nm的氧化铝。
810、在该绝缘层上涂布光刻胶,光刻形成如图9中(j)图所示的光刻胶图形。
811、对该绝缘层进行刻蚀,去除光刻胶,得到如图9中(k)图所示的顶栅绝缘层。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的氧化铝,去除光刻胶,形成局部暴露出该半导体层的顶栅绝缘层。
上述步骤809~811是在该半导体层之上形成顶栅绝缘层的过程。
812、在该背栅绝缘层、该半导体层、该顶栅绝缘层之上形成如图9中(l)图所示的金属层。
在实际实施中,在该背栅绝缘层、该半导体层、该顶栅绝缘层之上,采用磁控溅射工艺淀积100nm的钛金属,形成金属层。
813、在该金属层上涂布光刻胶,光刻形成如图9中(m)图所示的光刻胶图形。
814、对该金属层进行刻蚀,去除光刻胶,得到如图9中(n)图所示的漏电极和源电极,该漏电极的一部分覆盖于该半导体层的第一边缘,该源电极的一部分覆盖于该半导体层的第二边缘。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的钛金属,去除光刻胶,得到该漏电极。
815、在该背栅绝缘层、该半导体层、该顶栅绝缘层、该漏电极和该源电极之上形成如图9中(o)图所示的复合金属层。
在实际实施中,在该背栅绝缘层、该半导体层、该顶栅绝缘层、该漏电极和该源电极之上,采用磁控溅射工艺,先淀积10nm的钛金属,再淀积50nm的金属钯,形成复合金属层。
816、在该复合金属层上涂布光刻胶,光刻形成如图9中(p)图所示的光刻胶图形。
817、对该复合金属层进行刻蚀,去除光刻胶,得到如图9中(q)图所示的第一顶栅电极和第二顶栅电极。
在实际实施中,采用干法刻蚀掉未被光刻胶覆盖区域的复合金属,去除光刻胶,得到该第一顶栅电极和该第二顶栅电极。
上述步骤812~817是在顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在该半导体层和该背栅绝缘层之上形成漏电极和源电极,在该第二顶栅电极和该漏电极之间形成电连接的过程。
在以上几种可能实现方式中,在第二顶栅电极和漏电极之间形成电连接可以有以下几种方式:
第一种实现方式中,第二顶栅电极和漏电极同时形成,在形成过程中可以同时在该第二顶栅电极和该漏电极之间形成电连接。该电连接、第二顶栅电极和该漏电极采用同种金属材料。
第二种实现方式和第三种实现方式中,先形成漏电极,后形成第二顶栅电极,可以在形成第二顶栅电极的同时,在该第二顶栅电极和该漏电极之间形成电连接,该电连接和该第二顶栅电极采用同种金属材料。
当然,也可以在漏电极和第二顶栅电极形成后,在该第二顶栅电极和该漏电极之间形成电连接。
在该第二顶栅电极和该漏电极之间形成电连接可以通过以下两种方式实现:
(1)采用物理淀积工艺,如磁控溅射、电子束蒸发、热蒸发等,在待制造的场效应管样品表面淀积金属层,如铝、银、金、钯、铂、钼、铜、铬、钛等,或是由上述金属中的两种及以上构成的复合金属层;在该金属层表面涂布光刻胶,形成光刻胶图形,该光刻胶图形对应电连接;对除光刻胶其它区域进行刻蚀;去除光刻胶,得到电连接。
(2)在待制造的场效应管样品表面涂布光刻胶,形成光刻胶图形,该光刻胶图形对应除电连接以外其它区域;在待制造的场效应管样品表面和该光刻胶之上采用物理沉积工艺,沉积金属层;将淀积了金属层的样品置于丙酮或剥离化学试剂中,光刻胶及涂布了光刻胶区域的金属层被化学药剂去除,得到电连接。
本公开提供的场效应管采用漂移、扩散载流子传输机制,通过背栅电极对半导体层的控制调制,改变半导体层两个边缘的导电类型,从而实现负微分电阻特性,相比多个硅场效应管构成单元电路的方式,增大了峰值电流,减小了占用芯片的面积,使用成熟的微加工工艺,降低了器件制造的工艺复杂度,能够实现大面积、低成本制造。
上述所有可选技术方案,可以采用任意结合形成本公开的可选实施例,在此不再一一赘述。
上述仅为本公开的可选实施例,并不用以限制本公开,凡在本公开的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本公开的保护范围之内。

Claims (9)

  1. 一种场效应管,其特征在于,所述场效应管包括:
    衬底层;
    设置于所述衬底层之上的第一背栅电极和第二背栅电极;
    覆盖于所述衬底层和所述第一背栅电极和第二背栅电极之上的背栅绝缘层;
    覆盖于所述背栅绝缘层之上的半导体层;
    覆盖于所述半导体层之上的顶栅绝缘层;
    设置于所述背栅绝缘层之上的漏电极和源电极,所述漏电极的一部分覆盖于所述半导体层的第一边缘,所述源电极的一部分覆盖于所述半导体层的第二边缘;
    设置于所述顶栅绝缘层之上的第一顶栅电极和第二顶栅电极,其中,所述漏电极和所述第二顶栅电极电连接。
  2. 根据权利要求1所述的负微分电阻器件,其特征在于,所述半导体层采用任一种双极性半导体材料。
  3. 根据权利要求1所述的负微分电阻器件,其特征在于,所述漏电极和所述第二顶栅电极通过铝、铝合金、钛、铬、铜、金、银、镍、铂或钯金属材料中的一种或多种的组合实现电连接。
  4. 一种场效应管制造方法,其特征在于,所述方法包括:
    提供一衬底层;
    在所述衬底层之上形成第一背栅电极和第二背栅电极;
    在所述衬底层、所述第一背栅电极和所述第二背栅电极之上形成背栅绝缘层;
    在所述背栅绝缘层之上形成半导体层;
    在所述半导体层之上形成顶栅绝缘层;
    在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接,所述漏电极的一部分覆盖于所述半导体层的第一边缘,所述源电极的一部分覆盖于所述半导体层的第二边缘。
  5. 根据权利要求4所述的方法,其特征在于,所述在所述背栅绝缘层之上形成半导体层包括:
    采用光刻工艺,在所述背栅绝缘层之上形成局部暴露出所述背栅绝缘层的半导体层。
  6. 根据权利要求4所述的方法,其特征在于,所述在所述半导体层之上形成顶栅绝缘层,包括:
    采用光刻工艺,在所述半导体层之上形成局部暴露出所述半导体层的顶栅绝缘层。
  7. 根据权利要求4所述的方法,其特征在于,所述在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接包括:
    在所述背栅绝缘层、所述半导体层和所述顶栅绝缘层之上形成金属层;
    在所述金属层表面涂布光刻胶,并在光刻胶表面形成多个光刻胶图形,每个光刻胶图形对应于一个待形成的电极;
    对所述金属层进行刻蚀;
    去除所述光刻胶图形,得到所述第一顶栅电极、所述第二顶栅电极、所述漏电极、所述源电极和所述电连接。
  8. 根据权利要求4所述的方法,其特征在于,所述在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接包括:
    在所述背栅绝缘层、所述半导体层和所述顶栅绝缘层上,采用光刻工艺,形成第一金属材料的漏电极;
    在所述背栅绝缘层、所述半导体层、所述顶栅绝缘层和所述漏电极上,采用光刻工艺,形成第二金属材料的源电极;
    在所述背栅绝缘层、所述半导体层、所述顶栅绝缘层、所述漏电极和所述源电极上,采用光刻工艺,形成所述第一顶栅电极、所述第二顶栅电极和所述电连接。
  9. 根据权利要求4所述的方法,其特征在于,所述在所述顶栅绝缘层之上形成第一顶栅电极和第二顶栅电极,在所述半导体层和所述背栅绝缘层之上形成漏电极和源电极,在所述第二顶栅电极和所述漏电极之间形成电连接包括:
    在所述背栅绝缘层、所述半导体层和所述顶栅绝缘层上,采用光刻工艺,形成第三金属材料的漏电极和源电极;
    在所述背栅绝缘层、所述半导体层、所述顶栅绝缘层、所述漏电极和所述源电极上,采用光刻工艺,形成所述第一顶栅电极、所述第二顶栅电极和所述电连接。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112938890A (zh) * 2021-02-23 2021-06-11 哈尔滨工业大学 一种基于黑磷辅助的二氧化钒/掺杂硅组合的高效非接触光子热二极管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054869A (zh) * 2010-09-17 2011-05-11 中国科学院微电子研究所 一种石墨烯器件及其制造方法
CN103329244A (zh) * 2011-01-07 2013-09-25 国际商业机器公司 具有局部双栅的石墨烯器件
CN104218089A (zh) * 2014-09-10 2014-12-17 北京大学 阶梯栅介质双层石墨烯场效应晶体管及其制备方法
CN104241378A (zh) * 2014-09-10 2014-12-24 北京大学 一种双层石墨烯隧穿场效应晶体管及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI506790B (zh) * 2013-02-07 2015-11-01 Vanguard Int Semiconduct Corp 高電壓半導體元件及其製造方法
US9799643B2 (en) * 2013-05-23 2017-10-24 Infineon Technologies Austria Ag Gate voltage control for III-nitride transistors
CN103715147B (zh) * 2013-12-27 2016-08-17 京东方科技集团股份有限公司 互补型薄膜晶体管驱动背板及其制作方法、显示面板
US9391196B1 (en) * 2015-07-22 2016-07-12 United Microelectronics Corp. High-voltage metal-oxide-semiconductor transistor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054869A (zh) * 2010-09-17 2011-05-11 中国科学院微电子研究所 一种石墨烯器件及其制造方法
CN103329244A (zh) * 2011-01-07 2013-09-25 国际商业机器公司 具有局部双栅的石墨烯器件
CN104218089A (zh) * 2014-09-10 2014-12-17 北京大学 阶梯栅介质双层石墨烯场效应晶体管及其制备方法
CN104241378A (zh) * 2014-09-10 2014-12-24 北京大学 一种双层石墨烯隧穿场效应晶体管及其制备方法

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