JPH09246536A

JPH09246536A - 半導体素子

Info

Publication number: JPH09246536A
Application number: JP8045697A
Authority: JP
Inventors: Tetsushi Tanamoto; 哲史棚本; Riichi Kato; 理一加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-04
Filing date: 1996-03-04
Publication date: 1997-09-19
Anticipated expiration: 2016-03-04
Also published as: JP3402905B2

Abstract

(57)【要約】【課題】本発明は、室温動作が可能な単一電子トンネ
ル効果を用いた半導体素子を提供することを目的とす
る。【解決手段】Ｓｉ（１００）面が表面にでたＳＯＩ基
板のシリコン層を異方性エッチングにより部分的に除去
し、このエッチング領域の先端がＳＯＩ基板内部の絶縁
層領域に少なくとも到達させて、このエッチング領域に
絶縁膜を介してアイランドを形成する。前記シリコン膜
中に前記アイランドを挟むようにしてソース、ドレイン
を形成する。アイランド上には絶縁膜を介して制御電極
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、低消費電力動作が
可能な半導体素子に関し、特に単一電子トンネル効果を
用いた量子効果素子に関する。

【０００２】

【従来の技術】電子を一つずつの流れを制御する単一電
子素子（シングルエレクトロントランジスタ）といわれ
る量子効果素子が知られている。この素子はソース・ド
レイン電極間に、それぞれトンネルジャンクションを形
成するエネルギー障壁層或いは絶縁層を介して、アイラ
ンドと呼ばれる導電領域が形成されている。このアイラ
ンドに絶縁層を介して制御電極を設け、制御電極の電圧
をコントロールすることで、ソースからアイランド、ド
レインとトンネル効果を利用して電子を一つずつ流すこ
とができる。

【０００３】この単一電子素子では、クーロンブロッケ
イド効果を利用して電子を一つずつ制御することを可能
としている。クーロンブロッケイドの原理は、ソース・
アイランド間のキャパシタンスＣが十分に小さく、絶縁
層のトンネルジャンクションに蓄えられる帯電エネルギ
ー（ｅ² ／２Ｃ）が温度揺らぎ( 〜ｋＴ) に対して十
分に大きいとき（ｅ² ／２Ｃ＞ｋＴ）に、ソースからア
イランドに抜ける電子のトンネリングが抑制される効果
である。

【０００４】この性質を利用して、アイランド部に制御
電極を形成し電圧を印加することで、電流電圧特性にし
きい値が生じる。このしきい値の存在により、三端子ト
ランジスタやメモリなどをはじめとして様々な応用の提
案が数多くなされている。基本的にこの単一電子素子で
は、電子を一つずつあつかうので低消費電力が期待でき
る。

【０００５】このクーロンブロッケイド効果を室温に
て、用いようとするとキャパシタンスの大きさとしてａ
Ｆ（１０^-15 ）程度と非常に小さいトンネルジャンクシ
ョンを形成する必要がある。

【０００６】IEDM '93-541(Yano et al)やIEDM '94-938
(Takahashi et al) 等の文献に見られるような特殊な方
法を用いて、クーロンブロッケイド効果を室温で動作確
認を行っている例はあるものの、現在の通常の半導体製
造技術であるフォトリソグラフィ技術（サブミクロン程
度）ではこのような小さいジャンクション（数十ｎｍ以
下程度）を作製するのは極めて困難である。

【０００７】

【発明が解決しようとする課題】上述したように単一電
子素子を室温動作させるためには、数十ｎｍ程度のサイ
ズで加工しなければならず、現在のフォトリソグラフィ
を用いた微細化技術では、室温動作する単一電子素子を
作成することはできない。本発明は上記問題点に鑑みて
なされたもので、室温動作をしうる単一電子素子を提供
することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明（請求項１）は、シリコン基板上に絶縁層が
形成され、この絶縁層上にＳｉ（１００）面が表面にで
たシリコン層が形成された基板と、前記シリコン層が異
方性エッチングにより部分的に除去され、この除去され
た領域の先端が前記絶縁層に達しており、この除去され
た領域の前記シリコン層表面に形成されたトンネル効果
で電子が通過可能な絶縁膜と、前記除去された領域の先
端部に形成された第１の導電領域と、前記シリコン層中
にそれぞれ形成された第２の導電領域及び第３の導電領
域とを具備し、前記第１の導電領域上に絶縁膜を介して
形成された制御電極を制御することによって、前記第２
の導電領域、第１の導電領域、第３の導電領域へトンネ
ル効果により電子が１つづつ移動する状態と、電子が移
動しない状態とを制御できることを特徴とする半導体素
子を提供する。

【０００９】また本発明（請求項２）は、シリコン基板
上に絶縁層が形成され、この絶縁層上にＳｉ（１００）
面が表面にでたシリコン層が形成された基板と、前記シ
リコン層が異方性エッチングにより部分的に除去され、
この除去された領域の先端と前記絶縁層との間にシリコ
ン薄膜が残されており、このシリコン薄膜が導電層とし
て用いられることを特徴とする半導体素子を提供する。

【００１０】さらに本発明（請求項３）は、前記シリコ
ン薄膜上に絶縁層を介して形成された制御電極を有し、
この制御電極を制御することで電子の流れを制御するこ
とを特徴とする半導体素子を提供する。

【００１１】

【発明の実施の形態】本発明では、フォトリソグラフィ
に用いる電子線描画装置を用いずに、ＳＯＩ（シリコン
オンインシュレイター）基板とＳｉの異方性エッチング
を用いて、従来のＵＬＳＩ技術の範囲内で、単一電子素
子に必要な（トンネル障壁／アイランド／トンネル障
壁）の構造を、制御性よく微細に形成することに特徴が
ある。

【００１２】図１に本発明にかかる半導体素子を示す。
この半導体素子は本発明に基づく単一電子素子である。
この単一電子素子は、シリコン基板１上に絶縁層２が形
成され、この絶縁層２上に表面８が（１００）面である
シリコン層１０が形成されている。シリコン層１０の一
部は（１００）面の異方性エッチングにより除去されて
おり、この除去された領域１１のシリコン層１０の表面
１２には絶縁膜５が形成されている。このとき除去され
た領域１１の先端９は少なくとも絶縁層２に達してい
る。

【００１３】この除去した領域１１にはポリシリコンか
らなるアイランド（第一の導電領域）６が形成され、シ
リコン層１０中にはｎ＋シリコンからなるソース（第２
の導電領域）３、ｎ＋シリコンからなるドレイン（第３
の導電領域）４が形成されている。アイランド上には絶
縁層７を介して制御電極１３が形成され、この制御電極
１３に電圧を印加することでソース３からアイランド
６、ドレイン４へとそれぞれ絶縁膜５をトンネル効果に
より電子が一つづつ流れる。

【００１４】以下に本実施例にかかる単一電子素子の製
造方法を図面を用いて説明する。図２に示すように、シ
リコン基板１上にＳｉＯ₂ からなる絶縁層２が形成さ
れ、このＳｉＯ₂ 絶縁層２上に表面８が（１００）面で
あるシリコン層１０が形成されたＳＯＩ基板を用意す
る。このＳＯＩ基板のシリコン層１０の一部をＴＭＡＨ
液などを利用して（１００）面の異方性エッチングによ
り除去し、この除去した領域１１の先端９がＳｉＯ₂ 絶
縁層２に達するようにする。

【００１５】次に図３に示すように、熱酸化等によりＳ
ＯＩ基板全体に酸化膜層５を形成し、除去された領域１
１のシリコン層１０の表面１２に絶縁膜５を形成する。
次にシリコン層１０内にイオン注入を行い、ソース３、
ドレイン４となるn −Ｓｉ層を形成する。

【００１６】次に図４に示すように、除去された領域１
１にポリシリコンを蒸着することによってアイランド６
を形成する。次にＣＶＤ酸化膜からなる絶縁層７を積ん
だ後にコンタクトホールを形成し、制御電極１３を作成
して図１に示す単一電子素子を形成する。

【００１７】本実施例ではソース３、ドレイン４をｎ型
のシリコン層としたが、ｐ型のシリコン層としても問題
ない。また、アイランド６をポリシリコンの蒸着により
形成したが、シリコンをエピタキシャル成長法により堆
積して形成してもよい。またポリシリコンの代わりにア
ルミニウム等の金属により形成してもよい。

【００１８】本発明では、（１００）面を持つシリコン
層を薄くしたＳＯＩ基板にシリコンの異方性エッチング
を行い、一部シリコンを除去し、この除去された領域に
シリコン酸化膜等の絶縁層を形成した後、金属やポリシ
リコンなどでアイランド領域を形成する。この際、アイ
ランド部分とソース、ドレイン部分の間に形成された酸
化膜がトンネル障壁となる。

【００１９】このように本発明においてはシリコンの異
方性エッチングを用いているためにエッチング部分（シ
リコンが除去された領域）の先端を制御性よく細くする
ことが可能となり、この部分にアイランドを形成するこ
とで、十分に室温動作可能な単一電子素子を形成するこ
とができる。

【００２０】このようにＳＯＩ基板とシリコンの異方性
エッチングを用いてトンネル障壁部分の導電部の面積を
縮小するため、最初のフォトリソグラフィのマスクパタ
ーンとしては、異方性エッチングをするＳi 表面の開口
部が０．１μｍ程度でよく、通常のフォトリソグラフィ
の技術で十分に作製が可能である。

【００２１】またＳＯＩ基板を用いることにより、ゲー
ト電極、ソース電極、ドレイン電極部を十分に薄くする
ことが可能であり、単一電子を供給するこれらの部分の
全体的な総電荷量を少なく調節することができる。

【００２２】次に本発明の別の実施例について説明す
る。本実施例は、シリコン基板上に絶縁層が形成され、
この絶縁層上に（１００）面を持つ薄くしたシリコン層
が形成された基板（ＳＯＩ基板）を用い、異方性エッチ
ングにより、前記シリコン層をエッチングして、前記絶
縁層上に極めて薄いシリコン薄膜部分を作成する。この
シリコン薄膜部分を電子が通る導電層として用いること
に特徴がある。以下に、このシリコン薄膜部分を単一電
子素子のアイランドとして用いる単一電子素子を示す。

【００２３】図９に本発明にかかる半導体素子を示す。
この半導体素子は本発明に基づく単一電子素子である。
この単一電子素子は、シリコン基板１上に絶縁層２が形
成され、この絶縁層２上に表面８が（１００）面である
シリコン層１０が形成されている。シリコン層１０の一
部は（１００）面の異方性エッチングにより除去されて
おり、この除去された領域１１のシリコン層１０の表面
１２には絶縁膜５が形成されている。このとき除去され
た領域１１の先端９は絶縁層２上にシリコン薄膜１４を
残すように形成されている。

【００２４】この除去した領域１１にはポリシリコンか
らなる電極１５が形成され、シリコン層１０中にはｎ＋
シリコンからなる導電領域１６及びｎ＋シリコンから
なる導電領域１７が形成されている。電極１５には絶縁
層７が形成されている。

【００２５】この半導体素子において、シリコン薄膜１
４部分は膜厚が薄いために、抵抗が高くなりトンネル障
壁の役割を果たす。この電極１１の電圧を制御すること
により、シリコン薄膜１４中の電子濃度を調節すること
ができ、実効的なトンネル抵抗を変化させることを可能
とする。

【００２６】本実施例では、このように実効的なトンネ
ル抵抗を制御できるために例えば、単一電子素子で、一
方向にのみ特徴的なクーロンブロッケイド特性が必要と
されるような回路部分を作成することが可能となる。

【００２７】さらにこの構造を例えば隣り合うように一
列に作製し、電極１５の電圧に応じて回路の各部分に応
じたクーロンブロッケイド特性を実現できる。次にこの
構造の作成方法及びこの構造を２つ並べて用いた別の実
施例を図を用いて説明する。

【００２８】先ず図６に示すように、シリコン基板１上
にＳｉＯ₂ 絶縁層２が形成され、この上に（１００）面
が出たシリコン層１０が形成されたＳＯＩ基板を準備
し、異方性エッチングにより薄いシリコン薄膜１４を作
成する。

【００２９】次に図７に示すように、熱酸化等によりＳ
ＯＩ基板全体にＳｉＯ₂ 酸化膜層５を形成する。次に図
８に示すように、薄くエッチングされたシリコン薄膜１
４上にトンネル抵抗制御用の電極１５を作成する。この
電極はポリシリコンを蒸着して作成した。次にイオン注
入を行い、ｎ＋シリコンにてソース１６、アイランド１
７及びドレイン１８を形成する。

【００３０】次に図９に示すように、層間絶縁膜１９を
積層し、アイランド１７上にコンタクトホールをエッチ
ングにより開けて、制御電極２０をポリシリコンにて形
成する。

【００３１】このようにして形成した単一電子素子は、
ソース１６からアイランド１７、ドレイン１８へ電子を
一つづつ流すことが可能となる。このときトンネル障壁
となるシリコン薄膜１４部分を電極１５の電圧をコント
ロールすることで、電子を流す方向に方向性をもたせる
ことも可能となる。例えば、左側のゲートにかける電圧
（ゲート電圧）Ｖ_GLを右側のゲート電圧Ｖ_GRより大きく
とれば、左側のトンネル領域１４−Ｌに生じる反転層の
幅が、右側のトンネル領域１４−Ｒよりも大きくなるた
め、ソース１６からアイランド１７に流れ込む電子の数
はアイランド１７からドレイン１８へ流れ込む電子の数
より大きくなり、電子のトンネリングをコントロールで
きる。

【００３２】ここでソース１６、アイランド１７、ドレ
イン１８はｎ＋シリコンとしたが、ｐ＋シリコンとして
もかまわない。また、トンネル抵抗を制御する電極１５
をポリシリコンで形成したが、Ａｌなどの金属にしても
よい。

【００３３】次に先に説明した実施例の単一電子素子構
造をいくつか隣り合うように並べてそれぞれ接続した半
導体素子の実施例を説明する。図１０はこのような半導
体素子の断面図である。先に説明した実施例の単一電子
素子構造をアイランド１７を隣あうように４個並べ、ソ
ース１６から順に電子を一つずつ流すことを可能にした
半導体素子である。

【００３４】図１１は、このような多数のゲート電極を
もつ単一電子素子の応用例の１つである。本発明の図１
０の単一電子素子のゲート電極に対応する部分（Ｇ１，
Ｇ２，・・・，Ｇｎ）にかかる電圧Ｖ1 〜Ｖn （ｎは整
数）が全て、対応する電子のチャネル領域１４を電子が
通過できるしきい値電圧以上の電圧がかからなければソ
ースからドレインに流れる電流が生じない。このためこ
れを使ってＶ1 〜Ｖnを使ったしきい値回路が構成でき
る。

【００３５】なお本実施例ではＳＯＩ基板を用いている
が、基板上に絶縁層又はバンドギャップの高い物質を介
した半導体膜を持つ基板であれば同様に用いることがで
きる。

【００３６】本実施例による半導体素子は、トンネル障
壁にゲート電極を作製することで、単にトンネル確率を
制御し、クーロンブロッケイド効果を調節するだけでな
く、単一電子素子をトンネルする電子に方向性を持たせ
ることにより、回路内での素子の機能性を高めることを
可能にできる。

【００３７】

【発明の効果】以上説明したように本発明は、ＳＯＩ基
板とシリコンの（１００）面の異方性エッチング技術を
用いて、微細な構造を形成し、これをトンネル障壁とな
るキャパシタンスとして利用することによって、室温動
作可能な各種半導体素子を形成することができる。

【図面の簡単な説明】

【図１】本発明の実施例にかかる単一電子素子の断面
図。

【図２】本発明の実施例にかかる単一電子素子を製造
する工程での断面図。

【図３】本発明の実施例にかかる単一電子素子を製造
する工程での断面図。

【図４】本発明の実施例にかかる単一電子素子を製造
する工程での断面図。

【図５】本発明の実施例にかかる半導体素子の断面
図。

【図６】本発明の実施例にかかる単一電子素子を製造
する工程での断面図。

【図７】本発明の実施例にかかる単一電子素子を製造
する工程での断面図。

【図８】本発明の実施例にかかる単一電子素子を製造
する工程での断面図。

【図９】本発明の実施例にかかる単一電子素子の断面
図。

【図１０】本発明の実施例にかかる半導体素子の断面
図。

【図１１】本発明の実施例にかかる半導体素子の平面
図。

【符号の説明】

１・・・シリコン基板２・・・絶縁膜３・・・ソース４・・・ドレイン５・・・絶縁膜６・・・アイランド７・・・層間絶縁層８・・・（１００）面９・・・先端部１０・・・シリコン層１１・・・除去部１２・・・シリコン表面１４・・・シリコン薄膜１５・・・電極１６・・・ソース１７・・・アイランド１８・・・ドレイン１９・・・層間絶縁層２０・・・制御電極２１・・・絶縁層

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に絶縁層が形成され、この
絶縁層上にＳｉ（１００）面が表面にでたシリコン層が
形成された基板と、前記シリコン層が異方性エッチングにより部分的に除去
され、この除去された領域の先端が前記絶縁層に達して
おり、この除去された領域の前記シリコン層表面に形成
されたトンネル効果で電子が通過可能な絶縁膜と、前記除去された領域の先端部に形成された第１の導電領
域と、前記シリコン層中にそれぞれ形成された第２の導電領域
及び第３の導電領域とを具備し、前記第１の導電領域上に絶縁膜を介して形成された制御
電極を制御することによって、前記第２の導電領域、第
１の導電領域、第３の導電領域へトンネル効果により電
子が１つづつ移動する状態と、電子が移動しない状態と
を制御できることを特徴とする半導体素子。
【請求項２】シリコン基板上に絶縁層が形成され、この
絶縁層上にＳｉ（１００）面が表面にでたシリコン層が
形成された基板と、前記シリコン層が異方性エッチングにより部分的に除去
され、この除去された領域の先端と前記絶縁層との間に
シリコン薄膜が残されており、このシリコン薄膜が導電
層として用いられることを特徴とする半導体素子。
【請求項３】前記シリコン薄膜上に絶縁層を介して形成
された制御電極を有し、この制御電極を制御することで
電子の流れを制御することを特徴とする請求項２記載の
半導体素子。