JP2812244B2 - 単一電子トンネル素子の作製方法 - Google Patents
単一電子トンネル素子の作製方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、単一電子トンネル素子
およびその作製方法に関し、特にシリコン細線を３次元
的に加工し、熱酸化すると不均一に酸化が進むことを利
用した単一電子トンネル素子の作製方法に関する。
およびその作製方法に関し、特にシリコン細線を３次元
的に加工し、熱酸化すると不均一に酸化が進むことを利
用した単一電子トンネル素子の作製方法に関する。
【０００２】
【従来技術】現在の基本的素子であるＭＯＳトランジス
タの集積度は、微細加工技術の進歩とともに年に２倍弱
の割合で高まっている。しかし、トランジスタを微細化
すれば必然的に構造内の不純物濃度を大きくし、動作電
圧を小さくしなければならない。ところが、不純物濃度
を高めていくと、なだれ破壊やトンネル現象がおこり、
また、動作電圧を低くすると漏れ電流によってオフ時に
電流を遮断できなくなる。このような物理的な問題から
集積化には限界が存在する。今日までは、技術的な限界
が集積度を律則していたが、今後は、このような物理的
限界が集積度を律則することが予想されている。そのた
め、トンネル素子の一つである単一電子トンネル素子の
開発が積極的に行われている。
タの集積度は、微細加工技術の進歩とともに年に２倍弱
の割合で高まっている。しかし、トランジスタを微細化
すれば必然的に構造内の不純物濃度を大きくし、動作電
圧を小さくしなければならない。ところが、不純物濃度
を高めていくと、なだれ破壊やトンネル現象がおこり、
また、動作電圧を低くすると漏れ電流によってオフ時に
電流を遮断できなくなる。このような物理的な問題から
集積化には限界が存在する。今日までは、技術的な限界
が集積度を律則していたが、今後は、このような物理的
限界が集積度を律則することが予想されている。そのた
め、トンネル素子の一つである単一電子トンネル素子の
開発が積極的に行われている。
【０００３】単一電子トンネル素子は単一電子の静電エ
ネルギーを利用した素子である。電気的に孤立した島
に、無限遠から電子を一つ加えると、島はｅ2 ／Ｃだけ
静電エネルギーが増加する。この静電エネルギーのこと
を単一電子帯電エネルギーと呼び、ここでのＣは無限遠
に対する島の静電容量である。
ネルギーを利用した素子である。電気的に孤立した島
に、無限遠から電子を一つ加えると、島はｅ2 ／Ｃだけ
静電エネルギーが増加する。この静電エネルギーのこと
を単一電子帯電エネルギーと呼び、ここでのＣは無限遠
に対する島の静電容量である。
【０００４】単一電子トンネル素子の基本となる単一電
子トランジスタの構成は、電気的に孤立した島にソース
電極およびドレイン電極がトンネル障壁を介して接続さ
れ、さらに、島の電荷数を変化させるゲート電極が静電
的に結合した３端子から構成されている。
子トランジスタの構成は、電気的に孤立した島にソース
電極およびドレイン電極がトンネル障壁を介して接続さ
れ、さらに、島の電荷数を変化させるゲート電極が静電
的に結合した３端子から構成されている。
【０００５】電子は粒子性をもっていることから、トン
ネル障壁では一個ずつ不連続的にトンネルが起こり、島
の電荷量が素電荷の整数倍だけ変化する。一方、静電的
に結合したゲート電極によって、連続的に島の電荷量を
変化させることができる。
ネル障壁では一個ずつ不連続的にトンネルが起こり、島
の電荷量が素電荷の整数倍だけ変化する。一方、静電的
に結合したゲート電極によって、連続的に島の電荷量を
変化させることができる。
【０００６】単一電子がトンネル障壁を介して島にトン
ネルすると、あるゲート電圧の領域では単一電子帯電エ
ネルギー分だけエネルギー的に損をするのでトンネルが
抑制される。一方、ゲート電圧で電荷量を制限し、電子
を一つ加えても島の静電エネルギーが変化しない条件に
すると、電子はソース−ドレイン間を流れる。
ネルすると、あるゲート電圧の領域では単一電子帯電エ
ネルギー分だけエネルギー的に損をするのでトンネルが
抑制される。一方、ゲート電圧で電荷量を制限し、電子
を一つ加えても島の静電エネルギーが変化しない条件に
すると、電子はソース−ドレイン間を流れる。
【０００７】単一電子帯電エネルギー分の変化が熱エネ
ルギーによってかき消されると、動作しなくなるので、
単一電子トンネル素子の動作には、単一電子帯電エネル
ギーが熱擾乱エネルギーを上回ることが必要条件であ
る。単一電子帯電エネルギーを大きくするには、静電容
量Ｃをできるだけ小さくする必要があるが、室温で動作
余裕をもって動作するような素子を作るのは非常に困難
である。
ルギーによってかき消されると、動作しなくなるので、
単一電子トンネル素子の動作には、単一電子帯電エネル
ギーが熱擾乱エネルギーを上回ることが必要条件であ
る。単一電子帯電エネルギーを大きくするには、静電容
量Ｃをできるだけ小さくする必要があるが、室温で動作
余裕をもって動作するような素子を作るのは非常に困難
である。
【０００８】シリコンを材料としたプレーナ型の微細な
トンネル障壁を形成するには次のような方法がある。 導電性ポリシリコンを局所的に酸化させてトンネル障
壁を作成する。 第１のゲートで反転層を形成し、第２のゲートで、こ
のゲート下部の電子ガスを空乏化させてトンネル障壁を
形成する。 ＭＯＳ構造中の酸化膜厚を変化させて、ゲート電圧の
閾値が膜厚によって異なることを利用してトンネル障壁
を半導体中に形成する。
トンネル障壁を形成するには次のような方法がある。 導電性ポリシリコンを局所的に酸化させてトンネル障
壁を作成する。 第１のゲートで反転層を形成し、第２のゲートで、こ
のゲート下部の電子ガスを空乏化させてトンネル障壁を
形成する。 ＭＯＳ構造中の酸化膜厚を変化させて、ゲート電圧の
閾値が膜厚によって異なることを利用してトンネル障壁
を半導体中に形成する。
【０００９】方法を用いた第１の例である単一電子ト
ンネル素子を図１を参照しながら説明する（大畠ら、第
３回生研シンポジウム、９５年）。熱酸化したシリコン
基板（図示せず）上に、導電性ポリシリコン１，シリコ
ン酸化膜２をＣＶＤ法で作製し、電子ビーム露光とエッ
チングによりシリコン酸化膜２とポリシリコン１を長方
形状にエッチングする。この長方形状の導電性ポリシリ
コン１が電気的に孤立した島となる。さらに、導電性ポ
リシリコン１の側壁を熱酸化により薄く酸化してトンネ
ル障壁を形成し、さらに、ソースおよびドレインとなる
導電性ポリシリコン３を作製する。ゲート電圧は基板を
バイアスすることによって加える。導電性ポリシリコン
１の長方形のサイズは０．１×０．３ミクロン程度で、
電子ビーム露光の目合わせ精度が素子の大きさを律則し
ている。この島の単一電子帯電エネルギーは温度換算で
９０Ｋ程度に相当し、動作余裕を考慮すると、その十分
の一程度の温度が動作温度域である。
ンネル素子を図１を参照しながら説明する（大畠ら、第
３回生研シンポジウム、９５年）。熱酸化したシリコン
基板（図示せず）上に、導電性ポリシリコン１，シリコ
ン酸化膜２をＣＶＤ法で作製し、電子ビーム露光とエッ
チングによりシリコン酸化膜２とポリシリコン１を長方
形状にエッチングする。この長方形状の導電性ポリシリ
コン１が電気的に孤立した島となる。さらに、導電性ポ
リシリコン１の側壁を熱酸化により薄く酸化してトンネ
ル障壁を形成し、さらに、ソースおよびドレインとなる
導電性ポリシリコン３を作製する。ゲート電圧は基板を
バイアスすることによって加える。導電性ポリシリコン
１の長方形のサイズは０．１×０．３ミクロン程度で、
電子ビーム露光の目合わせ精度が素子の大きさを律則し
ている。この島の単一電子帯電エネルギーは温度換算で
９０Ｋ程度に相当し、動作余裕を考慮すると、その十分
の一程度の温度が動作温度域である。
【００１０】方法を用いた第２の例の単一電子トンネ
ル素子について述べる（松岡ら、ＩＥＤＭ、９２年）。
熱酸化したシリコン基板上に、２層のゲート電極を酸化
膜を挟んで形成する。第１のゲートで細線状の反転層を
形成し、第２のゲートで、このゲート下部の電子ガスを
空乏化させてトンネル障壁を形成している。孤立した島
の大きさは、方法の第１の例と同様、電子ビーム露光
の目合わせ精度によって律則されていて、動作温度は
０．１Ｋと極低温下でないと動作しない。
ル素子について述べる（松岡ら、ＩＥＤＭ、９２年）。
熱酸化したシリコン基板上に、２層のゲート電極を酸化
膜を挟んで形成する。第１のゲートで細線状の反転層を
形成し、第２のゲートで、このゲート下部の電子ガスを
空乏化させてトンネル障壁を形成している。孤立した島
の大きさは、方法の第１の例と同様、電子ビーム露光
の目合わせ精度によって律則されていて、動作温度は
０．１Ｋと極低温下でないと動作しない。
【００１１】方法を用いた第３の例の単一電子トンネ
ル素子について述べる（高橋ら、ＩＥＤＭ、９４年）。
基本構造はＳＩＯ基板上のシリコンＭＯＳ構造であり、
ゲート酸化膜の厚さを制御することでトンネル障壁を作
製する。まず、熱酸化する前にシリコン層４を図２に示
すように橋状部４１を有するように加工しておく。次
に、熱酸化を行うと、酸化速度はストレスが最も多く加
わる橋状部の中心付近で遅く、酸素の供給量が多い橋状
部の付け根付近では早い。このような、形状に依存して
酸化速度が違う現象はカオらが報告している（ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＦ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＳ，ＶＯＬ． ＥＤ−３５，１９８８）。
この酸化工程によって、橋状部の付け根付近の酸化膜が
厚く、橋状部の中心付近の酸化膜が薄く形成される。ゲ
ート電極をこの上につけて、正のゲート電圧を加える
と、酸化膜が薄くなっている橋状部の中心部には反転層
が形成され、橋状部の付け根付近の酸化膜が厚い部分で
は空乏化したままとなってトンネル障壁となる。電気的
に孤立した島の大きさは５×２０ｎｍ程度であり、室温
においても、単一電子トンネルが観測されている。
ル素子について述べる（高橋ら、ＩＥＤＭ、９４年）。
基本構造はＳＩＯ基板上のシリコンＭＯＳ構造であり、
ゲート酸化膜の厚さを制御することでトンネル障壁を作
製する。まず、熱酸化する前にシリコン層４を図２に示
すように橋状部４１を有するように加工しておく。次
に、熱酸化を行うと、酸化速度はストレスが最も多く加
わる橋状部の中心付近で遅く、酸素の供給量が多い橋状
部の付け根付近では早い。このような、形状に依存して
酸化速度が違う現象はカオらが報告している（ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＦ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＳ，ＶＯＬ． ＥＤ−３５，１９８８）。
この酸化工程によって、橋状部の付け根付近の酸化膜が
厚く、橋状部の中心付近の酸化膜が薄く形成される。ゲ
ート電極をこの上につけて、正のゲート電圧を加える
と、酸化膜が薄くなっている橋状部の中心部には反転層
が形成され、橋状部の付け根付近の酸化膜が厚い部分で
は空乏化したままとなってトンネル障壁となる。電気的
に孤立した島の大きさは５×２０ｎｍ程度であり、室温
においても、単一電子トンネルが観測されている。
【００１２】
【発明が解決しようとする課題】前述した第１および第
２の例では、電子ビーム露光の目合わせ精度によって素
子サイズが律則されるため、現在の技術では０．１ミク
ロンより小さい電気的に孤立した島を形成することはで
きない。また、動作温度が低いという問題がある。
２の例では、電子ビーム露光の目合わせ精度によって素
子サイズが律則されるため、現在の技術では０．１ミク
ロンより小さい電気的に孤立した島を形成することはで
きない。また、動作温度が低いという問題がある。
【００１３】また、第３の例では、橋状部の中心部にス
トレスを加えるのに十分に大きなシリコンの領域が必要
であるために、素子面積が大きくなったり、設計の自由
度が少ない等の問題を抱えている。
トレスを加えるのに十分に大きなシリコンの領域が必要
であるために、素子面積が大きくなったり、設計の自由
度が少ない等の問題を抱えている。
【００１４】本発明の目的は、この様な問題を解決し、
素子面積が小さく、室温動作が可能な単一電子トンネル
素子の作製方法を提供することにある。
素子面積が小さく、室温動作が可能な単一電子トンネル
素子の作製方法を提供することにある。
【００１５】本発明の他の目的は、電気的に孤立した島
を複数有する多重接続型単一電子トンネル素子の作製方
法を提供することにある。
を複数有する多重接続型単一電子トンネル素子の作製方
法を提供することにある。
【００１６】本発明の他の目的は、０．１ミクロンより
小さい電気的に孤立した島を形成できる単一電子トンネ
ル素子または多重接続型単一電子トンネル素子の作製方
法を提供することにある。
小さい電気的に孤立した島を形成できる単一電子トンネ
ル素子または多重接続型単一電子トンネル素子の作製方
法を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、シリコン細線を３次元的に加工
し、熱酸化すると不均一に酸化が進むことを利用して単
一電子トンネル素子を作製する。シリコン細線にＵ字型
溝を切った構造に加工し、熱酸化を行うと、ストレスの
加わるＵ字型溝の底部中央付近は酸化速度が溝側壁付近
よりも遅く酸化膜厚に不均一が生じ、さらにゲート電極
を作製して正のゲート電圧を加えると、酸化膜が薄くな
っているＵ字型溝の底部中央付近には反転層が形成さ
れ、溝側壁付近の酸化膜が厚い部分にはトンネル障壁が
形成される。シリコン細線に２個以上のＵ字型溝を切っ
た構造にした場合には、多重接続型単一電子トンネル素
子が提供される。
めに、本発明によれば、シリコン細線を３次元的に加工
し、熱酸化すると不均一に酸化が進むことを利用して単
一電子トンネル素子を作製する。シリコン細線にＵ字型
溝を切った構造に加工し、熱酸化を行うと、ストレスの
加わるＵ字型溝の底部中央付近は酸化速度が溝側壁付近
よりも遅く酸化膜厚に不均一が生じ、さらにゲート電極
を作製して正のゲート電圧を加えると、酸化膜が薄くな
っているＵ字型溝の底部中央付近には反転層が形成さ
れ、溝側壁付近の酸化膜が厚い部分にはトンネル障壁が
形成される。シリコン細線に２個以上のＵ字型溝を切っ
た構造にした場合には、多重接続型単一電子トンネル素
子が提供される。
【００１８】
【作用】酸化速度の違いを利用したトンネル障壁の形成
によって、より微細な素子の作製が可能となる。シリコ
ンを酸化する際の酸化速度は、シリコンに加わっている
ストレスによって異なる。圧縮力が加わっている部分で
は、酸素の拡散速度が小さくなり、酸化速度は低下す
る。また、ストレスをシリコンに加えるには、酸化シリ
コンの体積はシリコンに比べ２倍であり、シリコンは酸
化すると体積が膨張することを利用する。酸化する前の
シリコンの立体構造を工夫すれば、膨張した酸化シリコ
ンによって圧縮力を特定の部分に加えることができる。
シリコン細線にＵ字型溝が切られた場合、溝の底部中央
付近に圧縮力が加えられ、酸化速度が低下する。このよ
うに、シリコンの立体構造を用いて、酸化膜厚を制御す
ることが可能となる。
によって、より微細な素子の作製が可能となる。シリコ
ンを酸化する際の酸化速度は、シリコンに加わっている
ストレスによって異なる。圧縮力が加わっている部分で
は、酸素の拡散速度が小さくなり、酸化速度は低下す
る。また、ストレスをシリコンに加えるには、酸化シリ
コンの体積はシリコンに比べ２倍であり、シリコンは酸
化すると体積が膨張することを利用する。酸化する前の
シリコンの立体構造を工夫すれば、膨張した酸化シリコ
ンによって圧縮力を特定の部分に加えることができる。
シリコン細線にＵ字型溝が切られた場合、溝の底部中央
付近に圧縮力が加えられ、酸化速度が低下する。このよ
うに、シリコンの立体構造を用いて、酸化膜厚を制御す
ることが可能となる。
【００１９】酸化を行う前のシリコンの立体構造として
は、集積化に適した構造で、かつ、効率よく圧縮力が加
わる構造である必要がある。酸化膜上のシリコン細線に
Ｕ字型溝を切った構造では、体積の膨張による圧縮力を
加えるための領域を基板に対して垂直にとることで、基
板方向の面積を最小限に抑えることができる。
は、集積化に適した構造で、かつ、効率よく圧縮力が加
わる構造である必要がある。酸化膜上のシリコン細線に
Ｕ字型溝を切った構造では、体積の膨張による圧縮力を
加えるための領域を基板に対して垂直にとることで、基
板方向の面積を最小限に抑えることができる。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】本発明の単一電子トンネル素子の作製方法
の第１の実施例を説明する。図３は、熱酸化する前のシ
リコンの加工工程を示した図である。まず、図３（ａ）
に示すようなシリコン基板５，酸化膜６，薄いシリコン
層７からなるシリコン・オン・インシュレータ（ＳＯ
Ｉ）基板８を用意する。ＳＯＩ基板８は酸素をシリコン
基板にイオン注入することによって形成される。薄いシ
リコン層７は、前記イオン注入の後、熱酸化（犠牲酸化
と呼ばれている）と酸化膜エッチングにより薄膜化す
る。今日、シリコン層が５０ｎｍ程度の膜厚をもつＳＯ
Ｉ基板が市販されており、本実施例では５０〜１００ｎ
ｍ程度のシリコン層をもつＳＯＩ基板を用いる。
の第１の実施例を説明する。図３は、熱酸化する前のシ
リコンの加工工程を示した図である。まず、図３（ａ）
に示すようなシリコン基板５，酸化膜６，薄いシリコン
層７からなるシリコン・オン・インシュレータ（ＳＯ
Ｉ）基板８を用意する。ＳＯＩ基板８は酸素をシリコン
基板にイオン注入することによって形成される。薄いシ
リコン層７は、前記イオン注入の後、熱酸化（犠牲酸化
と呼ばれている）と酸化膜エッチングにより薄膜化す
る。今日、シリコン層が５０ｎｍ程度の膜厚をもつＳＯ
Ｉ基板が市販されており、本実施例では５０〜１００ｎ
ｍ程度のシリコン層をもつＳＯＩ基板を用いる。
【００２２】次に、図３（ｂ）に示すように、ＳＯＩ基
板８のシリコン層７を幅が５０ｎｍ以下の細線状に加工
する。加工されたシリコン細線を９で示す。説明の便宜
上、シリコン細線９の延びる方向をＸ、方向Ｘと直交す
る方向をＹ、ＸＹ平面がＳＯＩ基板８の表面と平行であ
るとした場合に、ＸＹ平面に垂直な方向をＺとする。
板８のシリコン層７を幅が５０ｎｍ以下の細線状に加工
する。加工されたシリコン細線を９で示す。説明の便宜
上、シリコン細線９の延びる方向をＸ、方向Ｘと直交す
る方向をＹ、ＸＹ平面がＳＯＩ基板８の表面と平行であ
るとした場合に、ＸＹ平面に垂直な方向をＺとする。
【００２３】さらに、図３（ｃ）に示すように、シリコ
ン細線９に、シリコン層をＺ方向に１０〜２０ｎｍ程度
残し、Ｘ方向の幅５０ｎｍ以下のＵ字型溝１０を加工す
る。
ン細線９に、シリコン層をＺ方向に１０〜２０ｎｍ程度
残し、Ｘ方向の幅５０ｎｍ以下のＵ字型溝１０を加工す
る。
【００２４】以上のシリコン細線９および溝１０を加工
するには、ウェットエッチングによる方法、またはドラ
イエッチングによる方法を用いることができる。このよ
うなエッチング方法においては、シリコン膜７上にマス
クを作製する。
するには、ウェットエッチングによる方法、またはドラ
イエッチングによる方法を用いることができる。このよ
うなエッチング方法においては、シリコン膜７上にマス
クを作製する。
【００２５】エッチングのためのマスクの作製方法とし
ては、反転レジストに電子ビーム描画することによ
り、熱酸化した酸化膜にパターンを転写し、その酸化膜
をマスクにする方法、反転レジストに電子ビーム描画
することにより、気相成長したシリコン窒化膜にパター
ンを転写し、そのシリコン窒化膜をマスクにする方法、
無機レジストまたは有機レジストに電子ビーム露光し
て、レジストをマスクにする方法などがある。
ては、反転レジストに電子ビーム描画することによ
り、熱酸化した酸化膜にパターンを転写し、その酸化膜
をマスクにする方法、反転レジストに電子ビーム描画
することにより、気相成長したシリコン窒化膜にパター
ンを転写し、そのシリコン窒化膜をマスクにする方法、
無機レジストまたは有機レジストに電子ビーム露光し
て、レジストをマスクにする方法などがある。
【００２６】ウエットエッチングの溶液としては、例え
ば、フッ酸：硝酸：氷酢酸＝１：２０：２００で行い、
，の方法で作製されたマスクを用いる。
ば、フッ酸：硝酸：氷酢酸＝１：２０：２００で行い、
，の方法で作製されたマスクを用いる。
【００２７】ドライエッチングでは，，のいずれ
のマスクを用いてもよく、ＲＩＥやＥＣＲエッチングな
どが可能である。
のマスクを用いてもよく、ＲＩＥやＥＣＲエッチングな
どが可能である。
【００２８】いずれの加工方法を用いても、溝の端に緩
やかな傾斜がつくので図３（ｃ）に示すように溝１０は
Ｕ字状になる。
やかな傾斜がつくので図３（ｃ）に示すように溝１０は
Ｕ字状になる。
【００２９】次に、熱酸化工程，金属蒸着の工程につい
て説明する。
て説明する。
【００３０】図４（ａ）〜（ｃ）は、熱酸化工程におい
て、シリコン細線９の中央付近をＺ方向に切った断面を
示したもの、図５（ａ）は平面図である。
て、シリコン細線９の中央付近をＺ方向に切った断面を
示したもの、図５（ａ）は平面図である。
【００３１】図４（ａ）に示すＵ字型溝１０が切られた
シリコン細線９に対し熱酸化を行うと、酸化されたシリ
コンの体積が増大し、Ｕ字型溝１０の底部中央に圧縮力
が、溝の側壁頂部に張力が働くため、酸化膜１１は図４
（ｂ）に示すような形状になる。すなわち、溝１０の底
部中央の酸化膜は薄く、側壁頂部の酸化膜は厚く形成さ
れる。酸化は酸素の粘性を高めるために低温で行うのが
望ましく、８００度から７００度で熱酸化を行う。
シリコン細線９に対し熱酸化を行うと、酸化されたシリ
コンの体積が増大し、Ｕ字型溝１０の底部中央に圧縮力
が、溝の側壁頂部に張力が働くため、酸化膜１１は図４
（ｂ）に示すような形状になる。すなわち、溝１０の底
部中央の酸化膜は薄く、側壁頂部の酸化膜は厚く形成さ
れる。酸化は酸素の粘性を高めるために低温で行うのが
望ましく、８００度から７００度で熱酸化を行う。
【００３２】次に、図４（ｃ）に示すように、金属１２
を酸化膜の上に蒸着すれば、図５（ａ）の平面図に示す
ように、ＭＯＳ構造を構成するゲート１３と、電気的に
孤立した島１４の電荷を制御するためのゲート電極１５
を同時に作製することができる。さらに、導電層である
ゲート１３の両端にソースおよびドレインを構成するオ
ーミックコンタクト１６を作製する。
を酸化膜の上に蒸着すれば、図５（ａ）の平面図に示す
ように、ＭＯＳ構造を構成するゲート１３と、電気的に
孤立した島１４の電荷を制御するためのゲート電極１５
を同時に作製することができる。さらに、導電層である
ゲート１３の両端にソースおよびドレインを構成するオ
ーミックコンタクト１６を作製する。
【００３３】ゲート１３に正のゲート電圧Ｖｇを加える
ことによりシリコン層９に反転層が形成される。ゲート
電圧Ｖｇを調整すれば、酸化膜１１が薄い部分とシリコ
ン層９との界面に電子が溜まり、酸化膜１１が厚い部分
の下のシリコン層９がトンネル障壁１７となる。トンネ
ル障壁１７に挟まれた部分は電気的に孤立した島１４と
なり、ゲート電極１５とともに単一電子トランジスタを
構成する。
ことによりシリコン層９に反転層が形成される。ゲート
電圧Ｖｇを調整すれば、酸化膜１１が薄い部分とシリコ
ン層９との界面に電子が溜まり、酸化膜１１が厚い部分
の下のシリコン層９がトンネル障壁１７となる。トンネ
ル障壁１７に挟まれた部分は電気的に孤立した島１４と
なり、ゲート電極１５とともに単一電子トランジスタを
構成する。
【００３４】電気的に孤立した島１４の大きさは、電子
ビーム露光精度によって律則されるが、酸化することに
よってドットの大きさは最小描画精度よりも小さくする
ことができる。電子ビーム露光の精度は５０ｎｍ程度で
あり、島の大きさとしては２０×２０ｎｍ程度のものが
作製可能である。
ビーム露光精度によって律則されるが、酸化することに
よってドットの大きさは最小描画精度よりも小さくする
ことができる。電子ビーム露光の精度は５０ｎｍ程度で
あり、島の大きさとしては２０×２０ｎｍ程度のものが
作製可能である。
【００３５】次に、本発明の第２の実施例である多重接
続型単一電子トンネル素子の作製方法を説明する。この
多重接続型単一電子トンネル素子は、第１の実施例の単
一電子トンネル素子においてシリコン細線に２個以上の
Ｕ字型溝を作製したものである。図３（ｂ）までの工
程、すなわちＳＯＩ基板上のシリコンを幅が５０ｎｍ以
下の細線状に加工する工程までは同じである。本実施例
では、図３（ｄ）に示すように、シリコン細線９に、Ｚ
方向にシリコン層を１０〜２０ｎｍ程度残し、Ｘ方向の
幅５０ｎｍ以下のＵ字型溝１０を２つ以上作製する。
続型単一電子トンネル素子の作製方法を説明する。この
多重接続型単一電子トンネル素子は、第１の実施例の単
一電子トンネル素子においてシリコン細線に２個以上の
Ｕ字型溝を作製したものである。図３（ｂ）までの工
程、すなわちＳＯＩ基板上のシリコンを幅が５０ｎｍ以
下の細線状に加工する工程までは同じである。本実施例
では、図３（ｄ）に示すように、シリコン細線９に、Ｚ
方向にシリコン層を１０〜２０ｎｍ程度残し、Ｘ方向の
幅５０ｎｍ以下のＵ字型溝１０を２つ以上作製する。
【００３６】以下、熱酸化，金属蒸着は第１の実施例と
同様の方法で行い、図５（ｂ）のようなＭＯＳ構造を構
成するゲート１３と、電気的に孤立した島１４の電荷を
制御するためのゲート電極１５を備える素子を作製す
る。
同様の方法で行い、図５（ｂ）のようなＭＯＳ構造を構
成するゲート１３と、電気的に孤立した島１４の電荷を
制御するためのゲート電極１５を備える素子を作製す
る。
【００３７】ゲート１３に正のゲート電圧Ｖｇを加える
ことによりシリコン層９に反転層が形成される。ゲート
電圧Ｖｇを調整すれば、酸化膜１１が薄い部分とシリコ
ン層９の界面に電子が溜まり、酸化膜１１が厚い部分の
下のシリコン層がトンネル障壁１７となる。トンネル障
壁１７に挟まれた部分は電気的に孤立した島１４とな
り、ゲート電極１５とともに多重接続型単一電子トラン
ジスタを構成する。
ことによりシリコン層９に反転層が形成される。ゲート
電圧Ｖｇを調整すれば、酸化膜１１が薄い部分とシリコ
ン層９の界面に電子が溜まり、酸化膜１１が厚い部分の
下のシリコン層がトンネル障壁１７となる。トンネル障
壁１７に挟まれた部分は電気的に孤立した島１４とな
り、ゲート電極１５とともに多重接続型単一電子トラン
ジスタを構成する。
【００３８】次に、第３の実施例の単一電子トンネル素
子の作製方法について説明する。本実施例では、選択的
な酸化によってシリコン細線を作製する。
子の作製方法について説明する。本実施例では、選択的
な酸化によってシリコン細線を作製する。
【００３９】まず、図６（ａ）に示すように、反転レジ
ストに電子ビーム描画することにより、シリコン薄膜７
上に気相成長したシリコン窒化膜１８にパターンを転写
する。このときのシリコン窒化膜１８の厚さは２０から
５０ｎｍ程度であればよい。このシリコン窒化膜をマス
クにして、温度８００〜９００度で熱酸化を行う。この
際、窒化膜１８で覆われたシリコンの部分は酸化され
ず、それ以外の部分は酸化される。次に、フッ酸系の溶
液でこの酸化膜を取り除けば、図６（ｂ）のような細線
状のシリコン９ができる。
ストに電子ビーム描画することにより、シリコン薄膜７
上に気相成長したシリコン窒化膜１８にパターンを転写
する。このときのシリコン窒化膜１８の厚さは２０から
５０ｎｍ程度であればよい。このシリコン窒化膜をマス
クにして、温度８００〜９００度で熱酸化を行う。この
際、窒化膜１８で覆われたシリコンの部分は酸化され
ず、それ以外の部分は酸化される。次に、フッ酸系の溶
液でこの酸化膜を取り除けば、図６（ｂ）のような細線
状のシリコン９ができる。
【００４０】酸化の際、窒化膜１８とシリコン薄膜７の
境界においても酸化が進み、窒化膜のシリコンもわずか
に酸化される。したがって、電子ビーム描画で作製され
たレジストのパターンよりも細い細線が作製できる。
境界においても酸化が進み、窒化膜のシリコンもわずか
に酸化される。したがって、電子ビーム描画で作製され
たレジストのパターンよりも細い細線が作製できる。
【００４１】
【発明の効果】本発明を用いると、大きさが２０×２０
ｎｍ程度の電気的に孤立した島を作製することができ
る。電気的に孤立した島と、無限遠との間の静電容量Ｃ
は、島を半径ｄ＝１０ｎｍの円形状のディスクと近似す
ると、Ｃ＝４εｄ〜４ａＦと見積もることができる。こ
こでεはシリコンの誘電率である。したがって、電子１
個がトンネルする際に変化する静電エネルギーＥは、 Ｅ＝ｅ2 ／Ｃ であるから、Ｅ＝４０ｍｅＶとなり、これは温度に換算
して約４６０Ｋのエネルギーに相当する。ここで、ｅは
電子の素電荷である。室温（３００Ｋ）で動作する単一
電子トランジスタが実現できる。
ｎｍ程度の電気的に孤立した島を作製することができ
る。電気的に孤立した島と、無限遠との間の静電容量Ｃ
は、島を半径ｄ＝１０ｎｍの円形状のディスクと近似す
ると、Ｃ＝４εｄ〜４ａＦと見積もることができる。こ
こでεはシリコンの誘電率である。したがって、電子１
個がトンネルする際に変化する静電エネルギーＥは、 Ｅ＝ｅ2 ／Ｃ であるから、Ｅ＝４０ｍｅＶとなり、これは温度に換算
して約４６０Ｋのエネルギーに相当する。ここで、ｅは
電子の素電荷である。室温（３００Ｋ）で動作する単一
電子トランジスタが実現できる。
【００４２】さらに、本発明を用いれば、単一電子トラ
ンジスタ１個あたりの面積が１００×１００ｎｍ以下に
することができる。したがって、単一電子トンネル素子
は、低消費電力以外に、高集積化の付加価値をつけるこ
とができるようになる。さらに、多数個の単一電子トラ
ンジスタを組み合わせた回路の設計が容易になる。
ンジスタ１個あたりの面積が１００×１００ｎｍ以下に
することができる。したがって、単一電子トンネル素子
は、低消費電力以外に、高集積化の付加価値をつけるこ
とができるようになる。さらに、多数個の単一電子トラ
ンジスタを組み合わせた回路の設計が容易になる。
【図１】シリコンで作製された単一電子トンネル素子の
従来例を説明するための図である。
従来例を説明するための図である。
【図２】シリコンで作製された単一電子トンネル素子の
従来例を説明するための図である。
従来例を説明するための図である。
【図３】熱酸化する前のシリコンの加工工程を示す図で
ある。
ある。
【図４】熱酸化工程および金属ゲート形成工程を示す断
面図である。
面図である。
【図５】作製した素子の平面図である。
【図６】選択的な酸化によってシリコン細線を作製する
工程を示す図である。
工程を示す図である。
５ シリコン基板 ６，１１ 酸化膜 ７ シリコン膜 ８ ＳＯＩ基板 ９ シリコン細線 １０ Ｕ字型溝 １２ 金属 １３ ゲート １４ 島 １５ ゲート電極 １６ オーミックコンタクト １７ トンネル障壁 １８ シリコン窒化膜
Claims (5)
- 【請求項１】シリコン細線に１個以上のＵ字型溝を施
し、このＵ字型溝中のシリコン層が不均一に酸化される
ことを利用することを特徴とする単一電子トンネル素子
の作製方法。 - 【請求項２】シリコン基板，酸化膜，薄いシリコン層か
らなるシリコン・オン・インシュレータ基板を用意する
工程と、 前記薄いシリコン層を細線状に加工する工程と、 前記加工されたシリコン細線に、前記基板に対し垂直方
向の１個以上のＵ字型溝を加工する工程と、 前記シリコン細線を熱酸化する工程と、 金属ゲートを蒸着する工程と、 を含むことを特徴とする単一電子トンネル素子の作製方
法。 - 【請求項３】前記シリコン細線の加工およびＵ字型溝の
加工は、ウエットエッチングまたはドライエッチングに
より行うことを特徴とする請求項２記載の単一電子トン
ネル素子の作製方法。 - 【請求項４】前記シリコン細線の加工は、前記薄いシリ
コン層上にシリコン窒化膜を形成し、そのシリコン窒化
膜をマスクに熱酸化し、酸化膜をフッ酸系の溶液で取り
除いてシリコン細線に加工することにより行うことを特
徴とする請求項２記載の単一電子トンネル素子の作製方
法。 - 【請求項５】前記熱酸化の工程の際に、ストレスの加わ
るＵ字型溝の底部中央付近は酸化速度が溝側壁付近より
も遅いので酸化膜厚に不均一が生じ、金属ゲートに正の
ゲート電圧を加えると、前記酸化膜が薄くなっているＵ
字型溝の底部中央部分には反転層が形成され、溝側壁付
近の酸化膜が厚い部分にはトンネル障壁が形成されるこ
とを特徴とする請求項２〜４のいずれかに記載の単一電
子トンネル素子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10835395A JP2812244B2 (ja) | 1995-05-02 | 1995-05-02 | 単一電子トンネル素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10835395A JP2812244B2 (ja) | 1995-05-02 | 1995-05-02 | 単一電子トンネル素子の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306904A JPH08306904A (ja) | 1996-11-22 |
| JP2812244B2 true JP2812244B2 (ja) | 1998-10-22 |
Family
ID=14482571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10835395A Expired - Fee Related JP2812244B2 (ja) | 1995-05-02 | 1995-05-02 | 単一電子トンネル素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812244B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4446202B2 (ja) | 2006-09-22 | 2010-04-07 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1995
- 1995-05-02 JP JP10835395A patent/JP2812244B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08306904A (ja) | 1996-11-22 |
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