JP3329627B2 - 半導体素子 - Google Patents
半導体素子Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に低消費電力動作が可能な単一電子素子に関す
る。
り、特に低消費電力動作が可能な単一電子素子に関す
る。
【０００２】
【従来の技術】単一の電子により動作する単一電子素子
といわれる微細素子が知られているが、この単一電子素
子は、キャパシタンスＣが十分に小さく、トンネルジャ
ンクションに蓄えられる帯電エネルギー（ｅ2 ／２Ｃ）
が温度揺らぎ（〜ｋＴ）に対して十分に大きいときに
（ｅ2 ／２Ｃ＞ｋＴ）、電子のトンネリングが抑制され
る、いわゆるクーロンブロッケイドという原理を利用し
ている。この原理を利用することにより、電流電圧特性
にしきい値が生じる。単一電子素子は、低消費電力動作
という特性と合わせて、このしきい値の存在により、三
端子トランジスタやメモリなどへの応用の提案が数多く
なされている。
といわれる微細素子が知られているが、この単一電子素
子は、キャパシタンスＣが十分に小さく、トンネルジャ
ンクションに蓄えられる帯電エネルギー（ｅ2 ／２Ｃ）
が温度揺らぎ（〜ｋＴ）に対して十分に大きいときに
（ｅ2 ／２Ｃ＞ｋＴ）、電子のトンネリングが抑制され
る、いわゆるクーロンブロッケイドという原理を利用し
ている。この原理を利用することにより、電流電圧特性
にしきい値が生じる。単一電子素子は、低消費電力動作
という特性と合わせて、このしきい値の存在により、三
端子トランジスタやメモリなどへの応用の提案が数多く
なされている。
【０００３】単一電子素子において、実際にクーロンブ
ロッケイド効果が見られるためには、特に、通常、デバ
イスとして室温動作をさせようとすると、ａＦ（１０
-15 ）の程度の小さいキャパシタンスのジャンクション
を形成する必要がある。しかし、現在の通常の技術で
は、このような小さいジャンクョンを作製するのは困難
である。ＩＥＤＭ９３−５４１（Ｙａｎｏ ｅｔ ａ
ｌ）やＩＥＤＭ９４−９３８（Ｔａｋａｈａｓｈｉ ｅ
ｔ ａｌ）などの例では、特殊な方法を用いて、クーロ
ンブロッケイド効果の室温での動作確認を行なってい
る。
ロッケイド効果が見られるためには、特に、通常、デバ
イスとして室温動作をさせようとすると、ａＦ（１０
-15 ）の程度の小さいキャパシタンスのジャンクション
を形成する必要がある。しかし、現在の通常の技術で
は、このような小さいジャンクョンを作製するのは困難
である。ＩＥＤＭ９３−５４１（Ｙａｎｏ ｅｔ ａ
ｌ）やＩＥＤＭ９４−９３８（Ｔａｋａｈａｓｈｉ ｅ
ｔ ａｌ）などの例では、特殊な方法を用いて、クーロ
ンブロッケイド効果の室温での動作確認を行なってい
る。
【０００４】このように、クーロンブロッケイド効果
は、現実に室温動作することが実際に実証されているた
め、この現象をＬＳＩの回路の中に実際に組み込み、新
しい機能を発揮させることが期待されている。
は、現実に室温動作することが実際に実証されているた
め、この現象をＬＳＩの回路の中に実際に組み込み、新
しい機能を発揮させることが期待されている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
単一電子素子、およびその製造方法には、以下のような
問題点が存在するため、実際に単一電子素子をＬＳＩの
素子に応用するには至っていない。
単一電子素子、およびその製造方法には、以下のような
問題点が存在するため、実際に単一電子素子をＬＳＩの
素子に応用するには至っていない。
【０００６】（１）通常のＬＳＩ作製プロセスにおける
フォトマスクを用いた作製方法では、リソグラフィの微
細化の限界から十分高温でクーロン・ブロッケイドが観
測できるほど小さなキャパシタンスを有する素子の作製
は困難である。
フォトマスクを用いた作製方法では、リソグラフィの微
細化の限界から十分高温でクーロン・ブロッケイドが観
測できるほど小さなキャパシタンスを有する素子の作製
は困難である。
【０００７】（２）従来提案されている単一電子素子
は、電子のトンネリングの方向について、その方向性が
ないため、機能的には一般回路への素子応用がしにく
い。 （３）クーロン・ブロッケイドの本質的なトンネリング
の性質を決定するトンネル障壁そのものについて、従来
ではその特性は、困難な製造方法からの大きな制限があ
り、回路に応じた特性を持つ単一電子素子を作製するこ
とは困難であった。
は、電子のトンネリングの方向について、その方向性が
ないため、機能的には一般回路への素子応用がしにく
い。 （３）クーロン・ブロッケイドの本質的なトンネリング
の性質を決定するトンネル障壁そのものについて、従来
ではその特性は、困難な製造方法からの大きな制限があ
り、回路に応じた特性を持つ単一電子素子を作製するこ
とは困難であった。
【０００８】以上の問題点のうち、（１）については、
通常の単一電子素子におけるトンネリングの部分は、酸
化膜などの絶縁体、もしくはバンド図においてトンネル
障壁の高い物質を用いて、ジャンクションが形成されて
いるのであるが、電子の感じるトンネル障壁が高いた
め、トンネル障壁の厚さを薄くしないと電子自体のトン
ネリング確率が指数関数的に減少してしまう。
通常の単一電子素子におけるトンネリングの部分は、酸
化膜などの絶縁体、もしくはバンド図においてトンネル
障壁の高い物質を用いて、ジャンクションが形成されて
いるのであるが、電子の感じるトンネル障壁が高いた
め、トンネル障壁の厚さを薄くしないと電子自体のトン
ネリング確率が指数関数的に減少してしまう。
【０００９】しかも、このような系においては、キャパ
シタンスの実効的な面積を縮小することによりキャパシ
タンスを小さくすることになるため、トンネル障壁構造
自体が極めて微細であることが要求され、従って作製上
が極めて困難なものであった。
シタンスの実効的な面積を縮小することによりキャパシ
タンスを小さくすることになるため、トンネル障壁構造
自体が極めて微細であることが要求され、従って作製上
が極めて困難なものであった。
【００１０】確かに、上述のＹａｎｏやＴａｋａｈａｓ
ｈｉの文献が示す室温動作の例もあるが、通常のＬＳＩ
の技術に適用するには多くの課題が残されていて、現実
的には生産ラインに持ち込むことは不可能である。
ｈｉの文献が示す室温動作の例もあるが、通常のＬＳＩ
の技術に適用するには多くの課題が残されていて、現実
的には生産ラインに持ち込むことは不可能である。
【００１１】そこで、本発明は、上記の事情に鑑みてな
されたもので、通常の半導体装置製造プロセスにより製
造され得る、室温動作が可能な単一電子素子を提供する
ことを目的とする。
されたもので、通常の半導体装置製造プロセスにより製
造され得る、室温動作が可能な単一電子素子を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明（請求項１）は、半導体基板と、この半導体
基板の表面に形成された複数の導電部と、これら導電部
に接続され、該導電部より薄い膜厚を基板上に有する複
数の導電性領域からなるトンネル障壁部と、これらトン
ネル障壁部上に形成された絶縁層と、この絶縁層上の前
記トンネル障壁部のそれぞれに対応する部分に形成さ
れ、前記トンネル障壁部の実効的な電子のトンネリング
抵抗を制御する複数の電極とを具備する半導体素子を提
供する。
め、本発明（請求項１）は、半導体基板と、この半導体
基板の表面に形成された複数の導電部と、これら導電部
に接続され、該導電部より薄い膜厚を基板上に有する複
数の導電性領域からなるトンネル障壁部と、これらトン
ネル障壁部上に形成された絶縁層と、この絶縁層上の前
記トンネル障壁部のそれぞれに対応する部分に形成さ
れ、前記トンネル障壁部の実効的な電子のトンネリング
抵抗を制御する複数の電極とを具備する半導体素子を提
供する。
【００１３】
【００１４】本発明の単一電子素子では、トンネル障壁
部を、薄い膜厚の導電性領域により構成している。この
トンネル障壁部の面積は、０．０１μｍ×０．０１μｍ
〜０．１μｍ×０．０１μｍが好ましく、例えば０．０
５μｍ×０．０５μｍであり、トンネル障壁部の膜厚
は、５〜５０ｎｍ、例えば１０ｎｍである。このような
寸法は、通常のリソグラフィ技術で十分に作製が可能で
あり、特殊な加工技術を要しない。
部を、薄い膜厚の導電性領域により構成している。この
トンネル障壁部の面積は、０．０１μｍ×０．０１μｍ
〜０．１μｍ×０．０１μｍが好ましく、例えば０．０
５μｍ×０．０５μｍであり、トンネル障壁部の膜厚
は、５〜５０ｎｍ、例えば１０ｎｍである。このような
寸法は、通常のリソグラフィ技術で十分に作製が可能で
あり、特殊な加工技術を要しない。
【００１５】なお、トンネル障壁部の膜厚が上記範囲よ
り厚い場合には、トンネル障壁を形成することが困難と
なり、一方、上記範囲より薄い場合には、加工が困難と
なる。このように、本発明の単一電子素子では、トンネ
ル障壁部として、通常使用されている、障壁の高さが高
い絶縁膜やバンドギャップの大きい半導体を用いる代わ
りに、ソース領域やドレイン領域などの通電部と同じ材
質もしくは同じ導電性を有する物質により構成すること
が出来る。そして、電流の流れる断面積自体を縮小する
ことにより、トンネル障壁としての役割を負わせること
を可能としている。
り厚い場合には、トンネル障壁を形成することが困難と
なり、一方、上記範囲より薄い場合には、加工が困難と
なる。このように、本発明の単一電子素子では、トンネ
ル障壁部として、通常使用されている、障壁の高さが高
い絶縁膜やバンドギャップの大きい半導体を用いる代わ
りに、ソース領域やドレイン領域などの通電部と同じ材
質もしくは同じ導電性を有する物質により構成すること
が出来る。そして、電流の流れる断面積自体を縮小する
ことにより、トンネル障壁としての役割を負わせること
を可能としている。
【００１６】しかも、トンネル障壁部分の上部に絶縁層
もしくはバンドギャップの大きい半導体層を介して形成
したゲート電極を設けることにより、このゲート電極に
より実効的なトンネル抵抗を制御することが出来る。そ
のため、例えば、単一電子素子で、一方向にのみ特徴的
なブロッケイド特性が必要とされるような回路におい
て、その要求を満たすことが可能となる。更に、一律に
作製しておいても、ゲート電極の電圧に応じて回路の各
部分に応じたブロッケイド特性を実現することが可能と
なった。
もしくはバンドギャップの大きい半導体層を介して形成
したゲート電極を設けることにより、このゲート電極に
より実効的なトンネル抵抗を制御することが出来る。そ
のため、例えば、単一電子素子で、一方向にのみ特徴的
なブロッケイド特性が必要とされるような回路におい
て、その要求を満たすことが可能となる。更に、一律に
作製しておいても、ゲート電極の電圧に応じて回路の各
部分に応じたブロッケイド特性を実現することが可能と
なった。
【００１７】
【発明の形態】以下、図面を参照して、本発明の具体的
実施例について説明する。図１は、本発明の単一電子素
子をＳｉ材料系を用いて作製した製造工程を示す断面図
である。まず、ＳｉＯ2 層１上にＳｉ層２が形成された
ＳＯＩ基板３のＳｉ層２のトンネリング障壁となる部分
を、フッカアンモニウム等により部分的にエッチング
し、孔４ａ，４ｂを形成し、孔４ａ，４ｂの間にＳｉ層
５を島状に残す（図１（ａ））。このとき、孔４ａ，４
ｂの底部のトンネリング膜となる部分にＳｉ層６ａ，６
ｂを薄く残すことにする。なお、Ｓｉ層のトンネリング
膜となる部分を薄く残さずに、すべて除去し、薄いＳｉ
層を後からエピタキシャル成長により形成してもよい。
実施例について説明する。図１は、本発明の単一電子素
子をＳｉ材料系を用いて作製した製造工程を示す断面図
である。まず、ＳｉＯ2 層１上にＳｉ層２が形成された
ＳＯＩ基板３のＳｉ層２のトンネリング障壁となる部分
を、フッカアンモニウム等により部分的にエッチング
し、孔４ａ，４ｂを形成し、孔４ａ，４ｂの間にＳｉ層
５を島状に残す（図１（ａ））。このとき、孔４ａ，４
ｂの底部のトンネリング膜となる部分にＳｉ層６ａ，６
ｂを薄く残すことにする。なお、Ｓｉ層のトンネリング
膜となる部分を薄く残さずに、すべて除去し、薄いＳｉ
層を後からエピタキシャル成長により形成してもよい。
【００１８】次いで、ＳｉＯ2 膜７をＣＶＤ法により堆
積させる（図１（ｂ））。Ｓｉの場合、トンネリングバ
リアの実効的な厚さを制御するのは反転層の幅である。
ＳｉＯ2 膜７のＳｉ層６ａ，６ｂ上の部分にゲート電極
８ａ，８ｂを形成し、トンネリング障壁の実効的な通過
幅である反転層を制御する。ゲート電極８ａ，８ｂは、
孔４ａ，４ｂ内を含むＳｉＯ2 膜７上に不純物を含むポ
リシリコン膜を形成し、パタ−ニングすることにより形
成される（図１（ｃ））。
積させる（図１（ｂ））。Ｓｉの場合、トンネリングバ
リアの実効的な厚さを制御するのは反転層の幅である。
ＳｉＯ2 膜７のＳｉ層６ａ，６ｂ上の部分にゲート電極
８ａ，８ｂを形成し、トンネリング障壁の実効的な通過
幅である反転層を制御する。ゲート電極８ａ，８ｂは、
孔４ａ，４ｂ内を含むＳｉＯ2 膜７上に不純物を含むポ
リシリコン膜を形成し、パタ−ニングすることにより形
成される（図１（ｃ））。
【００１９】次に、層間絶縁膜としてのＳｉＯ2 膜９を
形成する（図１（ｄ））。そして、ゲート電極８ａ，８
ｂをマスクとして用いてＳｉＯ2 膜９をエッチングし、
島状のＳｉ層５の上面を露出させる（図２（ａ））。そ
の後、エッチングにより露出した部分にＳｉＯ2 膜１０
を形成する。次いで、全面にポリシリコンを堆積してパ
タ−ニングし、島状のＳｉ層５上にＳｉＯ2 膜１０を介
してゲート電極１１を形成することにより、単一電子素
子が作製される（図２（ｂ））。なお、このゲート電極
には、導電性を向上させるため、ｎ+ またはｐ+ のドー
ピングをすることが必要である。
形成する（図１（ｄ））。そして、ゲート電極８ａ，８
ｂをマスクとして用いてＳｉＯ2 膜９をエッチングし、
島状のＳｉ層５の上面を露出させる（図２（ａ））。そ
の後、エッチングにより露出した部分にＳｉＯ2 膜１０
を形成する。次いで、全面にポリシリコンを堆積してパ
タ−ニングし、島状のＳｉ層５上にＳｉＯ2 膜１０を介
してゲート電極１１を形成することにより、単一電子素
子が作製される（図２（ｂ））。なお、このゲート電極
には、導電性を向上させるため、ｎ+ またはｐ+ のドー
ピングをすることが必要である。
【００２０】図３及び図４は、本発明の単一電子素子を
ＧａＡｓ基板を用いて作製した製造工程を示す断面図で
ある。まず、ＧａＡｓ基板２１上にＡｌＧａＡｓ層２２
を成長させる。さらにＧａＡｓ層２３を成長させた後、
トンネル障壁となる部分をＨ3 ＰＯ4 ／Ｈ2 Ｏ2 ／Ｈ2
Ｏ混合溶液によりエッチングし、孔２４ａ，２４ｂを形
成する（図３（ａ））。
ＧａＡｓ基板を用いて作製した製造工程を示す断面図で
ある。まず、ＧａＡｓ基板２１上にＡｌＧａＡｓ層２２
を成長させる。さらにＧａＡｓ層２３を成長させた後、
トンネル障壁となる部分をＨ3 ＰＯ4 ／Ｈ2 Ｏ2 ／Ｈ2
Ｏ混合溶液によりエッチングし、孔２４ａ，２４ｂを形
成する（図３（ａ））。
【００２１】このエッチングは、ＡｌＧａＡｓ膜２２に
いたるまで行っても、ＡｌＧａＡｓ膜２２にいたるまで
エッチングせず、薄いＧａＡｓ層２５ａ，２５ｂを残す
ように行ってもよい。前者の場合、露出するＡｌＧａＡ
ｓ膜２２上に再度ＧａＡｓを再成長させることにより、
トンネル膜の部分にＧａＡｓ膜２５ａ，２５ｂを作製す
る。このＧａＡｓ膜２５ａ，２５ｂは、当然、その周囲
のＧａＡｓの島よりも薄くする必要がある。
いたるまで行っても、ＡｌＧａＡｓ膜２２にいたるまで
エッチングせず、薄いＧａＡｓ層２５ａ，２５ｂを残す
ように行ってもよい。前者の場合、露出するＡｌＧａＡ
ｓ膜２２上に再度ＧａＡｓを再成長させることにより、
トンネル膜の部分にＧａＡｓ膜２５ａ，２５ｂを作製す
る。このＧａＡｓ膜２５ａ，２５ｂは、当然、その周囲
のＧａＡｓの島よりも薄くする必要がある。
【００２２】次いで、孔２４ａ，２４ｂを有するＧａＡ
ｓ層２３上にＡｌＧａＡｓ層２６を成長させる（図３
（ｂ））。その後、トンネル膜２５ａ，２５ｂ上に、さ
らにトンネル障壁の実効的な厚さを制御するｎ+ ＧａＡ
ｓ電極２７ａ，２７ｂを形成する。
ｓ層２３上にＡｌＧａＡｓ層２６を成長させる（図３
（ｂ））。その後、トンネル膜２５ａ，２５ｂ上に、さ
らにトンネル障壁の実効的な厚さを制御するｎ+ ＧａＡ
ｓ電極２７ａ，２７ｂを形成する。
【００２３】更に、全面にＡｌＧａＡｓ膜２８を形成し
た後、選択的にエッチングし、島状のＧａＡｓ膜２３の
上面を露出させた後、薄いＡｌＧａＡｓ膜２８を形成
し、このＡｌＧａＡｓ膜２８上にｎ+ ＧａＡｓ電極２９
を形成する。
た後、選択的にエッチングし、島状のＧａＡｓ膜２３の
上面を露出させた後、薄いＡｌＧａＡｓ膜２８を形成
し、このＡｌＧａＡｓ膜２８上にｎ+ ＧａＡｓ電極２９
を形成する。
【００２４】以上の手順により、トンネル膜の実効的な
厚さを制御し、トンネリングの方向性を持たせた単一電
子素子が作製される。なお、以上説明した図１〜図４に
示す実施例では、トンネル障壁が２つの場合について示
したが、図５に示すように、トンネル障壁及びゲート電
極の数は更に多くともよく、その数は任意である。ま
た、図１〜図２では、島状のＳｉ層を形成する際に、基
板に対して垂直にエッチングしてＳｉの障壁層を残した
が、この部分のエッチングに、例えばＫＯＨなどをエッ
チャントとする異方性エッチングを用いてもよい。ま
た、図２の結晶成長を用いる方法では、ＧａＡｓ／Ａｌ
ＧａＡｓ系を用いたが、この系に限らず、ＩｎＰ、Ｉｎ
ＡｌＡｓなどを用いることも可能である。
厚さを制御し、トンネリングの方向性を持たせた単一電
子素子が作製される。なお、以上説明した図１〜図４に
示す実施例では、トンネル障壁が２つの場合について示
したが、図５に示すように、トンネル障壁及びゲート電
極の数は更に多くともよく、その数は任意である。ま
た、図１〜図２では、島状のＳｉ層を形成する際に、基
板に対して垂直にエッチングしてＳｉの障壁層を残した
が、この部分のエッチングに、例えばＫＯＨなどをエッ
チャントとする異方性エッチングを用いてもよい。ま
た、図２の結晶成長を用いる方法では、ＧａＡｓ／Ａｌ
ＧａＡｓ系を用いたが、この系に限らず、ＩｎＰ、Ｉｎ
ＡｌＡｓなどを用いることも可能である。
【００２５】
【発明の効果】以上説明したように、本発明の半導体素
子は、トンネル障壁の部分を狭い導電性領域により構成
している。そのため、特殊な技術によらないと困難とさ
れている室温動作可能な単一電子素子を比較的簡単に、
また、制御性よく作製することが可能である。また、ト
ンネル障壁部の上にゲート電極を設けることにより、単
にトンネル確率を制御し、クーロンブロッケイド効果を
調節するだけでなく、単一電子素子をトンネルする電子
に方向性を持たせることが出来、それによって回路内で
の素子の機能性を高めることが可能となった。
子は、トンネル障壁の部分を狭い導電性領域により構成
している。そのため、特殊な技術によらないと困難とさ
れている室温動作可能な単一電子素子を比較的簡単に、
また、制御性よく作製することが可能である。また、ト
ンネル障壁部の上にゲート電極を設けることにより、単
にトンネル確率を制御し、クーロンブロッケイド効果を
調節するだけでなく、単一電子素子をトンネルする電子
に方向性を持たせることが出来、それによって回路内で
の素子の機能性を高めることが可能となった。
【図１】本発明の第１の実施例に係る、Ｓｉ系を用いた
単一電子素子の製造工程を示す断面図。
単一電子素子の製造工程を示す断面図。
【図２】本発明の第１の実施例に係る、Ｓｉ系を用いた
単一電子素子の製造工程を示す断面図。
単一電子素子の製造工程を示す断面図。
【図３】本発明の第２の実施例に係るＧａＡｓ／ＡｌＧ
ａＡｓ系を用いた単一電子素子の製造工程を示す断面
図。
ａＡｓ系を用いた単一電子素子の製造工程を示す断面
図。
【図４】本発明の第２の実施例に係るＧａＡｓ／ＡｌＧ
ａＡｓ系を用いた単一電子素子の製造工程を示す断面
図。
ａＡｓ系を用いた単一電子素子の製造工程を示す断面
図。
【図５】本発明の第３の実施例に係る単一電子素子を示
す断面図。
す断面図。
１…ＳｉＯ2 層 ２…Ｓｉ層 ３…ＳＯＩ ４ａ，４ｂ…孔 ５…島状Ｓｉ層 ６ａ，６ｂ…トンネリング膜 ７…ＳｉＯ2 層 ８ａ，８ｂ，１１…ゲ−ト電極 ９…層間絶縁膜 １０…ＳｉＯ2 膜 ２１…ＧａＡｓ基板 ２２…ＡｌＧａＡｓ層 ２３…ＧａＡｓ層 ２４ａ，２４ｂ…孔 ２５ａ，２５ｂ…トンネリング膜 ２６…ＡｌＧａＡｓ層 ２７ａ，２７ｂ…ｎ+ ＧａＡｓ電極 ２８…ＡｌＧａＡｓ膜 ２９…ｎ+ ＧａＡｓ電極。
フロントページの続き (56)参考文献 特開 平８−306904（ＪＰ，Ａ) 特開 平６−196720（ＪＰ，Ａ) Ｙ．Ｔａｋａｈａｓｈｉ ｅｔ．ａ ｌ．，Ｆａｂｒｉｃａｔｉｏｎ ｔｅｃ ｈｎｉｑｕｅ ｆｏｒ Ｓｉ ｓｉｎｇ ｌｅ−ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉ ｓｔｏｒ ｏｐｅｒａｔｉｎｇ ａｔ ｒｏｏｍ ｔｅｍｐｅｒｔｕｒｅ，Ｅｌ ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ, 1995年１月19日，ｖｏｌ．31 ｎｏ. ２，ｐｐ．136−137 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/66 H01L 29/06
Claims (4)
- 【請求項１】 半導体基板と、この半導体基板の表面に
形成された複数の導電部と、これら導電部に接続され、
該導電部より薄い膜厚を基板上に有する複数の導電性領
域からなるトンネル障壁部と、これらトンネル障壁部上
に形成された絶縁層と、この絶縁層上の前記トンネル障
壁部のそれぞれに対応する部分に形成され、前記トンネ
ル障壁部の実効的な電子のトンネリング抵抗を制御する
複数の電極とを具備する半導体素子。 - 【請求項２】 前記半導体基板はＳｉＯ2 層を含み、前
記導電部および前記トンネル障壁部は、前記ＳｉＯ2 層
上に形成されたシリコン層からなる請求項１に記載の半
導体素子。 - 【請求項３】 前記トンネル障壁部の面積は０．０１μ
ｍ×０．０１μｍ〜０．１μｍ×０．０１μｍであり、
前記トンネル障壁部の膜厚は、５〜５０ｎｍである請求
項１に記載の半導体素子。 - 【請求項４】 半導体基板と、この半導体基板の表面に
形成された導電部と、この導電部に接続され、該導電部
より薄い膜厚を基板上に有する導電性領域からなるトン
ネル障壁部とを具備し、前記半導体基板は、ＧａＡｓ基
板と、このＧａＡｓ基板上に形成されたＡｌＧａＡｓ層
からなり、前記導電部および前記トンネル障壁部は、前
記ＡｌＧａＡｓ層上に形成されたＧａＡｓ層からなる半
導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23664295A JP3329627B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体素子 |
| US08/713,365 US5844279A (en) | 1995-09-14 | 1996-09-13 | Single-electron semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23664295A JP3329627B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982987A JPH0982987A (ja) | 1997-03-28 |
| JP3329627B2 true JP3329627B2 (ja) | 2002-09-30 |
Family
ID=17003653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23664295A Expired - Fee Related JP3329627B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329627B2 (ja) |
-
1995
- 1995-09-14 JP JP23664295A patent/JP3329627B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｙ．Ｔａｋａｈａｓｈｉ ｅｔ．ａｌ．，Ｆａｂｒｉｃａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｓｉ ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏｒ ｏｐｅｒａｔｉｎｇ ａｔ ｒｏｏｍ ｔｅｍｐｅｒｔｕｒｅ，Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，１９９５年１月１９日，ｖｏｌ．３１ ｎｏ．２，ｐｐ．１３６−１３７ |
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| Publication number | Publication date |
|---|---|
| JPH0982987A (ja) | 1997-03-28 |
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