JP2924699B2 - 単一電子素子およびその製造方法 - Google Patents
単一電子素子およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は単一電子素子およびその
製造方法に関し、特に論理ゲートやメモリ等の電子デバ
イスの基本セルとして用いることができる単一電子素子
およびその製造方法に関する。
製造方法に関し、特に論理ゲートやメモリ等の電子デバ
イスの基本セルとして用いることができる単一電子素子
およびその製造方法に関する。
【０００２】
【従来の技術】シリコンＭＯＳで構成される論理ゲート
やメモリでは、動作速度や集積度の限界、さらには消費
電力の膨大な増加が指摘されてきている。また、扱う電
子数が減少するためデバイス動作の統計的誤差が増大
し、深刻な問題となることが予想されている。
やメモリでは、動作速度や集積度の限界、さらには消費
電力の膨大な増加が指摘されてきている。また、扱う電
子数が減少するためデバイス動作の統計的誤差が増大
し、深刻な問題となることが予想されている。
【０００３】このような観点から、近年、電子１個を制
御する単一電子トランジスタ（ＳＥＴ）が有力な代替候
補として注目を集めてきており、とくに室温での観測が
ＳＴＭによる金属グレインのプロービング（ユーロフィ
ジクスレター、第２０巻、第３号、２４９頁）やポリシ
リコンの細線（インターナショナル・エレクトロン・デ
バイス・ミーティング９３、５４１頁）において報告さ
れている。
御する単一電子トランジスタ（ＳＥＴ）が有力な代替候
補として注目を集めてきており、とくに室温での観測が
ＳＴＭによる金属グレインのプロービング（ユーロフィ
ジクスレター、第２０巻、第３号、２４９頁）やポリシ
リコンの細線（インターナショナル・エレクトロン・デ
バイス・ミーティング９３、５４１頁）において報告さ
れている。
【０００４】一方、選択的な結晶成長を用いた量子細線
および量子箱の研究も精力的に進められてきているが、
これらの研究の主たる目的は光デバイスへの応用を目指
したもので、特に選択的結晶成長による量子箱を電子輸
送デバイスに応用する研究はこれまでなされていない。
および量子箱の研究も精力的に進められてきているが、
これらの研究の主たる目的は光デバイスへの応用を目指
したもので、特に選択的結晶成長による量子箱を電子輸
送デバイスに応用する研究はこれまでなされていない。
【０００５】
【発明が解決しようとする課題】上述したように、従
来、デバイスの動作速度や集積度、消費電力さらには統
計的誤差等の深刻な問題の解決が図れると期待されてい
る素子としてＳＥＴがある。特に、上述のような室温動
作の注目される報告があるが、ＳＴＭを用いた素子では
集積化はまったく不可能であり、また、ポリシリコンを
用いた例でもこの素子構造は人工的に制御性よく作製さ
れたものではなく、ランダムな構造を利用したものであ
るため、単体素子としては動作は可能であるが、多数個
の閾値を合わせる必要のあるメモリ等の集積素子を作製
することは極めて困難である。
来、デバイスの動作速度や集積度、消費電力さらには統
計的誤差等の深刻な問題の解決が図れると期待されてい
る素子としてＳＥＴがある。特に、上述のような室温動
作の注目される報告があるが、ＳＴＭを用いた素子では
集積化はまったく不可能であり、また、ポリシリコンを
用いた例でもこの素子構造は人工的に制御性よく作製さ
れたものではなく、ランダムな構造を利用したものであ
るため、単体素子としては動作は可能であるが、多数個
の閾値を合わせる必要のあるメモリ等の集積素子を作製
することは極めて困難である。
【０００６】本発明は上記の点にかんがみてなされたも
ので、これらの問題を、これまで電子輸送現象にはあま
り用いられることのなかった選択的結晶成長による量子
箱作成技術により抑え、制御された構造の単一電子素子
に関し、高温動作と集積化とを両立し得る単一電子素子
およびその製造方法を提供することを目的とする。
ので、これらの問題を、これまで電子輸送現象にはあま
り用いられることのなかった選択的結晶成長による量子
箱作成技術により抑え、制御された構造の単一電子素子
に関し、高温動作と集積化とを両立し得る単一電子素子
およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ピラミッド状の半導体ファセットの頂上
部に形成された微小領域と該微小領域に隣接して形成さ
れたバリア層とを有して単一電子素子を構成した。
成するために、ピラミッド状の半導体ファセットの頂上
部に形成された微小領域と該微小領域に隣接して形成さ
れたバリア層とを有して単一電子素子を構成した。
【０００８】また、本発明は前記ピラミッド状半導体フ
ァセットを化合物半導体にした。
ァセットを化合物半導体にした。
【０００９】また、本発明は、前記微小領域をＧａＡｓ
で構成し、前記バリア層をＡｌ1-XＧａX ＡｓまたはＩ
ｎ1-X ＧａX Ｐで構成した。
で構成し、前記バリア層をＡｌ1-XＧａX ＡｓまたはＩ
ｎ1-X ＧａX Ｐで構成した。
【００１０】また、本発明は、前記微小領域をＩｎ1-X
ＧａX Ａｓで構成し、前記バリア層をＩｎＰで構成し
た。
ＧａX Ａｓで構成し、前記バリア層をＩｎＰで構成し
た。
【００１１】また、本発明は、気相成長法による選択成
長により単一電子素子を作成するようにした。
長により単一電子素子を作成するようにした。
【００１２】
【作用】本発明は、これまでに開発されてきている半導
体量子ドットレーザーの作製方法を基礎にしている。た
とえば、荒川等により１９９３年の国際固体素子コンフ
ァレンスのエクステンディッドアブストラクト、３５０
頁に報告されているように、ＳｉＯ2 をマスクにして、
Ａｌ1-X ＧａX Ａｓのピラミッド状のファセットを形成
し、その頂上部に２５ｎｍのサイズのＧａＡｓの量子ド
ットを作り込んでいる。
体量子ドットレーザーの作製方法を基礎にしている。た
とえば、荒川等により１９９３年の国際固体素子コンフ
ァレンスのエクステンディッドアブストラクト、３５０
頁に報告されているように、ＳｉＯ2 をマスクにして、
Ａｌ1-X ＧａX Ａｓのピラミッド状のファセットを形成
し、その頂上部に２５ｎｍのサイズのＧａＡｓの量子ド
ットを作り込んでいる。
【００１３】本発明では同様の方法で量子ドットを形成
するが、半導体レーザーの応用を狙っている荒川等とは
異なり、量子ドットだけではなく、後に図１（ｂ）に示
すように、頂上部にトンネルバリアと量子ドットの両方
を作り込み、この量子ドットにトンネルする電子の単一
電子効果を利用するものである。
するが、半導体レーザーの応用を狙っている荒川等とは
異なり、量子ドットだけではなく、後に図１（ｂ）に示
すように、頂上部にトンネルバリアと量子ドットの両方
を作り込み、この量子ドットにトンネルする電子の単一
電子効果を利用するものである。
【００１４】この方法の最大の利点は、リソグラフィの
限界を越えてサイズの微小化を図ることができる点であ
る。電子ビーム露光で数１０ｎｍのサイズのマスクしか
形成できなくとも、さらにサイズを数ｎｍにまで縮小で
き、室温近くの温度での単一電子素子の動作が可能にな
る。
限界を越えてサイズの微小化を図ることができる点であ
る。電子ビーム露光で数１０ｎｍのサイズのマスクしか
形成できなくとも、さらにサイズを数ｎｍにまで縮小で
き、室温近くの温度での単一電子素子の動作が可能にな
る。
【００１５】また、この方法は、これまで報告されてい
るポリシリコン薄膜の成長の際に形成される不規則な粒
界を用いたものに比べて、極めて制御性よく作製するこ
とができ、複数個の素子の間での特性のばらつきは小さ
くなり、集積化への発展の可能性が開かれる。
るポリシリコン薄膜の成長の際に形成される不規則な粒
界を用いたものに比べて、極めて制御性よく作製するこ
とができ、複数個の素子の間での特性のばらつきは小さ
くなり、集積化への発展の可能性が開かれる。
【００１６】
【実施例】以下本発明を図面に基づいて説明する。
【００１７】図１（ａ）は本発明によるＳＥＴ素子の第
１の実施例の量子ドット近傍の断面構造図であり、図１
（ｂ）は図１（ａ）に示した部分Ａを拡大して表した図
である。また、図２（ａ）は図１（ａ）に量子ドット近
傍の断面構造図を示したＳＥＴ素子の断面図、図２
（ｂ）は図２（ａ）に示したＳＥＴ素子をＢ方向から眺
めた模式図、図２（ｃ）は図２（ａ）に示したＳＥＴ素
子の回路図である。
１の実施例の量子ドット近傍の断面構造図であり、図１
（ｂ）は図１（ａ）に示した部分Ａを拡大して表した図
である。また、図２（ａ）は図１（ａ）に量子ドット近
傍の断面構造図を示したＳＥＴ素子の断面図、図２
（ｂ）は図２（ａ）に示したＳＥＴ素子をＢ方向から眺
めた模式図、図２（ｃ）は図２（ａ）に示したＳＥＴ素
子の回路図である。
【００１８】図１（ａ）および（ｂ）に示したピラミッ
ド状ファセットの製造方法を以下に示す。
ド状ファセットの製造方法を以下に示す。
【００１９】ＧａＡｓ基板１１として（１１１）基板を
用いる場合について説明すると、ＧａＡｓ基板１１にド
レインコンタクト層となるｎ+ ＧａＡｓ層１２を成長さ
せた後、ＳｉＯ2 １０を被着し、電子線露光と溶液エッ
チングによりこのＳｉＯ2 １０に約５０ｎｍの三角形状
の窓を開け、このＳｉＯ2 １０をマスクとして気相成長
法によりｎ+ ＧａＡｓ１３の選択成長を成長温度５００
℃で行い、図１（ａ）に示すようにピラミッド状ファセ
ットを形成する。このとき、先端部においてガスの切り
換えを行い、図１（ｂ）に示すようにバリア層となるＡ
ｌＧａＡｓ層１５と量子ドットとなるｎ+ ＧａＡｓ層１
６を形成する。
用いる場合について説明すると、ＧａＡｓ基板１１にド
レインコンタクト層となるｎ+ ＧａＡｓ層１２を成長さ
せた後、ＳｉＯ2 １０を被着し、電子線露光と溶液エッ
チングによりこのＳｉＯ2 １０に約５０ｎｍの三角形状
の窓を開け、このＳｉＯ2 １０をマスクとして気相成長
法によりｎ+ ＧａＡｓ１３の選択成長を成長温度５００
℃で行い、図１（ａ）に示すようにピラミッド状ファセ
ットを形成する。このとき、先端部においてガスの切り
換えを行い、図１（ｂ）に示すようにバリア層となるＡ
ｌＧａＡｓ層１５と量子ドットとなるｎ+ ＧａＡｓ層１
６を形成する。
【００２０】なお、ＧａＡｓ基板１１としては（１０
０）基板を用いることもできるが、この場合にはＳｉＯ
2 １０に窓開けを行う際に正方形の窓を開けるとよい。
また、ＳｉＯ2 １０の代りにＳｉＮx を用いてもよい。
０）基板を用いることもできるが、この場合にはＳｉＯ
2 １０に窓開けを行う際に正方形の窓を開けるとよい。
また、ＳｉＯ2 １０の代りにＳｉＮx を用いてもよい。
【００２１】この方法によれば、図１（ｂ）に示すよう
に、リソグラフィの限界を越えた数ｎｍ（図１（ｂ）で
は３ｎｍ）の量子ドット（ｎ+ ＧａＡｓ層１６）が実現
できる。この後、量子ドット（ｎ+ ＧａＡｓ層１６）を
囲むバリア層としてＡｌＧａＡｓ層１４を形成し、ソー
スとなるｎ+ ＧａＡｓ層１７を表面に形成する。
に、リソグラフィの限界を越えた数ｎｍ（図１（ｂ）で
は３ｎｍ）の量子ドット（ｎ+ ＧａＡｓ層１６）が実現
できる。この後、量子ドット（ｎ+ ＧａＡｓ層１６）を
囲むバリア層としてＡｌＧａＡｓ層１４を形成し、ソー
スとなるｎ+ ＧａＡｓ層１７を表面に形成する。
【００２２】この第１の実施例のＳＥＴ素子の製造方法
としては、さらに、図２（ａ）に示すように、上部にソ
ース２１となるオーム性電極を形成し、ｎ+ ＧａＡｓ層
１７、ＡｌＧａＡｓ層１４、ＳｉＯ2 １０およびｎ+ Ｇ
ａＡｓ層１２を掘り込んでドレイン２２となるオーム性
電極を形成する。最後に、量子ドットの電子状態を変化
させるためのショットキーゲート電極（ゲート２３）を
形成してＳＥＴ素子が完成する。このＳＥＴ素子の模式
図は図２（ｂ）のようになり、回路図は図２（ｃ）のよ
うになる。
としては、さらに、図２（ａ）に示すように、上部にソ
ース２１となるオーム性電極を形成し、ｎ+ ＧａＡｓ層
１７、ＡｌＧａＡｓ層１４、ＳｉＯ2 １０およびｎ+ Ｇ
ａＡｓ層１２を掘り込んでドレイン２２となるオーム性
電極を形成する。最後に、量子ドットの電子状態を変化
させるためのショットキーゲート電極（ゲート２３）を
形成してＳＥＴ素子が完成する。このＳＥＴ素子の模式
図は図２（ｂ）のようになり、回路図は図２（ｃ）のよ
うになる。
【００２３】これらの電極を形成するに当たっては目合
わせが重要になる。この目合わせに関しては、ＳｉＯ2
１０（あるいはＳｉＮx ）にリソグラフィで窓開けをす
る際に、試料の隅に目合わせマークとして窓開けしてお
き、この上に上述の成長をすることで電子線露光あるい
は光学露光の両方に適したマークが形成できる。
わせが重要になる。この目合わせに関しては、ＳｉＯ2
１０（あるいはＳｉＮx ）にリソグラフィで窓開けをす
る際に、試料の隅に目合わせマークとして窓開けしてお
き、この上に上述の成長をすることで電子線露光あるい
は光学露光の両方に適したマークが形成できる。
【００２４】このようにして完成したＳＥＴの基本単位
を組み合わせることにより、メモリや論理回路、さらに
はセンサ等の電子回路を構成することができる。
を組み合わせることにより、メモリや論理回路、さらに
はセンサ等の電子回路を構成することができる。
【００２５】図３（ａ）は本発明によるＳＥＴ素子の第
２の実施例の断面図、図３（ｂ）は図３（ａ）に示した
ＳＥＴ素子をＤ方向から眺めた模式図、図３（ｃ）は図
３（ａ）に示したＳＥＴ素子の回路図である。
２の実施例の断面図、図３（ｂ）は図３（ａ）に示した
ＳＥＴ素子をＤ方向から眺めた模式図、図３（ｃ）は図
３（ａ）に示したＳＥＴ素子の回路図である。
【００２６】この第２の実施例のＳＥＴ素子は、その製
造方法は図２（ａ）ないし（ｃ）に示した第１の実施例
のＳＥＴ素子とほぼ同様であるが、ソース、ドレイン、
ゲートの配置が異なっている。
造方法は図２（ａ）ないし（ｃ）に示した第１の実施例
のＳＥＴ素子とほぼ同様であるが、ソース、ドレイン、
ゲートの配置が異なっている。
【００２７】図３（ｂ）および（ｃ）から明らかなよう
に、この構造はフラッシュメモリと同じ構造になってい
る。量子ドット１６にトラップされた電子による静電ポ
テンシャルの影響で、ソース・ドレイン間の電流が妨げ
られる。これによって、量子ドット１６に電子があるか
ないかによって電流電圧特性に変化が生じ、メモリ動作
をすることができる。
に、この構造はフラッシュメモリと同じ構造になってい
る。量子ドット１６にトラップされた電子による静電ポ
テンシャルの影響で、ソース・ドレイン間の電流が妨げ
られる。これによって、量子ドット１６に電子があるか
ないかによって電流電圧特性に変化が生じ、メモリ動作
をすることができる。
【００２８】図４（ａ）は本発明によるＳＥＴ素子の第
３の実施例の量子ドット近傍の断面構造図であり、図４
（ｂ）は図４（ａ）に示した部分Ｅを拡大して表した図
である。
３の実施例の量子ドット近傍の断面構造図であり、図４
（ｂ）は図４（ａ）に示した部分Ｅを拡大して表した図
である。
【００２９】上述した第１および第２の実施例では量子
ドットの領域にＧａＡｓ、バリアとしてＡｌＧａＡｓを
用いたが、本発明はこれに限らず、たとえば、図４
（ａ）ないし（ｃ）に示すように、量子ドット領域にＩ
ｎＧａＡｓ、バリアとしてＩｎＰを用いることもでき
る。この実施例をＳＥＴ素子やフラッシュメモリに適用
する場合については、図２（ａ）ないし（ｃ）および図
３（ａ）ないし（ｃ）に示したのと同様にできるので説
明は省略する。
ドットの領域にＧａＡｓ、バリアとしてＡｌＧａＡｓを
用いたが、本発明はこれに限らず、たとえば、図４
（ａ）ないし（ｃ）に示すように、量子ドット領域にＩ
ｎＧａＡｓ、バリアとしてＩｎＰを用いることもでき
る。この実施例をＳＥＴ素子やフラッシュメモリに適用
する場合については、図２（ａ）ないし（ｃ）および図
３（ａ）ないし（ｃ）に示したのと同様にできるので説
明は省略する。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
制御性のある構造で室温に近い温度領域で単一電子素子
の実現が可能となり、これを利用することで高温動作と
集積化とを両立し得る単一電子素子およびその製造方法
を提供することができる。
制御性のある構造で室温に近い温度領域で単一電子素子
の実現が可能となり、これを利用することで高温動作と
集積化とを両立し得る単一電子素子およびその製造方法
を提供することができる。
【図１】（ａ）は本発明によるＳＥＴ素子の第１の実施
例の量子ドット近傍の断面構造図であり、（ｂ）は
（ａ）に示した部分Ａを拡大して表した図である。
例の量子ドット近傍の断面構造図であり、（ｂ）は
（ａ）に示した部分Ａを拡大して表した図である。
【図２】（ａ）は図１（ａ）に量子ドット近傍の断面構
造図を示したＳＥＴ素子の断面図、（ｂ）は（ａ）に示
したＳＥＴ素子をＢ方向から眺めた模式図、（ｃ）は
（ａ）に示したＳＥＴ素子の回路図である。
造図を示したＳＥＴ素子の断面図、（ｂ）は（ａ）に示
したＳＥＴ素子をＢ方向から眺めた模式図、（ｃ）は
（ａ）に示したＳＥＴ素子の回路図である。
【図３】（ａ）は本発明によるＳＥＴ素子の第２の実施
例の断面図、（ｂ）は（ａ）に示したＳＥＴ素子をＤ方
向から眺めた模式図、（ｃ）は（ａ）に示したＳＥＴ素
子の回路図である。
例の断面図、（ｂ）は（ａ）に示したＳＥＴ素子をＤ方
向から眺めた模式図、（ｃ）は（ａ）に示したＳＥＴ素
子の回路図である。
【図４】（ａ）は本発明によるＳＥＴ素子の第３の実施
例の量子ドット近傍の断面構造図であり、（ｂ）は
（ａ）に示した部分Ｅを拡大して表した図である。
例の量子ドット近傍の断面構造図であり、（ｂ）は
（ａ）に示した部分Ｅを拡大して表した図である。
１０ ＳｉＯ2 １１ ＧａＡｓ基板 １２ ｎ+ ＧａＡｓ層 １３ ｎ+ ＧａＡｓ １４、１５ ＡｌＧａＡｓ層（バリア層） １６ ｎ+ ＧａＡｓ層（量子ドット） １７ ｎ+ ＧａＡｓ層（チャネル）
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 49/00 Ｈ０１Ｌ 29/80 Ａ (56)参考文献 特開 平５−183238（ＪＰ，Ａ) 特開 平４−30578（ＪＰ，Ａ) 特開 平５−121320（ＪＰ，Ａ) 特開 平２−266514（ＪＰ，Ａ) 特開 平８−236748（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 ピラミッド状の半導体ファセットの頂上
部に形成された微小領域と該微小領域に隣接して形成さ
れたバリア層とを有することを特徴とする単一電子素
子。 - 【請求項２】 前記ピラミッド状半導体が化合物半導体
であることを特徴とする請求項１に記載の単一電子素
子。 - 【請求項３】 前記微小領域がＧａＡｓであり、前記バ
リア層がＡｌ1-x Ｇａx ＡｓまたはＩｎ1-x Ｇａx Ｐで
あることを特徴とする請求項１に記載の単一電子素子。 - 【請求項４】 前記微小領域がＩｎ1-x Ｇａx Ａｓであ
り、前記バリア層がＩｎＰであることを特徴とする請求
項１に記載の単一電子素子。 - 【請求項５】 気相成長法による選択成長によってピラ
ミッド状の半導体ファセットを形成するとともに該半導
体ファセットの頂上部に微小領域を形成し、さらに、該
微小領域に隣接してバリア層を形成することを特徴とす
る単一電子素子の製造方法。 - 【請求項６】 請求項１ないし４のうちいずれか１項に
記載の単一電子素子から成る電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072827A JP2924699B2 (ja) | 1995-03-30 | 1995-03-30 | 単一電子素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072827A JP2924699B2 (ja) | 1995-03-30 | 1995-03-30 | 単一電子素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274298A JPH08274298A (ja) | 1996-10-18 |
| JP2924699B2 true JP2924699B2 (ja) | 1999-07-26 |
Family
ID=13500646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072827A Expired - Fee Related JP2924699B2 (ja) | 1995-03-30 | 1995-03-30 | 単一電子素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924699B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100597014B1 (ko) * | 2001-01-10 | 2006-07-06 | 재단법인서울대학교산학협력재단 | 물질의 결정 구조를 이용한 패턴 형성 방법 및 그 구조를갖는 기능성 소자 |
| KR100462055B1 (ko) | 2001-04-03 | 2004-12-17 | 재단법인서울대학교산학협력재단 | 물질의 결정구조를 이용한 패턴 형성 방법 및 장치 |
| JP2006267888A (ja) * | 2005-03-25 | 2006-10-05 | Nippon Telegr & Teleph Corp <Ntt> | 半導体光制御素子 |
-
1995
- 1995-03-30 JP JP7072827A patent/JP2924699B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08274298A (ja) | 1996-10-18 |
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