JP2611493B2 - 化合物半導体集積回路装置とその製造方法 - Google Patents
化合物半導体集積回路装置とその製造方法Info
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- JP2611493B2 JP2611493B2 JP2131795A JP13179590A JP2611493B2 JP 2611493 B2 JP2611493 B2 JP 2611493B2 JP 2131795 A JP2131795 A JP 2131795A JP 13179590 A JP13179590 A JP 13179590A JP 2611493 B2 JP2611493 B2 JP 2611493B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は化合物半導体を用いた集積回路装置、詳しく
はAlGaAs/GaAs選択ドープ構造を用いた不揮発性メモリ
集積回路装置に関する。
はAlGaAs/GaAs選択ドープ構造を用いた不揮発性メモリ
集積回路装置に関する。
（従来の技術） 従来、電気的に消去可能でプログラム可能な読み出し
専用メモリ（以降、EEPROMと記す）のメモリセルとして
は、大別するとフローティングゲート型セル（ダブルュ
ー・エス・ジョンソン等、国際固体回路会議,1980年,15
2頁;W.S.Johnson et al.,1980 ISSCC p.152）とMNOS型
セル（ティー・ハギワラ等、アイ・イー・イー・イージ
ャーナル・オブ・ソリッドステート・サーキット、15
巻、346頁、1980年;T.Hagiwara et al.,IEEEJ.Solid−S
tate Circuits,SC−15,1980,p.346）の２通りのセル構
造が提案されている。一例として、第５図に従来からあ
るフローティングゲート型セルの構造断面図の例を示
す。第５図において、51はｐ型シリコン基板、52はn+シ
リコン層、53はトンネル絶縁膜、54はフローティングゲ
ート、55はコントロールゲートである。
専用メモリ（以降、EEPROMと記す）のメモリセルとして
は、大別するとフローティングゲート型セル（ダブルュ
ー・エス・ジョンソン等、国際固体回路会議,1980年,15
2頁;W.S.Johnson et al.,1980 ISSCC p.152）とMNOS型
セル（ティー・ハギワラ等、アイ・イー・イー・イージ
ャーナル・オブ・ソリッドステート・サーキット、15
巻、346頁、1980年;T.Hagiwara et al.,IEEEJ.Solid−S
tate Circuits,SC−15,1980,p.346）の２通りのセル構
造が提案されている。一例として、第５図に従来からあ
るフローティングゲート型セルの構造断面図の例を示
す。第５図において、51はｐ型シリコン基板、52はn+シ
リコン層、53はトンネル絶縁膜、54はフローティングゲ
ート、55はコントロールゲートである。
（発明が解決しようとする課題） フローティングゲート型セルでは、ファウラー・ノー
ドハイム型トンネリング（Fowler−Nordheim Tunnelin
g）やホットエレクトロン注入により薄いゲート絶縁膜
を通してフローティングゲートに電荷を充放電すること
で情報の記憶を行い不揮発性のメモリセルを構成してい
る。また、MNOS型セルでは、２種の絶縁膜の界面に存在
するトラップに電荷を蓄積することで情報の記憶を行い
不揮発性のメモリセルを構成している。いずれのメモリ
セルも、動作特性が半導体／絶縁膜の界面特性に強く依
存するため、母体材料には良好な半導体／絶縁膜界面が
実現できるシリコン（以降、Siと記す）が従来用いられ
てきた。EEPROMのアクセス時間は、セルを構成する半導
体の電子移動度に大きく依存するため、より高速のEEPR
OMの実現には電子移動度のより大きな材料を用いてメモ
リセルを構成する必要がある。しかし、Si半導体に比べ
て電子移動度が５〜６倍大きなガリウム砒素（以降、Ga
Asと記す）半導体を用いて上述のメモリセルを実現しよ
うとしても、現状では、GaAsには界面特性が良好な絶縁
膜が存在しないため、フローティングゲート型およびMN
OS型のいずれのEEPROMセル構造もGaAsの場合には適用で
きない問題点があった。
ドハイム型トンネリング（Fowler−Nordheim Tunnelin
g）やホットエレクトロン注入により薄いゲート絶縁膜
を通してフローティングゲートに電荷を充放電すること
で情報の記憶を行い不揮発性のメモリセルを構成してい
る。また、MNOS型セルでは、２種の絶縁膜の界面に存在
するトラップに電荷を蓄積することで情報の記憶を行い
不揮発性のメモリセルを構成している。いずれのメモリ
セルも、動作特性が半導体／絶縁膜の界面特性に強く依
存するため、母体材料には良好な半導体／絶縁膜界面が
実現できるシリコン（以降、Siと記す）が従来用いられ
てきた。EEPROMのアクセス時間は、セルを構成する半導
体の電子移動度に大きく依存するため、より高速のEEPR
OMの実現には電子移動度のより大きな材料を用いてメモ
リセルを構成する必要がある。しかし、Si半導体に比べ
て電子移動度が５〜６倍大きなガリウム砒素（以降、Ga
Asと記す）半導体を用いて上述のメモリセルを実現しよ
うとしても、現状では、GaAsには界面特性が良好な絶縁
膜が存在しないため、フローティングゲート型およびMN
OS型のいずれのEEPROMセル構造もGaAsの場合には適用で
きない問題点があった。
本発明の目的は、上記の課題を解決し、化合物半導体
を用いた高速のEEPROMセルおよびその製造方法を提供す
ることにある。
を用いた高速のEEPROMセルおよびその製造方法を提供す
ることにある。
（課題を解決するための手段） 本願発明の特徴は下記の通りである。
化合物半導体集積回路装置において、エンハンスメン
ト型のFETからなる選択用トランジスタをディプリーシ
ョン型の選択ドープ構造FETからなる記憶用トランジス
タに直列に接続し、且つ前記記憶用トランジスタのゲー
トがソースに接続することを特徴とする。前記選択用ト
ランジスタが選択ドープ構造FETあるいはMESFETで構成
されていることを特徴とする。
ト型のFETからなる選択用トランジスタをディプリーシ
ョン型の選択ドープ構造FETからなる記憶用トランジス
タに直列に接続し、且つ前記記憶用トランジスタのゲー
トがソースに接続することを特徴とする。前記選択用ト
ランジスタが選択ドープ構造FETあるいはMESFETで構成
されていることを特徴とする。
本願発明の製造方法は、前記選択用トランジスタを選
択ドープ構造FETで構成し、その電子供給層の厚さを選
択エッチングにより調整する工程を備えることを特徴と
する。
択ドープ構造FETで構成し、その電子供給層の厚さを選
択エッチングにより調整する工程を備えることを特徴と
する。
あるいは前記選択用トランジスタをMESFETで構成し、
前記選択用トランジスタが形成される半導体領域を選択
的にエッチングする工程と、前記エッチング領域の上に
MESFETのチャネル層を選択エピタキシャル成長する工程
とを備えることを特徴とする。
前記選択用トランジスタが形成される半導体領域を選択
的にエッチングする工程と、前記エッチング領域の上に
MESFETのチャネル層を選択エピタキシャル成長する工程
とを備えることを特徴とする。
（作用） 本発明によれば、化合物半導体、詳しくはAlGaAs/GaA
s選択ドープ構造に特有に現れる現象を用いた新しい型
の不揮発性メモリセルが得られる。これは、ドレイン電
界によって加速された電子（ホットエレクトロン）が不
純物無添加のGaAsチャネル層からドナー不純物を高濃度
に添加したN+型のAlGaAs電子供給層に注入されるとき、
この注入された電子がN+型AlGaAs中に存在する高濃度の
深いエネルギ準位（一般に、DX準位と呼ばれている）に
捕獲されることによって生じるドレイン電流の変調作用
が印加するドレイン電圧によって制御できる以下に示す
実験事実に基づく。
s選択ドープ構造に特有に現れる現象を用いた新しい型
の不揮発性メモリセルが得られる。これは、ドレイン電
界によって加速された電子（ホットエレクトロン）が不
純物無添加のGaAsチャネル層からドナー不純物を高濃度
に添加したN+型のAlGaAs電子供給層に注入されるとき、
この注入された電子がN+型AlGaAs中に存在する高濃度の
深いエネルギ準位（一般に、DX準位と呼ばれている）に
捕獲されることによって生じるドレイン電流の変調作用
が印加するドレイン電圧によって制御できる以下に示す
実験事実に基づく。
第６図は、不純物としてSiを２×1018cm-3添加したAl
0.3Ga0.7Asを電子供給層とするN+型AlGaAs/i−GaAs選択
ドープ構造FET（ゲート長は0.25μｍ）において、暗中
でのチャネル伝導率（光照射時の伝導率で規格化してあ
る）を伝導率測定前にソース・ドレイン間に印加したス
トレス電圧の関数として示したものである。測定はすべ
て液体窒素温度（77K）の下で行い、ストレスの印加時
間は100秒である。ストレスを印加しない場合のチャネ
ルの伝導率は光照射時の伝導率に等しい（すなわち、規
格化伝導率＝１）。しかし、ストレス電圧を印加する
と、規格化伝導率は次第に減少する。特に、ストレス電
圧1.0〜1.4Vでは規格化伝導率がほぼゼロになる。チャ
ネル伝導率がストレス電圧とともに減少する現象はＩ−
Ｖコラプス（Ｉ−Ｖ collapse）として既によく知られ
た現象である（エイチ・モルコッチ、エイチ・ウンル、
セミコンダクターズ・アンド・セミメタルズ、第24巻、
168頁、1987年、アカデミック・プレス;H.Morkoc and
H.Unlu,Semiconductors and Semimetals,vol.24,p.168,
1987,Academic Press）。
0.3Ga0.7Asを電子供給層とするN+型AlGaAs/i−GaAs選択
ドープ構造FET（ゲート長は0.25μｍ）において、暗中
でのチャネル伝導率（光照射時の伝導率で規格化してあ
る）を伝導率測定前にソース・ドレイン間に印加したス
トレス電圧の関数として示したものである。測定はすべ
て液体窒素温度（77K）の下で行い、ストレスの印加時
間は100秒である。ストレスを印加しない場合のチャネ
ルの伝導率は光照射時の伝導率に等しい（すなわち、規
格化伝導率＝１）。しかし、ストレス電圧を印加する
と、規格化伝導率は次第に減少する。特に、ストレス電
圧1.0〜1.4Vでは規格化伝導率がほぼゼロになる。チャ
ネル伝導率がストレス電圧とともに減少する現象はＩ−
Ｖコラプス（Ｉ−Ｖ collapse）として既によく知られ
た現象である（エイチ・モルコッチ、エイチ・ウンル、
セミコンダクターズ・アンド・セミメタルズ、第24巻、
168頁、1987年、アカデミック・プレス;H.Morkoc and
H.Unlu,Semiconductors and Semimetals,vol.24,p.168,
1987,Academic Press）。
しかし，ストレス電圧が1.6V以上になるとＩ−Ｖコラ
プスは逆に回復し始める。特に、ストレス電圧が約3Vに
なるとチャネル伝導率が初期状態の約70％にまで回復し
ている。これはFETに高電界が加わり、DX準位が正にイ
オン化されるためである。この現象は以前には知られて
いなかった現象である。この低チャネル伝導率状態（ス
トレス電圧〜1.2V）と高チャネル伝導率状態（ストレス
電圧〜3V）の２つの状態は、光照射がない限り電源電圧
を取り去ってもその状態が長時間保持される。しかも、
印加するストレス電圧を制御することにより、この２つ
の状態間を互いに反復してスイッチすることが可能であ
る。したがって、この低チャネル伝導率状態と高チャネ
ル伝導率状態２つの安定状態をもつ選択ドープ構造FET
は、不揮発性メモリセルの記憶用トランジスタとして用
いることができる。メモリ状態の読み出しは、この記憶
用トランジスタに直列に接続された選択用トランジスタ
を通して行うことができ、化合物半導体の高い電子移動
度を利用した高速読み出し特性が実現できる。
プスは逆に回復し始める。特に、ストレス電圧が約3Vに
なるとチャネル伝導率が初期状態の約70％にまで回復し
ている。これはFETに高電界が加わり、DX準位が正にイ
オン化されるためである。この現象は以前には知られて
いなかった現象である。この低チャネル伝導率状態（ス
トレス電圧〜1.2V）と高チャネル伝導率状態（ストレス
電圧〜3V）の２つの状態は、光照射がない限り電源電圧
を取り去ってもその状態が長時間保持される。しかも、
印加するストレス電圧を制御することにより、この２つ
の状態間を互いに反復してスイッチすることが可能であ
る。したがって、この低チャネル伝導率状態と高チャネ
ル伝導率状態２つの安定状態をもつ選択ドープ構造FET
は、不揮発性メモリセルの記憶用トランジスタとして用
いることができる。メモリ状態の読み出しは、この記憶
用トランジスタに直列に接続された選択用トランジスタ
を通して行うことができ、化合物半導体の高い電子移動
度を利用した高速読み出し特性が実現できる。
（実施例） 以下、図面を参照しつつ本発明の実施例を説明する。
第１図は本発明の化合物半導体集積回路装置の実施例
を示す回路図である。本実施例においては、選択用トラ
ンジスタ１と記憶用トランジスタ２が直列に接続されて
一つのメモリセルを構成しており、記憶用トランジスタ
２のゲートとソースは短絡されている。３はワード線
Wi、４はワード線Wi+1、５はビット線Bj、６はビット線
Bj+1を表わすが、各ワード線と各ビット線の交点に一つ
のメモリセルが配置されており、各ビット線に対して、
メモリセルは並列に接続されている。本実施例におい
て、実際的な素子の配置を考慮して回路図を描くと第２
図のようになる。第２図に示す配置を用いると、１個の
コンタクト孔７を２個のメモリセルが共有できるため、
集積効果が高い長所がある。
を示す回路図である。本実施例においては、選択用トラ
ンジスタ１と記憶用トランジスタ２が直列に接続されて
一つのメモリセルを構成しており、記憶用トランジスタ
２のゲートとソースは短絡されている。３はワード線
Wi、４はワード線Wi+1、５はビット線Bj、６はビット線
Bj+1を表わすが、各ワード線と各ビット線の交点に一つ
のメモリセルが配置されており、各ビット線に対して、
メモリセルは並列に接続されている。本実施例におい
て、実際的な素子の配置を考慮して回路図を描くと第２
図のようになる。第２図に示す配置を用いると、１個の
コンタクト孔７を２個のメモリセルが共有できるため、
集積効果が高い長所がある。
第１図あるいは第２図の回路図で表わされる化合物半
導体集積回路装置の一実施例を表わす構造断面図を第３
図に示す。第３図において、N+型AlGaAs層12の成長時の
厚さは記憶用トランジスタがディプリーション型になる
ように選び、一方選択用トランジスタのゲート電極23が
形成されるゲートリセス領域の下のN+型AlGaAs層12の厚
さは、選択用トランジスタがエンハンスメント型になる
ように選択エッチングによりゲートリセス部の深さを加
工調節する。第３図に示した実施例では、記憶用トラン
ジスタと選択用トランジスタの両方が選択ドープ構造FE
Tで構成されている。
導体集積回路装置の一実施例を表わす構造断面図を第３
図に示す。第３図において、N+型AlGaAs層12の成長時の
厚さは記憶用トランジスタがディプリーション型になる
ように選び、一方選択用トランジスタのゲート電極23が
形成されるゲートリセス領域の下のN+型AlGaAs層12の厚
さは、選択用トランジスタがエンハンスメント型になる
ように選択エッチングによりゲートリセス部の深さを加
工調節する。第３図に示した実施例では、記憶用トラン
ジスタと選択用トランジスタの両方が選択ドープ構造FE
Tで構成されている。
第１図あるいは第２図の回路図で表わされる化合物半
導体集積回路装置の他の実施例を表わす構造断面図を第
４図に示す。第４図において、N+型AlGaAs層12の成長時
の厚さを記憶用トランジスタがディプリーション型にな
るように選ぶのは第３図の場合と同じである。一方、選
択用トランジスタは選択エピタキシャル成長により形成
したｎ型GaAs層19の上に形成したMESFETで構成し、その
しきい値はエンハンスメント型になるように選択用トラ
ンジスタのゲート電極23が形成されるゲートリセス部の
深さを選択エッチングにより加工調節する。
導体集積回路装置の他の実施例を表わす構造断面図を第
４図に示す。第４図において、N+型AlGaAs層12の成長時
の厚さを記憶用トランジスタがディプリーション型にな
るように選ぶのは第３図の場合と同じである。一方、選
択用トランジスタは選択エピタキシャル成長により形成
したｎ型GaAs層19の上に形成したMESFETで構成し、その
しきい値はエンハンスメント型になるように選択用トラ
ンジスタのゲート電極23が形成されるゲートリセス部の
深さを選択エッチングにより加工調節する。
第３図に示す構造の化合物半導体集積回路装置は、次
に説明する方法を用いて製造することができる。まず、
半絶縁性GaAs基板上に、高純度の不純物無添加GaAs層11
を厚さ200nm程度、次にSiに２×1018cm-3程度に添加し
たN+型AlGaAs層12を厚さ50nm程度、さらにSiを３×1018
cm-3程度に添加したN+型GaAs層13を厚さ80nm程度それぞ
れ全面成長する。ここで、N+型AlGaAs層12のAl組成比は
0.3とするが、必ずしもこの組成に限られるものではな
い。また上記の結晶構造は、例えば分子線エピタキシャ
ル成長法や有機金属気相成長法を用いて形成することが
できる。次に、例えば光露光技術を用いて、記憶用トラ
ンジスタのゲート電極21および選択用トランジスタのゲ
ート電極23が形成される各リセス部分のn+型GaAs層13お
よびN+型AlGaAs層12の一部をエッチング除去する。リセ
スのための選択エッチングには、燐酸（H3PO4）系の溶
液エッチング、あるいは塩素（Cl2）系のガスを用いた
ドライ・エッチングなどの方法を用いることができる。
次に、光露光技術または電子線露光技術を用いて、Ti−
Al（チタン−アルミニウム）からなる記憶用トランジス
タのゲート電極21および選択用トランジスタのゲート電
極23を形成する。次に、各ゲート電極を挟んでAuGe−Ni
（金ゲルマニウム−ニッケル）からなる記憶用トランジ
スタのソース電極20、記憶用トランジスタのドレイン電
極兼選択用トランジスタのソース電極22、選択用トラン
ジスタのドレイン電極24を蒸着し、420℃程度の熱処理
を行う。次に、第１層絶縁膜14としてSiO2を全面に堆積
させ、光露光技術とリフトオフ技術を用いてワード線3
2、接地線33などの第１層配線を形成する。次に、第２
層絶縁膜15としてSiO2を再び全面に堆積させ、光露光技
術とリフトオフ技術を用いて第２層配線としてビット線
31を形成し、第３図に示す実施例の化合物半導体集積回
路装置が完成する。第１層および第２層配線には、Ti−
Pt−Au（チタン−白金−金）やAl（アルミニウム）等の
金属が使用できる。
に説明する方法を用いて製造することができる。まず、
半絶縁性GaAs基板上に、高純度の不純物無添加GaAs層11
を厚さ200nm程度、次にSiに２×1018cm-3程度に添加し
たN+型AlGaAs層12を厚さ50nm程度、さらにSiを３×1018
cm-3程度に添加したN+型GaAs層13を厚さ80nm程度それぞ
れ全面成長する。ここで、N+型AlGaAs層12のAl組成比は
0.3とするが、必ずしもこの組成に限られるものではな
い。また上記の結晶構造は、例えば分子線エピタキシャ
ル成長法や有機金属気相成長法を用いて形成することが
できる。次に、例えば光露光技術を用いて、記憶用トラ
ンジスタのゲート電極21および選択用トランジスタのゲ
ート電極23が形成される各リセス部分のn+型GaAs層13お
よびN+型AlGaAs層12の一部をエッチング除去する。リセ
スのための選択エッチングには、燐酸（H3PO4）系の溶
液エッチング、あるいは塩素（Cl2）系のガスを用いた
ドライ・エッチングなどの方法を用いることができる。
次に、光露光技術または電子線露光技術を用いて、Ti−
Al（チタン−アルミニウム）からなる記憶用トランジス
タのゲート電極21および選択用トランジスタのゲート電
極23を形成する。次に、各ゲート電極を挟んでAuGe−Ni
（金ゲルマニウム−ニッケル）からなる記憶用トランジ
スタのソース電極20、記憶用トランジスタのドレイン電
極兼選択用トランジスタのソース電極22、選択用トラン
ジスタのドレイン電極24を蒸着し、420℃程度の熱処理
を行う。次に、第１層絶縁膜14としてSiO2を全面に堆積
させ、光露光技術とリフトオフ技術を用いてワード線3
2、接地線33などの第１層配線を形成する。次に、第２
層絶縁膜15としてSiO2を再び全面に堆積させ、光露光技
術とリフトオフ技術を用いて第２層配線としてビット線
31を形成し、第３図に示す実施例の化合物半導体集積回
路装置が完成する。第１層および第２層配線には、Ti−
Pt−Au（チタン−白金−金）やAl（アルミニウム）等の
金属が使用できる。
第４図に示す構造の化合物半導体集積回路装置も、ほ
ぼ同様の方法を用いて製造することができるが、選択用
トランジスタはn+型GaAs層13を選択エッチングで一部分
エッチング後選択エピタキシャル成長技術を用いて連続
成長したｐ型GaAs層18とｎ型GaAs層19の上に形成する。
選択エピタキシャル成長のためのマスク材料には例えば
SiO2を用いることができ、成長には分子線エピタキシャ
ル成長法や有機金属気相成長などの方法を用いることが
できる。
ぼ同様の方法を用いて製造することができるが、選択用
トランジスタはn+型GaAs層13を選択エッチングで一部分
エッチング後選択エピタキシャル成長技術を用いて連続
成長したｐ型GaAs層18とｎ型GaAs層19の上に形成する。
選択エピタキシャル成長のためのマスク材料には例えば
SiO2を用いることができ、成長には分子線エピタキシャ
ル成長法や有機金属気相成長などの方法を用いることが
できる。
選択用トランジスタをゲート長0.25μｍでしきい値電
圧が0.2Vのエンハンスメント型FETで構成し、記憶用ト
ランジスタをゲート長0.25mmでしきい値電圧が−1.4Vの
ディプリーション型FETで構成した本実施例第３図の構
造をもつ化合物半導体集積回路装置を例にとって以下に
その動作を説明する。本実施例では、メモリセルを暗中
で77Kにおいて動作させた場合について説明するが、動
作温度ば150K以下であれば必要に応じて変化させてもよ
い。各メモリセルは、選択用トランジスタのゲートに接
続されたワード線と、選択用トランジスタのドレインに
接続されたビット線を持っている。今、ワード線に0.5
V、ビット線1.5Vを印加すると、記憶用トランジスタのA
lGaAs層に電子注入が起こりＩ−Ｖコラプス現象により
記憶用トランジスタは非導通な状態（ここでは消去状態
と呼ぶ）となる。また、ワード線0.5V、ビット線に高電
圧（〜3.5V）を印加すると、記憶用トランジスタのAlGa
As層中のDX準位がイオン化するため、記憶用トランジス
タは導通状態（ここでは書込み状態と呼ぶ）となる。メ
モリセルの読出しは、選択するワード線の電位を0.5Vに
設定し、ビット線0.5Vを印加することによって行う。記
憶用トランジスタが書込み状態にあれば、ビット線から
メモリセルを通して接地線に電流が流れてビット線の電
位は低レベルとなるが、記憶用トランジスタが消去状態
にあれば、ビット線から接地線に電流が流れずビット線
の電位は高レベルのまま保たれる。非選択のワード線は
0V（または負電圧）に設定されているため、非選択のワ
ード線にゲート接続されている記憶用トランジスタの状
態はビット線の電位レベルに影響を与えない。
圧が0.2Vのエンハンスメント型FETで構成し、記憶用ト
ランジスタをゲート長0.25mmでしきい値電圧が−1.4Vの
ディプリーション型FETで構成した本実施例第３図の構
造をもつ化合物半導体集積回路装置を例にとって以下に
その動作を説明する。本実施例では、メモリセルを暗中
で77Kにおいて動作させた場合について説明するが、動
作温度ば150K以下であれば必要に応じて変化させてもよ
い。各メモリセルは、選択用トランジスタのゲートに接
続されたワード線と、選択用トランジスタのドレインに
接続されたビット線を持っている。今、ワード線に0.5
V、ビット線1.5Vを印加すると、記憶用トランジスタのA
lGaAs層に電子注入が起こりＩ−Ｖコラプス現象により
記憶用トランジスタは非導通な状態（ここでは消去状態
と呼ぶ）となる。また、ワード線0.5V、ビット線に高電
圧（〜3.5V）を印加すると、記憶用トランジスタのAlGa
As層中のDX準位がイオン化するため、記憶用トランジス
タは導通状態（ここでは書込み状態と呼ぶ）となる。メ
モリセルの読出しは、選択するワード線の電位を0.5Vに
設定し、ビット線0.5Vを印加することによって行う。記
憶用トランジスタが書込み状態にあれば、ビット線から
メモリセルを通して接地線に電流が流れてビット線の電
位は低レベルとなるが、記憶用トランジスタが消去状態
にあれば、ビット線から接地線に電流が流れずビット線
の電位は高レベルのまま保たれる。非選択のワード線は
0V（または負電圧）に設定されているため、非選択のワ
ード線にゲート接続されている記憶用トランジスタの状
態はビット線の電位レベルに影響を与えない。
このようにして、本実施例第３図の構造をもつ化合物
半導体集積回路装置においては、ワード線とビット線に
よって指定された任意のメモリセルに対して、データの
書込み、消去、読出しが可能であることが実証された。
本実施例第４図の構造をもつ化合物半導体集積回路装置
についても、同様の動作原理、動作特性が期待できる。
半導体集積回路装置においては、ワード線とビット線に
よって指定された任意のメモリセルに対して、データの
書込み、消去、読出しが可能であることが実証された。
本実施例第４図の構造をもつ化合物半導体集積回路装置
についても、同様の動作原理、動作特性が期待できる。
本実施例第３図の構造をもつ化合物半導体集積回路装
置においては、選択用トランジスタが選択ドープ構造FE
Tで構成されているため、データの消去のためにワード
線に0.5V、ビット線に1.5Vを印加すると、記憶用トラン
ジスタがＩ−Ｖコラプスを起こして非導通状態となる前
に、エンハンスメント型の選択用トランジスタもＩ−Ｖ
コラプスを起こす可能性がある。この影響を避けるため
には、記憶用トランジスタのゲート幅に比べて選択用ト
ランジスタのゲート幅を大きくして選択用トランジスタ
に流れる電流密度を下げ、選択用トランジスタがＩ−Ｖ
コラプス状態に陥りにくくすればよい。本実施例第４図
の構造をもつ化合物半導体集積回路装置については、選
択用トランジスタがGaAsMESFETで構成されているため、
このような現象かせ起きる可能性はない。
置においては、選択用トランジスタが選択ドープ構造FE
Tで構成されているため、データの消去のためにワード
線に0.5V、ビット線に1.5Vを印加すると、記憶用トラン
ジスタがＩ−Ｖコラプスを起こして非導通状態となる前
に、エンハンスメント型の選択用トランジスタもＩ−Ｖ
コラプスを起こす可能性がある。この影響を避けるため
には、記憶用トランジスタのゲート幅に比べて選択用ト
ランジスタのゲート幅を大きくして選択用トランジスタ
に流れる電流密度を下げ、選択用トランジスタがＩ−Ｖ
コラプス状態に陥りにくくすればよい。本実施例第４図
の構造をもつ化合物半導体集積回路装置については、選
択用トランジスタがGaAsMESFETで構成されているため、
このような現象かせ起きる可能性はない。
（発明の効果） 以上説明したように、本発明によれば、化合物半導体
FETに固有の現象に基づく新しい型のEEPROMが得られ
る。GaAsの高い電子移動度により、従来のSi半導体を用
いたEEPROMに比較して高速な読出し特性が実現できる。
また、本発明の化合物半導体集積回路装置は２ケのトラ
ンジスタで１つのメモリセルが構成できるため集積効果
が高くでき、且つ本発明の製造方法によれば比較的容易
なプロセスで製造することができるため、広い分野にわ
たる応用が可能である。
FETに固有の現象に基づく新しい型のEEPROMが得られ
る。GaAsの高い電子移動度により、従来のSi半導体を用
いたEEPROMに比較して高速な読出し特性が実現できる。
また、本発明の化合物半導体集積回路装置は２ケのトラ
ンジスタで１つのメモリセルが構成できるため集積効果
が高くでき、且つ本発明の製造方法によれば比較的容易
なプロセスで製造することができるため、広い分野にわ
たる応用が可能である。
第１図は本発明の化合物半導体集積回路装置の実施例を
示す回路図、第２図は本発明の化合物半導体集積回路装
置の実施例の実用的な素子配置を考慮した回路図、第３
図は本発明の化合物半導体集積回路装置の一実施例を示
す構造断面図、第４図は本発明の化合物半導体集積回路
装置の他の実施例を示す構造断面図、第５図は従来から
あるフローティングゲート型セルの構造断面図、第６図
は本発明の化合物半導体集積回路装置の動作原理を説明
するための図である。 図において、１……選択用トランジスタ、２……記憶用
トランジスタ、３……ワード線Wi、４……ワード線
Wi+1、５……ビット線Bj、６……ビット線Bj+1、７……
コンタクト孔、8,33……接地線、11……不純物無添加Ga
As層、12……N+AlGaAs層、13……n+型GaAs層、14……第
１層絶縁膜、15……第２層絶縁膜、18……ｐ型GaAs層、
19……ｎ型GaAs層、20……記憶用トランジスタのソース
電極、21……記憶用トランジスタのゲート電極、22……
記憶用トランジスタのドレイン電極兼選択用トランジス
タのソース電極、23……選択用トランジスタのゲート電
極、24……選択用トランジスタのドレイン電極、25……
記憶用トランジスタのドレイン電極、26……選択用トラ
ンジスタのソース電極、31……ビット線、32……ワード
線、51……ｐ型シリコン基板、52……n+型シリコン層、
53……トンネル絶縁膜、54……フローティングゲート、
55……コントロールゲートである。
示す回路図、第２図は本発明の化合物半導体集積回路装
置の実施例の実用的な素子配置を考慮した回路図、第３
図は本発明の化合物半導体集積回路装置の一実施例を示
す構造断面図、第４図は本発明の化合物半導体集積回路
装置の他の実施例を示す構造断面図、第５図は従来から
あるフローティングゲート型セルの構造断面図、第６図
は本発明の化合物半導体集積回路装置の動作原理を説明
するための図である。 図において、１……選択用トランジスタ、２……記憶用
トランジスタ、３……ワード線Wi、４……ワード線
Wi+1、５……ビット線Bj、６……ビット線Bj+1、７……
コンタクト孔、8,33……接地線、11……不純物無添加Ga
As層、12……N+AlGaAs層、13……n+型GaAs層、14……第
１層絶縁膜、15……第２層絶縁膜、18……ｐ型GaAs層、
19……ｎ型GaAs層、20……記憶用トランジスタのソース
電極、21……記憶用トランジスタのゲート電極、22……
記憶用トランジスタのドレイン電極兼選択用トランジス
タのソース電極、23……選択用トランジスタのゲート電
極、24……選択用トランジスタのドレイン電極、25……
記憶用トランジスタのドレイン電極、26……選択用トラ
ンジスタのソース電極、31……ビット線、32……ワード
線、51……ｐ型シリコン基板、52……n+型シリコン層、
53……トンネル絶縁膜、54……フローティングゲート、
55……コントロールゲートである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】エンハンスメント型のFETからなる選択用
トランジスタがディプリーション型の選択ドープ構造FE
Tからなる記憶用トランジスタに直列に接続され、且つ
前記記憶用トランジスタのゲートがソースに接続されて
いることを特徴とする化合物半導体集積回路装置。 - 【請求項２】前記選択用トランジスタが選択ドープ構造
FETで構成されていることを特徴とする特許請求範囲第
１項に記載の化合物集積回路装置。 - 【請求項３】前記選択用トランジスタがMESFETで構成さ
れていることを特徴とする特許請求範囲第１項に記載の
化合物半導体集積回路装置。 - 【請求項４】前記選択用トランジスタが選択ドープ構造
FETで構成されている化合物半導体集積回路装置の製造
方法において、前記選択用トランジスタの電子供給層の
厚さを選択エッチングにより調整する工程を備えたこと
を特徴とする化合物半導体集積回路装置の製造方法。 - 【請求項５】前記選択用トランジスタがMESFETで構成さ
れている化合物半導体集積回路装置の製造方法におい
て、前記選択用トランジスタが形成される半導体領域を
選択的にエッチングする工程と、前記エッチング領域の
上にMESFETのチャネル層を選択エピタキシャル成長する
工程とを備えたことを特徴とする化合物半導体集積回路
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131795A JP2611493B2 (ja) | 1990-05-22 | 1990-05-22 | 化合物半導体集積回路装置とその製造方法 |
| EP91108038A EP0458212B1 (en) | 1990-05-22 | 1991-05-17 | High speed non-volatile programmable read only memory device fabricated by using selective doping technology |
| DE69123782T DE69123782T2 (de) | 1990-05-22 | 1991-05-17 | Programmierbare nichtflüchtige Hochgeschwindigkeitsnurlesespeicheranordnung, die mittels selektiver Dotierungstechnik hergestellt wird |
| US07/704,254 US5272372A (en) | 1990-05-22 | 1991-05-22 | High speed non-volatile programmable read only memory device fabricated by using selective doping technology |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131795A JP2611493B2 (ja) | 1990-05-22 | 1990-05-22 | 化合物半導体集積回路装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426164A JPH0426164A (ja) | 1992-01-29 |
| JP2611493B2 true JP2611493B2 (ja) | 1997-05-21 |
Family
ID=15066306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131795A Expired - Lifetime JP2611493B2 (ja) | 1990-05-22 | 1990-05-22 | 化合物半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611493B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281209A (ja) * | 1986-05-30 | 1987-12-07 | 日立電線株式会社 | 光フアイバ複合架空地線の製造方法及びその装置 |
-
1990
- 1990-05-22 JP JP2131795A patent/JP2611493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426164A (ja) | 1992-01-29 |
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