JPH0426164A - 化合物半導体集積回路装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は化合物半導体を用いた集積回路装置、詳しくは
Ａ１．ＧａＡｓ／ＧａＡｓ選択ドープ構造を用いた不揮
発性メモリ集積回路装置に関する。

（従来の技術） 従来、電気的に消去可能でプログラム可能な読み出し専
用メモリ（以降、ＥＥＰＲＯＭと記す）のメモリセルと
しては、大別するとフローティングゲート型セル（ダブ
ルニー・ニス・ジョンソン等、国際固体回路会議、　１
９８０年、１５２頁；Ｗ、Ｓ、　Ｊｏｈｎｓｏｎ　ｅｔ
　ａｌ、、　１９８０　ｌ５ＳＣＣｐ、　１５２）とＭ
ＮＯ８型セル（ティー・ハギワラ等、アイ、イー、イー
・イージャーナル・オン・ソリッドステート。

サーキット、１５巻、３４６頁、１９８０年；　Ｔ、　
Ｈａｇｉｗａｒａ　ｅｔａｌ、、ＩＥＥＥ　Ｊ、５ｏｌ
ｉｄ−８ｔａｊｅＣｉｒｃｕｉｔｓ、５Ｃ−１５，１９
８０，ｐ、３４６）の２通りのセル構造が提案されてい
る。−例として、第５図に従来からあるフローティング
ゲート型セルの構造断面図の例を示す。第５図において
、５１はｐ型シリコン基板、５２はｎ型シリコン層、５
３はトンネル絶縁膜、５４はフローティングゲート、５
５はコントロールゲートである。

（発明が解決しようとする課題） フローティングゲ−１・型セルでは、ファウラー・ノー
ドハイム型トンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍＴｕｎｎｅｌｉｎｇ）やホントエレクトロン注入に
より薄いゲート絶縁膜を通してフローティングゲートに
電荷を充放電することで情報の記憶を行い不揮発性のメ
モリセルを構成している。また、ＭＮＯ８型セルでは、
２種の絶縁膜の界面に存在するｌ・ラップに電荷を蓄積
することで情報の記憶を行い不揮発性のメモリセルを構
成している。いずれのメモリセルも、動作特性が半導体
ｌ絶縁膜の界面特性に強く依存するため、母体材料には
良好な半導体ｌ絶縁膜界面が実現できるシリコン（以降
、Ｓｉと記す）が従来用いられてきた。ＥＥＰＲＯＭの
アクセス時間は、セルを構成する半導体の電子移動度に
大きく依存するため、より高速のＥＥＰＲＯＭの実現に
は電子移動度のより大きな材料を用いてメモリセルを構
成する必要がある。しかし、Ｓｉ半導体に比べて電子移
動度が５〜６倍大きなガリウム砒素（以降、ＧａＡｓと
記す）半導体を用いて上述のメモリセルを実現しようと
しても、現状では、ＧａＡｓには界面特性が良好な絶縁
膜が存在しないため、フローティングゲート型およびＭ
ＮＯＳ型のいずれのＥＥＰＲＯＭセル構造もＧａＡｓの
場合には適用できない問題点があった。

本発明の目的は、上記の課題を解決し、化合物半導体を
用いた高速のＥＥＦＲＯＭセルおよびその製造方法を提
供することにある。

（課題を解決するための手段） 本願発明の特徴は下記の通りである。

化合物半導体集積回路装置において、エンノ１ンスメン
ト型のＦＥＴからなる選択用トランジスタをディプリー
ション型の選択ドープ構造ＦＥＴからなる記憶用］・ラ
ンジスタに直列に接続し、且つ前記記憶用トランジスタ
のゲートをソースに接続することを特徴とする。前記選
択用トランジスタが選択ドープ構造ＦＥＴあるいはＭＥ
ＳＦＥＴで構成されることを４１゛徴とする。

本願発明の製造方法は、前記選択用トランジスタを選択
ドープ構造ＦＥＴで構成し、その電子供給層の厚さを選
択エツチングにより調整する工程を備えることを特ｉｙ
、とする。

あるいは前記選択用トランジスタをＭＥＳＦＥＴで構成
し、前記選択用）・ランジスタが形成される半導体領域
を選択的にエツチングする工程と、前記エンチング領域
の上にＭＥＳＦＥＴのチャネル層を選択エピタキシャル
成長する工程とを備えることを特徴とする。

（作用） 本発明によれば、化合物半導体、詳しくはＡｌＧａＡｓ
／ＧａＡｓ選択ドープ構造に特有に現れる現象を用いた
新しい型の不揮発性メモリセルが得られる。これは、ド
レイン電界によって加速された電子（ホラ）・エレクｊ
・ロン）が不純物無添加のＧａＡｓチャネル層からドナ
ー不純物を高濃度に添加したＮ型のＡｌＧａＡｓ電子供
給層に注入されるとき、この注入された電子がＮ型Ａｌ
ＧａＡｓ中に存在する高濃度の深いエネルギ準位（一般
に、ＤＸ準位と呼ばれている）に捕獲されることによっ
て生じるドレイン電流の変調作用が印加するドレイン電
圧によって制御できる以下に示す実験事実に基づく。

第６図は、不純物としてＳｉを２Ｘ１０　ｃｍ　　添加
したＡ１ｏ３Ｇａｏ７Ａｓを電子供給層とするＮ型Ａｌ
ＧａＡｓ／ｉ　−ＧａＡｓ選択ドープ構造ＦＥＴ（ゲー
ト長は０．２５ｐｍ）において、暗中でのチャネル伝導
率（光照射時の伝導率で規格化しである）を伝導率測定
前にソース・ドレイン間に印加したストレス電圧の関数
として示したものである。測定はすべて液体窒素温度（
７７Ｋ）の下で行い、ストレスの印加時間は１００秒で
ある。ストし序を印加しない場合のチャネルの伝導率は
光照射時の伝導率に等しい（すなわち、規格化伝導率＝
１）。しかし、ストレス電圧を印加すると、規格化伝導
率は次第に減少する。特に、ストレス電圧１．０〜１．
４■では規格化伝導率がほぼゼロになる。チャネル伝導
率がストレス電圧とともに減少する現象はニー■コラプ
ス（Ｉ　−Ｖ　ｃｏｌｌａｐｓｅ）として既によく知ら
れた現ｔである（エイチ・モルコッチ、エイチ・ウンル
、セミコンダクターズ・アンド・セミメタルズ、第２４
巻、１６８頁、１９８７年、アカデミツク・プレス；Ｉ
−１，Ｍｏｒｋｏｃａｎｄ　Ｈ，Ｕｎｌｕ、　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒｓ　ａｎｄ　Ｓｅｍｉｍｅｔａｌｓ
、　ｖｏｌ。

２４、　ｐ、　１６８．１９８７．　Ａｃａｄｅｍｉｃ
　Ｐｒｅｓｓ）。

しかし、ストレス電圧が１，６Ｖ以上になるとＬＶコラ
プスは逆に回復し始める。特に、ストレス電圧が約３ｖ
になるとチャネル伝導率が初期状態の約７０％にまで回
復している。これはＦＥＴに高電界が加わり、ＤＸ準位
が正にイオン化されるためである。

この現象は以前には知られていなかった現象である。こ
の低チャネル伝導率状態（ストレス電圧〜１．２Ｖ）と
高チャネル伝導率状態（ストレス電圧〜３Ｖ）の２つの
状態は、光照射がない限り電源電圧を取り去ってもその
状態が長時間保持される。しかも、印加するストレス電
圧を制御することにより、この２つの状態間を互いに反
復してスイッチすることが可能である。したがって、こ
の低チャネル伝導率状態と高チャネル伝導率状態２つの
安定状態をもつ選択ドープ構造ＦＥＴは、不揮発性メモ
リセルの記憶用トランジスタとして用いることができる
。メモリ状態の読み出しは、この記憶用トランジスタに
直列に接続された選択用トランジスタを通して行うこと
ができ、化合物半導体の高い電子移動度を利用した高速
読み出し特性が実現できる。

（実施例） 以下、図面を参照しつつ本発明の詳細な説明する。

第１図は本発明の化合物半導体集積回路装置の実施例を
示す回路図である。本実施例においては、選択用トラン
ジスタ１と記憶用トランジスタ２が直列に接続されて一
つのメモリセルを構成しており、記憶用トランジスタ２
のゲートとソースは短絡されている。３はワードイ泉Ｗ
１．４はワード線Ｗ、１．５はビット線Ｂ１．６はビッ
ト線Ｂ、を表わずが、各」」＋１ ワード線と各ピント線の交点に一つのメモリセルが配置
されており、各ビット線に対して、メモリセルは並列に
接続されている。本実施例において、実際的な素子の配
置を考慮して回路図を描くと第２図のようになる。第２
図に示す配置を用いると、１個のコンタクト孔７を２個
のメモリセルが共有できるため、集積効果が高い長所が
ある。

第１図あるいは第２図の回路図で表わされる化合物半導
体集積回路装置の一実施例を表わす構造断面図を第３図
に示す。第３図において、Ｎ型ＡｌＧａＡｓ層１２の成
長時の厚さは記憶用トランジスタがディプリーション型
になるように選び、−力選択用トランジスタのゲートを
極２３が形成されるゲートリセス領域の下のＮ型ＡｌＧ
ａＡｓ層１２の厚さは、選択用トランジスタがエンハン
スメント型になるように選択エツチングによりゲートリ
セス部の深さを加工調節する。第３図に示した実施例で
（Ｊ、記憶用）・ランジスタと選択用トランジスタの両
方が選択ドープ構造ＦＥＴで構成されている。

第１図あるいは第２図の回路図で表わされる化合物半導
体集積回路装置の他の実施例を表わす構造断面図を第４
図に示す。第４図において、Ｎ型ＡｌＧａＡｓ層１２の
成長時の厚さを記憶用トランジスタがディプリーション
型になるように選ぶのは第３図の場合と同じである。一
方、選択用ｊ・ランジスタは選択エピタキシャル成長に
より形成したｎ型ＧａＡｓ層１９の上に形成したＭＥＳ
ＦＥＴで構成し、そのしきい値はエンハンスメント型に
なるように選択用トランジスタのゲー）・電極２３が形
成されるゲートリセス部の深さを選択エツチングにより
加工調節する。

第３図に示す構造の化合物半導体集積回路装置は、次に
説明する方法を用いて製造することができる。まず、半
絶縁性ＧａＡｓ基板上に、高純度の不純物無添加ＧａＡ
ｓ層１１を厚さ２００ｎｍ程度、次にＳｉに２Ｘ１０　
ｃｍ　　程度に添加したＮ型ＡｌＧａＡｓ層１２を厚さ
５０ｎｍ程度、さらにＳｉを３Ｘ１０　ｃｍ　　程度に
添加したｎ型ＧａＡｓ層１３を厚さ８０ｎｍ程度それぞ
れ全面成長する。ここで、Ｎ型ＡｌＧａＡｓ層１２のＡ
１組成比は０．３とするが、必ずしもこの組成に限られ
るものではない。また上記の結晶構造は、例えば分子線
エビタギシャル成長法や有機金属気相成長法を用いて形
成することができる。次に、例えば光露光技術を用いて
、記憶用トランジスタのゲート電極２１および選択用ト
ランジスタのゲート電極２３が形成される各リセス部分
のｎ型ＧａＡｓ層１３およびＮ型ＡｌＧａＡｓ層１２の
一部をエツチング除去する。リセスのための選択エツチ
ングには、燐酸（Ｈ２ＢＯ３）系の溶液エツチング、あ
るいは塩素（ＣＩ□）系のガスを用いたドライ・エツチ
ングなどの方法を用いることができる。次に、光露光技
術または電子線露光技術を用いて、Ｔｉ−ＡＩ（チタン
−アルミニウム）からなる記憶用トランジスタのゲート
電極２１および選択用トランジスタのゲート電極２３を
形成する。次に、各ゲート２１１１極を挟んでＡｕＧｅ
−Ｎ１（金ゲルマニ・クムーニッケル）からなる記憶用
トランジスタのソース電極２０、記憶用トランジスタの
ドレイン電極兼選択用トランジスタのソース電極２２、
選択用トランジスタのドレイン電極２４を蒸着し、４２
０°Ｃ程度の熱処理を行う。次に、第１層絶縁膜１４と
してＳｉＯを全面に堆積させ、光露光技術とリフトオフ
技術を用いてワード線３２、接地線３３などの第１層配
線を形成する。次に、第２層絶縁膜１５として５１０２
を再び全面に堆積させ、光露光技術とリフトオフ技術を
用いて第２層配線としてビット線３１を形成し、第３図
に示す実施例の化合物半導体集積回路装置が完成する。

第１層および第２層配線には、Ｔｉ−Ｐｔ−Ａｕ（チタ
ン−白金−金）やＡＮ（アルミニウム）等の金属が使用
できる。

第４図に示す構造の化合物半導体集積回路装置も、はぼ
同様の方法を用いて製造することができるが、選択用ト
ランジスタはｎ型ＧａＡｓ層１３を選択エツチングで一
部分エッチング後選択エピタキシャル成長技術を用いて
連続成長したｐ型ＧａＡｓ層１８とｎ型ＧａＡｓ層１９
の上に形成する。選択エビタギシャル成長のためのマス
ク材料には例えばＳｉｏ２を用いることができ、成長に
は分子線エピタキシャル成長法や有機金属気相成長など
の方法を用いることができる。

選択用）・ランジスタをゲート長０．２５μｍでしきい
値電圧が０．２Ｖのエンハンスメン１−ＩＩｉ”ＥＴで
構成し、記憶用）・ランジスタをゲート長０．２５ｍｍ
でしきい値電圧が−１，４ｖのディプリーション型ＦＥ
Ｔで構成した本実施例第３図の構造をもつ化合物半導体
集積回路装置を例にとって以下にその動作を説明する。

本実施例では、メモリセルを暗中で７７Ｋにおいて動作
させた場合について説明するが、動作温度ば１５０に以
下であれば必要に応じて変化さぜ−（もよい。各メモリ
セルは、選択用トランジスタのゲートに接続されたワー
ド線と、選択用トランジスタのドレインに接続されたビ
ット線を持っている。

今、ワード線に０，５Ｖ、ピント線１．５ｖを印加する
と、記憶用トランジスタのＡｌＧａＡｓ層に電子注入が
起こ１’ｌＬＶコラプス現象により記憶用トランジスタ
は非導通な状態（ここでは消去状態と呼ぶ）となる。ま
た、ワード線０．５■、ビット線に高電圧（〜３．５Ｖ
）を印加すると、記憶用トランジスタのＡｌＧａＡｓ層
中のＤＸ準位がイオン化するため、記憶用トランジスタ
は導通状態（ここでは書込み状態と呼ぶ）となる。メモ
リセルの読出しは、選択するり一部線の電位を０．５■
に設定し、ビット線０．５Ｖを印加することによって行
う。記憶用トランジスタが書込み状態にあれば、ビット
線からメモリセルを通して接地線に電流が流れてピノ）
・線の電位は低レベルとなるが、記憶用）・ランジスタ
が消去状態にあれば、ビット線から接地線に電流が流れ
ずビット線の電位は高レベルのまま保たれる。非選択の
ワード線はＯ■（または負電圧）に設定されているため
、非選択のワード線にゲート接続されている記憶用トラ
ンジスタの状態はビット線の電位レベルに影響を与えな
い。

このようにして、本実施例第３図の構造をもつ化合物半
導体集積回路装置においては、ワード線とビット線によ
って指定された任意のメモリセルに対して、データの書
込み、消去、読出しが可能であることが実証された。本
実施例第４図の構造をもつ化合物半導体集積回路装置に
ついても、同様の動作原理、動作特性が期待できる。

本実施例第３図の構造をもつ化合物半導体集積回路装置
においては、選択用トランジスタが選択ドープ構造ＦＥ
Ｔで構成されているため、データの消去のためにワード
線に０．５Ｖ、ビット線に１，５Ｖを印加すると、記憶
用トランジスタがＬＶコラプスを起こして非導通状態と
なる前に、エンハンスメント型の選択用トランジスタも
ＬＶコラプスを起こす可能性がある。この影響を避ける
ためには、記憶用トランジスタのゲート幅に比べて選択
用Ｉ・ランジスタのゲート幅を大きくして選択用トラン
ジスタに流れる電流密度を下げ、選択用トランジスタが
ＬＶコラプス状態に陥りにくくすればよい。

本実施例第４図の構造をもつ化合物半導体集積回路装置
については、選択用トランジスタがＧａＡｓ　ＭＥＳＦ
ＥＴで構成されているため、このような現象が起きる可
能性はない。

（発明の効果） 以上説明したように、本発明によれば、化合物半導体Ｆ
ＥＴに固有の現象に基づく新しい型のＥＥＦＲＯＭが得
られる。ＧａＡｓの高い電子移動度により、従来のＳｉ
半導体を用いたＥＥＰＲＯＭに比較して高速な読出し特
性が実現できる。また、本発明の化合物半導体集積回路
装置は２ケのトランジスタで１つのメモリセルが（１４
成できるため集積効果が高くでき、且つ本発明の製造方
法によれば比較的容易なプロセスで製造することができ
るため、広い分野にわたる応用が可能である。

【図面の簡単な説明】

第１図は本発明の化合物半導体集積回路装置の実施例を
示す回路図、第２図は本発明の化合物半導体集積回路装
置の実施例の実用的な素子配置を考慮した回路図、第３
図は本発明の化合物半導体集積回路装置の一実施例を示
す構造断面図、第４図は本発明の化合物半導体集積回路
装置の他の実施例を示す構造断面図、第５図は従来から
あるフローティングゲ−１・型セルの構造断面図、第６
図は本発明の化合物半導体集積回路装置の動作原理を説
明するだめの図である。 図において、１・・・選択用トランジスタ、２・・・記
憶用トランジスタ、３・・・ワード線Ｗ１．４・・・ワ
ード線Ｗ１＋］１ ５・・、ピッｌ−４’ｌＢ、、６．・・ビットｍＢ　　
７・・・コンタクトＪ　　　　　　　　　　　　　Ｊ＋
１’孔、８，３３・・・接地線、１１・・・不純物無添
加ＧａＡｓ層、１２−Ｎ　ＡｌＧａＡｓ層、１３−ｎ　
型ＧａＡｓ層、１４−・・第１層絶縁膜、１５・・・第
２層絶縁膜、１８・・・ｐ型ＧａＡｓ層、１９・・・ｎ
型ＧａＡｓ層、２０・・・記憶用トランジスタのソース
電極、２１・・・記憶用トランジスタのゲート電極、２
２・・・記憶用トランジスタのドレイン電極兼選択用ト
ランジスタのソース電極、２３・・・選択用Ｉ・ランジ
スタのゲート電極、２４・・・選択用トランジスタのド
レイン電極、２５・・・記憶用トランジスタのドレイン
電極、２６．＝、選択用トランジスタのソース電極、３
１・・・ビット島）、３２・・ワード線、５１・・・ｐ
型シリコン基板、５２・・・ｎ型シリコン層、５３・・
・トンネル絶縁膜、５４−１．フローティングゲ−１・
、５５・・・コントロールゲートである。

Claims (1)

1. 【特許請求の範囲】 １、エンハンスメント型のＦＥＴからなる選択用トラン
   ジスタがディプリーション型の選択ドープ構造ＦＥＴか
   らなる記憶用トランジスタに直列に接続され、且つ前記
   記憶用トランジスタのゲートがソースに接続されている
   ことを特徴とする化合物半導体集積回路装置。 ２、前記選択用トランジスタが選択ドープ構造ＦＥＴで
   構成されていることを特徴とする特許請求範囲第１項に
   記載の化合物集積回路装置。 ３、前記選択用トランジスタがＭＥＳＦＥＴで構成され
   ていることを特徴とする特許請求範囲第１項に記載の化
   合物半導体集積回路装置。 ４、前記選択用トランジスタが選択ドープ構造ＦＥＴで
   構成されている化合物半導体集積回路装置の製造方法に
   おいて、前記選択用トランジスタの電子供給層の厚さを
   選択エッチングにより調整する工程を備えたことを特徴
   とする化合物半導体集積回路装置の製造方法。 ５、前記選択用トランジスタがＭＥＳＦＥＴで構成され
   ている化合物半導体集積回路装置の製造方法において、
   前記選択用トランジスタが形成される半導体領域を選択
   的にエッチングする工程と、前記エッチング領域の上に
   ＭＥＳＦＥＴのチャネル層を選択エピタキシャル成長す
   る工程とを備えたことを特徴とする化合物半導体集積回
   路装置の製造方法。