JPH0927561A - 化合物半導体メモリ - Google Patents
化合物半導体メモリInfo
- Publication number
- JPH0927561A JPH0927561A JP7196082A JP19608295A JPH0927561A JP H0927561 A JPH0927561 A JP H0927561A JP 7196082 A JP7196082 A JP 7196082A JP 19608295 A JP19608295 A JP 19608295A JP H0927561 A JPH0927561 A JP H0927561A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- compound semiconductor
- layer
- semiconductor
- compound
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 167
- 150000001875 compounds Chemical class 0.000 title claims abstract description 44
- 230000015654 memory Effects 0.000 claims abstract description 49
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 25
- 238000005036 potential barrier Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 abstract description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 7
- 230000005533 two-dimensional electron gas Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001741 metal-organic molecular beam epitaxy Methods 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
- H01L29/803—Programmable transistors, e.g. with charge-trapping quantum well
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】素子面積が小さく、低電圧動作が可能で、かつ
動作の安定性および高信頼性を確保した化合物半導体メ
モリを提供する。 【解決手段】ｎ型ＧａＡｓチャネル層１３の上に、Ａｌ
0.25Ｇａ0.75Ａｓバリア層１４、ｎ型ＩｎＧａＡｓ浮遊
ゲート層１５、Ａｌ0.5Ｇａ0.5Ａｓバリア層１６を設
け、ゲート電極１７をバリア層１６上に、ソース電極２
０とドレイン電極１９をチャネル層１３上に形成する。
ポテンシャルバリアが小さく、かつ浮遊ゲート層１５の
上方のポテンシャルバリアの高さを下方に対して高くし
ているため、安定かつ低電圧動作が可能な高密度のメモ
リセルが形成できる。
動作の安定性および高信頼性を確保した化合物半導体メ
モリを提供する。 【解決手段】ｎ型ＧａＡｓチャネル層１３の上に、Ａｌ
0.25Ｇａ0.75Ａｓバリア層１４、ｎ型ＩｎＧａＡｓ浮遊
ゲート層１５、Ａｌ0.5Ｇａ0.5Ａｓバリア層１６を設
け、ゲート電極１７をバリア層１６上に、ソース電極２
０とドレイン電極１９をチャネル層１３上に形成する。
ポテンシャルバリアが小さく、かつ浮遊ゲート層１５の
上方のポテンシャルバリアの高さを下方に対して高くし
ているため、安定かつ低電圧動作が可能な高密度のメモ
リセルが形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体メモリ
に関し、特に書き込み、読み出し、消去が可能な微細不
揮発性メモリの構造に関する。
に関し、特に書き込み、読み出し、消去が可能な微細不
揮発性メモリの構造に関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体の移動度
は、Ｓｉに比べ室温で５〜１０倍と大きいため電子デバ
イスの高速化に有利である。そのため、不揮発性メモリ
においても、従来、いくつかの提案がなされている。
は、Ｓｉに比べ室温で５〜１０倍と大きいため電子デバ
イスの高速化に有利である。そのため、不揮発性メモリ
においても、従来、いくつかの提案がなされている。
【０００３】例えば、特開昭５７−１６２４７０号公報
と特開昭６１−７６６６号公報には、ｎ−ＡｌＧａＡｓ
とＧａＡｓとの界面に蓄積される２次元電子ガスを利用
したメモリ構造が記載されている。例えば特開昭６１−
７６６６号公報には、２次元電子ガス層に蓄積されてい
る電子が減少することなく、安定した書込み保持状態が
得られるようにした不揮発性半導体記憶装置を提供する
ことを目的として、書込み状態において電子を蓄積する
２次元電子ガス層が形成される第４の半導体層（アンド
ープＧａＡｓ層）と、２次元電子ガスが形成されオーミ
ック接続された２つの電極間を導通状態にする第２の半
導体層（アンドープＧａＡｓ層）との間に第２、第４の
半導体層よりも電子親和力の小さいアンドープの第３の
半導体層（アンドープＡｌＧａＡｓ層）を有することに
より、第４の半導体層に形成される２次元電子ガス層と
第２の半導体層に形成される２次元電子ガス層とを電気
的に完全に分離する構成が提案されている。
と特開昭６１−７６６６号公報には、ｎ−ＡｌＧａＡｓ
とＧａＡｓとの界面に蓄積される２次元電子ガスを利用
したメモリ構造が記載されている。例えば特開昭６１−
７６６６号公報には、２次元電子ガス層に蓄積されてい
る電子が減少することなく、安定した書込み保持状態が
得られるようにした不揮発性半導体記憶装置を提供する
ことを目的として、書込み状態において電子を蓄積する
２次元電子ガス層が形成される第４の半導体層（アンド
ープＧａＡｓ層）と、２次元電子ガスが形成されオーミ
ック接続された２つの電極間を導通状態にする第２の半
導体層（アンドープＧａＡｓ層）との間に第２、第４の
半導体層よりも電子親和力の小さいアンドープの第３の
半導体層（アンドープＡｌＧａＡｓ層）を有することに
より、第４の半導体層に形成される２次元電子ガス層と
第２の半導体層に形成される２次元電子ガス層とを電気
的に完全に分離する構成が提案されている。
【０００４】また、特開平４−２３４７４号公報には、
ゲート電極とドレイン電極との間に浮遊電極を設け、ゲ
ート−ドレイン電極間及びソース−ゲート電極間の空乏
層幅を変化させることを利用したメモリ構造が記載され
ている。
ゲート電極とドレイン電極との間に浮遊電極を設け、ゲ
ート−ドレイン電極間及びソース−ゲート電極間の空乏
層幅を変化させることを利用したメモリ構造が記載され
ている。
【０００５】更に、特開平５−２３５３６７号公報に
は、化合物半導体デバイスのバンドギャップの差を利用
して浮遊ゲートを形成することにより安定した品質の不
揮発性メモリを提供することを目的として、ｎ型ＧａＡ
ｓからなる浮遊電極の周りを禁制帯幅の大きなＡｌＧａ
Ａｓで囲い込んだ構造のメモリ構造が記載されている。
すなわち、同公報には、化合物半導体基板上にバンドギ
ャップが大きく（広禁制帯幅）、トンネル電流が流れる
程度に薄い厚さの第１のＡｌＧａＡｓ層と、バンドギャ
プの小さなｎ+ＧａＡｓを積層し、ｎ+ＧａＡｓ層を包み
込むようにトンネル電流が流れない程度の厚さの第２の
ＡｌＧａＡｓ層を積層し、第１、第２のＡｌＧａＡｓ層
を介して前記ｎ型ＧａＡｓ層に電圧を印加するようにし
た構成が提案されている。
は、化合物半導体デバイスのバンドギャップの差を利用
して浮遊ゲートを形成することにより安定した品質の不
揮発性メモリを提供することを目的として、ｎ型ＧａＡ
ｓからなる浮遊電極の周りを禁制帯幅の大きなＡｌＧａ
Ａｓで囲い込んだ構造のメモリ構造が記載されている。
すなわち、同公報には、化合物半導体基板上にバンドギ
ャップが大きく（広禁制帯幅）、トンネル電流が流れる
程度に薄い厚さの第１のＡｌＧａＡｓ層と、バンドギャ
プの小さなｎ+ＧａＡｓを積層し、ｎ+ＧａＡｓ層を包み
込むようにトンネル電流が流れない程度の厚さの第２の
ＡｌＧａＡｓ層を積層し、第１、第２のＡｌＧａＡｓ層
を介して前記ｎ型ＧａＡｓ層に電圧を印加するようにし
た構成が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来のメモリ構造は、素子面積の縮小、低電圧化、動作の
安定性および信頼性の観点から問題があった。
来のメモリ構造は、素子面積の縮小、低電圧化、動作の
安定性および信頼性の観点から問題があった。
【０００７】例えば、特開昭５７−１６２４７０号公報
に記載のメモリ構造においては、ＧａＡｓ上にＳｉＯ2
を配置し、その上にＭｏあるいは多結晶Ｓｉからなる浮
遊電極を設けているため、特にＧａＡｓとＳｉＯ2との
界面に非常に多く存在する界面準位のために、特性の周
波数分散が大きくなり、動作の安定性及び信頼性に問題
がある。
に記載のメモリ構造においては、ＧａＡｓ上にＳｉＯ2
を配置し、その上にＭｏあるいは多結晶Ｓｉからなる浮
遊電極を設けているため、特にＧａＡｓとＳｉＯ2との
界面に非常に多く存在する界面準位のために、特性の周
波数分散が大きくなり、動作の安定性及び信頼性に問題
がある。
【０００８】また、特開昭６１−７６６６号公報に記載
のメモリ構造においては、製造上有利にはなるものの、
浮遊電極に当たるＧａＡｓからなるポテンシャル井戸と
ソース電極およびドレイン電極の絶縁性が不十分なた
め、井戸内の蓄積電子の保持時間が短くなる問題があ
る。
のメモリ構造においては、製造上有利にはなるものの、
浮遊電極に当たるＧａＡｓからなるポテンシャル井戸と
ソース電極およびドレイン電極の絶縁性が不十分なた
め、井戸内の蓄積電子の保持時間が短くなる問題があ
る。
【０００９】さらに、特開平４−２３４７４号公報に記
載のメモリ構造においては、ゲート電極への印加電圧が
低いため素子の耐圧面では有利になるものの、ＧａＡｓ
上にＳｉＯ2を配置しているため、前記界面準位の問題
から動作の安定性及び信頼性に問題が残る。加えて、素
子面積が大きくなるため、集積密度に問題がある。
載のメモリ構造においては、ゲート電極への印加電圧が
低いため素子の耐圧面では有利になるものの、ＧａＡｓ
上にＳｉＯ2を配置しているため、前記界面準位の問題
から動作の安定性及び信頼性に問題が残る。加えて、素
子面積が大きくなるため、集積密度に問題がある。
【００１０】そして、特開平５−２３５３６７号公報に
記載のメモリ構造においては、浮遊電極が高不純物密度
の半導体で形成されるため、界面準位による素子特性の
信頼性低下の問題は避けられるものの、浮遊電極の周辺
が全て同じ広禁制帯幅の半導体で形成されるため、浮遊
電極に蓄積される電子の閉じこめ効果に問題がある。即
ち、書き込みと消去に必要な電圧の低減と浮遊電極内の
蓄積電子の閉じこめ効果の向上を同時に満足させること
が難しい問題がある。
記載のメモリ構造においては、浮遊電極が高不純物密度
の半導体で形成されるため、界面準位による素子特性の
信頼性低下の問題は避けられるものの、浮遊電極の周辺
が全て同じ広禁制帯幅の半導体で形成されるため、浮遊
電極に蓄積される電子の閉じこめ効果に問題がある。即
ち、書き込みと消去に必要な電圧の低減と浮遊電極内の
蓄積電子の閉じこめ効果の向上を同時に満足させること
が難しい問題がある。
【００１１】本発明の目的は、このような従来の問題を
解消し、素子面積が小さく、低電圧動作が可能で、かつ
動作の安定性および高信頼性を確保しうる化合物半導体
メモリを提供することにある。
解消し、素子面積が小さく、低電圧動作が可能で、かつ
動作の安定性および高信頼性を確保しうる化合物半導体
メモリを提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、チャネルとなる第１の半導体層上に、前
記第１の半導体層より電子親和力の小さな第２の半導体
層と、前記第２の半導体層より電子親和力の大きなｎ型
の第３の半導体層と、前記第２の半導体層より小さな電
子親和力の第４の半導体層からなる積層構造を有し、か
つ前記第４の半導体層の上方に前記第４の半導体層を通
してチャネルの導伝性を制御するゲート電極と、前記ゲ
ート電極を挾んだ両側に前記チャネルと電気的に接続さ
れるソース電極及びドレイン電極を具備してなることを
特徴とする化合物半導体メモリを提供する。
め、本発明は、チャネルとなる第１の半導体層上に、前
記第１の半導体層より電子親和力の小さな第２の半導体
層と、前記第２の半導体層より電子親和力の大きなｎ型
の第３の半導体層と、前記第２の半導体層より小さな電
子親和力の第４の半導体層からなる積層構造を有し、か
つ前記第４の半導体層の上方に前記第４の半導体層を通
してチャネルの導伝性を制御するゲート電極と、前記ゲ
ート電極を挾んだ両側に前記チャネルと電気的に接続さ
れるソース電極及びドレイン電極を具備してなることを
特徴とする化合物半導体メモリを提供する。
【００１３】本発明は、好ましくは、前記第１の半導体
層がＧａＡｓ、前記第２の半導体層がＡｌ0.25Ｇａ0.75
Ａｓ、前記第３の半導体層がＩｎ0.25Ｇａ0.75Ａｓ、前
記第４の半導体層がＡｌ0.5Ｇａ0.5Ａｓからなることを
特徴とする。
層がＧａＡｓ、前記第２の半導体層がＡｌ0.25Ｇａ0.75
Ａｓ、前記第３の半導体層がＩｎ0.25Ｇａ0.75Ａｓ、前
記第４の半導体層がＡｌ0.5Ｇａ0.5Ａｓからなることを
特徴とする。
【００１４】また、本発明は、好ましくは、前記第１半
導体層がｎ型で、前記第２の半導体層及び前記第４の半
導体層の不純物密度が略１×１０10から１×１０17ｃｍ
-3の範囲とされたことを特徴とする（ＭＩＳ型のメモリ
セル）。
導体層がｎ型で、前記第２の半導体層及び前記第４の半
導体層の不純物密度が略１×１０10から１×１０17ｃｍ
-3の範囲とされたことを特徴とする（ＭＩＳ型のメモリ
セル）。
【００１５】さらに、本発明は、好ましくは、前記第２
の半導体層の不純物密度が略１×１０17〜１×１０20ｃ
ｍ-3の範囲で、前記第４の半導体層の不純物密度が略１
×１０10〜１×１０17ｃｍ-3の範囲とされたことを特徴
とする。この場合、前記第１半導体層はｎ型でも、アン
ドープ（変調ドープ型のメモリセル）でもよい。
の半導体層の不純物密度が略１×１０17〜１×１０20ｃ
ｍ-3の範囲で、前記第４の半導体層の不純物密度が略１
×１０10〜１×１０17ｃｍ-3の範囲とされたことを特徴
とする。この場合、前記第１半導体層はｎ型でも、アン
ドープ（変調ドープ型のメモリセル）でもよい。
【００１６】そして、本発明は、好ましくは、前記第１
の半導体層の不純物密度が略１×１０10〜１×１０17ｃ
ｍ-3の範囲であることを特徴とする（前記第１の半導体
層を電子走行層、第２の半導体層を電子供給層とする高
電子移動度型（High Electron Mobility型）のメモリセ
ル）。
の半導体層の不純物密度が略１×１０10〜１×１０17ｃ
ｍ-3の範囲であることを特徴とする（前記第１の半導体
層を電子走行層、第２の半導体層を電子供給層とする高
電子移動度型（High Electron Mobility型）のメモリセ
ル）。
【００１７】本発明は、好ましくは、少なくともゲート
電極直下の前記第１の半導体層の下にｐ型の第５の半導
体層と、前記第５の半導体層と電気的に接続された第１
の制御電極を具備したことを特徴とする。
電極直下の前記第１の半導体層の下にｐ型の第５の半導
体層と、前記第５の半導体層と電気的に接続された第１
の制御電極を具備したことを特徴とする。
【００１８】また、本発明は、好ましくは、前記第３の
半導体層と前記第４の半導体層の間に、前記第２の半導
体層より電子親和力が小さい第６の半導体層と、前記第
６及び前記第４の半導体層より大きな電子親和力を有す
るｎ型の第７の半導体層とを具備し、かつ前記第７の半
導体層の電位を可変しうる第２の制御電極を具備したこ
とを特徴とする。
半導体層と前記第４の半導体層の間に、前記第２の半導
体層より電子親和力が小さい第６の半導体層と、前記第
６及び前記第４の半導体層より大きな電子親和力を有す
るｎ型の第７の半導体層とを具備し、かつ前記第７の半
導体層の電位を可変しうる第２の制御電極を具備したこ
とを特徴とする。
【００１９】本発明は、前記化合物半導体メモリを複数
個直列に接続し、かつ外部からの電位を前記複数個の化
合物半導体メモリに伝達するスイッチ素子を具備してな
ることを特徴とするＮＡＮＤ型化合物半導体メモリを提
供する。
個直列に接続し、かつ外部からの電位を前記複数個の化
合物半導体メモリに伝達するスイッチ素子を具備してな
ることを特徴とするＮＡＮＤ型化合物半導体メモリを提
供する。
【００２０】本発明は、前記化合物半導体メモリと、外
部からの電位を前記化合物半導体メモリに伝達するスイ
ッチ素子とを直列接続したものを複数個並列に接続した
ことを特徴とするＮＯＲ型化合物半導体メモリを提供す
る。
部からの電位を前記化合物半導体メモリに伝達するスイ
ッチ素子とを直列接続したものを複数個並列に接続した
ことを特徴とするＮＯＲ型化合物半導体メモリを提供す
る。
【００２１】本発明の化合物半導体メモリは、ゲート電
極直下に高不純物密度の化合物半導体を用いた浮遊ゲー
ト層を設置し、かつ浮遊ゲートに対して、チャネル側の
ポテンシャルバリア（ポテンシャル障壁）の高さに比
べ、ゲート電極側のポテンシャルバリアを高くしている
ため素子面積を縮減でき、かつリーク電流の抑制により
動作の安定性および信頼性を確保することができる。
極直下に高不純物密度の化合物半導体を用いた浮遊ゲー
ト層を設置し、かつ浮遊ゲートに対して、チャネル側の
ポテンシャルバリア（ポテンシャル障壁）の高さに比
べ、ゲート電極側のポテンシャルバリアを高くしている
ため素子面積を縮減でき、かつリーク電流の抑制により
動作の安定性および信頼性を確保することができる。
【００２２】
【発明の実施の形態】本発明の各実施の形態を図面を参
照して以下に詳細に説明する。
照して以下に詳細に説明する。
【００２３】
【実施形態１】図１を参照して、半絶縁性ＧａＡｓ基板
１１上に膜厚が約５００ｎｍのアンドープのＧａＡｓバ
ッファ層１２と、膜厚が約５０ｎｍでドナー密度が約５
×１０17ｃｍ-3のｎ型ＧａＡｓチャネルからなる第１の
半導体層（「チャネル層」ともいう）１３と、膜厚が約
３０ｎｍのアンドープのＡｌ0.25Ｇａ0.75Ａｓからなる
第２の半導体層１４と、膜厚が約３００ｎｍでドナー密
度が約５×１０19ｃｍ-3のｎ型Ｉｎ0.25Ｇａ0.75Ａｓか
らなる第３の半導体層１５と、膜厚が約３００ｎｍのア
ンドープのＡｌ0.5Ｇａ0.5Ａｓからなる第４の半導体層
１６を順次形成し、その上にＷＳｉによるゲート電極１
７を形成する。なお、ゲート電極１７と第４の半導体層
１６との間に表面安定化膜としてＧａＡｓなどを挿入し
てもよい。
１１上に膜厚が約５００ｎｍのアンドープのＧａＡｓバ
ッファ層１２と、膜厚が約５０ｎｍでドナー密度が約５
×１０17ｃｍ-3のｎ型ＧａＡｓチャネルからなる第１の
半導体層（「チャネル層」ともいう）１３と、膜厚が約
３０ｎｍのアンドープのＡｌ0.25Ｇａ0.75Ａｓからなる
第２の半導体層１４と、膜厚が約３００ｎｍでドナー密
度が約５×１０19ｃｍ-3のｎ型Ｉｎ0.25Ｇａ0.75Ａｓか
らなる第３の半導体層１５と、膜厚が約３００ｎｍのア
ンドープのＡｌ0.5Ｇａ0.5Ａｓからなる第４の半導体層
１６を順次形成し、その上にＷＳｉによるゲート電極１
７を形成する。なお、ゲート電極１７と第４の半導体層
１６との間に表面安定化膜としてＧａＡｓなどを挿入し
てもよい。
【００２４】チャネル層１３に電気的に接続されるドレ
イン電極１９とソース電極２０は、例えば、ＡｕＧｅ／
Ｎｉ／Ａｕを用いたオーミック性電極で、通常、チャネ
ル層１３上に形成される。但し、ドレイン電極１９とソ
ース電極２０は、第２の半導体層１４あるいは第３の半
導体層１５上に形成しても良い。この場合、ゲート電極
１７とソース電極２０およびドレイン電極１９との間を
エッチング技術等を用いて電気的に分離する必要があ
る。
イン電極１９とソース電極２０は、例えば、ＡｕＧｅ／
Ｎｉ／Ａｕを用いたオーミック性電極で、通常、チャネ
ル層１３上に形成される。但し、ドレイン電極１９とソ
ース電極２０は、第２の半導体層１４あるいは第３の半
導体層１５上に形成しても良い。この場合、ゲート電極
１７とソース電極２０およびドレイン電極１９との間を
エッチング技術等を用いて電気的に分離する必要があ
る。
【００２５】素子分離領域１８は、ボロンや酸素などを
用いたイオン注入や、湿式あるいは乾式のエッチング技
術によって形成できる。
用いたイオン注入や、湿式あるいは乾式のエッチング技
術によって形成できる。
【００２６】次に、本実施形態に係る化合物半導体メモ
リ動作原理について説明する。
リ動作原理について説明する。
【００２７】図２は、図１に示したメモリ構造における
ゲート電極１７の直下の伝導帯Ｅｃのポテンシャル分布
を模式的に示したものである。より詳細には、図２
（ａ）はメモリデータの書き込み動作を、図２（ｂ）は
メモリデータの消去動作をそれぞれ示している。
ゲート電極１７の直下の伝導帯Ｅｃのポテンシャル分布
を模式的に示したものである。より詳細には、図２
（ａ）はメモリデータの書き込み動作を、図２（ｂ）は
メモリデータの消去動作をそれぞれ示している。
【００２８】ホットエレクトロン注入を利用した書き込
み動作の場合、例えばソース電極２０に０Ｖ、ドレイン
電極１９に５Ｖ、ゲート電極１７に０．５Ｖから５Ｖの
電圧を印加することによって書込みが可能となる。
み動作の場合、例えばソース電極２０に０Ｖ、ドレイン
電極１９に５Ｖ、ゲート電極１７に０．５Ｖから５Ｖの
電圧を印加することによって書込みが可能となる。
【００２９】ＳｉＯ2を用いたＳｉＭＯＳＦＥＴのメモ
リ構造の場合に比べ、本実施形態においては、浮遊ゲー
トとなる第３の半導体層１５に注入される電子に対する
ポテンシャルバリアは、約１／１０と小さいため、印加
すべきゲート電圧は小さくてよい。
リ構造の場合に比べ、本実施形態においては、浮遊ゲー
トとなる第３の半導体層１５に注入される電子に対する
ポテンシャルバリアは、約１／１０と小さいため、印加
すべきゲート電圧は小さくてよい。
【００３０】また、本実施形態のメモリ構造は、基本的
にショットキーゲート電極を用いたデバイスであるた
め、過剰なゲート電圧の印加は、デバイスの破壊やリー
ク電流の増大を招く恐れがある。印加電圧は、デバイス
構造設計によって最適化することが必要とされる。
にショットキーゲート電極を用いたデバイスであるた
め、過剰なゲート電圧の印加は、デバイスの破壊やリー
ク電流の増大を招く恐れがある。印加電圧は、デバイス
構造設計によって最適化することが必要とされる。
【００３１】本実施形態のメモリ構造の場合、第２の半
導体層１４と第３の半導体層１５との電子親和力の差に
比べ、第３の半導体層１５と第４の半導体層１６との電
子親和力の差が大きいため、注入効率が良く、またゲー
ト電極１７側へのリーク電流を低減することができる。
導体層１４と第３の半導体層１５との電子親和力の差に
比べ、第３の半導体層１５と第４の半導体層１６との電
子親和力の差が大きいため、注入効率が良く、またゲー
ト電極１７側へのリーク電流を低減することができる。
【００３２】一方、消去動作は、トンネル電流を利用す
る。例えば、ソース電極２０に５Ｖ、ゲート電極１７に
０Ｖ以上の電圧を印加する。ドレイン電極１９は開放、
あるいはソース電極２０と同じく５Ｖを印加してもよ
い。印加電圧の選択は、設計に応じて適宜変更可能であ
る。
る。例えば、ソース電極２０に５Ｖ、ゲート電極１７に
０Ｖ以上の電圧を印加する。ドレイン電極１９は開放、
あるいはソース電極２０と同じく５Ｖを印加してもよ
い。印加電圧の選択は、設計に応じて適宜変更可能であ
る。
【００３３】メモリデータの読みだし動作は、通常動作
において、トランジスタが導通するか否かをセンスアン
プで検出することで、記憶情報の“１”と“０”を判別
することにより行われる。
において、トランジスタが導通するか否かをセンスアン
プで検出することで、記憶情報の“１”と“０”を判別
することにより行われる。
【００３４】本実施形態では、ｎ型ＧａＡｓチャネル１
３とアンドープのＡｌＧａＡｓヘテロバリア層１４を用
いた、いわゆるヘテロＭＩＳ（金属−絶縁膜−半導体）
構造のデバイス（メモリセル構造）について説明した。
３とアンドープのＡｌＧａＡｓヘテロバリア層１４を用
いた、いわゆるヘテロＭＩＳ（金属−絶縁膜−半導体）
構造のデバイス（メモリセル構造）について説明した。
【００３５】本実施形態における構造は、デバイス耐圧
の面で優れている。
の面で優れている。
【００３６】一方、チャネル中を走行する電子の移動度
を高める目的で、変調ドープ構造を用いることもでき
る。即ち、第１の半導体層１３としてアンドープあるい
は低不純物密度のＧａＡｓを、第２の半導体層１４とし
て、ドナー密度が約２×１０18ｃｍ-3のＡｌ0.25Ｇａ
0.75Ａｓを用いることで作製できる。その他の構成は、
上記した本実施形態と同様である。なお、第１の半導体
層１３としてアンドープとした場合、第１の半導体層１
３（ｉ−ＧａＡｓ）を電子走行層、ｎ+−ＡｌＧａＡｓ
からなる第２の半導体層１４を電子供給層とする高電子
移動度（High Electron Mobility）型構造のメモリセル
となる。
を高める目的で、変調ドープ構造を用いることもでき
る。即ち、第１の半導体層１３としてアンドープあるい
は低不純物密度のＧａＡｓを、第２の半導体層１４とし
て、ドナー密度が約２×１０18ｃｍ-3のＡｌ0.25Ｇａ
0.75Ａｓを用いることで作製できる。その他の構成は、
上記した本実施形態と同様である。なお、第１の半導体
層１３としてアンドープとした場合、第１の半導体層１
３（ｉ−ＧａＡｓ）を電子走行層、ｎ+−ＡｌＧａＡｓ
からなる第２の半導体層１４を電子供給層とする高電子
移動度（High Electron Mobility）型構造のメモリセル
となる。
【００３７】また、第１の半導体層１３と第２の半導体
層１４の両方に不純物ドープすることも可能である。こ
の場合の利点は、デバイスの耐圧としきい値電圧の最適
化が容易となることである。
層１４の両方に不純物ドープすることも可能である。こ
の場合の利点は、デバイスの耐圧としきい値電圧の最適
化が容易となることである。
【００３８】
【実施形態２】次に、本発明の第２の実施形態について
説明する。図３は、本発明の第２の実施形態に係る化合
物半導体メモリの構成を模式的に示す断面図である。
説明する。図３は、本発明の第２の実施形態に係る化合
物半導体メモリの構成を模式的に示す断面図である。
【００３９】図３を参照して、本実施形態と、図１に示
した前記第１の実施形態との相違点は、膜厚が約１００
ｎｍで、アクセプタ密度が約３×１０17ｃｍ-3のｐ型Ｇ
ａＡｓからなる第５の半導体層２１が第１の半導体層１
３の下に挿入され、第５の半導体層２１に電気的に接続
された金属、例えばＷＳｉからなる第１の制御電極２２
を設けていることである。
した前記第１の実施形態との相違点は、膜厚が約１００
ｎｍで、アクセプタ密度が約３×１０17ｃｍ-3のｐ型Ｇ
ａＡｓからなる第５の半導体層２１が第１の半導体層１
３の下に挿入され、第５の半導体層２１に電気的に接続
された金属、例えばＷＳｉからなる第１の制御電極２２
を設けていることである。
【００４０】本実施形態のメモリ構造のデバイスを用い
ることにより、後述のＮＡＮＤ型集積メモリを構成する
ことができる。
ることにより、後述のＮＡＮＤ型集積メモリを構成する
ことができる。
【００４１】本実施形態に係るメモリデバイスの場合、
第１の制御電極２２に正の電圧を印加することにより、
浮遊ゲートで蓄積された電子を抜き取ることができる。
このため、本実施形態をメモリセルとしてＮＡＮＤ型集
積メモリを構成した場合、一括消去が可能である利点が
ある。
第１の制御電極２２に正の電圧を印加することにより、
浮遊ゲートで蓄積された電子を抜き取ることができる。
このため、本実施形態をメモリセルとしてＮＡＮＤ型集
積メモリを構成した場合、一括消去が可能である利点が
ある。
【００４２】
【実施形態３】次に、本発明の第３の実施形態について
説明する。図４は、本発明の第３の実施形態の化合物半
導体メモリの構成を模式的に示す断面図である。
説明する。図４は、本発明の第３の実施形態の化合物半
導体メモリの構成を模式的に示す断面図である。
【００４３】図４を参照して、本実施形態と、図１に示
した前記第１の実施形態との相違点は、次の通りであ
る。
した前記第１の実施形態との相違点は、次の通りであ
る。
【００４４】（１）膜厚が約５０ｎｍで、ドナー密度が
約５×１０18ｃｍ-3のｎ型ＧａＡｓからなる第８の半導
体層２５をソース電極２０およびドレイン電極１９の下
側に形成し、寄生抵抗を低減した点である。第８の半導
体層２５は、有機金属化学気相成長（ＭＯＣＶＤ）法や
有機金属分子線エピタキシャル（ＭＯＭＢＥ）法を用い
た選択エピタキシャル成長によって形成することができ
る。
約５×１０18ｃｍ-3のｎ型ＧａＡｓからなる第８の半導
体層２５をソース電極２０およびドレイン電極１９の下
側に形成し、寄生抵抗を低減した点である。第８の半導
体層２５は、有機金属化学気相成長（ＭＯＣＶＤ）法や
有機金属分子線エピタキシャル（ＭＯＭＢＥ）法を用い
た選択エピタキシャル成長によって形成することができ
る。
【００４５】（２）第３の半導体層１５と第４の半導体
層１６との間に、膜厚が約１００ｎｍのアンドープのＡ
ｌ0.5Ｇａ0.5Ａｓからなる第６の半導体層２３と、膜厚
が約２００ｎｍで、ドナー密度が約１×１０19ｃｍ-3の
ｎ型ＧａＡｓからなる第７の半導体層２４を形成してい
る。
層１６との間に、膜厚が約１００ｎｍのアンドープのＡ
ｌ0.5Ｇａ0.5Ａｓからなる第６の半導体層２３と、膜厚
が約２００ｎｍで、ドナー密度が約１×１０19ｃｍ-3の
ｎ型ＧａＡｓからなる第７の半導体層２４を形成してい
る。
【００４６】第７の半導体層２４には、この第７の半導
体層２４の電位を可変し得る第２の制御電極が接続され
ている。そして、第２の制御電極に正の電圧を印加する
ことにより、浮遊ゲート１５に蓄積された電子を抜き取
ることが可能となる。
体層２４の電位を可変し得る第２の制御電極が接続され
ている。そして、第２の制御電極に正の電圧を印加する
ことにより、浮遊ゲート１５に蓄積された電子を抜き取
ることが可能となる。
【００４７】図４においては、第４の半導体層１６と第
６の半導体層２３とが一部で接触しているが、この２つ
の層の間の全領域に第７の半導体層２４を挿入しても良
い。
６の半導体層２３とが一部で接触しているが、この２つ
の層の間の全領域に第７の半導体層２４を挿入しても良
い。
【００４８】
【実施形態４】次に、本発明の第４の実施形態について
説明する。図５は、本発明の第４の実施形態のＮＡＮＤ
型集積メモリの構成を模式的に示す断面図である。
説明する。図５は、本発明の第４の実施形態のＮＡＮＤ
型集積メモリの構成を模式的に示す断面図である。
【００４９】本実施形態においては、図３に示した前記
第２の実施形態に係る不揮発性メモリセル３１を５つ、
更に選択用スイッチ素子３２を２つ、直列に接続するこ
とにより基本的に構成される。メモリセルの数は、任意
に選択できる。
第２の実施形態に係る不揮発性メモリセル３１を５つ、
更に選択用スイッチ素子３２を２つ、直列に接続するこ
とにより基本的に構成される。メモリセルの数は、任意
に選択できる。
【００５０】選択用スイッチ素子３２は、第２の半導体
層１４上にゲート電極を設けた通常の電界効果型トラン
ジスタである。なお、選択用スイッチ素子３２のゲート
電極は第３の半導体層１５あるいは第４の半導体層１６
上に設けてもよい。
層１４上にゲート電極を設けた通常の電界効果型トラン
ジスタである。なお、選択用スイッチ素子３２のゲート
電極は第３の半導体層１５あるいは第４の半導体層１６
上に設けてもよい。
【００５１】ここで、本実施形態に係るＮＡＮＤ型集積
メモリの動作原理について簡単に説明する。
メモリの動作原理について簡単に説明する。
【００５２】全ゲートに０Ｖを、第１の制御電極２２に
５から２０Ｖまでの間の電圧を印加し、各メモリセルの
浮遊ゲートに蓄積された電子を抜き取ることにより一括
消去を行う。この時、ビット線３３は開放でよい。
５から２０Ｖまでの間の電圧を印加し、各メモリセルの
浮遊ゲートに蓄積された電子を抜き取ることにより一括
消去を行う。この時、ビット線３３は開放でよい。
【００５３】一方、書き込み動作は、次の通りである。
任意のワード線を選択し、この選択ワード線と選択用ス
イッチ素子３２のゲート電極に０．５Ｖから５Ｖまでの
間の電圧を印加する。
任意のワード線を選択し、この選択ワード線と選択用ス
イッチ素子３２のゲート電極に０．５Ｖから５Ｖまでの
間の電圧を印加する。
【００５４】他の非選択ワード線には、例えば０．３Ｖ
を、ビット線には０Ｖを印加する。これにより、選択ワ
ード線に接続されたメモリセルに一括して記憶情報を書
き込むことができる。このようにＮＡＮＤ型集積メモリ
の特徴は、一括消去と、同一ワード線上のメモリセルへ
の一括書き込みである。
を、ビット線には０Ｖを印加する。これにより、選択ワ
ード線に接続されたメモリセルに一括して記憶情報を書
き込むことができる。このようにＮＡＮＤ型集積メモリ
の特徴は、一括消去と、同一ワード線上のメモリセルへ
の一括書き込みである。
【００５５】これに対して、ＮＯＲ型集積メモリでは、
ランダムなメモリセルへの書き込みが可能である。この
ＮＯＲ型集積メモリは、例えば、図１に示した前記第１
の実施形態のメモリ構造をもつデバイスと前記選択用ス
イッチ素子を直列に接続したものを並列接続することに
より構成できる。
ランダムなメモリセルへの書き込みが可能である。この
ＮＯＲ型集積メモリは、例えば、図１に示した前記第１
の実施形態のメモリ構造をもつデバイスと前記選択用ス
イッチ素子を直列に接続したものを並列接続することに
より構成できる。
【００５６】以上、上記各実施形態について説明した
が、本発明は上記実施形態にのみ限定されるものでな
く、本発明の原理に準ずるすべての態様・変形を含むこ
とは勿論である。例えば、本発明は、ＩｎＰ、ＩｎＡｌ
Ａｓ、ＧａＳｂ、ＩｎＳｂ、ＩｎＡｓ、ＡｌＳｂ、Ｇａ
ＩｎＰ等他の半導体材料に対しても適応できることは明
らかである。
が、本発明は上記実施形態にのみ限定されるものでな
く、本発明の原理に準ずるすべての態様・変形を含むこ
とは勿論である。例えば、本発明は、ＩｎＰ、ＩｎＡｌ
Ａｓ、ＧａＳｂ、ＩｎＳｂ、ＩｎＡｓ、ＡｌＳｂ、Ｇａ
ＩｎＰ等他の半導体材料に対しても適応できることは明
らかである。
【００５７】
【発明の効果】以上説明したように、本発明の化合物半
導体メモリは、ゲート電極直下に高不純物密度の化合物
半導体を用いた浮遊ゲートを設置し、かつ浮遊ゲートに
対してチャネル側のポテンシャルバリアの高さに比べ、
ゲート電極側のポテンシャルバリアを高くしているため
素子面積が小さくでき、かつリーク電流の抑制により動
作の安定性および信頼性を確保できる。また、本発明に
よれば、結晶成長により連続的に形成できるため作製も
容易となる。更に、本発明によれば、ＳｉとＳｉＯ2を
用いた場合に比べ、ポテンシャルバリアが低いため低電
圧動作が可能であり、かつ書き込み時間及び消去時間を
短縮できる。そして、本発明によれば、化合物半導体チ
ャネル層を走行する高速な電子を活用できるため、読み
出し時間も短縮できる。
導体メモリは、ゲート電極直下に高不純物密度の化合物
半導体を用いた浮遊ゲートを設置し、かつ浮遊ゲートに
対してチャネル側のポテンシャルバリアの高さに比べ、
ゲート電極側のポテンシャルバリアを高くしているため
素子面積が小さくでき、かつリーク電流の抑制により動
作の安定性および信頼性を確保できる。また、本発明に
よれば、結晶成長により連続的に形成できるため作製も
容易となる。更に、本発明によれば、ＳｉとＳｉＯ2を
用いた場合に比べ、ポテンシャルバリアが低いため低電
圧動作が可能であり、かつ書き込み時間及び消去時間を
短縮できる。そして、本発明によれば、化合物半導体チ
ャネル層を走行する高速な電子を活用できるため、読み
出し時間も短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る化合物半導体メ
モリの構成を模式的に示す断面図である。
モリの構成を模式的に示す断面図である。
【図２】本発明の第１の実施形態に係る化合物半導体メ
モリの動作を説明するための図である。
モリの動作を説明するための図である。
【図３】本発明の第２の実施形態に係る化合物半導体メ
モリの構成を模式的に示す断面図である。
モリの構成を模式的に示す断面図である。
【図４】本発明の第３の実施形態に係る化合物半導体メ
モリの構成を模式的に示す断面図である。
モリの構成を模式的に示す断面図である。
【図５】本発明の第４の実施形態に係るＮＡＮＤ型化合
物半導体メモリの構成を模式的に示す断面図である。
物半導体メモリの構成を模式的に示す断面図である。
１１ 基板 １２ バッファ層 １３ 第１の半導体層またはチャネル層 １４ 第２の半導体層 １５ 第３の半導体層 １６ 第４の半導体層 １７ ゲート電極 １８ 素子分離領域 １９ ドレイン電極 ２０ ソース電極 ２１ 第５の半導体層 ２２ 第１の制御電極 ２３ 第６の半導体層 ２４ 第７の半導体層または第２の制御電極 ２５ 第８の半導体層 ３１ メモリセル ３２ 選択用スイッチ素子 ３３ ビット線
Claims (11)
- 【請求項１】チャネルとなる第１の半導体層上に、前記
第１の半導体層より電子親和力の小さな第２の半導体層
と、前記第２の半導体層より電子親和力の大きなｎ型の
第３の半導体層と、前記第２の半導体層より小さな電子
親和力の第４の半導体層からなる積層構造を有し、かつ
前記第４の半導体層の上方に前記第４の半導体層を通し
てチャネルの導伝性を制御するゲート電極と、前記ゲー
ト電極を挾んだ両側に前記チャネルと電気的に接続され
るソース電極及びドレイン電極を具備してなることを特
徴とする化合物半導体メモリ。 - 【請求項２】前記第１の半導体層がＧａＡｓ、前記第２
の半導体層がＡｌ0.25Ｇａ0.75Ａｓ、前記第３の半導体
層がＩｎ0.25Ｇａ0.75Ａｓ、前記第４の半導体層がＡｌ
0.5Ｇａ0.5Ａｓからなることを特徴とする請求項１記載
の化合物半導体メモリ。 - 【請求項３】前記第１半導体層がｎ型であり、前記第２
の半導体層及び前記第４の半導体層の不純物密度が略１
×１０10ｃｍ-3から１×１０17ｃｍ-3の範囲であること
を特徴とする請求項１記載の化合物半導体メモリ。 - 【請求項４】前記第２の半導体層の不純物密度が略１×
１０17ｃｍ-3から１×１０20ｃｍ-3の範囲であり、前記
第４の半導体層の不純物密度が略１×１０10ｃｍ-3から
１×１０17ｃｍ-3の範囲であることを特徴とする請求項
１記載の化合物半導体メモリ。 - 【請求項５】前記第１の半導体層の不純物密度が略１×
１０10ｃｍ-3から１×１０17ｃｍ-3の範囲であることを
特徴とする請求項４記載の化合物半導体メモリ。 - 【請求項６】少なくともゲート電極直下の前記第１の半
導体層の下にｐ型の第５の半導体層と、前記第５の半導
体層と電気的に接続された第１の制御電極を具備したこ
とを特徴とする請求項１乃至４のいずれか一に記載の化
合物半導体メモリ。 - 【請求項７】前記第３の半導体層と前記第４の半導体層
の間に、前記第２の半導体層より電子親和力が小さい第
６の半導体層と、前記第６及び前記第４の半導体層より
大きな電子親和力を有するｎ型の第７の半導体層とを具
備し、かつ前記第７の半導体層の電位を可変しうる第２
の制御電極を具備したことを特徴とする請求項１乃至５
のいずれか一に記載の化合物半導体メモリ。 - 【請求項８】ｎ型の第８の半導体層を前記ソース電極お
よび前記ドレイン電極の下側にそれぞれ配設したことを
特徴とする請求項７記載の化合物半導体メモリ。 - 【請求項９】前記請求項６乃至８のいずれか一に記載の
化合物半導体メモリを複数個直列に接続し、かつ外部か
らの電位を前記複数個の化合物半導体メモリに伝達する
スイッチ素子を具備してなることを特徴とするＮＡＮＤ
型化合物半導体メモリ。 - 【請求項１０】前記請求項１乃至８のいずれか一に記載
の化合物半導体メモリと、外部からの電位を前記化合物
半導体メモリに伝達するスイッチ素子とを直列接続した
ものを複数個並列に接続したことを特徴とするＮＯＲ型
化合物半導体メモリ。 - 【請求項１１】チャネルの導電性を制御するゲート電極
の直下に高不純物密度の化合物半導体層を含む浮遊ゲー
トを配設し、且つ前記浮遊ゲートに対してチャネル側の
ポテンシャルバリアの高さに比べ前記ゲート電極側のポ
テンシャルバリアをより高くしてなるメモリセルを備え
たことを特徴とする化合物半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196082A JP2973876B2 (ja) | 1995-07-07 | 1995-07-07 | 化合物半導体メモリ |
| US08/677,347 US6023079A (en) | 1995-07-07 | 1996-07-02 | Compound semiconductor memory with floating gate |
| US08/947,166 US6025612A (en) | 1995-07-07 | 1997-10-08 | NAND or NOR compound semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196082A JP2973876B2 (ja) | 1995-07-07 | 1995-07-07 | 化合物半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927561A true JPH0927561A (ja) | 1997-01-28 |
| JP2973876B2 JP2973876B2 (ja) | 1999-11-08 |
Family
ID=16351913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196082A Expired - Lifetime JP2973876B2 (ja) | 1995-07-07 | 1995-07-07 | 化合物半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6023079A (ja) |
| JP (1) | JP2973876B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385243B2 (en) | 2002-02-25 | 2008-06-10 | Infineon Technologies Ag | Floating gate memory cell with a metallic source/drain and gate, and method for manufacturing such a floating gate memory gate cell |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0833393B1 (en) * | 1996-09-30 | 2011-12-14 | STMicroelectronics Srl | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
| US6207978B1 (en) * | 2000-03-01 | 2001-03-27 | Advanced Micro Devices, Inc. | Flash memory cells having a modulation doped heterojunction structure |
| US8183595B2 (en) * | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| US8482035B2 (en) * | 2005-07-29 | 2013-07-09 | International Rectifier Corporation | Enhancement mode III-nitride transistors with single gate Dielectric structure |
| US20100213513A1 (en) * | 2009-02-26 | 2010-08-26 | Skyworks Solutions, Inc. | Hyperabrupt Diode Structure And Method For Making Same |
| US8816395B2 (en) * | 2010-05-02 | 2014-08-26 | Visic Technologies Ltd. | Field effect power transistors |
| US9214555B2 (en) * | 2013-03-12 | 2015-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Barrier layer for FinFET channels |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2845328C2 (de) * | 1978-10-18 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Speichertransistor |
| US4491431A (en) * | 1982-12-30 | 1985-01-01 | International Business Machines Corporation | Metal-insulator resistive ribbon for thermal transfer printing |
| JPS617666A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US4905063A (en) * | 1988-06-21 | 1990-02-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | Floating gate memories |
| JPH0235471A (ja) * | 1988-07-26 | 1990-02-06 | Minolta Camera Co Ltd | 複写機 |
| JPH0423474A (ja) * | 1990-05-18 | 1992-01-27 | Hitachi Ltd | 化合物半導体装置 |
| JPH0423476A (ja) * | 1990-05-18 | 1992-01-27 | Hitachi Ltd | 超電導磁石システム |
| US5147817A (en) * | 1990-11-16 | 1992-09-15 | Texas Instruments Incorporated | Method for forming programmable resistive element |
| JPH05235367A (ja) * | 1991-03-20 | 1993-09-10 | Yokogawa Electric Corp | 不揮発性メモリ |
| US5432356A (en) * | 1993-04-02 | 1995-07-11 | Fujitsu Limited | Semiconductor heterojunction floating layer memory device and method for storing information in the same |
| KR100303061B1 (ko) * | 1993-10-15 | 2001-11-22 | 이데이 노부유끼 | 비휘발성메모리장치와그제조방법 |
| JP3450467B2 (ja) * | 1993-12-27 | 2003-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JPH07249780A (ja) * | 1994-03-08 | 1995-09-26 | Sanyo Electric Co Ltd | 電界効果型半導体素子 |
| US5508532A (en) * | 1994-06-16 | 1996-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with braded silicon nitride |
-
1995
- 1995-07-07 JP JP7196082A patent/JP2973876B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-02 US US08/677,347 patent/US6023079A/en not_active Expired - Fee Related
-
1997
- 1997-10-08 US US08/947,166 patent/US6025612A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385243B2 (en) | 2002-02-25 | 2008-06-10 | Infineon Technologies Ag | Floating gate memory cell with a metallic source/drain and gate, and method for manufacturing such a floating gate memory gate cell |
Also Published As
| Publication number | Publication date |
|---|---|
| US6025612A (en) | 2000-02-15 |
| JP2973876B2 (ja) | 1999-11-08 |
| US6023079A (en) | 2000-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923046A (en) | Quantum dot memory cell | |
| US7187588B2 (en) | Semiconductor storage | |
| KR100246068B1 (ko) | 전자 또는 홀을 저장하는 메모리 셀과 메모리 및 메모리 소자 형성 방법 | |
| US4905063A (en) | Floating gate memories | |
| KR100906527B1 (ko) | 반도체 장치 | |
| US8466505B2 (en) | Multi-level flash memory cell capable of fast programming | |
| KR101004213B1 (ko) | 반도체 장치 | |
| US6784484B2 (en) | Insulating barrier, NVM bandgap design | |
| US20020097621A1 (en) | Nonvolatile semiconductor memory device and method of operation thereof | |
| US20090173934A1 (en) | Nonvolatile memory and three-state FETs using cladded quantum dot gate structure | |
| US20040084714A1 (en) | Semiconductor memory device | |
| US20010052615A1 (en) | Nonvolatile semiconductor memory device and process of production and write method thereof | |
| JP2009501449A (ja) | 高密度ｎａｎｄ不揮発性メモリデバイス | |
| US11871569B2 (en) | Nonvolatile memory device having multiple numbers of channel layers | |
| US5932889A (en) | Semiconductor device with floating quantum box | |
| KR100695702B1 (ko) | Ｉｃ 카드 | |
| JP2973876B2 (ja) | 化合物半導体メモリ | |
| US7598560B2 (en) | Hetero-bimos injection process for non-volatile flash memory | |
| CN116867276B (zh) | 氮化镓非挥发性存储器件及其制备方法 | |
| JP2022536268A (ja) | メモリセルおよびメモリデバイス | |
| JP2970556B2 (ja) | 不揮発性トランジスタ | |
| JP3290779B2 (ja) | 半導体記憶装置及びその情報記憶方法 | |
| JPH0555600A (ja) | 半導体不揮発性記憶装置 | |
| JPH06326323A (ja) | 不揮発性トンネルトランジスタおよびメモリ回路 | |
| KR100359641B1 (ko) | 반도체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |