JPH0423474A - 化合物半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業−にの利用分野】

本発明は化合物半導体で書き込み、消去のできる記憶保
持装置のメモリセルの構造に関する。

【従来の技術】

Ｓ］半導体ではＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅ　］ｅｃｔｒ
ｊ、ｃａ１．］ｙＥｒａｓａｂ１．ｅ　ａｎｄ　Ｐｒｏ
ｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒ
ｙ）について様々な構造が提案されているが、化合物半
導体では全くなされていない。 ［発明が解決しようとする課題］ 化合物半導体でＥＥＰＲＯＭが作製できなかったのは、
以下に示す４つの大きな問題があったためである。 ■　Ｅｌ”ＲＯＭができない。 化合物半導体は光照射によって起電力が発生し、回路に
誤動作を及ぼすため、紫外線を利用するＥＰＲＯＭ　（
Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌ、ｅ　ＲＯ
Ｍ）ができない。このため、それよりも高価で集積度の
低いＥＥＰＲＯＭの開発意欲が低かった。 ■　ショットキー接合型のＦ　Ｅ　Ｔである。 ＧａＡｓ　　　　Ｍ　　Ｅ　Ｓ　　Ｆ　　］尤　ゴ’　
　　（Ｍｅｔａｌ、　　　Ｓｅｍｊｃｏｎｄｕｃｔ。 ｒ　Ｆ”　１ｅｌｄ　Ｅ　ｆｆｅｃｔ　Ｔ”　ｒａｎｓ
」、５ｔｏｒ）はショットキー接合型のＦ　Ｅ　Ｔであ
り、ショットキーゲー１〜電極をフローティング・ゲー
トとして使用することができない。 ■　閾値電圧のマージン確保が難しい。 ＧａＡｓ　　ＩＣは高速であるため、入出力電圧は通常
ＥＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉ
ｃ　：　Ｓ　ｊバイポーラ素子で構成する回路）レベル
に合わせる。 そのため、ＭＯＳレベルに比べて論理振幅が小さく、Ｆ
ＥＴの閾値電圧のマージンは厳しい。 ■　良質な絶縁膜が得られない。 ５ｉ−ＩＣは絶縁膜としてＳｉの熱酸化膜（Ｓｉ○、）
を用いることができるが、化合物半導体は堆積膜の５ｊ
Ｏ２やＳｉＮｘを用いる。堆積膜は熱酸化膜に比べて欠
陥が多く、絶縁破壊耐圧が低い。

【課題を解決するための手段】

本発明はショットキー接合型ＦＥＴをメモリトランジス
タとするためには、ショットキー電極を制御ゲートの用
途のみに用い、書き込みゲートを別に設けることにした
ものである。 従来のフローティング・ゲートはチャネルに印加される
実効的なゲート電圧を調整するのが目的であったのに対
して、本発明のフローティング・ゲー１〜はチャネル層
の表面電位を調整するのを目的としたものである。 本発明のフローティング・ゲー１−の容量はメモリ１−
ランジスタの読み出しのアクセス時間と直接的な相関が
ないため、フローティング・ゲートの容量を大きく設定
することで信頼性向上を図るものである。 閾値電圧のばらつきに対して厳しいマージンが要求され
る問題については、チャネル層をエピタキシャル成長法
で形成することで、ウェハー内の厚さとキャリア濃度の
均一性向上を図ることにしたものである。 チャネル層をエピタキシャル成長法で形成するコトテ、
チャネル層の高濃度薄層化を行うことができ、コンダク
タンス向上と制御ゲートの微細化を図るものである。 堆積膜の膜質については、ガス系のクリーニング化と欠
陥の解析、薄膜化の検討が進んだため、重大な問題とは
ならない。

【作用】

本発明によるＥＥＰＲＯＭのメモリトランジスタの構造
を第１図（ａ）に示す。動作層４はエピタキシャル成長
で厚さを均一に形成することで閾値電圧のばらつきを小
さくする。また、これによって制御ゲー１〜の短ゲート
化が図れ、表面電位効果の影響を大きくすることが可能
となる。 動作ＭｉＩ／Ｉのキャリア濃度は選択トランジスタ（エ
ンハンスメント型）の閾値電圧に合わせて設定するため
、メモリトランジスタ（デプレッシミン型）では動作層
４の上にアンドープ層６を設けることで閾値電圧をマイ
ナス側にシフトさせる。 制御ゲート７は、チャネルを流れる電流（Ｉ　ｄｓ）の
制御を行い、短ゲート化することによって高速化を図る
。 フローティング・ゲー１〜８はＭＥ’５ＦＥＴの表面電
位を変化させることで閾値電圧を調整する。 フローティング・ゲート８へ電子の注入、放出を行わせ
るトンネル領域はドレイン側の高濃度導電層（ｎ＋層）
３１に設ける。 本発明ではフローティング・ゲート８の容量とメモリの
読み出しのアクセス時間とは直接的な相関がないため、
容量を大きく設定することができる。 書き込み電極９はフローティング・ゲー１−８の１〜ン
ネル領域の上に設ける。制御ゲー１〜と兼用していない
ため、高耐圧をもたせることができる。 第１図（ｂ）に本メモリセルを用いたＥ　Ｅ　Ｐ　ＲＯ
Ｍの断面構造をＮＡＮＤ型の場合で示す。複数個のメモ
リセルに１個のビット線１３がつながっており、各メモ
リセルの制御ゲート７にワード線がつながってアドレス
を指定する。ここで、同図（ｃ）にＮＯＲ型、同図（ｄ
）にＮＡＮＤ型のそれぞれ等価回路を示す。 第２図に本発明の原理を示す。同図（ａ）はフローティ
ング・ゲー１へに電子がない場合で、半導体−絶縁膜の
界面準位によって動作層表面には僅かに空乏層が生じる
が、チャネルを通過する電流を妨げる程大きくなく、制
御ゲートの電圧（Ｖｇｓ）がＯｖでもドレイン・ソース
間には電流（Ｉｄｓ）が流れる。同図（ｂ）はフローテ
ィング・ゲー１〜に電子が注入された場合で、動作層の
表面には正電荷が誘起されて空乏層がチャネル−杯に広
がるため、Ｖｇｓが○Ｖの時、Ｉｄｓは流れない。Ｉｄ
ｓを流すためには、Ｖｇｓに正の電圧を印加して空乏層
を縮めなくてはならない。ＩｄｓのＶｇｓ依存性を同図
（Ｃ）に示す。 第３図に本発明のメモリセルへの書き込み方法と消去方
法とを示す。書き込みの場合は、チャネルに電流を流し
た状態で書き込み電極に＋１３Ｖ印加して、トンネル効
果でフローティング・ゲー１へに電子を注入する。 消去の場合は、書き込み電極を接地してドレイン電極に
＋１３Ｖ印加してフローティング・ゲー１〜から電子を
放出させる。

【実施例】

（実施例１） 本発明によるメモリセルのデバイス構造の一実施例を第
４図に示す。第４図は第１図の改良型であり、高濃度導
電層３をエピタキシャル成長法で形成することで、イオ
ン打込み法の場合に比べて高濃度導電層３のキャリア濃
度を大きくできフローティングゲートへの電子の充放電
が容易になること、高濃度導電層３に動作層４とは異な
る材料を選べること、及び、活性化アニール工程が不要
となりプロセス工程の低温化が図れること、等の利点が
ある。 以下第５図で、本実施例のメモリセルの作製方法を説明
する。 （ａ）半絶縁性ＧａＡｓ基板１上に緩衝層としてキャリ
ア濃度３　ｘ　１０”／ｃＪのｐ−ＧａＡｓ２を５゜Ｏ
ｎｍ、動作層としてキャリア濃度１×１、ｏ１１１／ａ
ｌ？のｎ　−Ｇ　ａ　Ａ　ｓ　４を　２０ｎｍ、キャリ
ア閉じ込め層としてアンドープのＡ　Ｉ　Ｇ　ａ　Ａ　
ｓ　５をｌｌｎｍ、緩衝層として１−ＧａＡｓ６を９　
ｎｍ、　Ｍ　Ｂ　Ｅ　（ＭｏｌｅｃｕｌａｒＢ　ｅａｍ
　Ｅ　ｐｉｔａｘｙ）法で成長させる。動作層４のキャ
リア濃度はエンハンスメン１〜型ＦＥＴ（選択１−ラン
ジスタ）の閾値電圧を考慮して設定し、緩衝層６の厚さ
はデプレッション型ＦＥＴ（メモリセル）の閾値電圧を
考慮して設一定する。動作層以外のｎ　−Ｇ　ａ　Ａ　
ｓ　４をウェット・エツチングで除去した後、ゲート電
極材料としてＷＳｉｘ膜をスパッタリングで２５０ｎｍ
被着する。 猶、デプレッション型ＦＥＴではｎ　−Ｇ　ａ　Ａ　ｓ
　４上にｉ　−Ｇ　ａ　Ａ　ｓ層６を残したままＷＳｉ
ｘ膜を被着するが、エンハンスメント型ＦＥＴでは１−
ＧａＡｓ層６をエツチングで除去してからＷＳｉｘ膜を
被着する。 （ｂ）ＷＳｉｘ膜を制御ゲート電極７として加工した後
、ゲート電極７をマスクにして１−ＧａＡｓ層６、ｕｎ
−ＡＩＧａＡｓ層５をエツチングし、熱ＣＶＤ（化学気
相成長）法でＳｉｏ２を厚さ５００ｎｍ被覆する。猶、
制御ゲートのゲート長は０．３μｍである。 （ｃ）ＳｉＯ２を垂直方向に５００ｎｍだけ異方性ドラ
イエッチを行い、ゲート電極７の側方にＳｉＯ２側壁を
残す。　側壁をマスクとして動作層４上にｎ＋−ＧａＡ
ｓ３をＭＯＣＶＤ　（有機金属化学気相成長）法で選択
成長させる。厚さは３００ｎｍでキャリア濃度は３　Ｘ
　１０′８／ｃＪである。（ｄ）側壁のＳｉＯ２を除去
した後、熱ＣＶＤ法で５ｊＯ２を３０〜４０ｎｍ被覆す
る。ドレイン側のｎ”−ＧａＡｓ３上に電子の注入、放
出を行なわせるためのトンネル領域を設け、ウェット・
エツチングによって厚さを２０ｎｍに薄くした後、低圧
ＣＶＤ法によって多結晶Ｓｉ層を２００ｎｍ 堆積する。 （ｅ）多結晶Ｓｉ層をフローティング・ゲート電極８に
ドライ・エツチングで加工した後、Ｓ］ｏ２を８０ｎｍ
被覆する。 （ｆ）トンネル領域上の５ｉｎ２を４０ｎｍに薄くした
後、再び多結晶Ｓ１層を２００ｎｍ堆積する。 （ｇ）多結晶Ｓｉ層を加工して書き込み電極９を形成し
、保護膜としてＳ　ｉ　Ｏ２を堆積した後、リフトオフ
法によってｎ”−ＧａＡｓ３上にオーミック電極（Ａｕ
Ｇｅ）１１を形成する。 この後、保護絶縁膜（Ｐ　Ｓ　Ｇ　ニリン硅素ガラス）
で被覆し、絶縁膜に制御ゲー１〜７、書き込み電極９、
オーミック電極１１のコンタクト穴を設けて配線を行な
い、本発明は完成する。 本実施例では動作層４にはＧ　ａ　Ａ　ｓを用いたが、
他の化合物半導体、例えばＩｎｘＧａ１−ｘＡｓ、Ｉｎ
Ａｓ、Ｇａｒｂ、ＩｎＳｂ等を用いることも可能である
。 また、制御ゲート７にはｗｓｉｘ以外にもＷＮｘ。 Ｗ　Ｓ　ｊ　Ｎ　、Ｔ　ｉ　Ｗ　、　Ｐ　を等を用いる
ことも可能である。フローティング・ゲー１−８、書き
込み電極９には多結晶Ｓｉ以外にも高融点金属、或いは
その硅化物、窒化物を用いることも可能である。 （実施例２） 実施例１の場合では動作層４のキャリア濃度を大きくし
たため、」〕にアンドープのＡｌＧａＡｓ層５を設けた
が、キャリア濃度を抑えることで、アンドープのＡ　Ｉ
　Ｇ　ａ　Ａ　ｓ層５や１−ＧａＡｓ層６を省くことも
可能である。 本実施例の場合は、半絶縁性Ｇ　ａ　Ａ　ｓ基板１にＳ
ｉ＋イオンを打ち込んで動作層４を形成する。プロセス
工程が簡単という利点がある反面、閾値電圧ばらつきに
対するマージンを大きくとる必要があるのが欠点である
。 （実施例３） １】 実施例１の場合では消去の時にトレイン電極に＋１３ｖ
の電圧を印加するため、サイドゲート効果が問題となる
。この対策として消去電極１４を設けた場合を第６図（
ａ）に示す。実際の消去電極は、セル面積縮小のために
第６図（ｂ）に示すように配置した。消去電極１４とフ
ローティング・ゲー１へ８との間の１〜ンネル酸化膜の
厚さは２０ｎｍである。本実施例の場合の消去電極の製
造工程は、第５図（ａ）でｐ　−Ｇ　ａ　Ａ　ｓ　２−
Ｊ二にＳｊＯ，を２００ｎｍ被着し、Ｗ　Ｓ　ｊ、ｘを
被着した後、（ｂ）の制御ゲート７を加工する工程で消
去電極」４を加工し、（ｄ）、（ｅ）の工程でトンネル
酸化膜を形成して、フローティング・ゲート８を重ねる
。他の工程は実施例１の場合と同じである。 消去電極を設ける利点は、■サイトゲー１〜効果が抑制
でき回路の信頼性が向上すること、■蓄積された電子を
ＦＥＴ外に引き抜くので素子の信頼性が向上することで
ある。欠点は、■セル面積が増大すること、■トンネル
酸化膜を２箇所設けるので製品の歩留りが低下すること
である。

【発明の効果】

本発明によれば化合物半導体ＭＥＳＦＥＴでＥＥＰＲＯ
Ｍを作製することができる。 従来のＥ　Ｅ　Ｐ　ＲＯＭでは高速化のためにグー１−
酸化膜を薄くすれば、耐圧を確保するために書き込み電
圧を低くする必要があり、書き込み電圧を低くすればＩ
−ンネル電流を確保するためにフローティング・ゲー１
〜の面積が大きくなって高速化が妨げられる問題があっ
たが、本発明ではこの問題はなく、制御ゲートのゲー１
へ長を短くすることで高速化を達成することができる。 本発明ではフローティング・ゲー１へを制御ゲー１〜の
−１−に設けるため、フローティング・ゲー１〜に大き
な容量をもたせることができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例のメモリセルの１〜ラ
ンジスタ部の断面図、同図（ｂ）は複数のメモリセルの
断面図、同図（ｃ）はＮＯＲ構成の等価回路図、（ｄ）
はＮＡＮＤ構成の等価回路図、第２図は本発明の半導体
装置の動作原理の説明図、第３図は書き込み、消去方法
の一実施例の説明図、第４図は本発明の他の実施例のデ
バイスの断面図、第５図は本発明の実施例の半導体装置
製造プロセスを示した工程断面図、第６図（ａ）は本発
明の他の実施例の半導体装置の断面図、同図（ｂ）はそ
の平面図である。 符号の説明 １・半絶縁性Ｇ　ａ　Ａ　ｓ基板、２−　ｐ型Ｇ　ａ　
Ａ　ｓ緩衝層、３　・高濃度導電層（ｎ”−ＧａＡｓ）
、４・・・動作層（ｎ−ＧａＡｓ）、５−ｕｎ−ＡＩＧ
ａＡｓ層、６−ｉ−ＧａＡｓ層、７．７′・・制御ゲー
１へ（ＷＳｊｘ）、８・・フローティング・ゲーｈ　（
ｐｏｌ　ｙ−Ｓ　ｊ　）、９・・書き込み電極（ＷＳコ
２、または、　ｐｏｌ、ｙ−Ｓ　ｊ　）、１０−絶縁膜
（ＳｉＯ，）、１１・・・オーミック電極（ＡｕＧｅ）
、Ｊ２・・・選択ゲｈ　（ＷＳｉｘ）、１３・・ピッ１
〜線（Ａｕ、またはＡｌ）、］４・・消去ゲート（ＷＳ
ｉｘ）

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板、もしくは緩衝層上にｎ型の導電
   性を示す動作層を有し、該動作層上にショットキー金属
   よりなるゲート電極を有する電界効果型の半導体装置の
   該ゲート電極側方に該半導体装置の閾値電圧を変えるこ
   とを目的とする第２の電極を有し、該第２の電極上方に
   該第２の電極と絶縁膜で隔てられた第３の電極を有する
   ことを特徴とした化合物半導体装置。 ２、上記電界効果型半導体装置の上記動作層と上記ショ
   ットキー金属との間には、故意にドープしない化合物半
   導体層、もしくは絶縁膜層が設けられてあることを特徴
   とする特許請求の範囲第１項記載の化合物半導体装置。