KR100695702B1 - Ｉｃ 카드 - Google Patents

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Abstract

IC카드는 복수의 기억소자로 이루어진 데이터 메모리 부(503)을 포함한다. 상기 기억소자는 반도체기판, 반도체기판내에 마련된 웰 영역 또는 절연체 상에 배치된 반도체 막, 반도체기판 상에 배치된 반도체 막 상에 형성된 게이트 절연막, 반도체기판 또는 절연체 내에 마련된 웰 영역, 게이트 절연체 막 상에 형성된 단일 게이트 전극, 단일 게이트 전극 하에 배치된 채널 영역, 및 채널 영역의 양측 상에 배치된 확산층 영역으로 구성된다. 저비용의 IC카드는 스케일을 더 줄일수 있는 기억소자를 사용하는 메모리를 설치함으로써 제공된다.
메모리, IC카드, 확산층, 오버랩, 터널링, 집전장치

Description

ＩＣ 카드{IC CARD}
본 발명은 IC카드에 관한 것이다. 보다 상세하게는, 전하량 또는 분극의 변화를 전류량으로 변환하는 기능을 갖는 전계 효과 트랜지스터로 이루어지는 기억소자를 구비한 IC카드에 관한 것이다.
종래 기술인 IC카드의 구성을 도 24에 나타낸다. IC카드(9)내에는 MPU(Micro Processing Unit:초소형 연산처리장치)부(901), 커넥션 부(902), 및 데이터 메모리 부(903)가 내장되어 있다. MPU(901)부 내에는, 연산부(904), 제어부(905), ROM(Read Only Memory:판독 전용 메모리)(906), 및 RAM(Random Access Memory)이 있고, 각각은 하나의 칩으로 형성되어 있다. 상기 각부는 라인(908)(데이터 버스와 전원 공급라인등을 포함)에 접속된다. 상기 커넥션 부(902)와 외부 리더/라이터(909)는 IC카드(9)가 리더/라이터(909)에 장착될 경우에, 접속되어 카드에 전력이 공급되는 동시에 데이터의 교환이 행하여진다.
데이터 메모리 부(903)는 재기록이 가능한 기억소자으로 이루지는데, 일반적으로는 EEPROM(Electrically Erasable Programmable ROM:전기적으로 소거가능한 판독 전용 메모리)이 많이 이용된다. ROM(906)은 일반적으로 마스크 ROM이 많이 이용되고, 주로 MPU를 구동하기 위한 프로그램이 격납되어 있다.
IC카드는 현금 카드, 신용 카드, ID 카드, 및 프리페이드(prepaid) 카드 같이 매우 다양한 응용이 가능하지만, 보다 광범위한 보급을 위한 키포인트의 하나는 또한 저가격화이다. IC카드를 구성하는 부품, 그 중에서도 메모리 부의 저가격화는 중요한 과제이다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 더욱 미세화가 가능한 기억소자를 사용한 메모리를 탑재시킴으로써, 저가격의 IC카드를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 IC카드는,
복수의 기억소자를 갖는 데이터 메모리 부를 구비한 IC카드이며,
상기 기억소자는,
반도체기판, 반도체기판내에 마련된 웰 영역, 또는 절연체 상에 배치된 반도체 막,
상기 반도체기판 상, 반도체기판내에 마련된 웰 영역 상 또는 절연체 상에 배치된 반도체 막 상에 형성된 게이트 절연막,
상기 게이트 절연막 상에 형성된 단일 게이트 전극,
상기 단일 게이트 전극측 측벽의 양측에 형성된 2개의 메모리 기능체,
상기 단일 게이트 전극 아래에 배치된 채널 영역,
및 상기 채널 영역의 양측에 배치된 확산층 영역을 구비하고,
상기 각 메모리 기능체 상에는 게이트전극은 마련되어 있지 않고,
상기 메모리 기능체에 유지된 전하의 양 또는 분극 벡터에 의해, 상기 게이 트 전극에 전압을 인가할 때의 상기 한 쪽의 확산층 영역에서 다른 쪽의 확산층 영역에 흐르는 전류량을 변화하도록 구성되는 것을 특징으로 한다.
상기 구성의 IC카드에 따르면, 상기 데이터 메모리 부를 갖는 상기 기억소자는 메모리 기능체가 게이트 절연막과 독립해서 형성되어, 게이트 전극의 양측에 형성되어 있다. 그 때문에, 각 메모리 기능체는 게이트 전극에 의해 분리되어 있으므로, 기록 동작시의 간섭이 효과적으로 억제된다. 또한, 메모리 기능체로 실행되는 메모리 기능과 게이트 절연막으로 실행되는 트랜지스터 동작 기능은 분리되어 있으므로, 게이트 절연막을 박막화해서 단 채널 효과를 억제할 수 있다. 따라서, 기억소자의 미세화가 용이하게 된다.
상기 기억소자는 미세화가 용이해서, 복수의 상기 기억소자를 갖는 상기 데이터 메모리 부의 면적을 축소할 수 있다. 그 때문에, 상기 데이터 메모리 부의 가격을 삭감할 수 있다. 따라서, 상기 데이터 메모리 부를 구비한 IC카드의 가격이 삭감된다.
실시형태 1에서, 상기 IC카드는 논리연산부를 구비하고 있다. 따라서, 상기IC카드에 기억 기능뿐 아니라 여러가지 기능을 주는 것이 가능해 진다.
실시형태 1에서, 상기 IC카드는 외부 기기와의 통신 수단과 외부에서 조사된 전자파를 전력으로 변환하는 집전수단을 구비하고 있으므로, 외부 기기와 전기적으로 접속하기 위한 단자를 구비할 필요가 없다. 따라서, 상기 단자를 통한 정전파괴를 방지할 수 있다. 또, 외부의 기기와 반드시 밀착할 필요가 없으므로, 사용 형태의 자유도가 커진다. 게다가, 상기 데이터 메모리 부를 구성하는 상기 기억소자는 비교적 낮은 전원전압으로 동작하므로, 상기 집전수단의 회로를 소형화해서 가격을 삭감할 수 있다.
실시형태 1에서는, 상기 데이터 메모리 부와 상기 논리연산부는 1개의 칩 상에 형성되는 것을 특징으로 하고 있다.
상기 실시형태의 구성에 의해, IC카드에 내장되는 칩의 수가 감소해서 가격 이 삭감된다. 또, 상기 데이터 메모리 부를 구성하는 상기 기억소자를 형성하는 프로세스와 상기 논리연산부를 구성하는 소자를 형성하는 프로세스는 매우 비슷하기 때문에, 양쪽 소자의 혼재가 특히 용이하다. 따라서, 상기 논리연산부와 상기 데이터 메모리 부를 1개의 칩 상에 형성함으로써 가격 삭감 효과를 특히 크게 할 수 있다.
실시형태 1에서는, 상기 논리연산부는 상기 논리연산부의 동작을 규정하는 프로그램을 기억하는 기억 수단을 구비하고, 상기 기억 수단은 외부로부터의 재기록이 가능하고, 상기 기억 수단은 상기 데이터 메모리 부의 기억소자와 같은 구성을 갖는 기억소자를 구비하는 것을 특징으로 하고 있다.
상기 실시형태에 따르면, 상기 기억 수단은 외부에서 재기록이 가능하기 때문에, 필요에 따라 상기 프로그램을 재기록함으로써 IC카드의 기능을 비약적으로 증가시킬 수 있다. 상기 기억소자는 미세화가 용이하기 때문에, 예를 들어 마스크 ROM을 상기 기억소자로 치환해도, 칩 면적의 증대를 최소화시킬 수 있다. 또, 상기기억소자를 형성하는 프로세스와 상기 논리연산부를 구성하는 소자를 형성하는 프로세스는 매우 비슷하기 때문에, 양쪽 소자의 혼재가 용이해서, 가격 증가를 최소 한으로 억제할 수 있다.
실시형태 1에서는, 상기 기억소자 1개당 2 비트의 정보를 기억시키는 것을 특징으로 하고 있다.
상기 실시형태에 따르면, 상기 기억소자 1개당 2 비트의 정보를 기억하는 것이 가능하며, 그 능력을 충분히 발휘하고 있다. 그 때문에, 1개의 소자가 1 비트의 정보를 기억할 경우와 비교해서, 1 비트당 소자 면적은 1/2이 되고, 상기 데이터 메모리 부 또는 상기 기억 수단의 면적을 더욱 작게 할 수 있다. 따라서, IC카드의 가격은 더욱 삭감된다.
실시형태 1에서, 상기 메모리 기능체는 제 1 절연체, 제 2 절연체 및 제 3 절연체를 갖고, 상기 메모리 기능체는 전하를 축적하는 기능을 갖는 상기 제 1 절연체로 이루어지는 막이 상기 제 2 절연체와 상기 제 3 절연체에 끼워져 있는 구조를 갖고, 상기 제 1 절연체는 실리콘 질화물이며, 상기 제 2 및 제 3 절연체는 실리콘 산화물인 것을 특징으로 하고 있다.
상기 실시형태의 구성은 IC카드의 동작 속도를 향상할 수 있고, 동시에 신뢰성을 향상시키는 것이 가능해 진다.
실시형태 1에서, 상기 채널 영역 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께가 상기 게이트 절연막의 두께 보다도 얇고, O.8㎚ 이상이므로, IC카드의 전원전압을 저감할 수 있다. 또는, IC카드의 동작 속도를 향상시킬 수 있다.
실시형태 1에서는, 상기 채널 영역상에 있어서의 상기 제 2 절연체로 이루어 지는 막의 두께가 상기 게이트 절연막의 두께보다도 두텁고, 20㎚ 이하이므로, 상기 데이터 메모리 부의 기억 용량을 크게 해서 기능을 향상시킬 수 있다. 또는, 제조 가격을 삭감할 수 있다.
실시형태 1에서는, 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 상기 게이트 절연막의 표면과 거의 평행한 표면을 갖는 부분을 포함하므로, IC카드의 신뢰성을 향상시킬 수 있다.
실시형태 1에서는, 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 상기 게이트 전극의 측면과 거의 평행하게 뻗은 부분을 포함하므로, IC카드의 동작 속도를 향상시킬 수 있다.
실시형태 1에서는, 상기 메모리 기능체 중 적어도 일부가 상기 확산층 영역의 일부에 오버랩 하도록 형성되므로, IC카드의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시형태 10의 IC카드를 나타내는 구성도이다.
도 2는 본 발명의 실시형태 10의 IC카드의 일부를 구성하는 기억소자를 셀 어레이 형상으로 배열한 예를 나타내는 회로도이다.
도 3은 본 발명의 실시형태 11의 IC카드를 나타내는 구성도이다.
도 4는 본 발명의 실시형태 12의 IC카드를 나타내는 구성도이다.
도 5는 본 발명의 실시형태 1의 메모리 소자의 요부의 개략단면도이다.
도 6은 도 5의 요부의 확대 개략 단면도이다.
도 7은 도 5의 변형의 요부의 확대 개략 단면도이다.
도 8은 본 발명의 실시형태 1의 기억소자의 전기 특성을 나타내는 그래프이다.
도 9는 본 발명의 실시형태 1의 기억소자의 변형의 요부의 개략단면도이다.
도 1O은 본 발명의 실시형태 2의 기억소자의 요부의 개략단면도이다.
도 11은 본 발명의 실시형태 3의 기억소자의 요부의 개략단면도이다.
도 12는 본 발명의 실시형태 4의 기억소자의 요부의 개략단면도이다.
도 13은 본 발명의 실시형태 5의 기억소자의 요부의 개략단면도이다.
도 14는 본 발명의 실시형태 6의 기억소자의 요부의 개략단면도이다.
도 15는 본 발명의 실시형태 7의 기억소자의 요부의 개략단면도이다.
도 16은 본 발명의 기억소자의 기록 동작에 대한 설명도이다.
도 17은 본 발명의 기억소자의 기록 동작에 대한 설명도이다.
도 18은 본 발명의 기억소자의 제 1 소거 동작에 대한 설명도이다.
도 19는 본 발명의 기억소자의 제 2 소거 동작에 대한 설명도이다.
도 20은 본 발명의 기억소자의 판독 동작에 대한 설명도이다.
도 21은 본 발명의 기억소자의 전기 특성을 나타내는 그래프다.
도 22는 종래 기술인 EEPROM의 전기 특성을 나타내는 그래프다.
도 23은 표준 로직부를 구성하는 트랜지스터를 나타내는 개략단면도이다.
도 24는 종래 기술의 IC카드를 나타내는 구성도이다.
우선, 본 발명의 IC카드에 사용할 수 있는 기억소자에 대해서, 이하에 그 개 략을 설명한다.
본 발명의 기억소자는 주로 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극의 양측에 형성된 메모리 기능체, 메모리 기능체의 게이트 전극과 반대측의 각각에 배치된 소스/드레인 영역(확산층 영역), 및 게이트 전극 아래에 배치된 채널 영역으로 구성된다.
이 기억소자는 1개의 메모리 기능체에 2 진수 이상의 정보를 기억함으로써, 4 진수 이상의 정보를 기억하는 기억소자로서 기능한다. 그러나, 이 기억소자는 반드시 4 진수 이상의 정보를 기억하도록 기능시킬 필요는 없고, 예를 들어 2 진수의 정보를 기억하여 기능해도 좋다.
본 발명의 기억소자는 반도체기판 상, 바람직하게는 반도체기판내에 형성된 제 1 도전형의 웰 영역 상에 형성되는 것이 바람직하다.
반도체기판으로서는 반도체 장치에 사용되는 것이면 특히 한정되는 것이 아니고, 예를 들어 실리콘, 게르마늄 등의 원소 반도체, GaAs, InGaAs, ZnSe 등의 화합물 반도체기판, SOI기판 또는 다층 SOI기판 등의 다양한 기판을 사용할 수 있다. 유리나 플라스틱 기판 상에 반도체층을 사용해도 좋다. 이 중에서, 실리콘 기판 또는 표면 반도체층으로서 실리콘 층이 형성된 SOI기판이 바람직하다. 반도체기판 또는 반도체 층은 내부를 흐르는 전류량이 다소 다르지만, 단결정(예를 들어, 에피택셜 성장에 의한), 다결정 또는 비결정의 어느 것이어도 좋다.
이 반도체기판상 또는 반도체층 상에는, 소자 분리 영역이 형성되어 있는 것이 바람직하고, 또 트랜지스터, 캐패시터, 저항 등의 소자, 이것들로 이루어진 회 로, 반도체 장치나 층간 절연막을 조합시켜서, 단층 구조 또는 다층 구조로 형성되어도 좋다. 한편, 소자 분리 영역은 LOCOS(실리콘 국소산화)막, 트렌치(trench) 산화막, 및 STI막 등 다양한 소자 분리막에 의해 형성될 수 있다. 반도체기판은 P형 또는 N형 도전형을 갖고 있어도 좋고 반도체기판에는 적어도 1개의 제 1 도전형(P형 또는 N형)의 웰 영역이 형성되어 있는 것이 바람직하다. 반도체기판 및 웰 영역의 불순물농도는 상기 분야에서 공지된 범위의 농도를 사용할 수 있다. 또한, 반도체기판으로서 SOI기판을 사용할 경우, 표면 반도체층에는 웰 영역이 형성되어도 좋지만, 채널 영역 아래에 바디 영역을 갖고 있어도 좋다.
게이트 절연막은 통상 반도체장치에 사용되는 것이면 특히 한정되지 않으며, 예를 들어 실리콘 산화막, 실리콘 질화막등의 절연막; 산화 알루미늄막, 산화 티타늄막, 산화 탄탈륨(tantalum)막, 및 산화 하프늄(hafnium)막 등의 고유전체막의 단층막 또는 적층막을 사용할 수 있다. 이중에서, 실리콘 산화막이 바람직하다. 게이트 절연막은, 예를 들어 1∼20nm정도, 바람직하게는 1∼6nm정도의 막 두께를 갖는 것이 적당하다. 게이트 절연막은 게이트 전극 바로 아래에만 형성되어 있어도 좋고, 게이트 전극보다 크게(광폭) 형성되어 있어도 좋다.
게이트 전극은, 게이트 절연막 상에 통상 반도체장치에 사용되는 것 같은 형상으로 형성되어 있다. 게이트 전극은 실시형태에서 특히 지정이 없는 한, 특히 한정되는 것이 아니고, 도전막, 예를 들어 폴리 실리콘: 구리, 알루미늄 등의 금속: 텅스텐, 티타늄, 탄탈륨 등의 고융점의 금속: 및 고융점의 금속의 규화물 등의 단층막 또는 적층막 등을 들수 있다. 게이트 전극의 막 두께는, 예를 들어 50∼400nm 정도의 막 두께로 형성하는 것이 적당하다. 또한, 게이트 전극 아래에는 채널 영역이 형성되지만, 채널 영역은 게이트 전극 아래뿐 아니라, 게이트 전극과 게이트 길이 방향에 있어서의 게이트단의 외측을 포함하는 영역 아래에 형성되어 있는 것이 바람직하다. 이렇게, 게이트 전극으로 덮어져 있지 않은 채널 영역이 존재할 경우, 그 채널 영역은 게이트 절연막 또는 후술하는 메모리 기능체로 덮어져 있는 것이 바람직하다.
메모리 기능체는, 적어도 전하를 유지하거나 전하를 축적하고 유지하는 기능을 갖거나 전하를 트랩하는 기능을 갖는 막 또는 영역을 포함해서 구성된다. 이들의 기능을 하는 것으로서는, 실리콘 질화물; 실리콘 ; 인, 보론(boron) 등의 불순물을 포함하는 규산염 유리: 실리콘 카바이드: 알루미나; 하프늄 옥사이드, 지르코늄(zirconium) 옥사이드, 탄탈륨 옥사이드 등의 고유전체; 산화 아연; 금속등을 들 수 있다. 메모리 기능체는, 예를 들어 실리콘 질화막을 포함하는 절연체막: 도전막 혹은 반도체 층을 내부에 포함하는 절연체막; 도전체 혹은 반도체 도트(dot)를 1 개 이상 포함하는 절연체막 등의 단층 또는 적층구조에 의해 형성할 수 있다. 그중에서도, 실리콘 질화막은 전하를 트랩 하는 준위가 다수 존재하기 때문에 큰 히스테리시스(hysteresis) 특성을 얻을 수 있고, 또한, 전하유지 시간이 길고, 릭(leak) 경로의 발생에 의한 전하 누설의 문제가 생기지 않기 때문에 유지 특성이 양호하고, 또한 LSI(대규모 집적회로) 프로세스에서는 표준적으로 사용할 수 있는 재료이기 때문에 바람직하다.
실리콘 질화막 등의 전하 유지 기능을 갖는 절연막을 내부에 포함하는 절연 막을 메모리 기능체로서 사용함으로써, 기억 유지에 관한 신뢰성을 높일 수 있다. 실리콘 질화막은 절연체이기 때문에, 그 일부에 전하의 릭이 생길 경우라도, 즉시 실리콘 질화막 전체의 전하가 잃어 버려질 일이 없게 된다. 또, 복수의 기억소자를 배열할 경우, 기억소자간 거리가 짧아지고 인접하는 메모리 기능체가 접촉해도 메모리 기능체가 도전체로 이루어질 경우와 같이, 각각의 메모리 기능체에 기억된 정보가 잃어버려질 일이 없다. 또한, 콘택트 플러그를 메모리 기능체와 더 접근해서 배치할 수 있고, 경우에 따라서는 메모리 기능체와 겹치는 것 같이 배치할 수 있으므로, 기억소자의 미세화가 용이하게 된다.
또한 기억 유지에 관한 신뢰성을 향상시키기 위해서는, 전하를 유지하는 기능을 갖는 절연막은 반드시 막 형상일 필요는 없고, 전하를 유지하는 기능을 갖는 절연체는 절연막에 이산적으로 존재하는 것이 바람직하다. 구체적으로는, 전하를 유지하기 어려운 재료, 예를 들어 실리콘 산화물 중에 도트 형상으로 분산시키는 것이 바람직하다.
또한, 도전막 또는 반도체층을 내부에 포함하는 절연체막을 메모리 기능체로 사용함으로써, 도전체 혹은 반도체 중으로의 전하 주입량을 자유롭게 제어할 수 있으므로 다층화가 쉬운 효과가 있다.
또한, 도전체 또는 반도체 도트를 1개 이상 포함하는 절연체막을 메모리 기능체로서 사용함으로써, 전하의 직접적인 터널링에 의한 기록과 소거가 행해지기 쉬워져, 저소비 전력화의 효과가 있다.
즉, 메모리 기능체는 전하를 잃어버리기 어렵게 하는 영역 또는 전하를 잃어 버리기 어렵게 하는 기능을 갖는 막을 더 포함하는 것이 바람직하다. 전하를 잃어버리기 어렵게 하는 기능을 하는 것으로서, 실리콘 산화막 등을 들 수 있다.
메모리 기능체는 직접적 또는 절연막을 개재해서 게이트 전극의 양측에 형성되고 있거나, 또한 직접, 게이트 절연막 또는 절연막을 개재해서 반도체기판(웰 영역, 바디 영역, 또는 소스/드레인 영역 혹은 확산층 영역) 상에 배치하고 있다. 게이트 전극의 양측 전하 유지막은 직접적 또는 절연막을 개재해서 게이트 전극 측벽의 모두를 덮도록 형성되어도 좋고, 일부를 덮도록 형성되어도 좋다. 전하 유지막으로서 도전막을 사용할 경우에는, 전하 유지막이 반도체기판(웰 영역, 바디 영역, 또는 소스/드레인 영역 혹은 확산층 영역) 또는 게이트 전극과 직접 접촉하지 않도록, 절연막을 개재해서 배치시키는 것이 바람직하다. 예를 들어, 도전막과 절연막의 적층구조, 절연막 내에 도전막을 도트 형상 등으로 분산되게 한 구조, 및 게이트의 측벽에 형성된 측벽 절연막 내의 일부에 배치한 구조 등을 들 수 있다.
메모리 기능체는 전하를 축적하는 제 1 절연체로 이루어지는 막이 제 2 절연체로 이루어지는 막과 제 3 절연체로 이루어지는 막 사이에 끼워지는 샌드위치 구조를 갖는 것이 바람직하다. 전하를 축적하는 제 1 절연체가 막의 형상이기 때문에, 전하 주입에 의해 짧은 시간에 제 1 절연체 내의 전하밀도를 증가시키고, 또한 전하밀도를 균일하게 하는 것이 가능하다. 전하를 축적하는 제 1 절연체 내의 전하분포가 불균일할 경우, 유지중에 제 1 절연체 내를 전하가 이동해서 기억소자의 신뢰성이 저하할 우려가 있다. 또한, 전하를 축적하는 제 1 절연체는 도전체부(게이트 전극, 확산층 영역, 및 반도체기판)와 다른 절연막으로 이격되어 있으므로, 전 하의 누설이 억제되어서 충분한 유지 시간을 얻을 수 있다. 따라서, 상기 샌드위치 구조를 가질 경우, 기억소자의 고속 재기록, 신뢰성의 향상, 및 충분한 유지 시간의 확보가 가능해 진다. 상기 조건을 충족시키는 메모리 기능체로서는, 상기 제 1 절연체를 실리콘 질화막으로 하고, 제 2 및 제 3 절연체를 실리콘 산화막으로 하는 것이 특히 바람직하다. 실리콘 질화막은 전하를 트랩하는 준위가 다수 존재하기 때문에 큰 히스테리시스 특성을 얻을 수 있다. 또한, 실리콘 산화막 및 실리콘 질화막은 함께 LSI 프로세스에 특히 표준적으로 사용할 수 있는 재료이기 때문에 바람직하다. 또한, 제 1 절연체로서, 질화 실리콘 이외에, 산화 하프늄, 산화 탄탈륨, 및 산화 이트륨 등을 사용할 수 있다. 또, 제 2 및 제 3 절연체로서, 산화 실리콘 이외에, 산화 알루미늄 등을 사용할 수 있다. 또한, 상기 제 2 및 제 3 절연체는, 다른 물질이어도 좋고 동일한 물질이어도 좋다.
메모리 기능체는 게이트 전극의 양측에 형성되어 있고, 또한 반도체기판(웰 영역, 바디 영역, 또는 소스/드레인 영역 혹은 확산층 영역) 상에 배치된다.
메모리 기능체에 포함되는 전하 유지막은 직접적 또는 절연막을 개재해서 게이트 전극의 양측에 형성되어 있고, 또 직접, 게이트 절연막 또는 절연막을 개재해서 반도체기판(웰 영역, 바디 영역 또는 소스/드레인 영역 혹은 확산층 영역) 상에 배치된다. 게이트 전극의 양측의 전하 유지막은 직접 또는 절연막을 개재해서 게이트 전극의 측벽의 모두 또는 일부를 덮도록 형성되어 있는 것이 바람직하다. 응용예로서는 게이트 전극이 하단부에 오목부를 가질 경우, 직접 또는 절연막을 개재해서 오목부를 완전히, 또는 오목부의 일부를 덮도록 형성되어도 좋다.
게이트 전극은 메모리 기능체의 측벽에만 형성하거나, 혹은 메모리 기능체의 상부를 덮지 않는 것이 바람직하다. 이러한 배치에 의해, 콘텍트 플러그를 보다 게이트 전극과 접근해서 배치할 수 있으므로, 기억소자의 미세화가 용이하게 된다. 또한, 이러한 단순한 배치를 갖는 기억소자는 제조가 용이해서, 제품 생산률을 향상시킬 수 있다.
소스/드레인 영역은 반도체기판 또는 웰 영역과 역 도전형의 확산층 영역으로서, 메모리 기능체의 게이트 전극과 반대측에 각각 배치되어 있다. 소스/드레인 영역과 반도체기판 또는 웰 영역의 접합은 불순물 농도가 샤프한 것이 바람직하다. 핫 전자나 핫 정공이 저전압에서 효율적으로 발생하고, 보다 저전압에서 고속 동작이 가능해 지기 때문이다. 소스/드레인 영역의 접합 깊이는, 특히 한정되는 것이 아니라, 얻으려고 하는 기억소자의 성능 등에 따라, 적당히 조정할 수 있다. 또한, 반도체기판으로서 SOI기판을 사용할 경우에는, 소스/드레인 영역은 표면 반도체층의 막 두께보다도 작은 접합 깊이를 갖고 있어도 좋지만, 표면 반도체층의 막두께와 같은 정도의 접합 깊이를 갖는 것이 바람직하다.
소스/드레인 영역은 게이트 전극단과 오버랩 하도록 배치되어도 좋고, 게이트 전극단에 대해 오프셋 되어서 배치되어도 좋다. 특히, 오프셋 될 경우에는, 게이트 전극에 전압을 인가했을 때, 전하 유지막 아래의 오프셋 영역의 반전하기 쉬움이 메모리 기능체에 축적된 전하량에 의해 크게 변화하여, 메모리 효과가 증대하는 동시에, 단 채널 효과의 저감을 초래하기 때문에 바람직하다. 그러나, 오프셋이 지나치면, 소스/드레인간의 구동 전류가 현저하게 작아지기 때문에, 게이트 길이 방향에 대하여 평행 방향의 전하 유지막의 두께 보다도 오프셋 량, 즉 게이트 길이 방향에 있어서의 한 쪽의 게이트 전극단에서 가까운 쪽의 소스/드레인 영역까지의 거리가 짧은 쪽이 바람직하다. 특히 중요한 것은, 메모리 기능체 중의 전하 축적 영역 중 적어도 일부가 확산층 영역인 소스/드레인 영역의 일부와 오버랩 하고 있다는 것이다. 본 발명의 IC카드를 구성하는 기억소자의 본질은 메모리 기능체의 측벽부에만 존재하는 게이트 전극과 소스/드레인 영역간 전압차에 의해 메모리 기능체를 가로 지르는 전계에 의해 기억을 재기록 하는 것이기 때문이다. 소스/드레인간의 구동 전류가 현저하게 작아진다. 따라서, 오프셋 량은 메모리 효과와 구동 전류 모두를 적절한 값으로 결정하면 좋다.
소스/드레인 영역은 그 일부가 채널 영역 표면, 다시말해 게이트 절연막 하면 보다도 높은 위치에 설치되어 있어도 좋다. 이 경우에는, 반도체기판내에 형성된 소스/드레인 영역 상에 이 소스/드레인 영역과 일체화된 도전막이 적층 되어 구성되는 것이 적당하다. 도전막으로서는, 예를 들어 폴리 실리콘, 비결정성 실리콘 등의 반도체, 규화물, 상술한 금속, 고융점의 금속 등을 들 수 있다. 그 중에서도, 폴리 실리콘이 바람직하다. 폴리 실리콘은 불순물확산 속도가 반도체기판에 비해 대단히 크기 때문에, 반도체기판내에 있어서의 소스/드레인 영역의 접합 깊이를 얇게 하는 것이 용이해서, 단 채널 효과의 억제가 쉽기 때문이다. 또한, 이 경우에는, 이 소스/드레인 영역의 일부는 게이트 전극과 함께 전하 유지막 중 적어도 일부를 끼어지도록 배치하는 것이 바람직하다.
본 발명의 기억소자는 게이트 절연막 상에 형성된 단일 게이트 전극, 소스 영역, 드레인 영역 및 반도체기판을 4개의 단자로해서, 이 4개 단자의 각각에 소정의 전위를 인가함으로써, 기록, 소거, 및 판독의 각 동작을 행한다. 구체적인 동작 원리 및 동작 전압의 예는 후술된다. 본 발명의 기억소자를 어레이 형상으로 배치하여 메모리셀 어레이를 구성했을 경우, 단일 제어 게이트로 각 메모리셀을 제어할 수 있으므로, 워드선의 개수를 적게하는 것이 가능하다.
본 발명의 기억소자는, 통상의 반도체 프로세스에 의해, 예를 들어 게이트 전극의 측벽에 적층구조의 기억소자 사이드 벽(sidewall)을 형성하는 방법과 같은 방법에 의해 형성할 수 있다. 구체적으로는, 게이트 전극을 형성한 후, 절연막(제 2 절연체)/전하 축적막(제 1 절연체)/절연막(제 2 절연체)의 적층막을 형성하고, 적당한 조건하에서 에지 백(edge back)해서 이것들의 막을 기억소자 사이드올 형상으로 남기는 방법을 들 수 있다. 이 외에, 바람직한 메모리 기능체의 구조에 따라, 적당히 사이드올 형성시의 조건이나 퇴적물을 선택해도 좋다.
이하에, 본 발명의 IC카드에 사용할 수 있는 기억소자에 대해서, 상세한 구체예를 나타낸다.
(실시형태 1)
이 실시형태 1의 기억소자는 도 5에 도시된 바와 같이, 메모리 기능체(161, 162)가 전하를 유지하는 영역(전하를 비축적하는 영역이며, 전하를 유지하는 기능을 갖는 막이어도 좋다)과 전하를 잃기 어렵게 하는 영역(전하를 잃기 어렵게 하는 기능을 갖는 막이여도 좋다)로 구성된다. 예를 들어, ONO(0xide Nitride Oxide)구조를 갖고 있다. 즉, 제 1 절연체로 이루어지는 막의 일예로서의 실리콘 질화막 (142)이, 제 2 절연체로 이루어진 막의 일례로서의 실리콘 산화막(141)과 제 3 절연체로 이루어지는 막의 일례로서의 실리콘 산화막(143)에 끼워져 있고, 메모리 기능체(l61, 162)를 구성하고 있다. 여기에서, 실리콘 질화막(142)은 전하를 유지하는 기능을 한다. 또한, 실리콘 산화막(141, 143)은 실리콘 질화막(142) 중에 축적된 전하를 잃기 어렵게 하는 기능을 갖는 막의 역할을 한다.
또한, 메모리 기능체(161, 162)에 있어서의 전하를 유지하는 영역(실리콘 질화막(142))은 확산층 영역(112, 113)과 각각 오버랩 하고 있다. 여기서, 오버랩이라는 것은, 확산층 영역(112, 113) 중 적어도 일부의 영역 상에 전하를 유지하는 영역(실리콘 질화막(142)) 중 적어도 일부가 존재한다는 것을 의미한다. 또한, 111은 반도체기판, 114는 게이트 절연막, 117은게이트 전극, 및 171은 게이트 전극과 확산층 영역의 오프셋 영역이다. 도시되지 않았지만, 게이트 절연막(114) 아래로서 반도체기판(111) 최표면부는 채널 영역이 된다.
메모리 기능체(161, 162)에 있어서의 전하를 유지하는 영역(142)과 확산층 영역(112, 113)이 오버랩 하는 것에 의한 효과를 설명한다.
도 6은 도 5의 우측 메모리 기능체(162) 주변부의 확대도이다. W1은 게이트 전극(114)과 확산층 영역(113)의 오프셋 양을 보인다. 또한, W2는 게이트 전극의 채널 길이 방향의 절단면에 있어서의 메모리 기능체(162)의 폭을 보이고 있지만, 메모리 기능체(162)에 있어서의 실리콘 질화막(142)의 게이트 전극(117)과 떨어진 측의 단부가 게이트 전극(117)에서 떨어진 측의 메모리 기능체(162)의 단부와 일치하고 있기 때문에, 메모리 기능체(162)의 폭을 W2로 정의했다. 메모리 기능체(162) 와 확산층 영역(113)의 오버랩 양은 W2-W1로 표시된다. 특히 중요한 것은, 메모리 기능체(162)에 있어서 실리콘 질화막(142)이, 확산층 영역(113)과 오버랩 한다, 즉, W2>W1인 관계를 충족시키는 것이다.
한편, 도 7에 도시된 바와 같이, 메모리 기능체(162a)에 있어서 실리콘 질화막(142a)의 게이트 전극과 떨어진 측의 단부가 게이트 전극에서 벗어난 측의 메모리 기능체(162a)의 단부와 일치하지 않을 경우, W2를 게이트 전극에서 실리콘 질화막(142a)의 게이트 전극과 먼 측의 단부까지로 정의해도 좋다.
도 8은, 도 6의 구조에 있어서, 메모리 기능체(162)의 폭(W2)을 10Onm에 고정하고, 오프셋 양(W1)을 변화시켰을 때의 드레인 전류(Id)를 나타내고 있다. 여기에서, 드레인 전류(Id)는, 메모리 기능체(162)를 소거 상태(정공이 축적되어 있는)로 하고, 확산층 영역(112, 113)을 각각 소스 영역, 드레인 영역으로 해서, 디바이스 시뮬레이션에 의해 구해진다.
도 8로부터 명확한 바와 같이, Wl이 100nm이상(즉, 실리콘 질화막(142)과 확산층 영역(113)이 오버랩 되지 않는)에서는, 드레인 전류(Id)가 급속히 감소하고 있다. 드레인 전류값은 기록 동작 속도에 거의 비례하므로, W1이 100nm이상에서는 메모리 성능은 급속히 떨어진다. 한편, 실리콘 질화막(142)과 확산층 영역(113)이 오버랩 하는 범위에 있어서는, 드레인 전류의 감소는 완만하다. 따라서, 전하를 유지하는 기능을 갖는 막인 실리콘 질화막(142)의 적어도 일부와 소스/드레인 영역이 오버랩 하는 것이 바람직하다.
상술한 디바이스 시뮬레이션의 결과를 근거로, W2를 10Onm로 고정하고 W1을 설계값으로 60nm 및 100nm로 해서, 메모리셀 어레이를 제작했다. W1이 60nm의 경우, 실리콘 질화막(142)과 확산층 영역(112, 113)은 설계값으로 40nm의 오버랩을 하고, W1이 100nn의 경우, 설계값으로 오버랩 하지 않는다. 이들의 메모리셀 어레이의 판독 시간을 측정한 결과, 편차를 고려한 최악의 경우와 비교해서, W1을 설계값으로서 6Onm이라고 했을 경우가 판독 액세스 시간으로 100배 고속이었다. 실용상, 판독 액세스 시간은 1 비트당 100 나노초 이하인 것이 바람직하지만, W1=W2에서는, 이 조건을 도저히 달성할 수 없다는 것을 알았다. 또한, 제조 편차까지 고려했을 경우, W2-W1>10nm인 것이 보다 바람직한 것으로 밝혀졌다.
메모리 기능체(l61)에 기억된 정보의 판독은 상기 디바이스 시뮬레이션과 마찬가지로 확산층 영역(112)을 소스 영역으로 하고, 확산층 영역(113)을 드레인 영역으로하여 채널 영역 중의 드레인 영역에 가까운 측에 핀치오프(pinchoff) 점을 형성하는 것이 바람직하다. 다시 말해, 2개의 메모리 기능체(161, 162) 중 한 쪽에 기억된 정보를 판독할 때, 핀치오프 점을 채널 영역내로서, 2개의 메모리 기능체(161, 162) 중 다른 쪽에 가까운 영역에 형성시키는 것이 바람직하다. 이것에 의해, 예를 들어 메모리 기능체(162)의 기억 상황의 여하에 관계 없이, 메모리 기능체(161)의 기억 정보를 감도 좋게 검출할 수 있고, 2 비트 동작을 가능하게 하는 큰 요인이 된다.
또한, 2개의 메모리 기능체(161, 162)의 한 쪽에만 정보를 기억시키는 경우, 또는 2개의 메모리 기능체(161, 162)를 같은 기억 상태로 해서 사용할 경우에는, 판독시에 반드시 핀치오프 점을 형성할 필요는 없다.
한편, 도 5에는 도시하지 않지만, 반도체기판(111)의 표면에 웰 영역(N채널 소자의 경우는 P형 웰)을 형성하는 것이 바람직하다. 웰 영역을 형성함으로써, 채널 영역의 불순물농도를 메모리 동작(재기록 동작 및 판독 동작)에 있어 최적으로 하면서, 그 밖의 전기 특성(내압, 접합 용량, 단 채널 효과)을 제어하는 것이 용이해진다.
메모리 기능체는 메모리의 유지 특성을 향상시키는 관점에서, 전하를 유지하는 기능을 갖는 전하 유지막과 절연막을 포함하고 있는 것이 바람직하다. 이 실시형태에서는, 전하 유지막으로서 전하를 트랩하는 준위를 갖는 실리콘 질화막(142), 절연막으로서 전하 유지막에 축적된 전하의 유실을 막는 기능을 하는 실리콘 산화막(141, 143)을 사용하고 있다. 메모리 기능체가 전하 유지막과 절연막을 포함함으로써 전하의 유실을 막아서 유지 특성을 향상시킬 수 있다. 또한, 메모리 기능체가 전하 유지막만으로 구성될 경우와 비교해서 전하 유지막의 체적을 적당히 작게 할 수 있다. 전하 유지막의 체적을 적당히 작게 함으로써, 전하 유지막내에서의 전하 이동을 제한하고, 기억 유지중에 전하 이동에 의한 특성 변화가 일어나는 것을 억제할 수 있다.
또, 메모리 기능체는 게이트 절연막 표면과 거의 평행하게 배치되는 전하 유지막을 포함하는 것, 바꿔 말해 메모리 기능체에 있어서의 전하 유지막의 상면이 게이트 절연막 상면에서 같은 거리에 위치하도록 배치되는 것이 바람직하다.구체적으로는, 도 9에 도시된 바와같이, 메모리 기능체(162)의 전하 유지막(142b)이 게이트 절연막(114) 표면과 거의 평행한 면을 갖는다. 바꿔 말해, 전하 유지막(142b)은 게이트 절연막(l14) 표면에 대응하는 높이로부터, 균일한 높이로 형성되는 것이 바람직하다. 메모리 기능체(162) 중에, 게이트 절연막(114) 표면과 거의 평행한 전하 유지막(142b)이 존재함으로써, 전하 유지막(142b)에 축적된 전하의 많고 적음에 의해 오프셋 영역(171)에서의 반전층이 쉽게 형성되는 것을 효과적으로 제어할 수 있고, 나아가서는 메모리 효과를 크게 할 수 있다. 또한, 전하 유지막(142b)을 게이트 절연막(1l4)의 표면과 거의 평행하게 함으로써, 오프셋 양(W1)이 흩어졌을 경우라도 메모리 효과의 변화를 비교적 작게 유지할 수 있고, 메모리 효과의 편차를 억제할 수 있다. 게다가, 전하 유지막(142b) 상부 방향으로 전하 이동이 억제되어, 기억 유지중에 전하 이동에 의한 특성변화가 일어나는 것을 억제할 수 있다.
더욱이, 메모리 기능체(162)는 게이트 절연막(114)의 표면과 거의 평행한 전하 유지막(142b)과 채널 영역(또는 웰 영역)을 간격을 두고 있는 절연막(예를 들어, 실리콘 산화막(144)에 있어서의 오프셋 영역(171)의 상부)을 포함하는 것이 바람직하다. 이 절연막에 의해, 전하 유지막에 축적된 전하의 유실이 억제되며, 또한 유지 특성이 좋은 기억소자를 얻을 수 있다.
또한, 전하 유지막(142b)의 막 두께를 제어함과 아울러, 전하 유지막(142b) 아래의 절연막(실리콘 산화막(144)에 있어서의 오프셋 영역(171)의 상부)의 막 두께를 일정하게 제어함으로써, 반도체기판 표면에서 전하 유지막(142b) 중에 축적되는 전하까지의 거리를 대강 일정하게 유지하는 것이 가능해 진다. 즉, 반도체기판 표면에서 전하 유지막(142b) 중에 축적되는 전하까지의 거리를 전하 유지막(142b)하의 절연막의 최소막 두께값에서 전하 유지막(142b) 아래의 절연막의 최대막 두께 값과 전하 유지막(142b)의 최대막 두께값의 합까지의 사이로 제어할 수 있다. 이것에 의해, 전하 유지막(142b)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대강 제어하는 것이 가능해 지고, 기억소자의 메모리 효과의 큰 편차를 대단히 작게 하는 것이 가능해 진다.
(실시형태 2)
이 실시형태 2는 메모리 기능체(162)의 전하 유지막(142)이 도 10에 도시된 바와 같이, 거의 균일한 막 두께를 갖는다. 또한, 상기 전하 유지막(142)은 게이트 절연막(114)의 표면과 거의 평행한 표면을 갖는 부분의 일례로서의 제 1 부(181)와 게이트 전극(117)의 측면과 거의 평행하게 뻗어있는 부분의 일례로서의 제 2 부(182)를 갖고 있다.
게이트 전극(l17)에 양전압이 인가될 경우, 메모리 기능체(162) 중에서의 전기력선은 화살표(183)로 나타내듯이, 실리콘 질화막(142)을 제 1 부(181)와 제 2 부로 2회 통과한다. 한편, 게이트 전극(l17)에 음전압이 인가 되었을 때는 전기력선 방향은 반대측이 된다. 여기에서, 실리콘 질화막(142)의 비 유전율은 약 6이며, 실리콘 산화막(141, 143)의 비 유전율은 약 4이다. 따라서, 전하 유지막(142)이 제 1 부로만 이루어질 경우보다도, 전기력선(183) 방향에 있어서의 메모리 기능체(162)의 실효적인 비 유전율은 커지고, 전기력선의 양단에서의 전위차를 보다 작게 할 수 있다. 다시 말해, 게이트 전극(117)에 인가된 전압의 많은 부분이 오프셋 영역(171)에 있어서의 전계를 강하게 하는데 사용된다.
재기록 동작시에 전하가 실리콘 질화막(142)에 주입되는 것은 발생한 전하가 오프셋 영역(171)에 있어서의 전계에 의해 인입되기 때문이다. 따라서, 전하 유지막(142)이 제 2부(182)를 포함함으로써, 재기록 동작시에 메모리 기능체(162)에 주입되는 전하는 증가하고, 재기록 속도가 증대한다.
또한, 실리콘 산화막(143)의 부분도 실리콘 질화막인 경우, 특히 전하 유지막이 게이트 절연막(114)의 표면에 대응하는 높이에 대하여 균일하지 않을 경우, 실리콘 질화막의 윗쪽으로의 전하 이동이 현저해져서, 유지 특성이 악화된다.
전하 유지막은 실리콘 질화막 대신에 비 유전율이 매우 큰 산화 하프늄 등의 고유전체에 의해 형성되는 것이 보다 바람직하다.
또한, 메모리 기능체는 게이트 절연막 표면과 거의 평행한 전하 유지막과 채널 영역(또는 웰 영역)을 분리시키는 절연막(실리콘 산화막(141)내 오프셋 영역(171) 상부)을 또한 포함하는 것이 바람직하다. 이 절연막에 의해, 전하 유지막에 축적된 전하의 유실이 억제되어, 또한 유지 특성을 향상시킬 수 있다.
또한, 메모리 기능체는 게이트 전극과 게이트 전극 측면과 거의 평행한 방향으로 뻗어있는 전하 유지막을 분리시키는 절연막(실리콘 산화막(141)내 게이트 전극(117)에 접한 부분)을 또한 포함하는 것이 바람직하다. 이 절연막에 의해, 게이트 전극에서 전하 유지막으로 전하가 주입되어서 전기적 특성이 변화되는 것을 방지하고, 기억소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 실시형태 1과 마찬가지로, 전하 유지막(142) 아래의 절연막(실리콘 산화막(141)내 오프셋 영역(171)상부)의 막 두께를 일정하게 제어하는 것, 또한 게이트 전극측면상에 배치하는 절연막(실리콘 산화막(141)내 게이트 전극(117)에 접한 부분)의 막 두께를 일정하게 제어하는 것이 바람직하다. 이것에 의해, 전하 유지막(142)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대강 제어할 수 있는 동시에, 전하 릭을 방지할 수 있다.
(실시형태 3)
이 실시형태 3은 게이트 전극, 메모리 기능체, 및 소스/드레인영역간 거리의 최적화에 관한 것이다.
도 11에 도시된 바와 같이, A는 채널 길이 방향의 절단면에 있어서의 게이트 전극 길이, B는 소스/드레인 영역간의 거리(채널 길이), C는 한 쪽의 메모리 기능체의 단부에서 다른 쪽의 메모리 기능체의 단부까지의 거리, 즉 채널 길이 방향의 절단면에 있어서의 한 쪽의 메모리 기능체내 전하를 유지하는 기능을 갖는 막의 단부(게이트 전극으로 떨어져 있는 측)로부터 다른 쪽의 메모리 기능체내의 전하를 유지하는 기능을 갖는 막의 단부(게이트 전극으로 떨어져 있는 측)까지의 거리를 나타낸다.
우선, B<C인 것이 바람직하다. 채널 영역내 게이트 전극(117) 하부와 소스/드레인 영역(l12, 113)의 사이에는 오프셋 영역(171)이 존재한다. B<C에 의해, 메모리 기능체(161, 162)(실리콘 질화막(142))에 축적된 전하에 의해, 오프셋 영역(17l)의 전영역에 있어서, 반전의 용이성이 효과적으로 변동한다. 따라서, 메모리 효과가 증대하고, 특히 판독 동작의 고속화가 실현한다.
또한, 게이트 전극(117)과 소스/드레인 영역(112, 113)이 오프셋 할 경우, 즉 A<B가 성립할 경우, 게이트 전극(117)에 전압을 인가했을 때의 오프셋 영역 (171)의 반전의 용이함이 메모리 기능체(161, 162)에 축적된 전하량에 의해 크게 변화되고, 메모리 효과가 증대하는 동시에 단 채널 효과를 저감할 수 있다. 그러나, 메모리 효과가 발현되는 한, 반드시 존재할 필요는 없다. 오프셋 영역(171)이 없을 경우라도, 소스/드레인 영역(l12, 113)의 불순물 농도가 충분히 엷으면, 메모리 기능체(l61, 162)(실리콘 질화막(142))에 있어서 메모리 효과가 발현될 수 있다.
따라서, A<B<C인 것이 가장 바람직하다.
(실시형태 4)
이 실시형태 4의 기억소자는 도 12에 도시된 바와 같이, 상기 실시형태 1에 있어서의 반도체기판을 SOI(실리콘 ·옥시·인슐레이터)기판으로 하는 것 이외에는, 상기 실시형태 1의 구성과 실질적으로 같은 구성을 갖는다.
이 기억소자는 반도체기판(186) 상에 매립되는 산화막(188)이 형성되며, 또한 그 위에 SOI층이 형성되어 있다. SOI층 내에는 확산층 영역(112, 113)이 형성되고, 그 이외의 영역은 바디 영역(반도체 층)(187)으로 이루어진다.
이 기억소자에 의해서도, 상기 실시형태 3의 기억소자와 같은 작용 효과를 나타낸다. 또한, 확산층 영역(1l2, 113)과 보디 영역(182)의 접합 용량을 현저하게 작게 할 수 있으므로, 소자의 고속화나 저소비 전력화가 가능해 진다.
(실시형태 5)
이 실시형태 5의 기억소자는 도 13에 도시된 바와 같이, 상기 실시형태 1에 있어서, N형 소스/드레인 영역(112, 113)의 채널 측에 인접하고, P형 고농도영역 (191)을 추가한 것을 제외하고는, 실질적으로 같은 구성을 갖는다.
다시 말해, P형 고농도영역(191)에 있어서의 P형이 되게하는 불순물(예를 들어 보론)농도는 영역(192)에 있어서의 P형이 되게하는 불순물 농도보다 높다. P형 고농도 영역(191)에 있어서의 P형 불순물 농도는, 예를 들어 5×1O16∼1×1Ol9㎝ -3정도가 적당하다. 또한, 영역(192)의 P형 불순물 농도는, 예를 들어 5×1O16∼1×1O18㎝-3으로 할 수 있다.
이와같이, P형 고농도 영역(191)를 설치함으로써, 소스/드레인 영역(112, 113)과 반도체기판(11l)의 접합이 메모리 기능체(161, 162)의 바로 하부에서 샤프하게 된다. 그 때문에, 기록 및 소거 동작시에 핫 캐리어가 발생하기 쉬워져, 기록 동작 및 소거 동작의 전압을 저하시키거나 기록 동작 및 소거 동작을 고속으로 하는 것이 가능해 진다. 또한, 영역(192)의 불순물 농도는 비교적 낮기 때문에, 메모리가 소거 상태에 있을 때의 문턱치는 낮아 드레인 전류는 크게 된다. 그 때문에, 판독 속도는 향상한다. 따라서, 재기록 전압은 낮거나 재기록 속도는 고속이 되어서, 판독 속도에 있어 고속의 기억소자를 얻을 수 있다.
또한, 도 13에 있어서, 소스/드레인 영역(112, 113) 근방이며 메모리 기능체(161, 162) 하부(즉, 게이트 전극의 바로 하부가 아닌)에 있어서, P형 고농도 영역(191)을 설치함으로써, 트랜지스터 전체로서의 문턱치는 현저하게 상승한다. 이 상승의 정도는, P형 고농도 영역(191)이 게이트 전극(117)의 바로 하부에 있을 경우와 비교해 현저하게 크다. 메모리 기능체(161, 162)에 기입된 전하(트랜지스터가 N 채널형의 경우는 전자)가 축적했을 경우, 이 차이가 한층 커진다. 한편, 메모리 기능체에 충분한 소거 전하(트랜지스터가 N 채널형의 경우는 정공)가 축적되었을 경우는 트랜지스터 전체로서의 문턱치는 게이트 전극(117) 하부의 채널 영역(영역(192))의 불순물 농도로 결정되는 문턱치까지 저하한다. 다시 말해, 소거시의 문턱치는 P형 고농도 영역(191)의 불순물 농도에 의존하지 않고, 기록시의 문턱치는 대단히 큰 영향을 받는다. 따라서, P형 고농도 영역(191)을 메모리 기능체 하부에 소스/드레인 영역(112, 113) 근방에 배치함으로써, 기록시의 문턱치만이 대단히 크게 변동하고, 메모리 효과(기록시와 소거시에서의 문턱치의 차이)를 현저하게 증대시킬 수 있다.
(실시형태 6)
이 실시형태 6의 기억소자는 도 14에 도시된 바와 같이, 실시형태 1에 있어서, 전하 유지막(실리콘 질화막 (142))과 채널 영역 또는 웰 영역과 분리되는 절연막(실리콘 산화막(141))의 두께(T1)가 게이트 절연막(114)의 두께(T2)보다도 얇은 것 이외는 실질적으로 같은 구성을 갖는다.
게이트 절연막(114)은 메모리의 재기록 동작시에 있어서의 내압의 요청 때문에, 그 두께(T2)에는 하한값이 존재한다. 그러나, 절연막의 두께(T1)는 내압의 요청에 관계없이, 두께(T2)보다도 얇게 하는 것이 가능하다.
본 실시형태 6의 기억소자에 있어서, 상술한 바와 같이 절연막의 두께(T1)에 대한 설계의 자유도가 높은 것은 이하의 이유에 따른다. 본 실시형태 6의 기억소자에 있어서는, 전하 유지막과 채널 영역 또는 웰 영역을 분리시키는 절연막은 게이 트 전극(l17)과 채널 영역 또는 웰 영역에 끼워져 있지 않다. 그 때문에, 전하유지막과 채널 영역 또는 웰영역을 분리하는 절연막에는 게이트 전극(117)과 채널 영역 또는 웰 영역과의 사이에 작동하는 고전계가 직접 작용하지 않고, 게이트 전극(117)의 가로 방향으로 넓어지는 비교적 약한 전계가 작용한다. 그 때문에, 게이트 절연막(114)에 대한 내압의 요청에 관계 없이, 절연막의 두께(T1)를 게이트 절연막(114)의 두께(T2)보다 얇게 하는 것이 가능하게 되는 것이다. 한편, 예를 들어 플레쉬 메모리로 대표되는 EEPROM에 있어서는, 부동 게이트와 채널 영역 또는 웰 영역을 분리하는 절연막은 게이트 전극(제어 게이트)과 채널 영역 또는 웰 영역에 끼워져 있으므로, 게이트 전극으로의 고전계가 직접 작용한다. 그 때문에, EEPROM에 있어서는, 플로팅 게이트와 채널 영역 또는 웰 영역을 분리하는 절연막의 두께가 제한되어 기억소자의 기능의 최적화가 저해된다.
이상에서 명확하듯이, 본 실시형태 6의 기억소자에 있어서 전하 유지막과 채널 영역 또는 웰 영역을 분리하는 절연막이 게이트 전극(117)과 채널 영역 또는 웰 영역에 끼워 있지 않는 것이 절연막의 두께(T1)의 자유도를 높게 하는 본질적인 이유가 된다.
절연막의 두께(T1)를 얇게함으로써, 메모리 기능체(161, 162)로의 전하 주입이 용이해져서, 기록 동작 및 소거 동작의 전압을 저하시키거나 기록 동작 및 소거 동작을 고속으로 하는 것이 가능해지고, 또한 실리콘 질화막(142)에 전하가 축적되었을 때에 채널 영역 또는 웰 영역에 유기되는 전하량이 증가하기 때문에, 메모리 효과를 증대시킬 수 있다.
그런데, 메모리 기능체(161, 162) 중에서의 전기력선은 도 10의 화살표(184)로 나타내듯이, 실리콘 질화막(142)을 통과하지 않는 짧은 것도 있다. 이러한 짧은 전기력선상에서는 비교적 전계 강도가 크므로, 이 전기력선에 따른 전계는 재기록 동작시에 있어서는 큰 역할을 다하고 있다. 절연막의 두께(T1)을 얇게함으로써 실리콘 질화막(142)이 도면의 아래쪽으로 이동하고, 화살표(183)로 나태내는 전기력선이 실리콘 질화막을 통과하게 된다. 그 때문에, 전기력선(184)에 따른 메모리 기능체(161, 162) 중의 실효적인 비 유전율이 커지고, 전기력선의 양단에서의 전위차를 보다 작게 할 수 있다. 따라서, 게이트 전극(117)에 인가된 전압의 많은 부분이 오프셋 영역에 있어서의 전계를 강하게 하는데 사용되어져, 기록 동작 및 소거 동작은 고속으로 된다.
이상에서 명확하듯이, 실리콘 산화막(l41)의 두께(T1)와 게이트 절연막(114)의 두께(T2)에 대해서, T1<T2에 의해, 메모리의 내압성능을 저하시키지 않으며, 기록 동작 및 소거 동작의 전압을 저하시키거나 기록 동작 및 소거 동작을 고속으로 하고, 또한 메모리 효과를 증대하는 것이 가능해 진다.
여전히, 절연막의 두께(T1)는 제조 프로세스에 의한 균일성이나 막질이 일정한 수준을 유지하는 것이 가능해서, 유지 특성이 극단적으로 열화하지 않는 한계가 되는 0.8nm이상인 것이 보다 바람직하다.
구체적으로는, 디자인 룰의 큰 고내압이 필요하게 되는 액정 드라이버(LS1)와 같은 경우, 액정 패널(TFT)(박막 트랜지스터)을 구동하기 위해서, 최대 15∼18V의 전압이 필요하게 된다. 이것 때문에, 게이트 산화막을 박막화 할 수 없다. 상기 액정 드라이버(LSI)에 화상 조정용으로서 본 발명의 기억소자를 혼재할 경우, 본 발명의 기억소자에서는 게이트 절연막 두께와 독립해서 전하 유지막(실리콘 질화막(142))과 채널 영역 또는 웰 영역을 분리하는 절연막의 두께를 최적으로 설계할 수 있다. 예를 들어, 게이트 전극길이(워드선 폭)(250nm)의 메모리셀에 대하여, T1=20nm, T2=10nm로 개별 설정할 수 있고, 기록 효율이 좋은 메모리셀을 실현할 수 있다(T1이 통상의 로직 트랜지스터보다 두꺼워도 단 채널 효과가 발생하지 않는 이유는 게이트 전극에 대하여, 소스/드레인 영역이 오프셋 하고 있기 때문이다.
(실시형태 7)
이 실시형태(7)의 기억소자는 도 15에 도시된 바와 같이, 상기 실시형태(1)에 있어서, 전하 유지막(실리콘 질화막142)과 채널 영역 또는 웰 영역을 분리하는 절연막(실리콘 산화막141)의 두께(T1)가 게이트 절연막(114)의 두께(T2)보다도 두터운 것을 제외하고는 실질적으로 같은 구성을 갖는다.
게이트 절연막(114)의 두께(T2)에는, 소자의 단 채널 효과 방지의 요청으로부터 상한치가 존재한다. 그러나, 절연막의 두께(T1)는 단 채널 효과 방지의 요청에 관계 없이, 게이트 절연막(114)의 두께(T2)보다 두텁게 하는 것이 가능하다. 다시 말해, 미세화 스케일링이 진행될 때(게이트 절연막(114)의 박막화가 진행될 때), 게이트 절연막 두께와는 독립해서 절연막(실리콘 산화막(141))의 두께(T1)를 최적으로 설계할 수 있기 때문에, 메모리 기능체(161, l62)가 스케일링의 장해가 되지 않는 효과를 얻는다.
본 실시형태(7)의 기억소자에 있어서, 상술한 바와 같이 절연막의 두께(T1) 에 대한 설계의 자유도가 높은 이유는, 이미 말한 대로 전하 유지막과 채널 영역 또는 웰 영역을 분리하는 절연막이 게이트 전극(117)과 채널 영역 또는 웰 영역에 끼워져 있지 않기 때문이다. 그 때문에, 게이트 절연막(114)에 대한 단 채널 효과 방지의 요청에 관계 없이, 절연막의 두께(T1)를 게이트 절연막(114)의 두께(T2)보다 두텁게 하는 것이 가능하게 되는 것이다.
게이트 절연막(114)의 T1을 두텁게 함으로써, 메모리 기능체(l61, 162)에 축적된 전하가 유실되는 것을 막고, 소자의 유지 특성을 개선하는 것이 가능하게 된다.
따라서, 절연막의 두께(T1)와 게이트 절연막(114)의 두께(T2)에 대해서, T1>T2에 의해, 소자의 단 채널 효과를 악화시키는 것 없이 유지 특성을 개선하는 것이 가능해 진다.
한편, 절연막의 두께(T1)는 재기록 속도의 저하를 고려해서 20nm이하로 하는것이 바람직하다.
구체적으로는, 플레쉬 메모리에 대표되는 종래의 불휘발성 메모리는 선택 게이트 전극이 기록/소거 게이트 전극을 구성하고, 상기 기록/소거 게이트 전극에 대응하는 게이트 절연막(플로팅 게이트를 내포하는)이 전하 축적막을 겸용하고 있다.이것으로, 미세화(단 채널 효과 억제 때문에 박막화가 필수)의 요구와 신뢰성 확보(유지 전하의 릭 억제 때문에, 플로팅 게이트와 채널 영역 또는 웰 영역을 분리하는 절연막의 두께는 7nm정도 이하로는 박막화 할 수 없다)의 요구가 상반되기 때문에, 미세화가 곤란하게 된다. 실제로 ITRS(국제반도체기술 로드맵)에 따르면, 물리 게이트 길이의 미세화는 0.2㎛정도 이하에 대해 목표가 서지 않고 있다. 본 발명의 기억소자에서는, 상술한 바와 같이 절연막의 두께(T1)와 게이트 절연막(114)의 두께(T2)를 개별로 설계함으로써, 미세화가 가능해 진다. 예를 들어, 본 발명에서는 게이트 전극 길이(워드선 폭)(45nm)의 메모리셀에 대하여, T2=4nm, T1=7nm로 개별로 설정하고, 단 채널 효과가 발생하지 않는 기억소자를 실현했다. 게이트 절연막(1l4)의 두께(T2)를 통상의 로직 트랜지스터보다 두텁게 설정해도 단 채널 효과가 발생되지 않는 이유는 게이트 전극(117)에 대해 소스/드레인 영역(112, 113)이 오프셋되기 때문이다. 또, 본 발명의 기억소자는 전극(117)에 대해, 소스/드레인 영역(112, 113)이 오프셋되기 때문에, 통상의 로직 트랜지스터와 비교하여도 미세화를 더욱 용이하게 한다.
이상 요약하면, 메모리 기능체(161, 162)의 상부에 기록, 소거를 보조하는 전극이 존재하지 않기 때문에, 전하 유지막과 채널 영역 또는 웰 영역을 분리하는 절연막에는, 기록, 소거를 보조하는 전극과 채널 영역 또는 웰 영역과의 사이에 발생하는 고전계가 직접 작용하지 않고, 게이트 전극(117)에서 가로 방향으로 펼쳐지는 비교적 약한 전계가 작용하는 것 뿐이다. 그 때문에, 같은 가공 세대에 대하여, 로직 트랜지스터의 게이트 길이와 같은 정도 이상으로 미세화된 게이트 길이를 보유하는 메모리셀의 실현이 가능하게 되는 것이다.
(실시형태 8)
이 실시형태 8은 기억소자의 동작 방법에 관한 것이다.
우선, 기억소자의 기록 동작 원리를 도 16 및 도 17을 사용해서 설명한다.
도에서, 203은 게이트 절연막, 204는 게이트 전극, WL은 워드선, BL1은 제 1 비트 선, BL2 는 제 2 비트선을 각각 나타낸다. 한편, 여기에서는, 제 1 메모리 기능체(231a) 및 제 2 메모리 기능체(231b)가 전하를 유지하는 기능을 가질 경우에 대해서 설명한다.
여기에서, 기록은 기억소자가 N 채널형일 경우, 메모리 기능체(231a, 231b)에 전자를 주입하는 것을 가리킨다. 이후, 기억소자는 N 채널형이라고 설명한다.
예를 들어 제 2 메모리 기능체(231b)에 전자를 주입하기 위해서는, 도 16에 도시된 바와 같이, 제 1 확산층 영역(207a)(N형 도전형을 갖는)을 소스 영역으로, 제 2 확산층 영역(207b)(N형 도전형을 갖는)을 드레인 영역으로 한다. 예를 들어, 제 1 확산층 영역(207a) 및 P형 웰 영역(202)에 0V, 제 2 확산층 영역(207b)에 +5V, 및 게이트 전극(204)에 +5V를 인가하면 좋다. 이러한 전압조건에 따르면, 반전층(226)이 제 1 확산층 영역(207a)(소스 영역)으로부터 신장되지만, 제 2 확산층 영역(207b)(드레인 영역)에 도달할 일이 없고, 핀치 오프점이 발생한다. 전자는 핀치오프점에서 제 2 확산층 영역(207b)(드레인 영역)까지 고전계에 의해 가속되어, 소위 핫 전자(고에너지의 전도 전자)가 된다. 이 핫 전자가 제 2 메모리 기능체(231b)에 주입됨으로써 기록이 행하여진다. 한편, 제 1 메모리 기능체(231a) 근방에서 핫 전자가 발생하지 않기 때문에 기록이 행해지지 않는다.
이렇게 하여, 제 2 메모리 기능체(231b)에 전자를 주입하고, 기록을 행할 수 있다.
한편, 제 1 메모리 기능체(231a)에 전자를 주입하기 위해서는, 도 17에 도시 된 바와 같이, 제 2 확산층 영역(207b)을 소스 영역으로, 제 1 확산층 영역(207a)을 드레인 영역으로 한다. 예를 들어, 제 2 확산층 영역(207b) 및 P형 웰 영역(202)에 0V, 제 1 확산층 영역(207a)에 +5V, 및 게이트 전극(204)에 +5V를 인가하면 좋다. 이렇게, 제 2 메모리 기능체(231b)에 전자를 주입할 경우에는, 소스/드레인 영역을 바꿈으로써, 제 1 메모리기능체(231a)에 전자를 주입하고, 기록을 행할 수 있다.
그 다음에, 상기 기억소자의 소거 동작 원리를 도 18, 도 19 및 도 20으로 설명한다.
제 1 메모리 기능체(231a)에 기억된 정보를 소거하는 제 1 방법에서는, 도 18에 도시된 바와 같이, 제 1 확산층 영역(207a)에 양전압(예를 들어, +5V), P 형 웰 영역(202)에 0V를 인가하고, 제 1 확산층 영역(207a)와 P형 웰 영역(202)의 PN접합에 역방향 바이어스를 걸고, 또한 게이트 전극(204)에 음전압(예를 들어, -5V)을 인가하면 좋다. 이 때, 상기 PN접합내 게이트 전극(204)부근에서는 음전압이 인가된 게이트 전극(204)의 영향 때문에, 특히 포텐셜의 경사가 급해진다. 그 때문에, 밴드간 터널에 의해 PN접합의 P형 웰 영역(202)측에 핫 정공(고에너지의 정공)이 발생한다. 이 핫 정공이 음의 전위를 가지는 게이트 전극(204) 방향으로 당겨지는 결과, 제 1 메모리 기능체(231a)에 정공 주입이 행하여진다. 이렇게하여, 제 1 메모리 기능체(231a)의 소거가 행하여진다. 이 때, 제 2 확산층 영역(207b)에 0V를 인가하면 좋다.
제 2 메모리 기능체(231b)에 기억된 정보를 소거하는 경우는, 상기에 있어서 의 제 1 확산층 영역(207a)과 제 2 확산층 영역(207b)의 전위를 인버팅하면 좋다. 즉, 제 1 확산층 영역(207a)의 인가 전압을 0V, 제 2 확산층 영역(207b)의 인가 전압을 +5V로 하면 좋다.
제 1 메모리 기능체(231a)에 기억된 정보를 소거하는 제 2 방법에서는, 도 19에 도시된 바와 같이, 제 1 확산층 영역(207a)에 양전압(예를 들어, +4V), 제 2 확산층 영역(207b)에 0V, 게이트 전극(204)에 음전압(예를 들어, ―4V), 및 P형 웰 영역(202)에 양전압(예를 들어, +0.8V)을 인가하면 좋다. 이 경우, P형 웰 영역(202)과 제 2 확산층 영역(207b)의 사이에 순방향 전압이 인가 되어, P형 웰 영역(202)에 전자가 주입된다. 주입된 전자는 P형 웰 영역(202)과 제 1 확산층 영역(207a)과의 PN접합까지 확산하고, 거기에서 강한 전계에 의해 가속되어서 핫 전자가 된다. 이 핫 전자는 PN접합에 있어서 전자-정공 쌍을 발생시킨다. 다시 말해, P형 웰 영역(202)과 제 2 확산층 영역(207b) 사이에 순방향 전압을 인가함으로써, P형 웰 영역(202)에 주입된 전자는 트리거(trigger)가 되고, 반대측에 위치하는 PN접합에는 핫 전자가 발생한다. PN접합으로 발생한 핫 전자는 음의 전위를 가지는 게이트 전극(204)방향으로 인입되는 결과, 제 1 메모리 기능체(231a)에 정공 주입이 행하여진다.
이 제 2 방법에 따르면, P형 웰 영역(202)과 제 1 확산층 영역(207a)과의 PN접합에 있어서, 밴드간 터널에 의해 핫 전자가 발생하는데 충분한 전압이 인가 되지 않을 경우에 있어서도, 제 2 확산층 영역(207b)으로부터 주입된 전자는 PN접합에서 전자/정공 쌍을 발생시키는 트리거가 되어, 핫 전자를 발생시킬 수 있다. 따 라서, 소거 동작시의 전압을 저하시킬 수 있다. 특히, 확산층 영역(207a, 207b)과 게이트 전극(204)이 오프셋 하고 있을 경우, 음의 전위가 인가된 게이트 전극(204)에 의해 상기 PN접합이 샤프해지는 효과가 적다. 그 때문에, 밴드간 터널에 의한 핫 전자의 발생이 어렵지만, 제 2 방법은 그 결점을 보충하고 저전압으로 소거 동작을 실현할 수 있다.
한편, 제 1 메모리 기능체(231a)에 기억된 정보를 소거할 경우, 제 1 소거 방법에서, 제 1 확산층 영역(207a)에 +5V를 인가하지 않으면 안되었지만, 제 2 소거 방법에서는 +4V로 충분했다. 이렇게, 제 2 방법에 따르면, 소거시의 전압을 저감할 수 있으므로, 소비 전력이 저감되어, 핫 캐리어에 의한 기억소자의 열화를 억제할 수 있다.
제 1, 제 2 소거 방법 중 어느 하나도, 본 발명의 기억소자는 과소거가 일어나기 어렵다라는 특징을 갖고 있다. 과소거는 메모리 기능체에 축적된 정공의 양의 증대와 더불어, 포화 없이 문턱치가 저하되는 현상이다. 플레쉬 메모리를 대표하는 EEPROM에서는 큰 문제가 되고 있어, 특히 문턱치가 음이 되었을 경우에 메모리셀의 선택이 불가능해지는 치명적인 동작 불량을 발생시킨다. 본 발명의 기억소자에 있어서는, 메모리 기능체에 대량의 정공이 축적되었을 경우에 있어서도, 메모리 기능체 아래로 전자가 유기될 뿐, 게이트 절연막 하의 채널 영역의 포텐셜에는 대부분 영향을 주지 않는다. 소거시의 문턱치는 게이트 절연막 하의 포텐셜로 의해 결정되므로, 과소거가 일어나기 어려운 것이다.
그 다음에, 상기 기억소자의 판독 동작 원리를 도 20을 사용해서 설명한다.
제 1 메모리 기능체(231a)에 기억된 정보를 판독할 경우, 도 2O에 도시된 바와 같이, 제 1 확산층 영역(207a)을 소스 영역으로, 제 2 확산층 영역(2O7b)을 드레인 영역으로 해서 트랜지스터를 포화 영역에서 동작시킨다. 예를 들어, 제 1 확산층 영역(207a) 및 P형 웰 영역(202)에 0V, 제 2 확산층 영역(207b)에 +1.8V, 및 게이트 전극(204)에 +2V를 인가하면 좋다. 이 경우에서, 제 1 메모리 기능체(231a)에 전자가 축적하지 않을 경우, 드레인 전류는 흐르기 쉽다. 한편, 제 1 메모리 기능체(231a)에 전자가 축적할 경우는 제 1 메모리 기능체(231a) 근방으로 반전층이 형성되기 어려우므로, 드레인 전류는 흐르기 어렵다. 따라서, 드레인 전류를 검출함으로써, 제 1 메모리 기능체(231a)의 기억 정보를 판독할 수 있다. 이 때, 제 2 메모리 기능체(231b)에 있어서의 전하 축적의 유무는 드레인 근방이 핀치오프하고 있기 때문에, 드레인 전류에 영향을 주지 않는다.
제 2 메모리 기능체(231b)에 기억된 정보를 판독할 경우, 제 2 확산층 영역(207b)을 소스 영역으로 제 1 확산층 영역(207a)을 드레인 영역으로 해서 트랜지스터를 포화 영역에서 동작시킨다. 예를 들어, 제 2 확산층 영역(207b) 및 P형 웰 영역(202)에 0V, 제 1 확산층 영역(207a)에 +1.8V, 게이트 전극(204)에 +2V를 인가하면 좋다. 이렇게, 제 1 메모리 기능체(231a)에 기억된 정보를 판독할 경우에는 소스/드레인 영역을 인버팅함으로써, 제 2 메모리 기능체(231b)에 기억된 정보의 판독을 행할 수 있다.
여전히, 게이트 전극(204)으로 커버되지 않는 채널 영역이 남겨져 있을 경우, 게이트 전극(204)으로 커버되지 않는 채널 영역에 있어서는, 메모리 기능체 (231a, 231b)의 잉여 전하의 유무에 의해 반전층이 소실 또는 형성되는 결과, 큰 히스테리시스(문턱치의 변화)를 얻을 수 있다. 단, 오프셋 영역의 폭이 매우 크다면, 드레인 전류가 크게 감소하여, 판독 속도가 대폭 늦어진다. 따라서, 충분한 히스테리시스와 판독 속도를 얻을 수 있도록, 오프셋 영역의 폭을 결정하는 것이 바람직하다.
확산층 영역(207a, 207b)이 게이트 전극(204)단에 도달할 경우, 즉 확산층 영역(207a, 207b)과 게이트 전극(204)가 오버랩 하고 있을 경우에도, 기록 동작에 의해 트랜지스터의 문턱치는 거의 변하지 않치만, 소스/드레인 단에서의 기생 저항이 크게 바뀌고, 드레인 전류는 크게 감소(1자리수 이상)한다. 따라서, 드레인 전류의 검출에 의해 판독이 가능해져서, 메모리로서의 기능을 얻을 수 있다. 단, 보다 큰 메모리 히스테리시스 효과를 필요로 할 경우, 확산층 영역(207a, 207b)과 게이트 전극(204)은 오버랩 하지 않는 것이 바람직하다.
이상의 동작 방법에 의해, 1개의 트랜지스터 당 선택적으로 2 비트의 기록 및 소거가 가능해 진다. 또한, 기억소자의 게이트 전극(204)에 워드선(WL)을, 제 1 확산층 영역(207a)에 제 1 비트선(BL1)을, 제 2 확산층 영역(207b)에 제 2 비트선(BL2)을 각각 접속하고, 기억소자를 배열함으로써, 메모리 셀 어레이를 구성할 수 있다.
또한, 상기 동작 방법에서는 소스 영역과 드레인 영역을 인버팅함으로써, 1개의 트랜지스터 당 2 비트의 기록 및 소거를 시키고 있지만, 소스 영역과 드레인 영역을 고정해서 1 비트 메모리로서 동작시켜도 좋다. 이 경우, 소스/드레인 영역 의 한 쪽을 공통 고정 전압으로 하는 것이 가능해 지고, 소스/드레인 영역에 접속되는 비트선의 개수를 반감할 수 있다.
이상의 설명으로부터 명확하듯이, 상기 기억소자에 따르면, 메모리 기능체(231a, 231b)는 게이트 절연막(203)과 독립해서 형성되어, 게이트 전극(204)의 양측에 형성되어 있다. 그 때문에, 2 비트 동작이 가능하다. 또, 각 메모리 기능체(231a, 231b)는 게이트 전극(204)에 의해 분리되어 있으므로 재기록할 때의 간섭이 효과적으로 억제된다. 또한, 메모리 기능체(231a, 23lb)는 게이트 전극(204)로 분리되어 있으므로, 게이트 절연막(203)을 박막화해서 단 채널 효과를 억제할 수 있다. 따라서 기억소자의 미세화가 용이하게 된다.
(실시형태 9)
이 실시형태 9는 기억소자의 재기록을 행했을 때의 전기 특성의 변화에 관한다.
도 21은 N채널형 기억소자의 메모리 기능체내 전하량이 변화되었을 때에 있어서의 드레인 전류(Id) 대 게이트 전압V(g)의 특성(실측값)이다. 한편, 도 21에 있어서, 실선은 소거 상태에 있어서의 드레인 전류(Id)와 게이트 전압V(g)과의 관계를 가리키고, 점선은 기록 상태에 있어서의 드레인 전류(Id)와 게이트 전압V(g)과의 관계를 내타내고 있다.
도 21로부터 명확하듯이, 소거 상태(도 2l 중에 있어서 실선으로 내타내는 상태)에서 기록 동작을 행하는 경우, 단지 문턱치가 상승할 뿐만 아니라, 특히 서브 트레졸드 영역에서 그래프의 경사는 현저하게 감소한다. 그 때문에, 게이트 전 압V(g)이 비교적 높은 영역에 있어서도, 소거 상태와 기록 상태에서의 드레인 전류 비는 커진다. 예를 들어, V(g)=2,5V에 있어서도, 전류비는 2 자리수 이상을 유지한다. 이러한 특성은 EEPROM의 경우(도 22)와 크게 다르다. 한편, 도 22에 있어서, 실선은 소거 상태에 있어서의 드레인 전류의 대수인 Log(Id)와 게이트 전압V(g)과의 관계를 나타내고, 점선은 기록 상태에 있어서의 드레인 전류의 대수인 Log (Id)와 게이트 전압V(g)과의 관계를 나타내고 있다.
이러한 특성의 출현은 게이트 전극과 확산층 영역이 오프셋 하고, 게이트 전계가 오프셋 영역에 미치기 어렵기 때문에 일어나는 특유한 현상이다. 기억소자가 기록 상태에 있을 때에는, 게이트 전극에 양전압을 더해도 메모리 기능체 하의 오프셋 영역에 반전층이 발생기기 매우 어려운 상태가 된다. 이것이, 도 21의 기록 상태에 있어서 서브 트레졸드 영역에서의 I(d)-V(g) 곡선의 경사가 작아지는 원인이 된다. 한편, 기억소자가 소거 상태에 있을 때, 오프셋 영역에는 고밀도의 전자가 유기되어 있다. 게다가, 게이트 전극에 0V로 인가되어 있을 때(즉, off상태에 있을 때), 게이트 전극 하의 채널에는 전자가 유기되지 않는다(그 때문에, off 전류가 작다). 이것이 소거 상태에 있어서의 서브 트레졸드 영역에서 I(d)-V(g)곡선의 경사가 크고, 오버 문턱치 이상의 영역에서도 전류의 증가율(컨덕턴스)이 큰 원인이 된다.
이상의 것에서 명확하듯이, 본 발명의 기억소자는 기록시와 소거시의 드레인 전류비를 특히 크게 할 수 있다.
이하에, 상기 실시형태 1∼7에 기재한 기억소자를 구비한 IC카드의 실시예를 다룬다.
(실시형태 10)
본 실시형태 10의 IC카드를 도 1 및 도 2를 사용해서 설명한다. 도 1은 IC카드의 구성을 나타내는 도면이다. 도 2는 IC카드에 사용할 수 있는 기억소자로 이루어지는 셀을 어레이 형상으로 했을 때의 회로도의 예를 나타내고 있다.
도 1에서, 1은 IC카드, 501은 MPU부, 502는 커넥션부, 503은 데이터 메모리 부, 504는 연산부, 505는 제어부, 506은 ROM, 507은 RAM, 508은 배선, 및 509는 리더/라이터이다. 본 실시형태 10의 IC카드는 도 24에 나타나는 종래의 IC카드와 같은 구성을 갖고 있으므로, 설명은 생략한다.
본 실시형태 10의 IC카드가 도 24의 종래의 IC카드와 다른 것은 데이터 메모리 부(5O3)에, 미세화가 가능한 구조로 제조 가격을 삭감하는 것이 가능한 기억소자, 즉 실시형태 1∼7에 기재의 기억소자를 사용하고 있는 것이다.
상기 기억소자로 이루어지는 데이터 메모리 부와 통상의 로직 트랜지스터 로 이루어지는 논리연산부를 1개의 칩 상에 혼재할 경우는 기억소자와 통상의 로직 트랜지스터의 혼재 프로세스가 매우 용이하기 때문에, 본 발명의 IC카드의 제조 가격 저감 효과는 또한 커진다. 상기 기억소자와 통상의 로직 트랜지스터와의 혼재 프로세스의 용이성을 이하에 설명한다.
이 기억소자는 통상의 로직 트랜지스터와 같은 공정을 통해 형성할 수 있다. 일례로서, 도 5에 나타나는 기억소자의 형성 순서를 설명한다. 우선, 공지의 순서로, 반도체 기판(111) 상에 게이트 절연막(114) 및 게이트 전극(117)을 형성한다. 계속해서, 반도체기판(111) 전면상에, 막 두께 0.8 ∼20nm, 보다 바람직하게는 막 두께 3∼10nm의 실리콘 산화막을 열산화법에 의해 형성 또는 CVD(화학적 기상성장)법에 의해 퇴적한다. 그 다음, 상기 실리콘 산화막 전면상에, 막 두께 2∼15nm, 보다 바람직하게는 3∼10nm의 실리콘 질화막을 CVD법에 의해 퇴적한다. 더욱, 상기 실리콘 질화막 전면상에, 20∼70nm의 실리콘 산화막을 CVD법에 의해 퇴적한다.
계속해서, 이방성 에칭에 의해 실리콘 산화막/실리콘 질화막/실리콘 산화막을 에칭 백(back) 함으로써, 기억에 최적인 메모리 기능체를 게이트 전극의 측벽에 기억소자 측벽 스페이서(side wall spacer) 형상으로 형성한다.
그 후, 게이트 전극(117) 및 사이드올 스페이서 형상의 메모리 기능체를 마스크(로서 이온주입함으로써, 확산층 영역(소스/드레인 영역)(112, 113)을 형성한다. 그 후, 공지의 순서로 규화물 공정이나 상부 배선공정(31)을 행하면 좋다.
상기 순서에서 명확하듯이, 기억소자를 형성하기 위한 순서는 통상의 표준 로직 트랜지스터 형성 프로세스와 대단히 친화성이 높다. 표준 로직부를 구성하는 트랜지스터는 도 23에 나타낸 구조가 일반적이다. 도 23에 나타낸 트랜지스터(7)는 반도체기판(311), 게이트 절연막(312), 게이트 전극(313), 절연막으로 이루어지는 측벽 스페이서(314), 소스 영역(317), 드레인 영역(318), LDD(엷게 도핑된 드레인 )영역(319)의 구성 요소로 이루어진다. 상기 구성은 상기 기억소자의 구성에 가깝다. 상기 표준 로직부를 구성하는 트랜지스터를 상기 기억소자로 변경하기 위해서는, 예를 들어 상기 사이드올 스페이서(314)에 메모리 기능체로서의 기능을 부가하고, LDD 영역(319)의 구성을 제거한다. 보다 구체적으로 사이드올 스페이서(314) 를, 예를 들어, 도 5의 메모리 기능체(161, 162)와 같은 구조에 변경하면 좋다. 이 기회, 실리콘 산화막(141, 143), 실리콘 질화막(142)의 막 두께 구성비는 기억소자가 적절한 동작을 하도록 선택하면 좋다. 상기 표준 로직부를 구성하는 트랜지스터(7)의 기억소자 사이드올 스페이서(314)의 막 구성이 도 5의 메모리 기능체(161, 162)와 같은 구조라고 해도, 기억소자 사이드올 스페이서 폭(즉, 실리콘 산화막(141, 143)과 실리콘 질화막(l42)과의 게이트 막 두께)이 적절하며, 재기록 동작이 일어나지 않는 전압범위에서 동작시키는 한, 트랜지스터 성능을 손상할 일이 없다. 또한, 상기 표준 로직부를 구성하는 트랜지스터와 상기 기억소자를 혼재시키기 위해서는, 더욱 상기 기억소자부만 LDD구조를 형성할 필요가 없다. LDD 구조를 형성하기 위해서는, 상기 게이트 전극을 형성한 후에, 상기 메모리 기능체(기억소자 사이드올 스페이서)을 형성하기 전에, LDD형성을 위한 불순물 주입을 행하면 좋다.
따라서, 상기 LDD형성을 위한 불순물주입을 행할 때에, 상기 기억소자부만 포토 레지스트로 마스킹 하는 것으로, 상기 기억소자와 상기 표준 로직부를 구성하는 트랜지스터를 용이하게 혼재하는 것이 가능해 진다. 더욱, 상기 표준 로직부를 구성하는 트랜지스터로 SRAM을 구성하면, 불휘발성 메모리, 로직 회로, 및 SRAM을 용이하게 혼재할 수 있다.
그런데, 상기 기억소자부에 있어서 상기 표준 로직부에도 높은 전압을 인가 할 필요가 있을 경우, 고내압 웰 형성용 마스크 및 고내압 게이트 절연막 형성용 마스크를, 표준 로직 형성용 마스크에 추가하는 것만으로도 좋다. 그런데, 종래의 IC카드로 다용되어 있는 EEPROM은 그 형성 프로세스가 표준 로직 프로세스와 현저 하게 다르다. 그 때문에, EEPROM을 불휘발성 메모리로서 사용해 로직 회로와 혼재한 종래의 경우에 비교해서, 비약적으로 마스크 매수 및 프로세스 회수를 삭감하는 것이 가능해 진다. 따라서, 로직 회로와 불휘발성 메모리를 혼재한 칩의 제품 비율이 향상하고, 가격이 삭감된다.
상기 기억소자에 따르면, 메모리 기능체는 게이트 절연막과 독립해서 형성되어, 게이트 전극의 양측에 형성되어 있다. 그 때문에, 2 비트 동작이 가능하다. 또, 각 메모리 기능체는 게이트 전극에 의해 분리되어 있으므로 재기록 할 때의 간섭이 효과적으로 억제된다. 또한, 메모리 기능체가 주는 메모리 기능과 게이트 절연막이 주는 트랜지스터 동작 기능과는 분리되어 있으므로, 게이트 절연막 두께를 박막화해서 단 채널 효과를 억제할 수 있다. 따라서 기억소자의 미세화가 용이와 15 된다.
도 2은, 상기 기억소자를 배열해서 구성한 메모리셀 어레이의 일례의 회로 도다. 도 2에서, Wm은 m번째의 워드선(따라서, W1은 1번째의 워드선), B1n은 n번째의 제 1 비트선, B2m은 m번째의 제 2 비트선, Mmn 은 m번째의 워드선(m번째의 제 2비트선)과 n번째의 제 1 비트선에 접속하는 메모리셀을 각각 나타내고 있다. 메모리셀 어레이의 배열은 상기 예에 한하지 않고, 제 1 비트선과 제 2 비트선을 평행에 배치하거나, 제 2 비트선을 모두 접속해서 공통 소스선으로 해도 좋다.
상기 기억소자는 미세화가 용이하고, 한편 2 비트 동작이 가능하기 때문에, 이것을 배열해 메모리셀 어레이의 면적을 축소하는 것도 용이하게 된다. 따라서, 메모리셀 어레이의 가격을 삭감할 수 있다. 이 메모리셀 어레이를 IC카드의 데이터 메모리 부(5O3)에 사용하면 IC카드의 가격이 삭감된다.
한편, ROM(506)을 상기 기억소자로 구성해도 좋다. 이렇게 하면, MPU부(501)을 구동하기 위한 프로그램이 격납되어 있는 ROM(506)을 외부에서 재기록하는 것이 가능해져, IC카드의 기능을 비약적으로 높게할 수 있다. 상기 기억소자는 미세화가 용이하고, 한편 2 비트 동작이 가능하기 때문에, 마스크 ROM을 상기 기억소자로 바꿔도 칩 면적의 증대를 거의 초래하지 않는다. 또한, 상기 기억소자를 형성하는 프로세스는 통상의 CM0S 형성 프로세스와 거의 같지 않으므로, 논리 회로부와의 혼재가 용이하다.
본 발명의 IC카드에 사용하는 기억소자의 메모리 기능체는, 예를 들어 도 5에 나타낸 기억소자와 같이, 전하를 축적하는 제 1 절연체로 이루어지는 막이 제 2 절연체로 이루어지는 막과 제 3 절연체로 이루어지는 막으로 끼워져 있는 샌드위치구조를 갖는 것이 바람직하다. 이 때, 상기 제 1 절연체와는 실리콘 질화물이며, 상기 제 2 및 제 3 절연막과는 실리콘 산화물일 경우가 특히 바람직하다. 이러한 메모리 기능체를 갖는 기억소자는 고속재기록, 고신뢰성, 및 충분한 유지 특성을 갖고 있다. 따라서, 이러한 기억소자를 본 발명의 IC카드에 사용하면, IC 카드의 동작 속도를 향상하고, 신뢰성을 향상시키는 것이 가능해 진다.
또한, 본 발명의 IC카드에 사용하는 기억소자는 실시형태 6의 기억소자를 사용하는 것이 바람직하다. 다시 말해, 전하 유지막(실리콘 질화막(142))과 채널영역 또는 웰 영역을 분리하는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다도 얇고, 0.8nm이상인 것이 바람직하다. 이러한 기억소자는 재기록 동작 및 소거 동작이 저전압으로 행하여지거나, 또는 재기록 및 소거 동작이 고속이다. 또 기억소자의 메모리 효과가 크다. 따라서, 이러한 기억소자를 본 발명의 IC카드에 사용하면, IC카드의 전원전압을 낮게 하거나 동작 속도를 향상시키는 것이 가능해 진다.
또한, 본 발명의 IC카드에 사용하는 기억소자는 실시형태 7의 기억소자를 사용하는 것이 바람직하다. 다시 말해, 전하 유지막(실리콘 질화막(142))과 채널 영역 또는 웰 영역을 분리하는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다도 두텁게, 20nm이하인 것이 바람직하다. 이러한 기억소자는 기억소자의 단 채널 효과를 악화시킴 없이 유지 특성을 개선할 수 있기 때문에, 고집적화하더라도 충분한 기억 유지 성능을 얻을 수 있다. 따라서, 이러한 기억소자를 본 발명의 IC카드에 사용하면, 데이터 메모리 부의 기억 용량을 크게 해서 기능을 향상시키거나 제조 가격을 삭감하는 것이 가능해 진다.
또, 본 발명의 IC카드에 사용하는 기억소자는 실시형태 1에 기술한 것 같이, 메모리 기능체(161, 162)에 있어서의 전하를 유지하는 영역(실리콘 질화막(142))은 확산층 영역(112, 113)과 각각 오버랩 하는 것이 바람직하다. 이러한 기억소자는 읽기 시작 속도를 충분히 고속으로 할 수 있다. 따라서, 이러한 기억소자를 본 발명의 IC카드에 사용하면, IC카드의 동작 속도를 향상시키는 것이 가능해 진다.
또한, 본 발명의 IC카드에 사용하는 기억소자는 실시형태 1에 기술한 것 같이, 메모리 기능체는 게이트 절연막 표면과 거의 평행하게 배치되는 전하 유지막을 포함하는 것이 바람직하다. 이러한 기억소자는 기억소자의 메모리 효과의 편차를 작게 할 수 있으므로, 판독 전류 편차를 제어할 수 있다. 또, 기억 유지중의 기억 소자의 특성변화를 작게 할 수 있으므로 기억 유지 특성이 향상한다. 따라서, 이러한 기억소자를 본 발명의 IC카드에 사용하면, IC카드의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 IC카드에 사용하는 기억소자는 실시형태 2에 기술한 것 같이, 메모리 기능체는 게이트 절연막 표면과 거의 평행하게 배치되는 전하 유지막을 포함하고, 한편 게이트 전극측면과 거의 평행하게 전부 및 부분을 포함하는 것이 바람직하다. 이러한 기억소자는, 재기록 동작이 고속이다. 따라서, 이러한 기억소자를 본 발명의 IC카드에 사용하면, IC카드의 동작 속도를 향상시키는 것이 가능해 진다.
(실시형태 11)
본 실시형태 11의 IC카드를 도 3을 사용해서 설명한다.
도 3의 IC카드(2)의 구성이 IC카드(1)의 구성과 다른 것은 MPU부(501)와 데이터 메모리 부(503)가 1개의 반도체 칩 상에 형성되어, 데이터 메모리 부를 혼재하는 MPU부(510)을 구성하고 있다는 점이다.
실시형태 1로 기술되듯이, 데이터 메모리 부(503)를 구성하는 기억소자는 MPU부(510)의 논리회로부(연산부(504) 및 제어부(505))를 구성하는 소자와 형성 프로세스가 매우 비슷하기 때문에, 양쪽 소자를 혼재하는 것이 대단히 용이하다. MPU 부(510)에 데이터 메모리 부(503)를 내장하고, 1개의 칩 상에 형성하면, IC카드 의 가격을 크게 저감할 수 있다. 이 때, 데이터 메모리 부(503)에 상기 기억소자를 사용하면, 예를 들어 EEPROM을 사용했을 경우에 비교해서 혼재 프로세스가 현저하게 간략화된다. 따라서, MPU부와 데이터 메모리 부를 1개의 칩 상에 형성하는 것에 의한 가격 삭감 효과가 특히 커지는 것이다.
한편, 실시형태 1의 경우와 마찬가지로, ROM(506)을 상기 기억소자로 구성해도 좋다. 이렇게 하면, MPU부(510)를 구동하기 위한 프로그램이 격납되어 있는 ROM(506)을 외부에서 재기록 하는 것이 가능해 지고, IC카드의 기능을 비약적으로 높게 할 수 있다. 상기 기억소자는 미세화가 용이하고, 한편 2비트 동작이 가능하기 때문에, 마스크 ROM을 상기 기억소자로 바꿔도 칩 면적의 증대를 대부분 초래하지 않는다. 또한, 상기 기억소자를 형성하는 프로세스는 통상의 CM0S 형성 프로세스와 거의 같으므로, 논리 회로부와의 혼재가 용이하다.
(실시형태 12)
본 실시형태 12의 IC카드를 도 4를 사용해서 설명한다.
도 4의 IC카드(3)이 IC카드(2)와 다른 것은 비접촉형이라고 하는 점이다. 그 때문에, 제어부(505)는 커넥션부가 아니라 RF 인터페이스부(511)에 접속되어 있다. RF 인터페이스부(511)는 또한 안테나부(512)에 접속되어 있다. 안테나부(512)는 외부기기와의 통신 및 집전기능을 갖는다. RF 인터페이스부(511)는 안테나부(512)로부터 전달한 고주파신호를 정류해 전력을 공급하는 기능과 신호의 변조 및 복조 기능을 갖는다. RF 인터페이스부(511) 및 안테나부(512)는 MPU부(510)와 1개의 칩 상에 혼재되어 있어도 좋다.
본 실시형태의 IC카드(3)은 비접촉형이기 때문에, 커넥터부를 통한 정전파괴를 방지할 수 있다. 또한, 외부기기와 반드시 밀착할 필요가 없으므로, 사용 형태 의 자유도가 커진다. 또, 데이터 메모리 부(503)을 구성하는 기억소자는 상기 실시형태(8)로 자세하게 기술한 바와 같이, 종래의 EEPROM(약 12V의 전원전압)에 비교해서 낮은 전원전압(약 9V)에서 동작하므로, RF 인터페이스부(111)의 회로를 소형화하고, 가격을 삭감할 수 있다.

Claims (12)

  1. 복수의 기억소자를 갖는 데이터 메모리 부(503)를 구비한 IC카드로서,
    상기 기억소자는,
    반도체기판(111), 반도체기판내에 마련된 웰 영역(2O2) 또는 절연체(188) 상에 배치된 반도체 막(187),
    상기 반도체기판(111) 상, 반도체기판 내에 마련된 웰 영역(202) 상 또는 절연체(188) 상에 배치된 반도체 막(187) 상에 형성된 게이트 절연막(114, 203),
    상기 게이트 절연막(114, 203) 상에 형성된 단일 게이트 전극(117, 204),
    상기 단일 게이트 전극(117, 204) 측벽의 양측에 형성된 2개의 메모리 기능체(161, 162, 162a, 231a, 231b),
    상기 단일 게이트 전극(117, 204) 아래에 배치된 채널 영역,
    및 상기 채널 영역의 양측에 배치된 확산층 영역(112, 113, 207a, 207b)을 구비하고,
    상기 각 메모리 기능체 상에는 게이트전극은 마련되어 있지 않고,
    상기 메모리 기능체(161, 162, 162a, 231a, 23lb)에 유지된 전하의 양 또는 분극 벡터에 의해, 상기 게이트 전극(117, 204)에 전압을 인가할 때의 상기 한 쪽의 확산층 영역(112, 1l3, 207a, 207b)에서 다른 쪽의 확산층 영역(112, 113, 207a, 207b)에 흐르는 전류량을 변화하도록 구성되는 것을 특징으로 하는 IC카드.
  2. 제 1 항에 있어서,
    논리연산부(504)를 구비하는 것을 특징으로 하는 IC카드.
  3. 제 2 항에 있어서,
    외부 기기(509)와의 통신 수단(502·512)과 외부에서 조사된 전자파를 전력으로 변환하는 집전수단(511)을 구비하는 것을 특징으로 하는 IC카드.
  4. 제 2 항에 있어서,
    상기 데이터 메모리 부(503)와 상기 논리연산부(504)는 1개의 칩 상에 형성되는 것을 특징으로 하는 IC카드.
  5. 제 2 항에 있어서,
    상기 논리연산부(504)는 상기 논리연산부(504)의 동작을 규정하는 프로그램을 기억하는 기억 수단(506)을 구비하고, 상기 기억 수단(506)은 외부로부터의 재기록이 가능하고, 상기 기억 수단(506)은 상기 데이터 메모리 부의 기억소자와 같은 구성을 갖는 기억소자를 구비한 것을 특징으로 하는 IC카드.
  6. 제 1 항에 있어서,
    상기 기억소자 1개당 2 비트의 정보를 기억시키는 것을 특징으로 하는 IC카드.
  7. 제 1 항에 있어서,
    상기 메모리 기능체(161, 162, 162a, 231a, 231b)는 제 1 절연체, 제 2 절연체 및 제 3 절연체를 갖고, 상기 메모리 기능체(161, 162, 162a, 231a, 231b)는 전하를 축적하는 기능을 갖는 상기 제 1 절연체로 이루어지는 막(142, 142a, 142b)이 상기 제 2 절연체와 상기 제 3 절연체 사이에 끼워져 있는 구조를 갖고, 상기 제 1 절연체는 실리콘 질화물이며, 상기 제 2 및 제 3 절연체는 실리콘 산화물인 것을 특징으로 하는 IC카드.
  8. 제 7 항에 있어서,
    상기 채널 영역 상에 있어서의 상기 제 2 절연체로 이루어지는 막(141)의 두께(Tl)가 상기 게이트 절연막(114, 203)의 두께(T2)보다도 얇고, 0.8nm이상인 것을 특징으로 하는 IC카드.
  9. 제 7 항에 있어서,
    상기 채널 영역상에 있어서의 상기 제 2 절연체로 이루어지는 막(141)의 두께(T1)가 상기 게이트 절연막(114, 203)의 두께(T2)보다도 두텁고, 20nm이하인 것을 특징으로 하는 IC카드.
  10. 제 7 항에 있어서,
    상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막(142, 142a, 142b)이 상기 게이트 절연막(ll4,203)의 표면과 거의 평행한 표면을 갖는 부분(181)을 포함하는 것을 특징으로 하는 IC카드.
  11. 제 10 항에 있어서,
    상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막(142, 142a, 142b)이 상기 게이트 전극(117, 204)의 측면과 거의 평행하게 뻗은 부분(182)을 포함하는 것을 특징으로 하는 IC카드.
  12. 제 1 항에 있어서,
    상기 메모리 기능체(161, 162, 162a, 231a, 231b) 중 적어도 일부가 상기 확산층 영역의 일부에 오버랩 하도록 형성되는 것을 특징으로 하는 IC카드.
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