KR100615895B1 - 반도체 메모리 장치, 반도체 장치 및 휴대전자기기 - Google Patents

반도체 메모리 장치, 반도체 장치 및 휴대전자기기 Download PDF

Info

Publication number
KR100615895B1
KR100615895B1 KR1020040033308A KR20040033308A KR100615895B1 KR 100615895 B1 KR100615895 B1 KR 100615895B1 KR 1020040033308 A KR1020040033308 A KR 1020040033308A KR 20040033308 A KR20040033308 A KR 20040033308A KR 100615895 B1 KR100615895 B1 KR 100615895B1
Authority
KR
South Korea
Prior art keywords
memory
film
semiconductor
insulating film
region
Prior art date
Application number
KR1020040033308A
Other languages
English (en)
Other versions
KR20040098547A (ko
Inventor
시바타아키히데
이와타히로시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20040098547A publication Critical patent/KR20040098547A/ko
Application granted granted Critical
Publication of KR100615895B1 publication Critical patent/KR100615895B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 비휘발성 메모리부; 및 휘발성 메모리부를 구비하며, 상기 비휘발성 메모리부은 게이트 절연막을 거쳐 반도체층에 형성된 게이트전극, 상기 게이트전극 아래에 배치된 채널 영역, 상기 채널 영역의 양측에 배치되고 상기 채널 영역과는 반대되는 도전형을 갖는 확산 영역, 및 게이트전극의 양측에 형성되어 전하를 유지하는 기능을 갖는 메모리 기능 유닛을 포함한다.
반도체 메모리 장치, 비휘발성 메모리부, 휘발성 메모리부

Description

반도체 메모리 장치, 반도체 장치 및 휴대전자기기{SEMICONDUCTOR MEMORY DEVICE, SEMICONDUCTOR DEVICE, AND PORTABLE ELECTRONIC APPARATUS}
도 1은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 주요부를 나타내는 개략 단면도이다.
도 2a 및 도 2b는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 변형의 주요부를 나타내는 개략 단면도이다.
도 3은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 기록동작을 설명하는 도면이다.
도 4는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 기록동작을 설명하는 도면이다.
도 5는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 소거동작을 설명하는 도면이다.
도 6은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 소거동작을 설명하는 도면이다.
도 7은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제1 실시예)의 판독동작을 설명하는 도면이다.
도 8은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제2 실시예)의 주요부를 나타내는 개략 단면도이다.
도 9는 도 8에 도시된 주요부의 확대된 개략 단면도이다.
도 10은 도 8에 도시된 주요부의 변형의 확대된 개략 단면도이다.
도 11은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제2 실시예)의 전기특성을 나타내는 그래프이다.
도 12는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제2 실시예)의 변형의 주요부를 나타내는 개략 단면도이다.
도 13은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제3 실시예)의 주요부를 나타내는 개략 단면도이다.
도 14는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제4 실시예)의 주요부를 나타내는 개략 단면도이다.
도 15는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제5 실시예)의 주요부를 나타내는 개략 단면도이다.
도 16은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제6 실시예)의 주요부를 나타내는 개략 단면도이다.
도 17은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제7 실시예)의 주요부를 나타내는 개략 단면도이다.
도 18은 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제8 실시예)의 주요부를 나타내는 개략 단면도이다.
도 19는 본 발명에 따른 디스플레이용 구동장치의 비휘발성 메모리부를 구성하는 메모리 셀(제9 실시예)의 전기특성을 나타내는 그래프이다.
도 20은 본 발명에 따른 반도체 장치(제10 실시예)를 나타내는 블록도이다.
도 21은 본 발명에 따른 반도체 장치(제10 실시예)의 비휘발성 메모리부의 메모리 셀 배열을 나타내는 회로도이다.
도 22는 본 발명에 따른 반도체 장치(제11 실시예)를 나타내는 블록도이다.
도 23은 본 발명에 따른 반도체 메모리 장치(제12 실시예)를 나타내는 개략 단면도이다.
도 24는 본 발명에 따른 반도체 메모리 장치(제13 실시예)를 개략적으로 설명하는 단면도이다.
도 25는 본 발명에 따른 반도체 장치(제14 실시예)를 나타내는 블록도이다.
도 26은 본 발명에 따른 휴대전자기기(제15 실시예)를 나타내는 개략 블록도이다.
도 27은 종래 플래시 메모리의 주요부를 나타내는 개략 단면도이다.
도 28은 종래 플래시 메모리의 전기특성을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 메모리 셀
22: 트랜지스터
15, 16: 반도체 메모리 장치
101: 반도체 기판
102: P형 웰 영역
103, 214: 게이트 절연막
104: 게이트전극
105a, 105b, 261, 262: 메모리 기능 유닛
107a, 107b: 확산 영역
109: 질화규소막
311: 메인 CPU
313: 인터페이스 회로부
314, 317: 휘발성 메모리부
315: 서브 CPU
316: 비휘발성 메모리부
811: 제어회로
812; 배터리
813: RF(Radio Frequency)회로
814: 디스플레이
815: 안테나
816: 신호선
817: 전원선
901: 반도체 기판
902: 플로팅 게이트
903: 워드라인(제어 게이트)
904: 확산층 소스라인
905: 확산층 비트라인
906: 소자분리영역
907: 절연막
본 발명은 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 반도체 장치, 및 상기 반도체 메모리 장치 또는 상기 반도체 장치를 포함하는 휴대전자기기에 관한 것이다. 보다 상세하게는, 본 발명은 전하를 유지하는 기능을 갖는 메모리 기능 유닛을 각각 포함하는 전계효과 트랜지스터에 의해 구성된 비휘발성 메모리 셀을 포함하는 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 반도체 장치, 및 상기 반도체 메모리 장치 또는 상기 반도체 장치를 포함하는 휴대전자기기에 관한 것이다.
일반적으로, 마이크로 컴퓨터는 CPU, 비휘발성 메모리 및 휘발성 메모리를 포함한다. 비휘발성 메모리는 프로그램 등을 기억하고, 휘발성 메모리는 작동(work) 메모리로서 사용된다. EEPROM(Electrically Erasable Programmable Read Only Memory) 등은 종래에 비휘발성 메모리로서 이용되어 왔다.
EEPROM의 일례로서, 플래시 메모리가 하기에 설명된다. 도 27은 플래시 메모 리 셀의 일례를 나타내는 개략 단면도이다. 도 27에서는 반도체 기판(901), 플로팅 게이트(902), 워드라인(제어 게이트)(903), 확산층 소스라인(904), 확산층 비트라인(905), 소자분리영역(906) 및 절연막(907)이 도시된다.
플래시 메모리 셀은 플로팅 게이트를 가지며, 정보는 플로팅 게이트에서의 전하량에 따라 유지된다. 메모리 셀을 배열하고, 특정 워드라인과 특정 비트라인을 선택하고 기설정된 전압을 적용함으로써 구성된 메모리 셀 어레이에 있어서, 소망의 메모리 셀을 재기록/판독하는 동작이 행해질 수 있다.
도 28은 플래시 메모리에서의 플로팅 게이트에서 전하량이 변하는 경우의 드레인 전류(Id)-게이트 전압(Vg) 특성을 개략적으로 나타내는 그래프이다. 플로팅 게이트에서 네거티브 전하량이 증가하는 경우, 임계값(threshold)은 증가하고 Id-Vg 곡선은 Vg의 증가하는 방향에 거의 평행하게 이동한다(일본국 무심사 특허공개 평05-304277호 공보(1993)).
그러나, EEPROM이 플로팅 게이트를 포함하기 때문에, 플로팅 게이트 및 제어 게이트를 형성하기 위해 2층 폴리실리콘을 패터닝할 필요가 있음으로써, 복잡한 처리가 야기되었다. 그러므로, EEPROM 그 자체뿐만 아니라 비휘발성 메모리 및 휘발성 메모리를 포함하는 반도체 메모리 장치의 비용을 절감시키는 것이 어려웠다.
본 발명은 상기 문제점을 고려하여 구현되었고 그 목적은 절감된 비용으로 비휘발성 메모리와 휘발성 메모리 양자 모두를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따르면, 비휘발성 메모리부; 및 휘발성 메모리부를 구비하며, 상기 비휘발성 메모리부은 게이트 절연막을 거쳐 반도체층에 형성된 게이트전극, 상기 게이트전극 아래에 배치된 채널 영역, 상기 채널 영역의 양측에 배치되고 상기 채널 영역과는 반대되는 도전형을 갖는 확산 영역, 및 게이트전극의 양측에 형성되어 전하를 유지하는 기능을 갖는 메모리 기능 유닛을 포함하는 반도체 메모리 장치가 제공된다.
이러한 구성에 따르면, 비휘발성 메모리부가 간단한 제조 프로세스에서 용이하게 미세화될 수 있는 메모리 셀을 포함하기 때문에, 비휘발성 메모리와 휘발성 메모리 양자 모두를 포함하는 반도체 메모리 장치를 저렴하게 제공하는 것이 가능하다. 또한, 기록 및 소거시의 전류의 차가 메모리 셀에서 용이하게 커지기 때문에, 비휘발성 메모리부에 기억된 판독정보의 속도를 증가시키는 것, 또는 비휘발성 메모리부에서의 판독회로의 배치를 단순하게 하는 것이 가능하다.
본 발명에 따른 실시예에 있어서, 휘발성 메모리부은 SRAM(Static Random Acces Memory)을 포함한다.
이 실시예에 따르면, 반도체 메모리 장치에서의 전력소비를 억제하는 것이 가능하다.
본 발명의 따른 다른 실시예에 있어서, 비휘발성 메모리 셀과 SRAM은 하나의 칩에 형성되는 것을 특징으로 한다.
이 실시예에 따르면, 비휘발성 메모리부를 형성하는 프로세스는 통상 구조를 갖는 트랜지스터를 형성하는 프로세스와 높은 친화성을 갖는다. SRAM이 통상 구조 를 갖는 트랜지스터에 의해 구성될 수 있기 때문에, 비휘발성 메모리부과 휘발성 메모리부은 상당히 용이한 프로세스에서 하나의 칩상에 조합하여 탑재될 수 있다. 따라서, 반도체 메모리 장치는 소형화될 수 있고, 또한, 비용이 현저하게 절감될 수 있다.
또 다른 실시예에 있어서, 휘발성 메모리부은 DRAM(Dynamic Random Access Memory)을 포함하는 것을 특징으로 한다.
이 실시예에 따르면, 휘발성 메모리부에서 비트당 점유면적을 현저하게 감소시키는 것이 가능하다. 결과로서, 반도체 메모리 장치의 비용을 절감시키는 것, 또는 메모리 용량을 증가시키는 것이 가능하다.
또 다른 실시예에 있어서, 휘발성 메모리부은 DRAM을 리프레싱(refreshing)하는 리프레싱 동작수단을 포함한다.
이 실시예에 따르면, CPU(Central Processing Unit)와 같은 외부 제어기와 반도체 메모리 장치의 조합의 경우에 있어서, 외부 제어기는 휘발성 메모리부의 임의의 리프레싱 동작을 행할 필요가 없거나, 휘발성 메모리부에 대해 리프레싱 동작을 행하는 명령을 출력할 필요가 없다. 따라서, 외부 제어기의 설계를 용이하게 하는 것이 가능하다. 특히, 외부 제어기를 용이하게 범용화시키는 것이 가능하다.
또한, 또 다른 실시예에 있어서, 비휘발성 메모리부가 형성된 칩과 휘발성 메모리부가 형성된 칩은 하나의 패키지에 탑재되는 것을 특징으로 한다.
이 실시예에 따르면, 반도체 메모리 장치는 소형화될 수 있다.
부가적으로, 본 발명에 따른 반도체 장치는 상기 언급된 반도체 메모리 장치 와 논리연산부를 포함한다.
이 구성에 따르면, 반도체 장치가 간단한 제조 프로세스에서 용이하게 미세화될 수 있는 메모리 셀을 갖는 반도체 메모리 장치와 논리연산부를 포함하기 때문에 저렴하게 각종 연산을 행할 수 있는 반도체 장치를 제공하는 것이 가능하다.
부가적으로, 또 다른 실시예에 있어서, 상기 메모리 기능 유닛의 적어도 일부는 상기 확산 영역의 일부와 오버랩핑되는 것을 특징으로 한다.
이 실시예에 따르면, 비휘발성 메모리 셀의 판독속도를 충분하게 증가시키는 것이 가능하다. 따라서, 반도체 메모리 장치는 고속으로 동작될 수 있다.
또한, 또 다른 실시예에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 유지막을 포함하며, 상기 유지막의 표면은 상기 게이트 절연막의 표면과 거의 평행하게 배치되는 것을 특징으로 한다.
이 실시예에 따르면, 비휘발성 메모리 셀의 메모리 효과에서의 변화를 감소시키는 것이 가능하므로, 비휘발성 메모리 셀의 판독전류에서의 변화를 억제할 수 있다. 또한, 정보 유지 동작 중 비휘발성 메모리 셀의 특성에 있어서의 변화를 감소시키는 것이 가능하므로, 비휘발성 메모리 셀의 정보 유지 특성을 향상시킬 수 있다. 결과적으로, 반도체 메모리 장치의 신뢰성이 향상된다.
또한, 또 다른 실시예에 있어서, 상기 유지막은 상기 게이트전극의 측면에 거의 평행하게 배치되는 것을 특징으로 한다.
이 실시예에 따르면, 비휘발성 메모리 셀의 재기록 속도가 증가하기 때문에 고속으로 비휘발성 메모리 셀의 재기록 동작을 행하는 것이 가능하다. 결과적으로, 반도체 메모리 장치는 고속으로 동작될 수 있다.
부가적으로, 또 다른 실시예에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 유지막과 상기 채널 영역 및 반도체층 중 하나로부터 상기 유지막을 분리시키는 절연막을 포함하며, 상기 절연막은 상기 게이트 절연막보다 얇고 0.8 nm 이상인 두께를 갖는 것을 특징으로 한다.
이 실시예에 따르면, 비휘발성 메모리 셀에서의 기록 동작과 소거 동작 중 전압을 감소시키는 것, 또는 고속으로 기록 동작과 소거 동작을 행하는 것이 가능하다. 또한, 비휘발성 메모리 셀의 메모리 효과가 향상되기 때문에, 비휘발성 메모리 부의 판독 속도는 증가될 수 있다. 따라서, 반도체 메모리 장치는 전력소비가 감소됨과 동시에 고속으로 동작될 수 있다.
부가적으로, 또 다른 실시예에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 유지막과 상기 채널 영역 및 반도체층 중 하나로부터 상기 유지막을 분리시키는 절연막을 포함하며, 상기 절연막은 상기 게이트 절연막보다 두껍고 20 nm 이하인 두께를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 비휘발성 메모리 셀의 단채널효과를 저하시키지 않고 유지 특성이 향상될 수 있기 때문에 비휘발성 메모리 셀이 고집적화된 경우에도 만족할 만한 정보 유지 특성이 얻어질 수 있다. 따라서, 반도체 메모리 장치의 메모리 용량을 증가시키는 것, 또는 반도체 메모리 장치의 제조비용을 절감시키는 것이 가능하다.
또한, 본 발명에 따른 휴대전자기기는 상기에 언급된 반도체 메모리 장치 또 는 반도체 장치를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 휴대전자기기가 저렴한 반도체 메모리 장치 또는 반도체 장치를 포함하기 때문에, 휴대전자기기의 제조비용을 절감시키는 것이 가능하다.
본 발명에 따른 반도체 메모리 장치는 주로 비휘발성 메모리부과 휘발성 메모리부에 의해 구성된다.
비휘발성 메모리부를 형성하는 메모리 셀은 주로 반도체층, 게이트 절연막, 게이트전극, 채널 영역, 확산영역 및 메모리 기능 유닛에 의해 구성된다. 여기서, 채널 영역은 통상적으로 반도체층과 동일한 도전형의 영역이고 게이트전극 바로 아래에 위치한다. 확산영역은 채널 영역과 반대되는 도전형의 영역이다.
구체적으로는, 본 발명의 메모리 셀은 확산영역으로서의 제1 도전형의 영역, 채널 영역으로서의 제2 도전형의 영역, 제1 및 제2 도전형의 영역의 경계에 걸쳐 배치된 메모리 기능 유닛, 및 게이트 절연막을 경유하여 제공된 전극에 의해 구성될 수 있다. 본 발명의 메모리 셀이 게이트 절연막에 형성된 게이트전극, 게이트전극의 양측에 형성된 2개의 메모리 기능 유닛, 메모리 기능 유닛의 게이트전극의 반대측에 배치된 2개의 확산영역, 및 게이트전극 아래에 배치된 채널 영역에 의해 구성될 수 있다.
본 발명의 반도체 장치에 있어서, 반도체층은 반도체기판 상에, 바람직하게는 반도체기판에서 형성된 제1 도전형의 웰(well) 영역 상에 형성된다.
반도체기판은 반도체 장치에 사용될 수 있다면 특히 제한되지 않고, 그 예에 는 실리콘, 게르마늄 등과 같은 원소 반도체 또는 실리콘, 게르마늄, GaAs, InGaAs, ZnSe 또는 GaN과 같은 화합물 반도체로 이루어진 벌크기판이 포함된다. 표면에 반도체층을 갖는 기판으로서, SOI(Silicon on Insulator)기판, SOS기판 및 다층 SOI기판과 같은 각종 기판, 또는 기판 상에 반도체층을 갖는 유리 또는 플라스틱기판이 이용될 수 있다. 특히, 표면에 반도체층을 갖는 실리콘기판과 SOI기판이 바람직하다. 내부를 흐르는 전류량이 다소 변할지라도 반도체기판 또는 반도체층은 (예컨대, 에피택셜 성장에 의해 형성된) 단결정, 다결정, 또는 비결정이 될 수 있다.
반도체층 상에, 소자분리영역이 형성되는 것이 바람직하다. 또한, 트랜지스터, 캐패시터 및 저항과 같은 소자, 소자에 의해 형성된 회로, 반도체 장치, 및 층간 절연막의 조합에 의해 단층 또는 다층 구조가 형성될 수 있다. 소자분리영역은 LOCOS막, 트렌치(trench) 산화막 및 STI막과 같은 각종 소자분리막의 어느 것에 의해 형성될 수 있다. 반도체층은 P형 또는 N형의 도전형이 될 수 있다. 반도체층에 있어서, 바람직하게도, 적어도 하나의 제1 도전형(P형 또는 N형)의 웰영역이 형성된다. 반도체층 및 웰영역에서의 불순물농도로서 당해 분야에서 공지의 범위내에 있는 불순물농도가 사용될 수 있다. 반도체층으로서 SOI기판을 이용하는 경우에 있어서, 웰영역은 표면반도체층에서 형성될 수 있고 바디영역은 채널 영역 아래에 제공될 수 있다.
게이트 절연막은, 통상, 반도체 장치에 일반적으로 사용된다면 특히 제한되지 않고, 그 예에는 실리콘 산화막 또는 실리콘 질화막과 같은 절연막, 또는 산화 알루미늄막, 산화 티타늄막, 산화 탄탈륨막 또는 산화 하프늄막과 같은 고유전율막의 단층막 또는 적층막이 포함된다. 특히, 실리콘 산화막이 바람직하다. 게이트 절연막은, 예컨대, 1~20nm 정도의 두께를 가지며, 바람직하게는 1~6nm정도이다. 게이트 절연막은 게이트전극 바로 아래에만 형성되거나 게이트전극보다 크게(넓게) 형성될 수 있다.
게이트전극은, 게이트 절연막 상에, 반도체 장치에 일반적으로 사용되는 형태로 또는 하단부에 리세스(recess)를 갖는 형태로 형성된다. 게이트전극은 단층 또는 다층 도전막에 의해 분리됨이 없이 일체형으로 형성되는 것이 바람직하다. 게이트전극은 단층 또는 다층 도전막에 의해 분리된 상태로 배치될 수 있다. 게이트전극은 측벽에 측벽 절연막을 가질 수 있다. 일반적으로, 게이트전극은 반도체 장치에 사용되는 한 특히 제한되지 않고, 그 예에는 도전막, 예컨대, 폴리실리콘, 구리 또는 알루미늄과 같은 금속, 텅스텐, 티타늄 또는 탄탈륨과 같은 고융점 금속, 및 규화물 또는 고융점 금속과 유사한 것로 이루어진 단층 또는 다층막을 포함한다. 게이트전극의 적당한 두께는, 예컨대, 50~400nm정도이다. 게이트전극 아래에, 채널 영역이 형성된다.
바람직하게도, 게이트전극은 메모리 기능 유닛의 측벽에만 형성되거나 메모리 기능 유닛의 상부를 덮지 않는다. 이러한 배치에 의해, 콘택트 플러그(contact plug)가 게이트전극에 근접하여 배치될 수 있어, 메모리 셀의 사이즈의 감소는 용이하게 된다. 이러한 단순한 배치를 갖는 메모리 셀을 제조하는 것이 용이하기 때문에, 생산 수득율이 향상될 수 있다.
메모리 기능 유닛은 적어도 전하를 유지하는 기능을 갖는다(이하, '전하유지기능'으로서 칭함). 즉, 메모리 기능 유닛은 전하를 축적하고 유지하는 기능, 전하를 트래핑(trapping)하는 기능 또는 전하분극상태을 유지하는 기능을 갖는다. 이 기능은, 예컨대, 메모리 기능 유닛이 전하유지기능을 갖는 막 또는 영역을 포함하는 경우에 발휘된다. 상기 기능을 갖는 원소의 예는: 질화규소; 실리콘; 인과 붕소와 같은 불순물을 포함하는 실리케이트 유리; 탄화규소; 알루미나; 산화하프늄, 산화지르코늄 또는 산화탄탈륨과 같은 고유전체; 산화아연; 강유전체; 금속 등을 포함한다. 따라서, 메모리 기능 유닛은, 예컨대, 질화규소막을 포함하는 절연막; 도전막 또는 반도체층을 내부에 갖는 절연막; 도전체 또는 반도체 도트(dot)를 1개 이상 포함하는 절연막; 또는 전계에 의해 내부전하가 분극되고 그 분극상태가 유지되는 강유전체막을 포함하는 절연막의 단층 또는 적층 구조에 의해 형성될 수 있다. 특히, 전하를 트래핑하는 다수의 준위가 존재하기 때문에 큰 히스테리틱(hysteretic) 특성을 얻을 수 있다는 이유에서 질화규소막이 바람직하다. 부가적으로, 전하유지시간은 길고 누설 경로의 발생에 의한 전하 누설의 문제가 발생하지 않기 때문에, 유지특성이 양호하다. 또한, 질화규소는 LSI 프로세스에서 표준으로서 이용되는 재료이다.
메모리 기능 유닛으로서 질화규소막과 같은 전하유지기능을 갖는 막을 포함하는 절연막을 이용함으로써, 기억 및 유지의 신뢰성이 증가될 수 있다. 질화규소막이 절연체이기 때문에, 전하 누설이 질화규소막의 일부에서 발생하는 경우에 있어서도, 즉시 전체 질화규소막에서의 전하는 소실되지 않는다. 복수의 메모리 셀을 배치하는 경우에 있어서, 메모리 셀 사이의 거리가 짧고 이웃하는 메모리 셀이 상호 접촉하게 되는 경우에도, 메모리 기능 유닛이 도전체로 이루어지는 경우와는 달리, 메모리 기능 유닛에 기억된 정보는 소실되지 않는다. 또한, 콘택트 플러그는 메모리 기능 유닛에 근접하여 배치될 수 있다. 어떤 경우에 있어서, 콘택트 플러그는 메모리 기능 유닛과 오버랩핑되도록 배치될 수 있다. 따라서, 메모리 셀의 사이즈의 감소는 용이하게 된다.
기억 및 유지의 신뢰성을 증가시키기 위해, 전하유지기능을 갖는 막은 반드시 막 형상을 갖도록 해야되는 것은 아니다. 바람직하게도, 전하유지기능을 갖는 막은 절연막에서 이산적으로 존재한다. 구체적으로, 도트 형상으로 전하유지기능을 갖는 막이 전하를 유지하기 어려운 재료, 예컨대, 산화실리콘에서 분산되는 것이 바람직하다.
전하유지막으로서 도전막 또는 반도체층을 이용하는 경우에 있어서, 바람직하게도, 도전막 또는 반도체층이 절연막을 경유하여 배치되기 때문에 전하유지막은 반도체층(반도체 기판, 웰 영역, 바디 영역, 소스/드레인 영역 또는 확산 영역) 또는 게이트전극과 직접적으로 접촉하지 않는다. 예컨대, 도전막 및 절연막의 적층 구조, 도트 형태로 도전막이 절연막에서 분산되는 구조, 도전막이 게이트의 측벽에 형성된 측벽절연막의 일부에 배치되는 구조 등이 언급될 수 있다.
도전체 또는 반도체로의 전하의 주입량이 자유롭게 제어될 수 있고 다중 레벨의 값이 용이하게 얻어질 수 있기 때문에 메모리 기능 유닛으로서 도전막 또는 반도체층을 내부에 갖는 절연막을 이용하는 것이 바람직하다.
또한, 전하의 직접 터널링에 의해 기록 및 소거를 행하는 것이 보다 용이하고, 전력소비에서의 절감이 구현될 수 있기 때문에 메모리 기능 유닛으로서 도전체 또는 반도체 도트를 1개 이상 포함하는 절연막을 이용하는 것이 바람직하다.
대안으로, 메모리 기능 유닛으로서, 전계에 따라 분극방향이 변하는 PZT 또는 PLZT와 같은 강유전체막이 이용될 수 있다. 이 경우에 있어서, 분극에 의해 강유전체막의 표면에서 실질적으로 전하가 발생하고, 그 상태로 유지된다. 따라서, 이는 메모리 기능을 갖는 막의 외부로부터 전하가 공급되고 전하를 트래핑하는 막과 유사한 히스테리시스 특성을 강유전체막이 얻을 수 있기 때문에 바람직하다. 부가적으로, 강유전체막에서 전하를 유지하기 위해 막의 외부로부터 전하를 주입하는 것이 불필요하고, 막에서 전하의 분극에 의해서만 히스테리시스 특성이 얻어질 수 있기 때문에, 기록/소거는 고속으로 행해질 수 있다.
메모리 기능 유닛을 구성하는 절연막으로서, 전하의 이탈을 억제하는 영역 또는 기능을 갖는 막이 적당하다. 전하의 이탈을 억제하는 기능을 갖는 막의 일례는 산화실리콘막을 포함한다.
메모리 기능 유닛에 포함된 전하유지막은 직접 또는 절연막을 경유하여 게이트전극의 양측에 배치되고, 직접 또는 게이트 절연막을 경유하여 반도체층(반도체 기판, 웰 영역, 바디 영역, 소스/드레인 영역 또는 확산 영역) 상에 배치된다. 바람직하게도, 게이트전극의 양측에 전하유지막이 형성되어 직접 또는 게이트 절연막을 경유하여 게이트전극의 측벽의 전체 또는 일부를 덮는다. 응용예에 있어서, 게이트전극이 하단부에 리세스를 갖는 경우에 있어서, 전하유지막은 직접 또는 절연 막을 경유하여 리세스를 완전하게 또는 부분적으로 매립하도록 형성될 수 있다.
확산 영역은 소스 및 드레인 영역으로서 기능할 수 있고 반도체층 또는 웰 영역과는 반대되는 도전형을 갖는다. 확산 영역과 반도체층 또는 웰 영역 사이의 접합에 있어서, 바람직하게도, 열전자(hot electron) 또는 핫홀(hot hole)이 저전압에서 효율적으로 발생하고, 고속 동작이 보다 저전압에서 행해질 수 있기 때문에 불순물의 농도가 높다. 확산 영역의 접합 깊이는 특히 한정되지 않지만 구현되는 반도체 메모리 장치의 성능 등에 따라 적절히 조절될 수 있다. 반도체 기판으로서 SOI 기판을 이용하는 경우에 있어서, 확산 영역은 표면 반도체층의 두께보다 얇은 접합 깊이를 가질 수 있다. 확산 영역이 표면 반도체층의 두께와 거의 동일한 접합 깊이를 갖는 것이 바람직하다.
확산 영역은 게이트전극단과 오버랩되고, 게이트전극단과 일치하도록, 또는 게이트전극단으로부터 오프셋되도록 배치될 수 있다. 특히, 오프셋의 경우에는, 전압이 게이트전극에 인가되는 경우 전하유지막 아래의 오프셋 영역의 반전의 용이성이 메모리 기능 유닛에 축적된 전하량에 따라 크게 변하고, 메모리 효과가 증대하고, 단채널효과(short-channel effect)가 저하되기 때문에 바람직하다. 그러나, 확산 영역이 너무 지나치게 오프셋이 되는 경우, 확산 영역(소스 및 드레인) 사이의 구동 전류는 현저하게 감소한다. 따라서, 오프셋량, 즉, 게이트 길이방향에서 게이트전극단 중 하나에 근접한 확산 영역까지의 거리는 게이트 길이방향과 평행한 방향으로 확장하는 전하유지막의 두께보다 짧은 것이 바람직하다. 메모리 기능 유닛에서 전하유지기능을 갖는 막 또는 영역의 적어도 일부가 확산 영역의 일부와 오버 랩핑되는 것이 특히 중요하다. 이는 반도체 메모리 장치의 부품으로서 메모리 셀의 본질이 메모리 기능 유닛의 측벽부에만 존재하는 게이트전극과 확산 영역 사이의 전압차에 따라 메모리 기능 유닛에 걸쳐 인가되는 전계에 의해 기억된 정보를 재기록하는 것이기 때문이다.
확산 영역의 일부는 채널 영역의 표면 또는 게이트 절연막의 하면보다 더 높은 위치로 연장될 수 있다. 이 경우에 있어서, 반도체 기판에 형성된 확산 영역 상에, 확산 영역과 일체화된 도전막이 적층된다. 도전막은 폴리실리콘 또는 비정질 실리콘, 실리사이드, 상기 언급된 금속, 고융점금속 등과 같은 반도체로 이루어질 수 있다. 특히, 폴리실리콘이 바람직하다. 폴리실리콘의 불순물 확산속도가 반도체층의 불순물 확산속도보다 훨씬 빠르기 때문에, 반도체층에 있어서 확산 영역의 접합 깊이를 얕게 하고 단채널효과를 억제하는 것이 용이하다. 이 경우에 있어서, 바람직하게도, 확산 영역의 일부가 게이트전극과 함께 메모리 기능 유닛의 적어도 일부를 샌드위칭(sandwiching)하도록 배치된다.
본 발명의 메모리 셀은 통상의 반도체 프로세스, 예컨대, 게이트전극의 측벽에 단층 또는 적층 구조를 갖는 측벽 스페이서(spacer)를 형성하는 방법과 유사한 방법에 의해 형성될 수 있다. 상기 방법의 구체적인 일례는: 게이트전극을 형성한 후, 전하를 유지하는 기능을 갖는 막(이하, '전하유지막'이라 함), 전하유지막/절연막, 절연막/전하유지막, 또는 절연막/전하유지막/절연막과 같은 전하유지막을 포함하는 단층막 또는 적층막을 형성하고, 적당한 조건하에서 상기 형성된 막을 에칭백(etching back)하여 측벽 스페이서 형상으로 상기 막을 남기는 방법; 절연막 또 는 전하유지막을 형성하고, 적당한 조건하에서 상기 막을 에칭백하여 측벽 스페이서 형상으로 상기 막을 남기고, 또한, 전하유지막 또는 절연막을 형성하고, 유사하게 상기 막을 에칭백하여 측벽 스페이서 형상으로 상기 막을 남기는 방법; 전하유지재료로 이루어진 입자가 분산되는 절연막 재료를 게이트전극을 포함하는 반도체층 상에 도포 또는 퇴적시키고 적당한 조건하에서 상기 재료를 에칭백하여 측벽 스페이서 형상으로 상기 절연막 재료를 남기는 방법; 및 게이트전극을 형성한 후, 단층막 또는 적층막을 형성하고, 마스크로 상기 막을 패터닝하는 방법을 포함한다. 다른 방법에 따르면, 게이트전극이 형성되기 전에, 전하유지막, 전하유지막/절연막, 절연막/전하유지막, 절연막/전하유지막/절연막 등이 형성된다. 개구는 이들 막의 채널 영역이 되는 영역에 형성되고, 게이트전극 재료막은 상기 개구의 전체 표면에 형성되고, 상기 게이트전극 재료막은 상기 개구를 포함하고 상기 개구보다 큰 형상으로 패터닝된다. 상기 언급된 바와 같이, 본 발명의 메모리 셀은 플로팅 게이트를 갖는 EEPROM에 비해 상당히 단순한 프로세스에 의해 형성될 수 있다. 부가적으로, 본 발명의 메모리 셀을 형성하는 프로세스는 통상의 MOSFET를 형성하는 프로세스와 친화성이 높기 때문에, 메모리 셀과 MOSFET를 조합하여 탑재하는 것이 용이하다.
본 발명의 메모리 셀을 배치함으로써 메모리 셀 어레이를 구성하는 경우에 있어서, 메모리 셀의 최상의 모드는, 예컨대, (1) 복수의 메모리 셀의 게이트전극이 집적되어 워드라인의 기능을 갖는다; (2) 메모리 기능 유닛은 워드라인의 양측에 형성된다; (3) 절연체, 특히, 질화규소막은 메모리 기능 유닛에서 전하를 유지 한다; (4) 메모리 기능 유닛은 ONO(Oxide Nitride Oxide)막에 의해 구성되고 질화규소막은 게이트 절연막의 표면과 거의 평행하는 표면을 갖는다; (5) 메모리 기능 유닛에서의 질화규소막은 산화실리콘막을 경유하여 워드라인 및 채널 영역으로부터 분리된다; (6) 메모리 기능 유닛에서의 질화규소막 및 확산 영역은 오버랩핑된다; (7) 채널 영역 또는 반도체층으로부터 게이트 절연막의 표면과 거의 평행한 표면을 갖는 질화규소막을 분리하는 절연막의 두께와 게이트 절연막의 두께는 서로 다르다; (8) 하나의 메모리 셀의 기록/소거 동작은 단일의 워드라인에 의해 행해진다; (9) 메모리 기능 유닛 상에 기록/소거 동작을 보조하는 기능을 갖는 전극(워드라인)이 존재하지 않는다; 및 (10) 메모리 기능 유닛 바로 아래의 확산 영역과 접촉하는 부분에, 확산 영역과 반대되는 도전형의 불순물농도가 높은 영역이 제공된다는 요건의 전부를 만족시킨다. 메모리 셀이 상기 요건 중 하나만을 만족시킬지라도 충분할 수 있다.
상기 조건의 특히 바람직한 조합은, 예컨대, (3) 절연체, 특히, 질화규소막은 메모리 기능 유닛에서 전하를 유지한다; (6) 메모리 기능 유닛에서의 질화규소막 및 확산 영역은 오버랩핑된다; 및 (9) 메모리 기능 유닛 상에 기록/소거 동작을 보조하는 기능을 갖는 전극(워드라인)이 존재하지 않는다라고 하는 경우이다.
메모리 셀이 상기 요건 (3) 및 (9)를 만족시키는 경우에 있어서, 하기의 이유에 의해 매우 유용하다.
우선, 비트라인 컨택트(contact)는 워드라인 측벽의 메모리 기능 유닛에 근접하도록 배치될 수 있고, 또는 메모리 셀 사이의 거리가 짧은 경우에도, 복수의 메모리 기능 유닛은 상호 간섭하지 않고, 기억된 정보는 유지될 수 있다. 따라서, 메모리 셀의 사이즈에서의 감소는 용이하게 된다. 메모리 기능 유닛에서의 전하유지영역이 도전체로 이루어지는 경우에 있어서, 메모리 셀 사이의 거리가 감소되는 경우, 용량성 커플링에 의해 전하유지영역 사이에 간섭이 발생하여, 기억된 정보는 유지될 수 있다.
메모리 기능 유닛에서의 전하유지영역이 도전체(예컨대, 질화규소막)로 이루어지는 경우에 있어서, 각 메모리 셀에 대해 메모리 기능 유닛을 독립시킬 필요는 없다. 예컨대, 복수의 메모리 셀에 의해 공유된 단일의 워드라인의 양측에 형성된 메모리 기능 유닛은 각 메모리 셀에 대해 분리될 필요가 없다. 하나의 워드라인의 양측에 형성된 메모리 기능 유닛은 워드라인을 공유하는 복수의 메모리 셀에 의해 공유될 수 있다. 결과적으로, 메모리 기능 유닛을 분리하는 포토에칭 프로세스가 필요 없어, 제조 프로세스는 단순화된다. 또한, 포토리소그래피(photolithography) 프로세스에서의 포지션닝의 마진(margin)과 에칭에 의한 막 손실의 마진이 필요없기 때문에, 이웃하는 메모리 셀 사이의 마진은 감소될 수 있다. 따라서, 메모리 기능 유닛에서의 전하유지영역이 도전체(예컨대, 폴리실리콘막)로 이루어지는 경우와 비교하여, 메모리 기능 유닛이 동일한 미세가공 레벨에서 형성되는 경우에서도, 메모리 셀이 차지하는 면적은 감소될 수 있다. 메모리 기능 유닛에서의 전하유지영역이 도전체로 이루어지는 경우에 있어서, 각 메모리 셀에 대해 메모리 기능 유닛을 분리하는 포토에칭 프로세스는 필요하고, 포토리소그래피 프로세스에서의 포지션닝의 마진과 에칭의 의한 막 손실의 마진도 필요하다.
또한, 기록 및 소거 동작을 보조하는 기능을 갖는 전극이 메모리 기능 유닛 상에 존재하지 않고 소자의 구조가 단순하기 때문에, 프로세스의 수가 감소되어, 생산 수득율이 증가될 수 있다. 따라서, 논리회로 또는 아날로그회로의 부품으로서 트랜지스터와 함께 형성되는 것이 용이하고, 저렴한 반도체 메모리 장치가 얻어질 수 있다.
본 발명은, 요건 (3) 및 (9)뿐만 아니라 요건 (6)이 만족되는 경우에 있어서 더욱 유용하다.
특히, 메모리 기능 유닛에서의 전하유지영역과 확산 영역이 오버랩핑됨으로써, 기록 또는 소거는 매우 낮은 전압으로 행해질 수 있다. 구제적으로는, 5V이하의 저전압으로, 기록 및 소거 동작은 행해질 수 있다. 상기 작용은 회로설계에 있어서도 매우 큰 효과이다. 플래시 메모리와 달리 칩에서 고전압을 발생시킬 필요가 없기 때문에, 큰 점유면적을 요구하는 전하펌핑회로는 생략 또는 그 규모가 축소될 수 있다. 특히, 소규모 용량의 메모리가 논리 LSI에 조정용으로 제공되는 경우, 메모리부에서의 점유면적에 관해, 메모리 셀을 구동시키는 주변회로의 점유면적이 메모리 셀보다도 지배적이다. 결과적으로, 메모리 셀용 전하펌핑회로의 생략 또는 축소는 칩 사이즈를 축소시키는 것보다 더 효과적이다.
한편, 요건 (3)이 만족되지 않는 경우에 있어서, 즉, 도전체가 메모리 기능 유닛에서 전하를 유지하는 경우에 있어서, 요건 (6)이 만족되지 않는 경우에도, 특히, 메모리 기능 유닛에서의 도전체와 확산 영역이 상호 오버랩핑되지 않는 경우에도, 기록 동작은 행해질 수 없다. 이는 메모리 기능 유닛에서의 도전체가 게이트전 극과의 용량성 커플링에 의해 기록 동작을 보조하기 때문이다.
요건 (9)가 만족되지 않는 경우에 있어서, 특히, 기록 및 소거 동작을 보조하는 기능을 갖는 전극이 메모리 기능 유닛 상에 존재하는 경우에 있어서, 요건 (6)이 만족되지 않는 경우에도, 특히, 메모리 기능 유닛에서의 도전체와 확산 영역이 상호 오버랩핑되지 않는 경우에도, 기록 동작은 행해질 수 있다.
본 발명에 따른 반도체 메모리 장치에 있어서, 메모리 셀 및 논리 트랜지스터는 동일한 칩 상에 탑재될 수 있다. 이 경우에 있어서, 본 발명에 따른 반도체 장치를 형성하는 프로세스, 특히, 메모리 셀이 트랜지스터 및 논리 트랜지스터와 같은 통상의 구조를 갖는 표준 트랜지스터를 형성하는 프로세스와 높은 친화성을 갖기 때문에, 메모리 셀 및 논리 트랜지스터는 동시에 형성될 수 있다. 결과적으로, 메모리 셀과 트랜지스터 또는 논리 트랜지스터를 조합하여 탑재시키는 프로세스는 매우 단순하게 되어, 조합된 저렴한 장치를 실현하는 것이 용이하다.
본 발명의 반도체 메모리 장치에 있어서, 메모리 셀은 메모리 기능 유닛에 2비트 또는 그 이상의 정보를 기억할 수 있다. 따라서, 메모리 셀은 4비트 이상의 정보를 기억하는 메모리 셀로서 기능할 수 있다. 메모리 셀은 2진 데이터만을 기억할 수 있다. 또한 메모리 셀은 메모리 기능 유닛의 가변저항효과에 의해 선택 트랜지스터와 메모리 트랜지스터 양자의 기능을 갖는 메모리 셀로서 기능할 수 있다.
본 발명에 따른 반도체 메모리 장치는, 다른 메모리 셀, 논리소자, 논리회로 등과의 조합에 의해 다양한 집적회로 및 전자기기에 널리 적용될 수 있다. 예컨대, 본 발명에 따른 반도체 메모리 장치는 배터리에 의해 구동되는 휴대전자기기, 특히 휴대정보단말기에 이용될 수 있다. 휴대전자기기의 예에는 휴대정보단말기, 휴대전화기, 게임기기 등이 포함된다.
이하에, 본 발명의 반도체 메모리 장치, 반도체 장치 및 휴대전자기기의 실시예를 도면을 참조하여 상세히 설명하기로 한다.
(제1 실시예)
제1 실시예의 반도체 메모리 장치는 도 1에 도시된 바와 같이 메모리 셀(1)을 갖는다.
메모리 셀(1)은 게이트 절연막(103)을 경유하여 반도체 기판(101)의 표면에 형성된 P형 웰 영역(102) 상에 형성된 게이트전극(104)을 갖는다. 게이트전극(104)의 상면 및 측면에, 전하를 유지하는 트랩핑 준위(trapping level)를 가지며 전하유지막으로서의 역할을 하는 질화규소막(109)이 배치된다. 질화규소막(109)에 있어서, 게이트전극(104)의 양 측벽의 일부는 실질적으로 전하를 유지하는 메모리 기능 유닛(105a, 105b)으로서의 역할을 한다. 메모리 기능 유닛은, 메모리 기능 유닛 또는 전하유지막에 재기록 동작에 의해 실질적으로 전하가 축적되는 부분을 나타낸다. 게이트전극(104)의 양측의 P형 웰 영역(102)에 있어서, 소스 영역과 드레인 영역으로서 기능하는 N형 확산 영역(107a, 107b)이 각각 형성된다. 확산 영역(107a, 107b)의 각각은 오프셋 구조를 갖는다. 특히, 확산 영역(107a, 107b)은 게이트전극(104) 아래의 영역(121)에 도달하지 못하고 전하유지막 아래의 오프셋 영역(120)은 채널 영역의 일부를 구성한다.
실질적으로 전하를 유지하는 메모리 기능 유닛(105a, 105b)은 게이트전극(104)의 양 측벽의 일부이다. 따라서, 질화규소막(109)이 상기 일부에 대응하는 영역에서만 형성되는 것으로 충분하다(도 2a 참조). 메모리 기능 유닛(105a, 105b)의 각각은, 도전체 또는 반도체로 각각 이루어지고 나노미터 사이즈를 갖는 미립자(111)가 절연막(112)에서 불연속점처럼 분포되어 있는 구조를 가질 수 있다(도 2b 참조). 미립자(111)가 1 nm이하의 사이즈를 갖는 경우, 양자 효과가 너무 커서, 전하가 도트를 통과하는 것이 어렵게 된다. 사이즈가 10 nm를 초과하는 경우, 실온에서 현저한 양자 효과가 나타나지 않는다. 따라서, 미립자(111)의 지름이 1 nm ~ 10 nm의 범위에 있는 것이 바람직하다. 전하유지막으로서의 역할을 하는 질화규소막(109)은 게이트전극의 양면에 측벽 스페이서 형태로 형성될 수 있다(도 3 참조).
메모리 셀의 기록 동작의 원리는 도 3 및 도 4를 참조하여 설명된다. 메모리 기능 유닛(131a, 131b) 전체가 전하를 유지하는 기능을 갖는 경우가 설명된다. '기록'은, 메모리 셀이 N 채널형인 경우 메모리 기능 유닛(131a, 131b)에 전자를 주입하는 것을 가리킨다. 이하, 메모리 셀을 N 채널형인 것으로 하여 설명한다.
제2 메모리 기능 유닛(131b)에 전자를 주입(기록)하기 위해, 도 3에 도시된 바와 같이, N형의 제1 확산 영역(107a)은 소스전극으로, N형의 제2 확산 영역(107b)은 드레인전극으로 한다. 예컨대, 0V는 제1 확산 영역(107a) 및 P형 웰 영역(102)에 인가되고, +5V는 제2 확산 영역(107b)에 인가되고, +5V는 게이트전극(104)에 인가된다. 이러한 전압 파라미터 하에서, 반전층(226)은 제1 확산 영역(107a)(소스전극)으로부터 연장되지만 제2 확산 영역(107b)(드레인전극)에 도달하지 않고, 핀치오프점(pinch-off point)이 발생한다. 전자는 고전계에 의해 핀치오프점에서 제2 확산 영역(107b)(드레인전극)까지 가속되고, 소위 열전자(고에너지 전도전자)가 된다. 제2 메모리 기능 유닛(131b)으로의 열전자의 주입에 의해, 기록이 행해진다. 열전자가 제1 메모리 기능 유닛(131a)의 주변에서 발생하지 않기 때문에, 기록은 행해지지 않는다.
한편, 제1 메모리 기능 유닛(131a)에 전자를 주입(기록)하기 위해, 도 4에 도시된 바와 같이, 제2 확산 영역(107b)은 소스전극으로, 제1 확산 영역(107a)은 드레인전극으로 한다. 예컨대, 0V는 제2 확산 영역(107b) 및 P형 웰 영역(102)에 인가되고, +5V는 제1 확산 영역(107a)에 인가되고, +5V는 게이트전극(104)에 인가된다. 제2 메모리 기능 유닛(131b)에 전자를 주입하는 경우와는 상이하게 되도록 소스와 드레인 영역을 상호 교환함으로써, 전자가 제1 메모리 기능 유닛(131a)에 주입되어 기록이 행해질 수 있다.
메모리 셀의 소거 동작의 원리는 도 5 및 도 6을 참조하여 설명된다.
제1 메모리 기능 유닛(131a)에 기억된 정보를 소거하는 제1 방법에 있어서, 도 5에 도시된 바와 같이, 제1 확산 영역(107a)에 정전압(positive voltage)(예컨대, +5V)을 인가하고, P형 웰 영역(102)에 0V를 인가함으로써, 제1 확산 영역(107a)과 P형 웰 영역(102) 사이의 PN접합은 역방향 바이어싱되고, 또한, 부전압(negative voltage)(예컨대, -5V)이 게이트전극(104)에 인가된다. 이 때에, PN접합에서 게이트전극(104)의 주변에 있어서, 부전압이 인가되는 게이트전극의 영향에 의해, 특히, 퍼텐셜의 기울기가 급하게 된다. 결과적으로, 밴드(band) 상호간의 터 널링에 의해 PN접합의 P형 웰 영역(102) 측에 핫홀[고에너지의 정공(positive hole)]이 발생된다. 핫홀은 네거티브 퍼텐셜을 갖는 게이트전극(104)을 향해 유인되고, 결과로서, 홀은 제1 메모리 기능 유닛(131a)에 주입된다. 이러한 방식에 있어서, 제1 메모리 기능 유닛(131a)에서의 정보는 소거된다. 이 때에, 제2 확산 영역(107b)에, 0V를 인가하는 것으로 충분하다.
제2 메모리 기능 유닛(131b)에 기억된 정보를 소거하는 경우에 있어서, 상기 언급된 동작은 제1 및 제2 확산 영역의 퍼텐셜을 상호 교환하는 동안에 행해진다.
제1 메모리 기능 유닛(131a)에 기억된 정보를 소거하는 제2 방법에 있어서, 도 6에 도시된 바와 같이, 정전압(예컨대, +4V)은 제1 확산 영역(107a)에 인가되고, OV는 제2 확산 영역(107b)에 인가되고, 부전압(예컨대, -4V)은 게이트전극(104)에 인가되고, 정전압(예컨대, +0.8V)는 P형 웰 영역(102)에 인가된다. 이 때, 순방향 전압은 P형 웰 영역(102)과 제2 확산 영역(107b) 사이에 인가되고, 전자는 P형 웰 영역(102)에 주입된다. 주입된 전자는 P형 웰 영역(102)과 제1 확산 영역(107a) 사이의 PN접합으로 확산되고, 상기 전자는 강한 전계에 의해 가속되어 열 전자가 된다. 열 전자에 의해, 전자-홀 쌍은 PN접합에서 발생된다. 특히, P형 웰 영역(102)과 제2 확산 영역(107b) 사이에 순방향 전압을 인가함으로써, P형 웰 영역(102)에 주입된 전자는 트리거(trigger)가 되고, 열 전자는 반대측에 위치한 PN접합에서 발생된다. PN접합에서 발생된 열 전자는 네거티브 퍼텐셜을 갖는 게이트전극(104)을 향해 유인되고, 결과적으로, 정공은 제1 메모리 기능 유닛(131a)에 주입된다.
상기 방법에 따르면, 또한, 밴드 상호간의 터널링에 의해 핫홀을 발생시키기에 불충분한 전압만이 P형 웰 영역(102)과 제1 확산 영역(107a) 사이의 PN접합에 인가되는 경우에 있어서, 제2 확산 영역(107b)으로부터 주입된 전자는 PN접합에서 전자-정공 쌍을 발생시키는 트리거가 되어, 핫홀이 발생되도록 할 수 있다. 따라서, 소거 동작에서의 전압은 감소될 수 있다. 특히, 오프셋 영역(120)(도 1 참조)이 존재하는 경우에 있어서, 네거티브 퍼텐셜이 인가되는 게이트전극에 의해 PN접합에서의 퍼텐셜의 기울기가 급하게 되는 효과는 적게 된다. 결과적으로, 밴드 상호간의 터널링에 의해 핫홀을 발생시키는 것이 어려울지라도, 제2 방법에 의해, 단점이 극복되고 저전압으로 소거 동작이 실현될 수 있다.
제1 메모리 기능 유닛(131a)에 기억된 정보를 소거하는 경우에 있어서, 제1 소거방법에 있어서는 +5V가 제1 확산 영역(107a)에 인가되어야 하지만 제2 소거방법에 있어서는 +4V로 충분하다. 상기 언급된 바와 같이, 제2 방법에 따르면, 소거시의 전압이 감소될 수 있으므로, 전력소비는 감소될 수 있고 핫 캐리어(hot carrier)에 의한 메모리 셀의 저하도 억제될 수 있다.
임의의 소거방법에 있어서, 과소거(over-erasure)는 메모리 셀에서 용이하게 발생되지 않는다. 여기서 과소거는, 메모리 기능 유닛에 축적된 정공의 양이 증가하는 경우, 포화되지 않고 임계값이 저하되는 현상을 가리킨다. 플래시 메모리를 대표하는 EEPROM에서 과소거는 큰 문제이다. 특히, 임계값이 네거티브가 되는 경우에 있어서, 메모리 셀의 선택이 불가능한 치명적인 동작불능이 발생한다. 한편, 본 발명의 반도체 메모리 장치의 메모리 셀에 있어서, 또한, 메모리 기능 유닛에 다량 의 정공이 축적되는 경우에 있어서, 전자만이 메모리 기능 유닛 아래로 유도되지만 게이트 절연막 아래의 채널 영역에서의 퍼텐셜에 영향을 거의 미치지 않는다. 소거시의 임계값이 게이트 절연막 아래의 퍼텐셜에 의해 결정되기 때문에, 과소거의 발생이 억제된다.
또한, 메모리 셀의 판독 동작의 원리는 도 7을 참조하여 설명된다.
제1 메모리 기능 유닛(131a)에 기억된 정보를 판독하는 경우에 있어서, 제1 확산 영역(107a)은 소스전극으로, 제2 확산 영역(107b)은 드레인전극으로 되고, 트랜지스터가 포화 영역에서 동작하도록 허용된다. 예컨대, OV는 제1 확산 영역(107a)과 P형 웰 영역(102)에 인가되고, +1.8V는 제2 확산 영역(107b)에 인가되고, +2V는 게이트전극(104)에 인가된다. 이 때, 제1 메모리 기능 유닛(131a)에서 전자가 축적되지 않는 경우에 있어서, 드레인 전류가 흐르는 경향이 있다. 한편, 제1 메모리 기능 유닛(131a)에서 전자가 축적되는 경우에 있어서, 반전층이 제1 메모리 기능 유닛(131a)의 주변에서 용이하게 형성되지 않기 때문에, 드레인 전류가 흐르지 않는다. 따라서, 드레인 전류를 검출함으로써, 제1 메모리 기능 유닛(131a)에 기억된 정보가 판독될 수 있다. 드레인 주변의 영역에서 핀치오프점이 발생하기 때문에 제2 메모리 기능 유닛(131b)에서의 전하축적의 유무는 드레인 전류에 영향을 미치지 않는다.
제2 메모리 기능 유닛(131b)에 기억된 정보를 판독하는 경우에 있어서, 제2 확산 영역(107b)은 소스전극으로, 제1 확산 영역(107a)은 드레인전극으로 하고, 트랜지스터는 포화 영역에서 동작한다. 예컨대, 제2 확산 영역(107b) 및 P형 웰 영역(102)에 0V를, 제1 확산 영역(107a)에 +1.8V를, 그리고 게이트전극(104)에 +2V를 인가하는 것은 충분하다. 제1 메모리 기능 유닛(131a)에 기억된 정보를 판독하는 경우의 소스와 드레인 영역을 상호 교환함으로써, 제2 메모리 기능 유닛(131b)에 기억된 정보는 판독될 수 있다.
게이트전극(104)으로 덮히지 않는 채널 영역[오프셋 영역(120)]이 남아 있는 경우에 있어서, 게이트전극(104)으로 덮히지 않는 채널 영역에서, 메모리 기능 유닛(131a, 131b)에서의 과잉전하의 유무에 따라 반전층이 소실 또는 형성되고, 그 결과, 큰 히스테리시스(임계값에서의 변화)가 얻어진다. 그러나, 오프셋 영역(120)이 지나치게 넓은 경우, 드레인 전류는 크게 감소되고 판독속도는 크게 지연된다. 따라서, 충분한 히스테리시스와 판독속도를 얻을 수 있도록 오프셋 영역(120)의 폭을 결정하는 것이 바람직하다.
또한, 확산 영역(107a, 107b)이 게이트전극(104)단에 도달하는 경우, 즉, 확산 영역(107a, 107b)이 게이트전극(104)과 오버랩핑되는 경우에 있어서, 기록 동작에 의해 트랜지스터의 임계값은 거의 변하지 않는다. 그러나, 소스/드레인단에서의 기생저항은 크게 변하고, (한자리수 이상에 의해) 드레인 전류는 크게 감소된다. 따라서, 드레인 전류을 검출함으로써 판독은 행해질 수 있고, 메모리로서의 기능은 얻어질 수 있다. 보다 큰 메모리 히스테리시스 효과가 필요한 경우에 있어서, 확산 영역(107a, 107b)과 게이트전극(104)이 오버랩핑되지 않는 것[오프셋 영역(120)이 존재하는 것]이 바람직하다.
상기 동작 방법에 의해, 하나의 트랜지스터당 선택적으로 2비트가 기록/소거 될 수 있다. 메모리 셀의 게이트전극(104)에 워드라인(WL)을 접속시키고, 제1 확산 영역(107a)에 제1 비트라인(BL1)을 접속시키고, 제2 확산 영역(107b)에 제2 비트라인(BL2)을 접속시키고, 메모리 셀을 배치시킴으로써, 메모리 셀 어레이는 구성될 수 있다.
상기 언급된 동작 방법에 있어서, 소스전극과 드레인전극을 상호 교환함으로써, 하나의 트랜지스터당 2비트의 기록 및 소거가 행해진다. 대안으로, 소스전극과 드레인전극을 고정함으로써, 트랜지스터는 1비트 메모리로서 동작할 수 있다. 이 경우에 있어서, 공통고정전압이 소스 및 드레인 영역 중 하나에 인가될 수 있으므로, 소스/드레인 영역에 접속된 비트라인의 수는 절반으로 감소될 수 있다.
상기 설명으로부터 명백한 바와 같이, 본 발명의 반도체 메모리 장치의 메모리 셀에 있어서, 메모리 기능 유닛이 게이트 절연막과 독립적으로 형성되고, 게이트전극의 양측에 형성되기 때문에, 2비트 동작이 가능하다. 각 메모리 기능 유닛은 게이트전극에 의해 분리되어 있기 때문에, 재기록시의 간섭이 효과적으로 억제된다. 또한, 게이트 절연막이 메모리 기능 유닛으로부터 분리되어 있기 때문에, 박막화될 수 있고 단채널효과가 억제될 수 있다. 따라서, 메모리 셀과, 그에 따라서, 반도체 메모리 장치의 사이즈에서의 감소는 용이하게 실현될 수 있다.
(제2 실시예)
제2 실시예에 따른 반도체 메모리 장치에서의 메모리 셀은, 도 8에 도시된 바와 같이, 각각의 메모리 기능 유닛(261, 262)이 (전하를 축적하는 영역 및 전하를 유지하는 기능을 갖는 막이 될 수 있는) 전하를 유지하는 영역 및 전하의 이탈 을 억제하는 영역(또는 전하의 이탈을 억제하는 기능을 갖는 막)에 의해 구성되는 것을 제외하고는, 도 1의 메모리 셀(1)과 실질적으로 유사한 구성을 갖는다.
메모리 유지특성을 향상시키는 관점으로부터, 바람직하게는, 메모리 기능 유닛은, 전하를 유지하는 기능을 갖는 전하유지막과 절연막을 포함한다. 제2 실시예에 있어서, 전하를 트래핑하는 준위를 갖는 질화규소막(242)은 전하유지막으로서 이용되고, 전하유지막에 축적된 전하의 소실을 방지하는 기능을 갖는 산화실리콘막(241, 243)은 절연막으로서 이용된다. 메모리 기능 유닛이 전하유지막과 절연막을 포함함으로써, 전하의 소실이 방지되어, 유지특성이 향상될 수 있다. 메모리 기능 유닛이 전하유지막에 의해서만 구성되는 경우와 비교해 보면, 전하유지막의 체적이 적당히 감소될 수 있고, 전하유지막에서의 전하의 이동이 제한될 수 있고, 정보를 유지하는 동안에 전하이동에 의한 특성변화의 발생이 억제될 수 있다. 또한, 질화규소막(242)이 산화실리콘막(241, 243)에 의해 샌드위칭되는 구조를 사용함으로써, 재기록 동작시의 전하주입효율이 높아지므로, 보다 고속의 동작이 행해질 수 있다. 메모리 셀에 있어서, 질화규소막(242)은 강유전체로 대치될 수 있다.
메모리 기능 유닛(261, 262)에서 전하를 유지하는 영역[질화규소막(242)]은 확산 영역(212, 213)과 오버랩핑된다. 여기서, 오버랩핑은, 확산 영역(212, 213)의 적어도 일부 상에 전하를 유지하는 영역의 적어도 일부가 존재한다는 것을 의미한다. 도면부호 211은 반도체 기판을, 도면부호 214는 게이트 절연막을, 도면부호 217은 게이트전극을 가리키고, 도면부호 271은 게이트전극(217)과 확산 영역(212, 213) 사이의 오프셋 영역을 나타낸다. 도시되지는 않았지만, 게이트 절연막(214) 아래의 반도체 기판(211)의 표면은 채널 영역으로서의 역할을 한다.
메모리 기능 유닛(261, 262)에서 전하를 유지하는 영역으로서의 질화규소막(242)이 확산 영역(212, 213)과 오버랩핑되는 경우에 얻어지는 효과가 설명된다.
도 9에 도시된 바와 같이, 메모리 기능 유닛(262)의 주변부에 있어서, 게이트전극(217)과 확산 영역(213) 사이의 오프셋량이 W1이고 게이트전극의 채널길이방향의 단면에서 메모리 기능 유닛(262)의 폭이 W2인 경우, 메모리 기능 유닛(262)과 확산 영역(213) 사이의 오버랩핑량은 W2-W1으로 표현된다. 여기서, 메모리 기능 유닛(262)에서 산화실리콘막(242)에 의해 구성된 메모리 기능 유닛(262)이 확산 영역(213)과 오버랩핑된다는 것, 즉, W2 > W1의 관계가 만족된다는 것이 중요하다.
도 9에 있어서, 메모리 기능 유닛(262)에서 질화규소막(242)의 게이트전극(217)으로부터 떨어진 측의 단이, 게이트전극(217)으로부터 떨어진 측의 메모리 기능 유닛(262)의 단과 일치하기 때문에, 메모리 기능 유닛(262)의 폭은 W2로서 정의된다.
도 10에 도시된 바와 같이, 메모리 기능 유닛(262a)에서 질화규소막(242a)의 게이트전극으로부터 떨어진 측의 단이, 게이트전극으로부터 떨어진 측의 메모리 기능 유닛(262a)의 단과 일치하지 않기 때문에, W2는 게이트전극단에서 질화규소막(242a)의 게이트전극으로부터 떨어진 측의 단까지의 거리로서 정의될 수 있다.
도 11은 메모리 기능 유닛(262)의 폭(W2)이 100nm로 고정되고 도 9의 메모리 셀의 구조에서 오프셋량(W1)이 변하게 되는 경우의 드레인 전류(Id)를 나타낸다. 여기서, 메모리 기능 유닛(262)이 소거상태에 있고(홀이 축적되고), 확산 영역(212, 213)이 각각 소스전극과 드레인전극으로서의 역할을 한다는 가정에서의 디바이스 시뮬레이션에 의해 드레인 전류는 얻어진다.
도 11로부터 명백한 바와 같이, W1이 100nm 이상인[즉, 질화규소막(242)과 확산 영역(213)이 상호 오버랩핑되지 않는] 범위에서, 드레인 전류는 급속하게 감소된다. 드레인 전류값이 판독 동작속도에 거의 비례하기 때문에, 메모리의 성능은 100nm 이상의 W1으로 급속하게 악화된다. 한편, 질화규소막(242)과 확산 영역(213)이 상호 오버랩핑되는 범위에 있어서, 드레인 전류는 완만하게 감소된다. 따라서, 대량생산에서의 변이를 또한 고려하는 경우에 있어서, 전하를 유지하는 기능을 갖는 막으로서 질화규소막(242)의 적어도 일부가 소스 및 드레인 영역과 오버랩핑되지 않는다면, 사실상 메모리 기능을 얻는다는 것이 어렵다.
디바이스 시뮬레이션의 결과에 기초하여, W2를 100nm로 고정하고 W1을 설계값으로서 60nm 및 100nm로 하여, 메모리 셀 어레이가 생산된다. W1이 60nm인 경우에 있어서, 질화규소막(242)과 확산 영역(212, 213)은 설계값으로서 40nm까지 서로 오버랩핑된다. W1이 100nm인 경우에 있어서, 설계값으로서 오버랩핑되지 않는다. 메모리 셀 어레이의 판독시간이 측정되어 변이를 고려한 최악의 경우들이 상호 비교된다. W1이 설계값으로서 60nm인 경우에 있어서, 판독 액세스 시간은 다른 경우에 비해 100배 빠르다. 실제로, 판독 액세스 시간은 비트당 100n/sec 이하인 것이 바람직하다. W1=W2인 경우, 그 조건은 성취될 수 없다. 제조 변이까지도 고려한 경우에 있어서, (W2-W1) > 10nm인 것이 더욱 바람직하다.
메모리 기능 유닛(261)[영역(281)]에 기억된 정보를 판독하기 위해, 제1 실시예와 유사한 방식으로, 확산 영역(212)을 소스전극으로, 확산 영역(213)을 드레인 영역으로 하고, 채널 영역에서 드레인 영역에 근접한 측에 핀치오프점을 형성시키는 것이 바람직하다. 특히, 2개의 메모리 기능 유닛 중 하나에 기억된 정보를 판독하는 경우에, 채널 영역에 있어서, 다른 하나의 메모리 기능 유닛에 근접한 영역에 핀치오프점을 형성하는 것이 바람직하다. 메모리 기능 유닛(262)의 기억상태에 관계없이 배치됨으로써, 메모리 기능 유닛(261)에 기억된 정보는 고감도로 검출될 수 있고, 2비트 동작을 가능하게 하는 큰 요소이다.
한편, 2개의 메모리 기능 유닛 중 하나에만 정보를 기억시키는 경우 또는 2개의 메모리 기능 유닛을 동일한 기억상태로 하여 사용하는 경우에 있어서, 판독시에 핀치오프점을 반드시 형성해야 되는 것은 아니다.
도 8에 도시되지 않지만, 반도체 기판(211)의 표면에 웰 영역(N채널소자의 경우에 있어서 P형 웰)을 형성하는 것이 바람직하다. 웰 영역을 형성함으로써, 채널 영역의 불순물 농도를 메모리 동작(재기록 동작과 판독 동작)에 최적으로 하면서, 다른 전기특성[내전압(withstand voltage), 접합용량 및 단채널효과]을 제어하는 것이 용이하게 된다.
바람직하게도, 메모리 기능 유닛은 게이트 절연막 표면과 거의 평행하게 배치된 전하유지막을 포함한다. 즉, 메모리 기능 유닛에서의 전하유지막의 상면의 준 위가 게이트 절연막(214)의 상면의 준위에 평행하게 위치하는 것이 바람직하다. 구체적으로는, 도 12에 도시된 바와 같이, 메모리 기능 유닛(262)의 전하유지막으로서 질화규소막(242)은 게이트 절연막(214)의 표면과 거의 평행한 표면을 갖는다. 즉, 게이트 절연막(214)의 표면에 대응하는 준위에 평행한 준위에서 질화규소막(242a)이 형성되는 것이 바람직하다.
메모리 기능 유닛(262)에 있어서 게이트 절연막(214)의 표면에 거의 평행한 질화규소막(242a)의 존재에 의해, 질화규소막(242a)에 축적된 전하량에 따라 오프셋 영역(271)에서의 반전층의 형성의 용이함은 효과적으로 제어될 수 있다. 따라서, 메모리 효과는 증대될 수 있다. 게이트 절연막(214)의 표면과 거의 평행하게 질화규소막(242a)을 형성함으로써, 오프셋량(W1)이 변하는 경우에 있어서도, 메모리 효과의 변화가 비교적 적게 유지될 수 있고, 메모리 효과의 변이가 억제될 수 있다. 또한, 질화규소막(242a)에서 상부방향으로의 전하의 이동이 억제되고, 정보를 유지하는 동안 전하이동으로 인한 특성변화의 발생이 억제될 수 있다.
바람직하게도, 메모리 기능 유닛(262)은, 게이트 절연막(214)의 표면과 거의 평행한 질화규소막(242a)과 채널 영역(또는 웰 영역)을 분리하는 절연막[예컨대, 산화실리콘막(244)에서의 오프셋 영역(271) 상의 부분]을 포함한다. 절연막에 의해, 전하유지막에 축적된 전하의 소실은 억제되고 우수한 유지특성을 갖는 메모리 셀이 얻어질 수 있다.
질화규소막(242a)의 두께를 제어하고 질화규소막(242a) 아래의 절연막의 두께를 일정하게 제어함으로써, 반도체 기판의 표면에서 전하유지막에 축적된 전하까 지의 거리는 거의 일정하게 유지될 수 있다. 구체적으로는, 반도체 기판의 표면에서 전하유지막에 축적된 전하까지의 거리는, 질화규소막(242a) 아래의 절연막의 최소 두께값에서 질화규소막(242a) 아래의 절연막의 최대 두께값과 질화규소막(242a)의 최대 두께값의 합까지의 범위에서 제어될 수 있다. 결과적으로, 질화규소막(242a)에 축적된 전하에 의해 발생되는 전기력선의 밀도는 거의 제어될 수 있고, 메모리 셀의 메모리 효과에서의 변이는 매우 감소될 수 있다.
(제3 실시예)
제3 실시예의 반도체 메모리 장치에서의 메모리 기능 유닛(262)은, 전하유지막으로서 질화규소막(242)이 도 13에 도시된 바와 같이 거의 일정한 두께를 갖고 게이트 절연막(214)의 표면과 거의 평행하게 배치되고[영역(281)], 또한, 게이트전극(217)의 측면과 거의 평행하게 배치된[영역(282)] 형상을 갖는다.
정전압이 게이트전극(217)에 인가되는 경우에 있어서, 메모리 기능 유닛(262)에서의 전기력선(283)은 화살표로 표시된 바와 같이 질화규소막(242)을 2회 통과한다. 부전압이 게이트전극(217)에 인가되는 경우, 전기력선의 방향은 반대가 된다. 여기서, 질화규소막(242)의 비유전율은 약 6이고, 산화실리콘막(241, 243)의 비유전율은 약 4이다. 따라서, 전하유지막의 영역(281)에만 존재하는 경우에 비해, 전기력선(283)의 방향에 있어서 메모리 기능 유닛(262)의 유효한 비유전율은 높고 전기력선의 양단에서의 전위차는 더욱 감소될 수 있다. 즉, 게이트전극(217)에 인가된 전압의 다량 부분이 오프셋 영역(271)에서의 전계을 강하게 하기 위해 사용된다.
재기록 동작에서 질화규소막(242)에 전하가 주입되는 이유는 오프셋 영역(271)에서의 전계에 의해 발생된 전하가 유인되기 때문이다. 따라서, 화살표(282)에 의해 표시된 전하유지막을 포함함으로써, 메모리 기능 유닛(262)으로 주입된 전하는 재기록 동작에서 증가되고, 재기록 속도도 증가된다.
산화실리콘막(243)의 일부가 또한 질화규소막인 경우에 있어서, 즉, 전하유지막의 준위가 게이트 절연막(214)의 표면에 대응하는 준위와 평행하지 않은 경우에 있어서, 질화규소막에서의 전하의 상방향 이동은 현저하게 되고, 유지특성은 악화된다.
보다 바람직하게도, 질화규소막을 대신하여, 전하유지막은 매우 높은 비유전율을 갖는 산화하프늄과 같은 고유전체로 이루어진다.
메모리 기능 유닛은, 게이트 절연막의 표면과 거의 평행한 전하유지막과 채널 영역(또는 웰 영역)을 분리하는 절연막[산화실리콘막(241)에서의 오프셋 영역(271) 상의 부분]을 더 포함하는 것이 바람직하다. 절연막에 의해, 전하유지막에 축적된 전하의 소실이 억제되고, 유지특성이 더욱 향상될 수 있다.
바람직하게도, 메모리 기능 유닛은, 게이트전극과 게이트전극의 측면과 거의 평행하게 연장된 전하유지막을 분리하는 절연막[산화실리콘막(241)에서의 게이트전극(217)에 접한 부분]을 더 포함한다. 절연막은 게이트전극에서 전하유지막으로의 전하의 주입을 방지하여 전기특성에서의 변화를 방지한다. 따라서, 메모리 셀의 신뢰성이 개선될 수 있다.
또한, 제2 실시예와 유사한 방식으로, 질화규소막(242) 아래의 절연막[산화 실리콘막(241)에서의 오프셋 영역(271) 상의 부분]의 두께를 일정하게 제어하고 게이트전극의 측면 상의 절연막[산화실리콘막(241)에서의 게이트전극(217)에 접한 부분]의 두께를 일정하게 제어하는 것이 바람직하다. 결과적으로, 질화규소막(242)에 축적된 전하에 의해 발생되는 전기력선의 밀도는 거의 제어될 수 있고, 전하누설이 방지될 수 있다.
(제4 실시예)
제4 실시예에 있어서, 반도체 메모리 장치에서의 메모리 셀의 게이트전극, 메모리 기능 유닛, 및 소스와 드레인 영역 사이의 거리의 최적화가 설명된다.
도 14에 도시된 바와 같이, 도면부호 A는 채널 길이방향의 절단면에 있어서의 게이트전극의 길이를 나타내고, 도면부호 B는 소스 및 드레인 영역 사이의 거리(채널 길이)를 나타내고, 도면부호 C는 메모리 기능 유닛 중 하나의 단에서 다른 메모리 기능 유닛의 단까지의 거리, 즉, 채널 길이방향의 절단면에 있어서 메모리 기능 유닛 중 하나의 전하를 유지하는 기능을 갖는 막의 단(게이트전극으로부터 떨어진 측)에서 다른 메모리 기능 유닛의 전하를 유지하는 기능을 갖는 막의 단(게이트전극으로부터 떨어진 측) 사이의 거리를 나타낸다.
이러한 메모리 셀에 있어서, B<C인 것이 바람직하다. 이러한 관계를 만족시킴으로써, 채널 영역의 게이트전극(217) 아래의 부분과 확산 영역(212, 213) 사이에 오프셋 영역(271)이 존재한다. 결과적으로, 메모리 기능 유닛(261, 262)[질화규소막(242)]에 축적된 전하에 의해 전체 오프셋 영역(271)에서 반전의 용이성이 효과적으로 변동한다. 따라서, 메모리 효과는 증대되고, 특히, 고속 판독 동작이 실 현된다.
게이트전극(217)과 확산 영역(212, 213)이 상호로부터 오프셋되는 경우에 있어서, 즉, A<B인 관계가 만족되는 경우에 있어서, 전압이 게이트전극에 인가되는 때의 오프셋 영역에서의 반전의 용이성이, 메모리 기능 유닛에 축적된 전하량에 따라 크게 변하기 때문에, 메모리 효과는 증대되고, 짧은 채널 효과는 저하될 수 있다.
그러나, 메모리 효과가 나타나는 한, 오프셋 영역(271)이 반드시 존재해야 되는 것은 아니다. 또한 오프셋 영역(271)이 존재하지 않는 경우에 있어서, 확산 영역(212, 213)에서의 불순물 농도가 충분하게 낮다면, 메모리 기능 유닛(261, 262)[질화규소막(242)]에서 메모리 효과가 발현될 수 있다.
따라서, A<B<C인 것이 가장 바람직하다.
(제5 실시예)
제5 실시예에 있어서의 반도체 메모리 장치의 메모리 셀은, 도 15에 도시된 바와 같이, 제2 실시예에 있어서의 반도체 기판으로서 SOI 기판이 사용된 것을 제외하고는 제2 실시예와 실질적으로 유사한 구성을 갖는다.
메모리 셀에 있어서, 반도체 기판(286) 상에 매립된 산화막(288)이 형성되고, 매립된 산화막(288) 상에 SOI층이 형성된다. SOI층에 있어서, 확산 영역(212, 213)이 형성되고 다른 영역이 바디 영역(287)이 된다.
메모리 셀에 의해서도, 제2 실시예의 메모리 셀과 유사한 작용 및 효과가 얻어진다. 또한, 확산 영역(212, 213)과 바디 영역(287) 사이의 접합용량이 현저하게 감소되기 때문에, 장치의 고속동작화와 저소비전력화가 실현될 수 있다.
(제6 실시예)
제6 실시예에 있어서의 반도체 메모리 장치의 메모리 셀은, 도 16에 도시된 바와 같이, P형 고농도 영역(291)이 N형 확산 영역(212, 213)의 채널측에 인접하여 부가된 경우를 제외하고는 제2 실시예의 메모리 셀과 실질적으로 유사한 구성을 갖는다.
특히, P형 고농도 영역(291)에서의 P형 불순물(예컨대, 붕소)의 농도는 영역(292)에서의 P형 불순물의 농도보다 높다. P형 고농도 영역(291)에서의 적당한 P형 불순물 농도는, 예컨대, 대략 5×1017~1×1019cm-3이다. 영역(292)의 P형 불순물 농도는, 예컨대, 5×1016~1×1018cm-3가 될 수 있다.
P형 고농도 영역(291)을 제공함으로써, 확산 영역(212, 213)과 반도체 기판(211) 사이의 접합은 메모리 기능 유닛(261, 262) 아래에서 급준하게 된다. 결과적으로, 기록 및 소거 동작에서 핫 캐리어가 용이하게 발생되어, 기록 및 소거 동작의 전압이 감소될 수 있거나 기록 동작과 소거 동작이 고속으로 행해질 수 있다. 또한, 영역(292)에서의 불순물 농도가 비교적 낮기 때문에, 메모리가 소거상태에 있는 경우의 임계값은 낮고, 드레인 전류는 크다. 결과적으로, 판독속도가 개선된다. 따라서, 기록전압이 낮거나 고속의 기록 및 고속의 판독이 가능한 메모리 셀이 얻어질 수 있다.
도 16에 있어서, 소스/드레인 영역의 주변에 있어서 메모리 기능 유닛 아래 에(즉, 게이트전극 바로 아래가 아님) P형 고농도 영역(291)을 제공함으로써, 전체 트랜지스터의 임계값은 현저하게 증가한다. 그 증가의 정도는, P형 고농도 영역(291)이 게이트전극 바로 아래에 위치하는 경우에 비해 훨씬 크다. 메모리 기능 유닛에 기록전하(트랜지스터가 N채널형인 경우의 전자)가 축적되는 경우에 있어서,그 차이는 훨씬 더 크다. 한편, 메모리 기능 유닛에 충분한 소거전하(트랜지스터가 N채널형인 경우의 정공)가 축적되는 경우에 있어서, 전체 트랜지스터의 임계값은, 게이트전극 아래의 채널 영역[영역(292)]에서의 불순물 농도에 의해 결정된 임계값까지 감소한다. 즉, 소거 동작에서의 임계값은 P형 고농도 영역(291)의 불순물 농도에 의존하지 않지만, 기록 동작에서의 임계값은 크게 영향을 받는다. 따라서, 메모리 기능 유닛 아래 및 소스/드레인 영역 주변에 P형 고농도 영역(291)을 배치함으로써, 기록 동작에서의 임계값만이 크게 변동하고, 메모리 효과(기록 동작에서의 임계값과 소거 동작에서의 임계값 사이의 차)가 현저하게 증대될 수 있다.
(제7 실시예)
제7 실시예에 있어서의 반도체 메모리 장치의 메모리 셀은, 도 17에 도시된 바와 같이, 전하유지막[질화규소막(242)]과 채널 영역 또는 웰 영역을 분리시키는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다 얇은 것을 제외하고는 제2 실시예의 메모리 셀과 실질적으로 유사한 구성을 갖는다.
게이트 절연막(214)의 두께(T2)는 메모리의 재기록 동작시에 내전압의 요청으로부터 하한값을 갖는다. 그러나, 절연막의 두께(T1)는 내전압의 요청과는 관계없이 T2보다 얇게 될 수 있다.
메모리 셀에 있어서 하기의 이유로 인해 T1에 대한 설계의 자유도가 높다.
메모리 셀에 있어서, 전하유지막과 채널 영역 또는 웰 영역을 분리시키는 절연막은 게이트전극과 채널 영역 또는 웰 영역에 의해 샌드위칭되지 않는다. 결과적으로, 전하유지막과 채널 영역 또는 웰 영역을 분리시키는 절연막에, 게이트전극과 채널 영역 또는 웰 영역 사이에 작용하는 고전계가 직접적으로 작용하지 않고, 게이트전극으로부터 횡방향으로 확산되는 비교적 약한 전계가 작용한다. 결과적으로, 게이트 절연막으로의 내전압의 요청과는 관계없이, T1은 T2보다 얇게 될 수 있다.
T1을 얇게 만듬으로써, 메모리 기능 유닛으로의 전하의 주입은 용이하게 되고, 기록 동작과 소거 동작의 전압은 감소되거나 기록 동작과 소거 동작이 고속으로 행해질 수 있다. 전하가 질화규소막(242)에 축적되는 경우 채널 영역 또는 웰 영역에서의 유인된 전하량이 증가하기 때문에, 메모리 효과가 증대될 수 있다.
메모리 기능 유닛에서의 전기력선은, 도 13의 화살표(284)에 의해 표시된 바와 같이, 질화규소막(242)을 통과하지 않는 짧은 전기력선을 포함한다. 비교적 짧은 전기력선 상에는 비교적 전계강도가 크기 때문에, 전기력선에 따른 전계는 재기록 동작에서 큰 역할을 한다. T1을 얇게 함으로써, 질화규소막(242)은 도면의 아래측으로 위치하게 되고, 화살표(283)에 의해 표시된 전기력선은 질화규소막을 통과한다. 결과적으로, 전기력선(284)에 따른 메모리 기능 유닛에서의 효과적인 비유전율이 증가되고, 전기력선의 양단에서의 전위차가 더욱 감소될 수 있다. 따라서, 게이트전극(217)에 인가된 전압의 대다수가 오프셋 영역에서의 전계를 강하게 하기 위해 사용되고, 기록 동작과 소거 동작은 고속화된다.
대조적으로, 예컨대, 플래시 메모리를 대표하는 EEPROM에 있어서, 플로팅 게이트와 채널 영역 또는 웰 영역을 분리시키는 절연막은 게이트전극(제어 게이트)과 채널 영역 또는 웰 영역에 의해 샌드위칭되기 때문에, 게이트전극으로부터의 고전계가 직접 작용한다. 따라서, EEPROM에 있어서, 플로팅 게이트와 채널 영역 또는 웰 영역을 분리시키는 절연막의 두께는 제한되고, 메모리 셀의 기능의 최적화가 저해된다.
상기로부터 명백하게 된 바와 같이, T1<T2로 함으로써, 메모리의 내전압 성능을 악화시키지 않고, 기록 및 소거 동작의 전압이 감소되거나, 기록 동작과 소거 동작이 고속으로 행해지고, 또한 메모리 효과가 증대될 수 있다. 더욱 바람직하게도, 절연막의 두께(T1)는, 제조 프로세스에 의한 균일성 또는 질이 기결정된 수준으로 유지될 수 있고 유지특성이 극히 악화되지 않는 한계인 0.8nm이상이다.
구체적으로는, 설계면에서 높은 내전압을 요구하는 액정 드라이버(LSI)의 경우에 있어서, 액정 패널(TFT)을 구동하기 위해, 최대 15~18V의 전압이 요구되기 때문에, 통상, 게이트 산화막은 얇게 될 수 없다. 액정 드라이버(LSI)에 화상조정용 비휘발성 메모리를 탑재하는 경우에 있어서, 본 발명의 메모리 셀에서는, 게이트 절연막의 두께와는 독립하여 전하유지막[질화규소막(242)]과 채널 영역 또는 웰 영역을 분리시키는 절연막의 두께가 최적으로 설계될 수 있다. 예컨대, 게이트전극 길이(워드라인 폭) 250nm를 갖는 메모리 셀에 대하여 T1=20nm, T2=10nm으로 개별적으로 설정될 수 있으므로, 높은 기록효율을 갖는 메모리 셀이 실현될 수 있다(T1이 통상의 논리 트랜지스터의 두께보다 두꺼운 경우 단채널효과가 발생하지 않는 이유 는 소스 및 드레인 영역이 게이트전극으로부터 오프셋되기 때문이다).
(제8 실시예)
제8실시예에 있어서의 반도체 메모리 장치의 메모리 셀은, 도 18에 도시된 바와 같이, 전하유지막[질화규소막(242)]과 채널 영역 또는 웰 영역을 분리시키는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다 두꺼운 것을 제외하고는 제2 실시예의 메모리 셀과 실질적으로 유사한 구성을 갖는다.
게이트 절연막(214)의 두께(T2)는 소자의 단채널효과를 방지하려는 요청에 의해 상한값을 갖는다. 그러나, 단채널효과를 방지하려는 요청과는 관계없이 절연막의 두께(T1)은 T2보다 두껍게 될 수 있다. 특히, 스케일링에서의 축소화가 진행되는 경우(게이트 절연막의 박막화가 진행되는 경우), 게이트 절연막의 두께와는 독립하여 전하유지막[질화규소막(242)]과 채널 영역 또는 웰 영역을 분리시키는 절연막의 두께가 최적으로 설계될 수 있다. 따라서, 메모리 기능 유닛이 스케일링을 방해하지 않는 효과가 얻어진다.
메모리 셀에 있어서 T1을 설계하는 자유도가 높은 이유는, 이미 설명된 바와 같이, 전하유지막과 채널 영역 또는 웰 영역을 분리시키는 절연막이 게이트전극과 채널 영역 또는 웰 영역에 의해 샌드위칭되지 않기 때문이다. 결과적으로, 게이트 절연막에 대한 단채널효과를 방지하려는 요청과는 관계없이, T1은 T2보다 두껍게 될 수 있다.
T1을 두껍게 함으로써, 메모리 기능 유닛에 축적된 전하의 소실이 방지되고 메모리의 유지특성이 향상될 수 있다.
따라서, T1>T2로 함으로써, 메모리의 단채널효과를 악화시키지 않고 유지특성이 향상될 수 있다.
절연막의 두께(T1)는, 기록속도의 저하를 고려하여, 20nm이하로 하는 것이 바람직하다.
구체적으로는, 플래시 메모리를 대표하는 종래의 비휘발성 메모리에 있어서, 선택 게이트전극은 기록/소거 게이트전극으로서의 역할을 하고, 또한 기록/소거 게이트전극에 대응하는 (플로팅 게이트를 포함하는) 게이트 절연막은 전하축적막으로서의 역할을 한다. 소형화(단채널효과를 억제하기 위해 박막화가 필수임)의 요청과 신뢰성확보(유지전하의 누설을 억제하기 위해, 플로팅 게이트와 채널 영역 또는 웰 영역을 분리시키는 절연막의 두께가 대략 7nm이하로 감소될 수 있음)의 요청이 상반되기 때문에, 소형화는 어렵다. 실제로, ITRS(International Technology Roadmap for Semiconductors)에 따르면, 대략 0.2 마이크론(micron) 이하의 물리 게이트 길이에서의 축소는 목적이 되지 않는다. 메모리 셀에 있어서, 상기 언급된 바와 같이 T1과 T2가 개별적으로 설계될 수 있기 때문에, 소형화가 가능하다.
예컨대, 45nm의 게이트전극 길이를 갖는 메모리 셀에 대해, T2=4nm 및 T1=7nm가 개별적으로 설정되고, 단채널효과가 발생되지 않는 메모리 셀이 실현될 수 있다. T2가 통상의 논리 트랜지스터의 두께보다 두껍게 설정되는 경우에도 단채널효과가 발생되지 않은 이유는 소스/드레인 영역이 게이트전극으로부터 오프셋되기 때문이다.
소스/드레인 영역이 메모리 셀의 게이트전극으로부터 오프셋되기 때문에, 통 상의 논리 트랜지스터에 비해, 소형화가 더욱 용이하게 된다.
기록과 소거를 보조하는 전극이 메모리 기능 유닛의 상부에 존재하지 않기 때문에, 기록과 소거를 보조하는 전극과 채널 영역 또는 웰 영역 사이에서 작용하는 고전계는, 전하유지막과 채널 영역 또는 웰 영역을 분리시키는 절연막 상에 직접 작용하지 않지만, 게이트전극으로부터 횡방향으로 확산하는 비교적 약한 전계만이 작용한다. 결과적으로, 동일한 가공세대의 논리 트랜지스터의 게이트 길이보다 동일 또는 작게 감소된 게이트 길이를 갖는 메모리 셀은 실현될 수 있다.
(제9 실시예)
제9 실시예는, 반도체 메모리 장치의 메모리 셀의 재기록시의 전기특성에서의 변화에 관한 것이다.
N채널형 메모리 셀에 있어서, 메모리 기능 유닛에서의 전하량이 변하는 경우, 도 19에 도시된 바와 같이 드레인 전류(Id)-게이트 전압(Vg) 특성(실측값)이 나타난다.
도 19로부터 명백한 바와 같이, 소거상태(실선)에서 기록 동작을 행하는 경우에 있어서, 단순하게 임계값이 증가할 뿐만 아니라, 서브-임계값 영역에서 그래프의 기울기가 현저하게 감소된다. 결과적으로, 게이트 전압(Vg)이 비교적 높은 영역에 있어서도, 소거상태와 기록상태 사이의 드레인 전류비가 크다. 예컨대, Vg=2.5V인 경우에도, 두자리 수 이상의 전류비가 유지된다. 그 특성은 플래시 메모리의 경우(도 29)와는 크게 다르다.
이러한 특성의 출현은, 게이트전극과 확산 영역이 상호로부터 오프셋되고, 게이트 전계가 오프셋 영역에 용이하게 도달하지 못 하기 때문에 발생하는 특별한 현상이다. 메모리 셀이 기록상태에 있는 경우, 정전압이 게이트전극에 인가되는 경우에도, 메모리 기능 유닛 아래의 오프셋 영역에서 반전층은 형성되는 것이 극히 어렵다. 이는 기록상태의 서브-임계값 영역에서 Id-Vg 곡선의 기울기가 완만하도록 야기한다.
한편, 메모리 셀이 소거상태에 있는 경우, 고밀도의 전자가 오프셋 영역으로 유인된다. 또한, OV가 게이트전극에 인가되는 경우(즉, 게이트전극이 오프상태에 있는 경우), 전자는 게이트전극 아래의 채널로 유인되지 않는다(결과적으로, 오프상태의 전류가 적다). 이는 서브-임계값 영역에서 Id-Vg 곡선의 기울기가 급준하고, 임계값 이상의 영역에서 전류 증가비(컨덕턴스)가 높도록 야기한다.
상기로부터 명백히 이해된 바와 같이, 본 발명의 반도체 메모리 장치의 메모리 셀에 있어서, 기록 동작과 소거 동작 사이의 드레인 전류비는 특히 크게 될 수 있다.
이상, 본 발명에 따른 반도체 메모리 장치에서의 비휘발성 메모리부를 형성하는 메모리 셀에 대하여 설명되었다.
이하, 상기 언급된 메모리 셀을 갖는 비휘발성 메모리부과 휘발성 메모리부를 포함하는 반도체 메모리 장치가 설명된다.
(제10 실시예)
제10 실시예는 내부에 배치된 복수의 메모리 셀을 갖는 비휘발성 메모리부과, 휘발성 메모리부를 포함하는 반도체 메모리 장치에 관한 것이다. 각각의 셀은 제1 내지 제8 실시예에서 설명되었다.
도 20은 이 실시예의 반도체 메모리 장치를 나타내는 블록도이다. 도 20에 도시된 반도체 장치는, (도 20에서 점선으로 둘러싸인 영역으로 표시된) 반도체 메모리 장치(11)와 논리연산회로를 형성하는 CPU(Central Processing Unit)(301)를 포함한다. 반도체 메모리 장치(11)는 비휘발성 메모리부(302)과 휘발성 메모리부(303)을 포함한다.
비휘발성 메모리부(302)은 내부에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이를 구비하며, 각각의 메모리 셀은 제1 내지 제8 실싱예에서 설명되었다. 또한, 비휘발성 메모리부(302)은 메모리 셀 어레이를 구동하는 주변회로부(도시되지 않음)를 구비한다.
도 21은 메모리 셀 어레이의 일례를 설명하는 회로도이다. 단순화하기 위해, 메모리 셀은 통상의 전계효과 트랜지스터에 의해 기호로 표시되었다. 메모리 셀[Mij(i=1, 2, 3, 4, j=1, 2, 3, 4, 5)]은, 게이트전극에서 워드라인[WLi(i=1, 2, 3, 4)]으로, 확산층 영역 중 하나에서 비트라인[BLj(j=1, 2, 3, 4, 5)]으로, 다른 확산층 영역에서 비트라인[BLj(j=2, 3, 4, 5, 6)]으로 접속된다.
이어서, 메모리 셀을 동작시키는 방법이 설명된다.
우선, 판독 방법이 설명된다. 여기서, 메모리 셀(M23)에 포함되고 비트라인(BL3)에 접속된 메모리 기억부(M1)으로부터 기억된 정보가 판독된다고 가정한다. 우선, 비트라인(BL3)과 다른 비트라인(BL4)은, 각각, 논리레벨(L)과 논리레벨(H)로 프리차아징(precharging)된다. 이 때, 비트라인(BL4)과의 반대측에 비트 라인(BL3)에 인접한 비트라인(BL2)이 논리레벨(L)로 프리차아징되고; 반대로, 비트라인(BL3)과의 반대측에 비트라인(BL4)에 인접한 비트라인(BL5)이 논리레벨(H)로 프리차아징되는 것이 바람직하다. 프리차아징이 완료된 후, 워드라인(WL2)은 논리레벨(H)로 설정된다. 워드라인(WL2)이 논리레벨(H)로 설정되는 순간, 메모리 셀(M23)은 온(on)된다. 이 때, 고전압[논리레벨(H)-논리레벨(L)]의 인가로 인해 메모리 셀(M23)에서의 소스와 드레인 사이에 전류가 흐른다. 여기서, 전류량은 메모리 기억부(M1)의 상태에 의존한다. 따라서, 메모리 기억부(M1)의 상태는, 비트라인(BL3 또는 BL4)에 흐르는 전류량을 탐지하거나 비트라인(BL3 또는 BL4)의 포텐셜에서의 변화를 모니터링함으로써 확인될 수 있다.
상기 언급된 동작에 있어서, 비트라인(BL2)이 논리레벨(L)로 프리차아징되지 않는다면, 워드라인(WL2)이 논리레벨(H)로 설정되자마자 메모리 셀(M22)은 온이 되고, 이어서, 단점으로서 전류는 비트라인(BL2)으로부터 비트라인(BL3)으로 흐른다. 이러한 전류는 선택된 메모리 셀(M23)에서 흐르는 전류의 탐지를 방해한다. 따라서, 비트라인(BL2)이 비트라인(BL3)과 동일한 논리레벨(L)로 프로차아징되는 것이 바람직하다. 동일한 방식으로, 비트라인(BL5)이 비트라인(BL4)과 동일한 논리레벨(H)로 프로차아징되는 것이 바람직하다.
제9 실시예에서 설명된 바와 같이, 메모리 셀에 있어서 기록과 소거시의 드레인 전류 사이의 비가 현저하게 크기 때문에, 기록상태와 소거상태 사이의 판별이 용이하다. 결과적으로, 본 발명에 따른 반도체 메모리 장치에서의 비휘발성 메모리부으로서 상기 언급된 메모리 셀이 이용되는 경우에 있어서, 비휘발성 메모리부에 기억된 정보의 판독속도는 증가되거나, 비휘발성 메모리부의 판독회로의 배치는 단순화될 수 있다.
다음, 재기록 방법이 설명된다. 여기서, 재기록 동작은 메모리 셀에서 데이터를 기록 또는 소거하는 것을 의미한다. 데이터를 기록 또는 소거하기 위해, 기록되고 소거되는 메모리 셀에서의 각각의 단자로 제1 실시예에서 설명된 전압을 인가하는 방식으로 적절한 전압이 각각의 워드 및 비트라인으로 인가된다. 예컨대, 메모리 셀(M23)의 메모리 기억부(M1)에 데이터가 기록되는 경우에 있어서, +5V의 전압은 비트라인(BL3)으로 인가되고; 0V는 비트라인(BL4)으로 인가되고; +5V는 워드라인(WL2)으로 인가되고; 0V는 다른 워드라인(WL1, WL3 내지 WL5)으로 인가되고; 이와 달리, 다른 비트라인(BL1, BL2, BL5, BL6)은 개방된다.
휘발성 메모리부(303)은, 예컨대, SRAM에 의해 구성된다. SRAM은, 일반적으로 6-트랜지스터형, 또는 보다 점유면적이 작은 4-트랜지스터형으로 이루어질 수 있다. SRAM은, 리프레싱 동작이 요구되지 않고 비동작[즉, 스탠드바이(standby)]시 전류소비가 적다는 특징을 갖는다.
CPU(301)는, 반도체 메모리 장치(11)를 구성하는 비휘발성 메모리부(302)와 휘발성 메모리부(303)에 접속되어 각각의 메모리부에 명령을 부여하고 각각의 메모리부에서 데이터를 송수신한다. 비휘발성 메모리부(302)은, CPU(301)의 동작에 필요한 프로그램코드 또는 문자데이터와 같은, 빈번하게 재기록이 요구되지 않는 데이터를 기억한다. 한편, 휘발성 메모리부(303)은 캐시(cache)와 같은 작동 메모리로서 사용된다. 필요에 따라, 비휘발성 메모리부(302)의 일부는 작동 메모리로서 사용될 수 있다.
비휘발성 메모리부(302)은 제1 내지 제8 실시예에서 설명된 메모리 셀을 포함한다. 제1 내지 제8 실시예에서 설명된 메모리 셀은 이미 설명된 바와 같이 소형화될 수 있고, 또한, 플로팅 게이트를 갖는 EEPROM에 비해 용이하게 제조될 수 있음으로써, 메모리 셀은 저렴한 비용으로 제조될 수 있다. 결과적으로, 비휘발성 메모리부과 휘발성 메모리부 양자를 포함하는 반도체 메모리 장치가 저렴하게 제공될 수 있다. 또한, 메모리 셀에서 기록과 소거시의 전류차가 크게 될 수 있기 때문에, 비휘발성 메모리부에 기억된 정보는 향상된 속도로 판독될 수 있거나 본 발명에 따른 반도체 메모리 장치에서의 비휘발성 메모리부으로서 상기 언급된 메모리 셀이 이용되는 경우에 있어서 비휘발성 메모리부에 대한 판독회로의 배치는 단순화될 수 있다.
본 발명에 따른 반도체 메모리 장치를 포함하는 반도체 장치와 논리연산부(CPU)은 저렴하게 제조될 수 있다.
본 실시예의 비휘발성 메모리부에서 이용되는 메모리 셀은 제7 실시예의 메모리 셀을 이용하는 것이 바람직하다. 즉, 제7 실시예에 있어서, 채널 영역 또는 웰 영역으로부터 전하유지막[질화규소막(242)]을 분리시키는 절연막의 두께(T2)는, 게이트 절연막의 두께(T2)보다 얇지만 0.8nm이상이다. 이러한 메모리 셀이 비휘발성 메모리부으로서 이용된다면, 기록 동작과 소거 동작에서의 전압은 감소될 수 있고, 기록 동작과 소거 동작은 고속으로 행해질 수 있다. 부가적으로, 메모리 셀의 메모리 효과가 향상되기 때문에, 비휘발성 메모리부의 판독속도는 증가될 수 있다. 따라서, 소비전력이 감소될 수 있고 반도체 메모리 장치에서의 고속 동작이 실현될 수 있다.
본 실시예의 비휘발성 메모리부에 이용되는 메모리 셀로서, 제8 실시예의 메모리 셀이 이용되는 것이 바람직하다. 즉, 제8 실시예에 있어서, 전하유지막[질화규소막(242)]을 채널 영역 또는 웰 영역으로부터 분리시키는 절연막의 두께(T1)는 게이트 절연막의 두께(T2)보다 두껍지만 20nm이하이다. 이러한 메모리 셀이 비휘발성 메모리부으로 이용된다면, 메모리 셀의 단채널효과를 악화시키지 않고 유지특성이 향상될 수 있기 때문에 비휘발성 메모리부가 고집적화되는 경우에도 만족할 만한 정보유지특성이 실현될 수 있다. 결과적으로, 반도체 메모리 장치의 메모리용량을 증대시키고 반도체 메모리 장치의 제조비용을 절감시키는 것이 가능하다.
본 실시예의 비휘발성 메모리부에 이용되는 메모리 셀에 대하여, 제2 실시예에 기재된 바와 같이, 메모리 기능 유닛(261, 262)에서 전하를 유지하는 영역[질화규소막(242)]이 확산 영역(212, 213)과 각각 오버랩핑하는 것이 바람직하다. 이러한 메모리 셀이 비휘발성 메모리부으로서 이용된다면, 비휘발성 메모리부의 판독속도는 충분히 고속으로 될 수 있다. 따라서, 반도체 메모리 장치의 고속 동작화가 실현될 수 있다.
본 실시예의 비휘발성 메모리부에 이용되는 메모리 셀에 대하여, 제2 실시예에 기재된 바와 같이, 메모리 기능 유닛이 게이트 절연막의 표면에 거의 평행하게 배치된 전하유지막을 포함하는 것이 바람직하다. 이러한 메모리 셀이 비휘발성 메모리부으로서 이용된다면, 메모리 셀의 메모리 효과에 있어서의 변이를 감소시키는 것이 가능하기 때문에, 비휘발성 메모리부의 정보유지특성을 향상시킬 수 있다. 따라서, 반도체 메모리 장치의 신뢰성이 향상된다.
본 실시예의 비휘발성 메모리부에 이용되는 메모리 셀에 대하여, 제3 실시예에 기재된 바와 같이, 메모리 기능 유닛이 게이트 절연막의 표면에 거의 평행하게 배치된 전하유지막과 게이트 절연막의 측면에 거의 평행하게 연장된 부분을 포함하는 것이 바람직하다. 이러한 메모리 셀이 비휘발성 메모리부으로서 이용된다면, 메모리 셀의 재기록 속도를 증대시키는 것이 가능하기 때문에, 비휘발성 메모리부의 재기록 동작을 고속으로 행하는 것이 가능하다. 따라서, 반도체 메모리 장치의 고속 동작화가 실현될 수 있다.
본 실시예의 비휘발성 메모리부에 이용되는 메모리 셀로서, 이미 기술된 가장 바람직한 실시예에서의 메모리 셀이 최적으로 이용된다. 따라서, 반도체 메모리 장치에서의 비휘발성 메모리부의 가장 우수한 성능을 실현하는 것이 가능하다.
(제11 실시예)
논리연산회로를 형성하는 복수의 CPU가 있고, 각각의 CPU는 반도체 메모리 장치를 갖는다는 점에서 제11 실시예의 반도체 장치는 제10 바람직한 실시예의 반도체 장치와는 다르다.
도 22에 도시된 바와 같이, 본 실시예의 반도체 장치는 메인 CPU(304)와 서브 CPU(307)를 포함하고, 이들은 각각 반도체 메모리 장치(12, 13)를 포함한다. 반도체 메모리 장치(12, 13)는 각각 비휘발성 메모리부(305, 308)과 휘발성 메모리부(306, 309)를 포함한다.
본 실시예의 반도체 장치가, 예컨대, 휴대전화기에 탑재된 경우에 있어서, 메인 CPU(304)는, 데이터통신 프로토콜 또는 기본적인 전화기능과 관련된 프로세싱을 행하는 베이스밴드부용 CPU로서의 역할을 하고; 이와 달리, 서브 CPU(309)는 Java(등록상표)와 같은 애플리케이션과 관련된 프로세싱을 행하는 애플리케이션용 CPU로서의 역할을 한다. 본 실시예의 반도체 장치가 두 세트의 CPU와 반도체 메모리 장치를 포함할지라도, 셋 이상의 세트를 포함할 수 있다.
논리연산회로를 형성하는 복수의 CPU가 제공되고, 또한, 각각의 CPU가 비휘발성 메모리부과 휘발성 메모리부를 갖는 반도체 메모리 장치와 결합함으로써, 보다 고기능의 동작이 실현될 수 있다.
(제12 실시예)
제12 실시예에 있어서, 제12 실시예의 반도체 메모리 장치는 하나의 패키지에 탑재된다.
제10 및 제11 바람직한 실시예에 있어서, 각각의 반도체 메모리 장치(11, 12, 13)는 비휘발성 메모리부과 휘발성 메모리부를 갖는다. 도 23에 도시된 바와 같이, 내부에 형성된 비휘발성 메모리부를 갖는 칩(322)과 내부에 형성된 휘발성 메모리부를 갖는 칩(323)은 하나의 패키지(14)에 탑재된다. 도 23에 있어서, 도면부호 321은 PCB(Printed Circuit Board)를 가리키고; 도면부호 324 및 325는 절연체를 가리키고; 도면부호 326 및 327은 골드와이어(gold wire)를 가리키고; 도면부호 328은 납볼(solder ball)을 가리킨다.
내부에 형성된 비휘발성 메모리부를 갖는 칩과 내부에 형성된 휘발성 메모리 부를 갖는 칩은 하나의 패키지에 탑재되기 때문에, 반도체 메모리 장치는 소형화될 수 있다. 예컨대, 휴대전화기의 경우에 있어서, 특히, 부품의 소형화가 강하게 요구되기 때문에, 본 실시예의 반도체 메모리 장치가 이용되는 것이 바람직하다. 하나의 패키지에, 논리연산부를 형성하는 CPU가 반도체 메모리 장치에 부가되어 조합하여 탑재될 수 있다는 것에 주목하자. 이 경우에 있어서, CPU를 포함하는 반도체 장치는 소형화될 수 있다.
(제13 실시예)
제13 실시예에 있어서, 제10 또는 제11 실시예의 반도체 메모리 장치가 하나의 칩에 탑재된다.
비휘발성 메모리부를 구성하는 메모리 셀로서, 제1 내지 제8 실시예에서 설명된 메모리 셀이 이용된다. 제1 내지 제8 실시예에서 설명된 메모리 셀을 형성하는 프로세스는 통상의 트랜지스터를 형성하는 프로세스와 높은 친화성을 갖는다. 또한, 휘발성 메모리부은, 예컨대, SRAM으로 구성된다. SRAM은 통상의 트랜지스터들의 조합으로 구성된다. 따라서, 본 실시예의 반도체 메모리 장치는, 통상의 트랜지스터를 형성하는 프로세스와 친화성이 높은 프로세스에서 형성될 수 있다.
도 24는 하나의 칩상에 형성된 비휘발성 메모리부를 구성하는 소자와 휘발성 메모리부를 구성하는 소자를 개략적으로 나타내는 단면도이다. 비휘발성 메모리부를 구성하는 메모리 셀은, 예컨대, 제2 실시예의 도 8에 도시된 구조를 갖느다. 도 8에서 도면부호에 의해 표시된 구성부품의 설명은 하기에 생략된다. 휘발성 메모리부에서의 SRAM이 상보형 MOS로 구성될지라도, 단순화하기 위해, NMOS는 도 24의 단 면에서만 표시된다.
비휘발성 메모리부의 메모리 셀(21)과 휘발성 메모리부의 SRAM을 구서하는 트랜지스터(22)는 하나의 반도체 기판(211) 상에 형성된다. 트랜지스터(22)는 통상의 구조를 갖는 MOSFET이다. 여기서, 트랜지스터(22)의 게이트 측벽절연막은, 질화규소막(242)이 실리콘 산화막 메모리 셀(241, 243)에 의해 샌드위칭되도록 구성되고, 메모리 셀(21)의 게이트 측벽절연막과 동일한 구조이다. 도 24에 있어서, 메모리 셀(21)과 트랜지스터(22) 사이의 구조상의 차이점은, 트랜지스터(22)가 LDD(Lightly Doped Drain) 영역 또는 익스텐션(extension) 영역(351)을 갖는 반면에 메모리 셀(21)은 LDD 영역 또는 임의의 익스텐션 영역을 갖지 않는다는 점에 있다. 도면부호 352는 소자분리영역을 가리킨다.
본 바람직한 실시예에서의 반도체 메모리 장치는 하기의 순서에 따라 형성될 수 있다.
우선, 공지의 순서에 따라 반도체 기판 상에 게이트 절연막(214)과 게이트전극(217)이 형성된다.
다음, 포토레지스트를 도포한 후, 비휘발성 메모리부의 메모리 셀(21)에 포토레지스트가 남아 있도록 패터닝이 행해진다. 이 후, 마스크로서 포토레지스트와 게이트전극(217)을 이용함으로써 N형 불순물이 주입됨으로써, LDD 영역 또는 익스텐션 영역(351)이 형성된다. 상기 언급된 것으로부터 명백한 바와 같이, LDD 영영 또는 익스텐션 영역은 메모리 셀(21)에 형성되지 않는다.
다음, 실리콘 산화막/질화규소막/실리콘 산화막으로 구성된 다층막이 기판(211)의 전체 표면에 걸쳐 형성되고 나서, 등방성 에칭에 의해 에칭백됨으로써, 게이트 측벽절연막이 형성된다.
다음, 마스크로서 게이트 절연막(214)과 게이트 측벽절연막을 이용함으로써 N형 불순물이 주입됨으로써, 확산 영역(212, 213)이 형성된다.
이 후, 공지의 방법에 의해 상부 배선이 형성됨으로써, 반도체 메모리 장치가 완성된다.
여기서, 메모리 셀(21)의 성능을 최적화하기 위해, 반도체 기판(211)의 내부에 웰 영역이 형성되거나, 또는 메모리 셀(21)의 웰 영역에서의 불순물 농도가 트랜지스터(22)의 웰 영역에서의 불순물 농도와 상이할 수 있다. 그렇지 않으면, 메모리 셀(21)의 확산 영역에서의 불순물 농도는 트랜지스터(22)의 확산 영역에서의 불순물 농도와 상이할 수 있다.
상기 언급된 순서로부터 명백한 바와 같이, 비휘발성 메모리부과 휘발성 메모리부은 매우 용이한 프로세스로 하나의 칩상에 형성될 수 있다. 특히, 비휘발성 메모리부가 플로팅 게이트를 갖는 EEPROM을 포함하는 경우에 비해 프로세스의 수가 현저하게 감소될 수 있다. 결과적으로, 반도체 메모리 장치의 소형화가 가능하고, 또한, 반도체 메모리 장치의 비용을 현저하게 절감시키는 것이 가능하다.
논리연산회로를 포함하는 CPU가 통상 구조의 트랜지스터를 또한 포함하기 때문에, 상기 언급된 반도체 메모리 장치에 부가하여 조합적으로 하나의 칩상에 탑재될 수 있다. 이 경우에 있어서, CPU를 포함한 반도체 장치의 소형화가 가능하다.
(제14 실시예)
휘발성 메모리부가 DRAM을 포함한다는 점에서 제14 실시예는 제10 또는 제11 실시예와 다르다.
도 25에 도시된 바와 같이, 메인 CPU(311)와 서브 CPU(315)는 각각 반도체 메모리 장치(15, 16)를 포함한다. 반도체 메모리 장치(15)는 비휘발성 메모리부, DRAM으로 구성된 휘발성 메모리부, 및 인터페이스 회로부(313)을 포함한다. 인터페이스 회로부(313)은 DRAM으로 구성된 휘발성 메모리부(314)의 리프레싱 동작을 자동적으로 행하는 기능을 갖는 것이 바람직하다. 이 방식에 있어서, 반도체 메모리 장치(15)의 외부에 배치된 메인 CPU(311)는 휘발성 메모리부(314)과 관련된 임의의 리프레싱 동작을 행할 필요가 없거나, 또는 휘발성 메모리부(314)과 관련된 리프레싱 동작을 행하게 하는 명령을 발생시킬 필요도 없다. 결과적으로, 메인 CPU(311)의 설계는 용이하게 된다. 특히, 메인 CPU(311)가 범용기종인 경우에 있어서, 설계변경에 요구되는 비용을 감소시키는 향상된 효과을 가져오는 것이 가능하다.
또한, 메인 CPU(311)가 SRAM의 경우와 동일한 방식으로 DRAM으로 구성된 휘발성 메모리부(314)을 제어하기 때문에, 인터페이스 회로부(313)은 이러한 제어의 기능을 갖는 것이 바람직하다. 즉, 휘발성 메모리부(314)과 인터페이스 회로부(313)은 일체적으로 유사 SRAM으로서의 역할을 하는 것이 더욱 바람직하다.
반도체 메모리 장치(16)가 비휘발성 메모리부(316)과 SRAM으로 구성된 휘발성 메모리부(317)을 포함할지라도, 반도체 메모리 장치(15)와 동일한 방식으로 구성될 수 있다는 것을 알 수 있다.
휘발성 메모리부용으로 DRAM의 이용은 비트당 점유면적을 현저하게 감소시킬 수 있다. 따라서, 반도체 메모리 장치의 비용을 절감시키거나 메모리용량을 증대시키는 것이 가능하다.
(제15 실시예)
도 26은 상기에 언급된 반도체 메모리 장치 또는 반도체 장치가 내장된 휴대전자기기로서 휴대전화기를 나타낸다.
휴대전화기는, 주로, 제어회로(811), 배터리(812), RF(Radio Frequency)회로(813), 디스플레이(814), 안테나(815), 신호선(816) 및 전원선(817)에 의해 구성된다. 상기 언급된 반도체 메모리 장치 또는 반도체 장치가 제어회로(811)에 내장됨으로써, 저렴한 휴대전자기기가 제공될 수 있다.
상기 설명으로부터 명백한 바와 같이, 본 발명의 제1 측면에 따른 반도체 메모리 장치에 있어서, 비휘발성 메모리부가 단순한 제조 프로세스로 정의될 수 있는 메모리 셀을 포함하기 때문에, 비휘발성 메모리부과 휘발성 메모리부 양자를 포함하는 반도체 메모리 장치를 저렴하게 제공하는 것이 가능하다. 또한, 기록 및 소거시의 전류차가 메모리 셀에서 용이하게 커지기 때문에, 비휘발성 메모리부에 기억된 정보의 판독속도을 증가시키거나, 또는 비휘발성 메모리부에서의 판독회로의 배치를 단순하게 하는 것이 가능하다.
바람직한 실시예에 있어서, 휘발성 메모리부가 SRAM을 포함하기 때문에, 반도체 메모리 장치에서의 소비전력을 억제하는 것이 가능하다.
또한, 바람직한 실시예에 있어서, 비휘발성 메모리부과 SRAM이 하나의 칩상 에 형성되기 때문에, 비휘발성 메모리부를 형성하는 프로세스는 통상 구조를 갖는 트랜지스터를 형성하는 프로세스와 높은 친화성을 갖는다. SRAM이 통상 구조를 갖는 트랜지스터로 구성될 수 있기 때문에, 비휘발성 메모리부과 휘발성 메모리부은 매우 용이한 프로세스로 하나의 칩상에 조합하여 탑재될 수 있다. 결과적으로 반도체 메모리 장치는 소형화될 수 있고, 또한, 반도체 메모리 장치는 비용면에서 현저하게 절감될 수 있다.
또한, 바람직한 실시예에 있어서, 휘발성 메모리부가 DRAM을 포함하기 때문에, 휘발성 메모리부에서 비트당 점유면적을 현저하게 감소시키는 것이 가능하다. 결과로서, 반도체 메모리 장치의 비용을 절감시키거나, 또는 메모리용량을 증대시키는 것이 가능하다.
부가적으로, 바람직한 실시예에 있어서, CPU와 같은 외부 제어기와 반도체 메모리 장치가 조합하는 경우에 있어서 휘발성 메모리부가 DRAM을 리프레싱하는 리프레싱 동작수단을 포함하기 때문에, 외부 제어기는 휘발성 메모리부의 임의의 리프레싱 동작을 행할 필요가 없거나, 또는 휘발성 메모리부과 관련된 리프레싱 동작을 행하는 명령을 발생시킬 필요가 없다. 결과적으로, 외부 제어기의 설계를 용이하게 하는 것이 가능하다. 특히, 외부 제어기를 범용화하는 것이 가능하다.
부가적으로, 바람직한 실시예에 있어서, 내부에 형성된 비휘발성 메모리부를 갖는 칩과 내부에 형성된 휘발성 메모리부를 갖는 다른 칩이 하나의 패키지에 탑재되기 때문에, 반도체 메모리 장치는 소형화될 수 있다.
또한, 본 발명의 제2 측면에 따른 반도체 장치에 있어서, 반도체 장치가 단 순한 제조 프로세스로 정의될 수 있는 메모리 셀을 갖는 반도체 메모리 장치와 논리연산부를 포함하기 때문에, 각종 연산이 가능한 반도체 장치를 저렴하게 제공하는 것이 가능하다.
또한, 바람직한 실시예에 있어서, 메모리 기능 유닛의 적어도 일부가 확산 영역의 일부와 오버랩핑하기 때문에, 비휘발성 메모리부의 판독속도를 충분하게 증가시키는 것이 가능하다. 결과적으로, 반도체 메모리 장치는 고속동작이 가능하다.
부가적으로, 바람직한 실시예에 있어서, 메모리 기능 유닛이 전하를 유지하는 기능을 갖는 막을 포함하고 전하를 유지하는 기능을 갖는 막의 표면이 게이트 절연막의 표면에 거의 평행하게 배치되기 때문에, 비휘발성 메모리부의 메모리효과에서의 변이를 감소시키는 것이 가능함으로써, 비휘발성 메모리부의 판독전류에서의 변이를 억제할 수 있다. 또한, 정보유지동작 중 비휘발성 메모리부의 특성에서의 변이를 감소시킬 수 있기 때문에, 비휘발성 메모리부의 정보유지특성을 향상시킬 수 있다. 결과로서, 반도체 메모리 장치의 신뢰성이 향상된다.
부가적으로, 바람직한 실시예에 있어서, 전하를 유지하는 기능을 갖는 막이 게이트전극의 측면에 거의 평행하게 배치되기 때문에, 비휘발성 메모리부의 재기록속도가 증가하기 때문에 비휘발성 메모리부의 재기록 동작을 고속으로 행하는 것이 가능하다. 결과적으로, 반도체 메모리 장치는 고속동작이 가능하다.
또한, 바람직한 실시예에 있어서, 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 막과 상기 막을 채널 영역 또는 반도체층으로부터 분리시키는 절연막을 포함하고 상기 절연막은 게이트 절연막보다 얇은 두께를 갖고 0.8nm이상이기 때문에, 비휘발성 메모리부에서의 기록 동작과 소거 동작 중 전압을 감소시키거나, 또는 기록 동작과 소거 동작을 고속으로 행하는 것이 가능하다. 또한, 비휘발성 메모리부의 메모리효과가 향상되기 때문에, 비휘발성 메모리부의 판독속도는 증가될 수 있다. 따라서, 반도체 메모리 장치는 소비전력을 감소시키면서 고속동작이 가능하다.
또한, 바람직한 실시예에 있어서, 메모리 기능 유닛이 전하를 유지하는 기능을 갖는 막과 상기 막을 채널 영역 또는 반도체층으로부터 분리시키는 절연막을 포함하고 상기 절연막은 게이트 절연막보다 두꺼운 두께를 갖고 20nm이하이기 때문에, 비휘발성 메모리부의 단채널효과를 악화시키지 않고 유지특성이 향상될 수 있기 때문에 비휘발성 메모리부가 고집적화되는 경우에도 충분한 정보유지특성이 실현될 수 있다. 결과적으로, 반도체 메모리 장치의 메모리용량을 증대시키거나, 또는 반도체 메모리 장치의 제조비용을 절감시키는 것이 가능하다.
부가적으로, 본 발명의 제3 측면에 따른 휴대전자기기에 있어서, 휴대전자기기가 본 발명의 제1 측면에 따른 저렴한 반도체 메모리 장치 또는 본 발명의 제2 측면에 따른 반도체 장치를 포함하기 때문에, 휴대전자기기의 제조비용을 절감시키는 것이 가능하다.

Claims (14)

  1. 비휘발성 메모리부; 및
    휘발성 메모리부를 구비하며:
    상기 비휘발성 메모리부는 게이트 절연막을 거쳐 반도체층에 형성된 게이트전극, 상기 게이트전극 아래에 배치된 채널 영역, 상기 채널 영역의 양측에 배치되고 상기 채널 영역과는 반대되는 도전형을 갖는 확산 영역, 및 게이트전극의 양측에 형성되어 전하를 유지하는 기능을 갖는 메모리 기능 유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 휘발성 메모리부는 SRAM을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 비휘발성 메모리부와 SRAM은 하나의 칩에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 휘발성 메모리부는 DRAM을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 휘발성 메모리부는 상기 DRAM을 리프레싱하는 리프레 싱 동작수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 비휘발성 메모리부를 형성하는 제1 칩;
    상기 휘발성 메모리부를 형성하는 제2 칩; 및
    상기 제1 칩과 상기 제2 칩을 수용하는 하나의 패키지를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 기능 유닛의 적어도 일부는 상기 확산 영역의 일부와 오버랩핑되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 유지막을 포함하며, 상기 유지막의 표면은 상기 게이트 절연막의 표면과 거의 평행하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 전하를 유지하는 기능을 갖는 막은 상기 게이트전극의 측면과 거의 평행하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 유지막과 상기 채널 영역 및 반도체층 중 하나로부터 상기 유지막을 분리시키는 절연 막을 포함하며, 상기 절연막은 상기 게이트 절연막보다 얇고 0.8 nm 이상인 두께를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 갖는 유지막과 상기 채널 영역 및 반도체층 중 하나로부터 상기 유지막을 분리시키는 절연막을 포함하며, 상기 절연막은 상기 게이트 절연막보다 두껍고 20 nm 이하인 두께를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 1에 따른 상기 반도체 메모리 장치; 및
    상기 반도체 메모리 장치에 기억된 정보를 기초로 하여 연산처리를 행하는 논리연산부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 따른 상기 반도체 메모리 장치를 구비하는 것을 특징으로 하는 휴대전자기기.
  14. 제12항에 따른 상기 반도체 장치를 구비하는 것을 특징으로 하는 휴대전자기기.
KR1020040033308A 2003-05-14 2004-05-12 반도체 메모리 장치, 반도체 장치 및 휴대전자기기 KR100615895B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003136354A JP2004342767A (ja) 2003-05-14 2003-05-14 半導体記憶装置及び半導体装置、並びに携帯電子機器
JPJP-P-2003-00136354 2003-05-14

Publications (2)

Publication Number Publication Date
KR20040098547A KR20040098547A (ko) 2004-11-20
KR100615895B1 true KR100615895B1 (ko) 2006-08-28

Family

ID=33410740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040033308A KR100615895B1 (ko) 2003-05-14 2004-05-12 반도체 메모리 장치, 반도체 장치 및 휴대전자기기

Country Status (5)

Country Link
US (1) US7238984B2 (ko)
JP (1) JP2004342767A (ko)
KR (1) KR100615895B1 (ko)
CN (1) CN100431156C (ko)
TW (1) TWI248087B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
JP2007103424A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd メモリセル及びそのメモリセルを有する半導体不揮発性メモリの構造。
US20070291526A1 (en) * 2006-06-15 2007-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for a non-volatile memory device
KR100956601B1 (ko) * 2008-03-25 2010-05-11 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
TWI382530B (zh) * 2009-04-03 2013-01-11 Acer Inc A method and device for utilizing thin film transistor as nonvolatile memory
JP5452146B2 (ja) * 2009-09-17 2014-03-26 セイコーインスツル株式会社 半導体装置
KR101337101B1 (ko) 2009-09-25 2013-12-05 가부시끼가이샤 도시바 불휘발성 반도체 메모리
KR101152446B1 (ko) * 2010-12-08 2012-06-01 한양대학교 산학협력단 프린징 효과 및 정전차폐를 이용하는 플래시 메모리
KR101198253B1 (ko) * 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20120241710A1 (en) 2011-03-21 2012-09-27 Nanyang Technological University Fabrication of RRAM Cell Using CMOS Compatible Processes
JP2013077603A (ja) 2011-09-29 2013-04-25 Toshiba Corp メモリ装置
CN103165614B (zh) * 2011-12-13 2015-09-23 无锡华润上华科技有限公司 一种otp存储单元及其制作方法
US9024377B2 (en) * 2011-12-14 2015-05-05 Nanya Technology Corp. Semiconductor device capable of reducing influences of adjacent word lines or adjacent transistors and fabricating method thereof
US8698118B2 (en) * 2012-02-29 2014-04-15 Globalfoundries Singapore Pte Ltd Compact RRAM device and methods of making same
US9276041B2 (en) 2012-03-19 2016-03-01 Globalfoundries Singapore Pte Ltd Three dimensional RRAM device, and methods of making same
US9484072B1 (en) 2015-10-06 2016-11-01 Nscore, Inc. MIS transistors configured to be placed in programmed state and erased state
US9966141B2 (en) 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
KR20000076792A (ko) * 1999-03-08 2000-12-26 니시무로 타이죠 불휘발성 반도체기억장치 및 그 제조방법, 휘발성반도체기억장치 및 그 제조방법, 및 불휘발성반도체기억장치와 휘발성 반도체기억장치를 혼재한반도체기억장치 및 그 제조방법
JP2003282744A (ja) 2002-03-22 2003-10-03 Seiko Epson Corp 不揮発性記憶装置
KR20040072342A (ko) * 2003-02-12 2004-08-18 삼성전자주식회사 소노스 기억셀 및 그 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63204770A (ja) * 1987-02-20 1988-08-24 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JPS63237580A (ja) 1987-03-26 1988-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2522853B2 (ja) * 1990-06-29 1996-08-07 シャープ株式会社 半導体記憶装置の製造方法
JPH05299616A (ja) * 1992-04-16 1993-11-12 Hitachi Ltd 半導体記憶装置
JPH05304277A (ja) 1992-04-28 1993-11-16 Rohm Co Ltd 半導体装置の製法
US5424979A (en) * 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JPH09116119A (ja) 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JPH11289059A (ja) * 1998-04-06 1999-10-19 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JPH11354748A (ja) * 1998-06-12 1999-12-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6417049B1 (en) * 2000-02-01 2002-07-09 Taiwan Semiconductor Manufacturing Company Split gate flash cell for multiple storage
JP3930256B2 (ja) * 2001-02-07 2007-06-13 スパンション エルエルシー 半導体装置及びその製造方法
JPWO2002067320A1 (ja) * 2001-02-22 2004-06-24 シャープ株式会社 半導体記憶装置および半導体集積回路
US6681287B2 (en) * 2001-07-02 2004-01-20 Nanoamp Solutions, Inc. Smart memory
JP3880818B2 (ja) * 2001-08-30 2007-02-14 シャープ株式会社 メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器
EP1300888B1 (en) * 2001-10-08 2013-03-13 STMicroelectronics Srl Process for manufacturing a dual charge storage location memory cell
US6774640B2 (en) * 2002-08-20 2004-08-10 St Assembly Test Services Pte Ltd. Test coupon pattern design to control multilayer saw singulated plastic ball grid array substrate mis-registration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
KR20000076792A (ko) * 1999-03-08 2000-12-26 니시무로 타이죠 불휘발성 반도체기억장치 및 그 제조방법, 휘발성반도체기억장치 및 그 제조방법, 및 불휘발성반도체기억장치와 휘발성 반도체기억장치를 혼재한반도체기억장치 및 그 제조방법
JP2003282744A (ja) 2002-03-22 2003-10-03 Seiko Epson Corp 不揮発性記憶装置
KR20040072342A (ko) * 2003-02-12 2004-08-18 삼성전자주식회사 소노스 기억셀 및 그 제조방법

Also Published As

Publication number Publication date
US7238984B2 (en) 2007-07-03
CN100431156C (zh) 2008-11-05
CN1551362A (zh) 2004-12-01
JP2004342767A (ja) 2004-12-02
KR20040098547A (ko) 2004-11-20
TWI248087B (en) 2006-01-21
TW200502986A (en) 2005-01-16
US20040228200A1 (en) 2004-11-18

Similar Documents

Publication Publication Date Title
KR100615895B1 (ko) 반도체 메모리 장치, 반도체 장치 및 휴대전자기기
KR100599231B1 (ko) 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기
US20050280065A1 (en) Semiconductor storage device, manufacturing method therefor and portable electronic equipment
JP2004342682A (ja) 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
KR100740606B1 (ko) 반도체 기억장치 및 휴대 전자 기기
KR100695702B1 (ko) Ｉｃ 카드
US20040228193A1 (en) Semiconductor storage device, semiconductor device, manufacturing method of semiconductor storage device, and mobile electronic device
US7092295B2 (en) Semiconductor memory device and portable electronic apparatus including the same
US6894929B2 (en) Method of programming semiconductor memory device having memory cells and method of erasing the same
US7262458B2 (en) Semiconductor memory device and portable electronic apparatus
US6992933B2 (en) Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device
JP4105031B2 (ja) 補聴器
US7085166B2 (en) Semiconductor memory device and programming method thereof
US7079421B2 (en) Method of improving data retention ability of semiconductor memory device, and semiconductor memory device
US6992930B2 (en) Semiconductor memory device, method for driving the same and portable electronic apparatus
US20040233725A1 (en) Programming method of nonvolatile memory cell, semiconductor memory device, and portable electronic appartaus having the semiconductor memory device
US7102941B2 (en) Semiconductor memory device and portable electronic apparatus
US7161207B2 (en) Computer system, memory structure and structure for providing storage of data
JP2006196686A (ja) 半導体記憶装置及びその製造方法並びに携帯電子機器
JP2004349352A (ja) 半導体記憶装置およびその動作方法、半導体装置ならびに携帯電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140808

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150807

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee