JP3880818B2 - メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 - Google Patents
メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 Download PDFInfo
- Publication number
- JP3880818B2 JP3880818B2 JP2001261629A JP2001261629A JP3880818B2 JP 3880818 B2 JP3880818 B2 JP 3880818B2 JP 2001261629 A JP2001261629 A JP 2001261629A JP 2001261629 A JP2001261629 A JP 2001261629A JP 3880818 B2 JP3880818 B2 JP 3880818B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- film
- region
- bit line
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路、および携帯電子機器に関する。より具体的には、窒化シリコンと導電体を含むメモリ膜、およびそのようなメモリ膜を有するメモリ素子に関する。また、そのようなメモリ膜またはメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器に関する。
【０００２】
【従来の技術】
電荷を蓄積するメモリ膜をゲート絶縁膜中に備えた電界効果トランジスタを、メモリ素子として用いる従来技術として、フラッシュメモリが挙げられる。フラッシュメモリには、コントロールゲートとチャネル領域との間の絶縁膜中に、フローティングゲートと呼ばれる導電体膜がある。チャネル領域からフローティングゲートへ、ＦＮ（ファウラーノルドハイム）トンネリングにより電子を注入または放出することにより、フローティングゲート中の電荷量を変化させ、この電荷量の寡多を記憶情報として保持する。記憶情報の読み出しには、フローティングゲート中の電荷量の寡多を、電界効果トランジスタの閾値の差として検知することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、動作電圧が高いという問題があった。フラッシュメモリの動作例としては、例えば、書き込み時には選択ワード線に−８Ｖ、選択ビット線に６Ｖを印加し、消去時には選択ワード線に１０Ｖ、ビット線に−８Ｖを印加する。このように動作電圧が高いため、書き込み及び消去時の消費電力が大きく、低消費電力化を阻害していた。また、ゲート絶縁膜に高電界がかかるため、素子の劣化が問題になっていた。
【０００４】
そこで、本発明の課題は、低電圧で動作可能な、メモリ膜を提供することにある。また、本発明の課題は、そのようなメモリ膜を有するメモリ素子を提供することにある。さらに、本発明の課題は、そのようなメモリ膜またはメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、第１の発明であるメモリ膜は、
第１の電極となる半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成され、第２の絶縁膜で覆われた第２の導電体からなる微粒子と、
上記微粒子間に散在する窒化シリコンと、
上記微粒子上に形成された第２の電極となる第３の導電体膜と
からなることを特徴としている。
【０００６】
この明細書において、「微粒子」とは、ナノメートル（ｎｍ）オーダーの寸法を持つ粒子を意味する。
【０００７】
この第１の発明によれば、上記半導体基板と上記第３の導電体膜が夫々電極となり、上記第１の導電体膜および上記第２の絶縁膜で覆われた第２の導電体からなる微粒子とが電荷蓄積部となってメモリ膜を構成する。このメモリ膜は、低電圧（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリシス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能である。また、低電圧動作が可能なことにより、メモリ膜の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ膜が提供される。
【０００８】
一実施形態では、
上記第１の発明のメモリ膜において、
上記第１の絶縁膜の厚さは２ｎｍ乃至５ｎｍの範囲内であり、
第２の導電体からなる微粒子の直径は３ｎｍ乃至７ｎｍの範囲内であることを特徴としている。
【０００９】
この実施形態によれば、上記第１の絶縁膜の厚さを２ｎｍ乃至５ｎｍの範囲内としているので、電荷がトンネル現象で絶縁膜を透過する確率が増して記憶保持時間が減少したり、短チャネル効果が増して素子の微細化が困難となることを防ぐことができる。また、上記導電体の微粒子の直径を３ｎｍ乃至７ｎｍの範囲内としているので、量子サイズ効果が大きくなって電荷の移動に大きな電圧が必要となったり、素子の微細化に伴って素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつくのを防ぐことができる。したがって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子が提供される。
【００１０】
一実施形態では、
上記第１の発明のメモリ膜において、
上記半導体基板、上記第１の導電体及び第２の導電体はいずれもシリコンからなり、
上記第１の絶縁膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴としている。
【００１１】
この実施形態によれば、ＬＳＩの材料として最も広く使われているシリコンを用いることで、メモリ膜を用いた素子を、他の素子と混載するのが容易となる。
【００１２】
また、第２の発明であるメモリ素子は、
浮遊ゲートを有する電界効果型トランジスタを備え、上記浮遊ゲートが上記第１の発明のメモリ膜からなることを特徴としている。
【００１３】
この第２の発明のメモリ素子は、浮遊ゲートを有する電界効果型トランジスタを備え、上記浮遊ゲートが第１の発明のメモリ膜からなる電界効果トランジスタ型メモリ素子である。これにより、例えば、±３Ｖでの書きこみおよび消去、１Ｖでの非破壊読出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しい低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００１４】
一実施形態では、上記電界効果型トランジスタがＳＯＩ基板上に形成されたことを特徴としている。
【００１５】
この実施形態によれば、ソース領域およびドレイン領域と、ボディとの接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域およびドレイン領域の深さを浅くするのが容易であり、短チャネル効果を抑制し、メモリ素子を更に微細化することができる。
【００１６】
また、第３の発明である半導体集積回路は、
上記第２の発明のメモリ素子を集積したことを特徴としている。
【００１７】
この第３の発明によれば、低電源電圧で動作可能で、低消費電力であるメモリ集積回路が提供される。
【００１８】
また、第４の発明である半導体記憶装置は、
半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し個所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれメモリ機能を有する膜を介して各活性領域内のチャンネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し個所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２ビット線が、同一の活性領域内で蛇行の他方の側の折り返し個所に設けられた上記不純物拡散領域上を通るように設けられ、
上記一方向に蛇行して延びる活性領域は所定の導電型を持つウェル領域からなり、このウェル領域が上記不純物拡散領域の下方を通して第３のビット線として働き、
上記第１のビット線、第２ビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記メモリ機能を有する膜は、第１の発明のメモリ膜からなることを特徴としている。
【００１９】
この第４の発明によれば、各メモリセルのメモリ膜として第１の発明のメモリ膜を用いているので、低電圧動作が可能である。また、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、低消費電力化、高信頼性化、高集積化が可能となる。
【００２０】
また、第５の発明である半導体記憶装置は、
半導体基板の表面に、一方向に延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に延びる活性領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向に延びる複数のワード線が、それぞれメモリ機能を有する膜を介して各活性領域上を通るように形成され、
上記ワード線で覆われた上記活性領域がチャネル領域となり、
上記活性領域内の上記チャネル領域の両側に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成され、
上記半導体基板上に、上記一方向に延びる第１のビット線が、上記各活性領域上を通るように設けられ、
上記第１のビット線が直下に存する上記ソース領域とドレイン領域とのうちの一方とコンタクト孔を介して接続され、
上記半導体基板上に、層状で上記コンタクト孔を囲むパターン孔を有するプレート電極が、上記ワード線および第１ビット線に対して絶縁膜を介して電気的に絶縁された状態に形成され、
上記プレート電極が直下に存する上記ソース領域と上記ドレイン領域とのうちの他方と接続され、
上記一方向に延びる活性領域は所定の導電型を持つウェル領域からなり、このウェル領域が上記不純物拡散領域の下方を通して第３ビット線として働き、
上記メモリ機能を有する膜は、第１の発明のメモリ膜からなることを特徴としている。
【００２１】
この第５の発明の半導体記憶装置によれば、第４の発明の半導体記憶装置と同様な作用効果を奏する上に、ビット線の１つを上記プレート電極に置きかえているので、上記素子分離領域および上記活性領域を蛇行させる必要がなく、ストレートに延ばすことができる。したがって、メモリセルの構造が単純になり、メモリセルアレイの歩留を向上することができる。
【００２２】
一実施形態の半導体記憶装置は、
書き込み時及び消去時において、
選択されたメモリセルにおいて、上記ワード線と上記第３のビット線との間の電位差の絶対値ＶがＶ＝ＶＤＤであるとき、
選択ワード線もしくは選択ビット線のどちらか一方にのみ接続されているメモリセルにおいて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴としている。
【００２３】
この実施形態によれば、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比が大きく、ランダムアクセスが可能で、動作マージンの大きなメモリを実現することが可能となる。
【００２４】
また、第６の発明の半導体集積回路は、第４または第５の発明の半導体記憶装置と、ロジック回路とを混載したことを特徴としている。
【００２５】
この第６の発明の半導体集積回路によれば、第４または第５の発明の半導体記憶装置のセル面積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さいので，メモリが占める面積を小さくできる。このため、チップ面積を小さくでき、歩留りが向上すると共にチップの価格を安くすることができる。更にチップ面積が一定の場合は、メモリ部の面積が小さくなった分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、メモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。したがって、集積回路の集積度を向上し、機能の向上を図ることができる。
【００２６】
また、第７の発明である携帯電子機器は、第３または第６の発明の半導体集積回路を具備したことを特徴としている。
【００２７】
この第７の発明によれば、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で電池寿命の長い携帯電子機器が提供される。
【００２８】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
以下のメモリ膜に関する実施形態では、半導体基板としてシリコン基板を用いた場合を示しているが、半導体であれば特にこれに限定されない。なお、以下の実施形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００３０】
（第１実施形態）
本発明の第１実施形態を、図１〜図７を用いて説明する。本実施形態は、電荷の保持が可能なメモリ膜及びその製造方法に関する。この第１実施形態のメモリ膜は、第１の電極となる半導体基板と、第２の電極となる導電体膜との間に、絶縁体および導電体からなる電荷蓄積膜が挟まれた構造を有している。
【００３１】
（１） 具体的には、この第１実施形態のメモリ膜の構造は、次に述べる第３の構造である。なお、第１および第２の構造は本発明の基礎となる参考例である。
【００３２】
i） 第１の構造を有するメモリ膜の断面を図１に示す。第１の電極となるシリコン基板１１１上に、第１の絶縁膜としてのシリコン酸化膜１１２が形成され、さらにシリコン酸化膜１１２上には第１の導電体膜としてのポリシリコン膜１１３が形成されている。ポリシリコン膜１１３上には、上から順に窒化シリコン膜１１８／ポリシリコン膜１１７／窒化シリコン膜１１６／ポリシリコン膜１１５／窒化シリコン膜１１４というように、窒化シリコン膜とポリシリコン膜とを交互に複数回積層してなる積層膜が形成されている。最上層の第２の絶縁膜としての窒化シリコン膜１１８上には、第２の電極となるポリシリコン膜１１９が形成されている。なお、各ポリシリコン膜の表面には自然酸化膜が形成されていても良いが、図１では省略している。
【００３３】
ii） 第２の構造を有するメモリ膜の断面を図２に示す。第１の電極となるシリコン基板２１１上に、第１の絶縁膜としてのシリコン酸化膜２１２が形成され、さらにシリコン酸化膜２１２上には第１の導電体膜としてのポリシリコン膜２１３が形成されている。ポリシリコン膜２１３上には、第２の導電体としてのシリコンの微粒子を含んだ窒化シリコン膜２３１が形成されている。シリコン微粒子は、ポリシリコン膜２１３の近くに存在する第１のシリコン微粒子２２１と、第１のシリコン微粒子２２１の斜め上方に隣接し、ポリシリコン膜２１３とはやや離れた位置に存在する第２のシリコン微粒子２２２とに大別される。シリコン微粒子の直径はいずれも約５ｎｍである。この窒化シリコン膜２３１上には、第２の電極となるポリシリコン膜２１９が形成されている。なお、各ポリシリコン膜の表面には自然酸化膜が形成されていても良いが、図２では省略している。なお、第１および第２のシリコン微粒子２２１，２２２の直径は、あまりに小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となり、あまりに大きいと、素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性がある。したがって、第１および第２のシリコン微粒子２２１，２２２の直径は３ｎｍ〜７ｎｍであることが最も好ましい。またシリコン酸化膜２１２の厚さは、あまりに薄いとトンネル効果により電荷の保持時間が短くなり、余りに厚いと短チャネル効果の増大により素子の微細化が阻害されるので、２ｎｍ〜５ｎｍであることが最も好ましい。
【００３４】
iii） 第３の構造を有するメモリ膜の断面を図３に示す。第１の電極となるシリコン基板３１１上に、第１の絶縁膜としてのシリコン酸化膜３１２が形成され、さらにシリコン酸化膜３１２上には第１の導電体膜としてのポリシリコン膜３１３が形成されている。ポリシリコン膜３１３上には、第２の絶縁膜としてのごく薄い酸化膜３３２に覆われたシリコンからなる第１の微粒子３２１と、第２の絶縁膜としてのごく薄い酸化膜３３２に覆われたシリコンからなる第２の微粒子３２２と、これらの微粒子３２１，３２２間に散在する窒化シリコン３３１とが形成されている。また、これらを覆うように、第２の電極となるポリシリコン膜３１９が形成されている。この第３の構造が第２の構造と異なるのは、第１および第２の微粒子３２１，３２２が必ずしも窒化シリコン膜で覆われていないことである。第１および第２の微粒子３２１，３２２は、ポリシリコン膜３１３，３１９とごく薄い酸化膜３３２を介して接触していてもよい。なお、第１および第２の微粒子３２１，３２２の直径およびポリシリコン膜３１３の厚さは、第２の構造で記載したものと同じであるのが最も好ましい。
【００３５】
（２） 上記第１〜第３の構造を有するメモリ膜の電気特性は次のようなものである。すなわち、上記第１〜第３の構造を有するメモリ膜は、いずれもヒステリシス特性を示した。例として、第２の構造を有するメモリ膜を用いて作製した電界効果トランジスタのゲート電圧（Vg）対ドレイン電流（Id）の特性を図４に示す。ゲート電極に−３Ｖおよび＋３Ｖを印加した後の、夫々の閾値の差（ΔVth）は、０．４Ｖを越えている。第１および第３の構造を有するメモリ膜を用いて作製した電界効果トランジスタの電気測定においても、閾値の差に多少の違いはあるものの、同様のヒステリシス特性が現れた。なお、メモリ膜単独で両電極間の電圧対容量の特性を測定しても、上記電界効果トランジスタでの測定における閾値の差相当のヒステリシス特性が現れた。また、ゲート電極に−１Ｖおよび＋１Ｖを印加した後は、閾値は変化しなかった。すなわち、メモリ膜に±３Ｖの電圧が印加されるとメモリ膜の記憶情報が書き換えられるが、±１Ｖでは書き換えが行われないことが分かった。
【００３６】
なお、書き込み・消去が行われる電圧は窒化シリコン膜の厚さにより変化した。窒化シリコン膜を薄くしたときは、例えば、メモリ膜に±１．５Ｖの電圧が印加されるとメモリ膜の記憶情報が書き換えられるが、±０．５Ｖでは書き換えが行われなかった。
【００３７】
比較として、第２の構造と同様な構造を持つが、窒化シリコン膜のかわりにシリコン酸化膜を用いたメモリ膜を用いて作製した電界効果トランジスタの電気特性を図５に示す。この場合も、ヒステリシス特性は示すが、閾値の差は０．１５Ｖ程度と小さい。すなわち、窒化シリコンの存在がヒステリシスの増大に寄与していることがわかった。
【００３８】
（３） この第１実施形態のメモリ膜の作製手順を図６および図７を用いて説明する。ここでは、例として第２の構造を有するメモリ膜を作製する場合を説明するが、第１および第３の構造を有するメモリ膜を作製する手順も同様であり、異なるのは各成膜条件のみである。
【００３９】
まず図６（ａ）に示すように、シリコン基板２１１上に、９００℃のＮ２Ｏ雰囲気中で、２ｎｍのシリコン酸化膜２１２を形成した。なお、このシリコン酸化膜２１２の形成にはＣＶＤ法を用いることもできる。また、シリコン酸化膜以外にも、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、絶縁性を有する膜を用いても良い。なお、ゲート酸化膜として電界効果トランジスタを形成する場合は界面準位の少ない熱酸化法によるのが好ましい。
【００４０】
次に、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）によりポリシリコンを成長させたところ、ポリシリコンは層状に成長し、厚さ５ｎｍのポリシリコン膜２１３が形成された。
【００４１】
次に図６（ｂ）に示すように、８００℃のＳｉＨ２Ｃｌ２とＮＨ３との混合気によるＬＰＣＶＤ法により、ポリシリコン膜２１３上に厚さ約３ｎｍの窒化シリコン膜２３１を形成した。次いで、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたところ、シリコンは層状には成長せず、シリコン微粒子が散点状に形成された。かくして、窒化シリコン膜２３１上に直径約５ｎｍの第１のシリコン微粒子２２１が形成された。なお、窒化シリコン膜２３１の表面に沿った平面内では、第１のシリコン微粒子２２１の形成位置は実質的にランダムであった。
【００４２】
次に、８００℃のＳｉＨ２Ｃｌ２とＮＨ３との混合気によるＬＰＣＶＤ法により、窒化シリコンを堆積したところ、図６（ｃ）に示すように基板全面に膜上に堆積し、第１のシリコン微粒子２２１の表面も窒化シリコン２３１で覆われた。
【００４３】
次に、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたところ、図６（ｄ）に示すようにシリコン微粒子が散点状に形成され、直径約５ｎｍの第２のシリコン微粒子２２２が形成された。この第２のシリコン微粒子２２２は、第１のシリコン微粒子２２１の斜め上方に窒化シリコン膜２３１を介して隣接して形成されるものが多かった。ただし、平面方向には、第２のシリコン微粒子２２２の形成位置は、第１のシリコン微粒子２２１の形成位置と同様に、実質的にランダムであった。
【００４４】
次に、８００℃のＳｉＨ２Ｃｌ２とＮＨ３との混合気によるＬＰＣＶＤ法により、窒化シリコンを堆積したところ、図７（ｅ）に示すように基板全面に膜状に堆積し、第２のシリコン微粒子２２２の表面も窒化シリコン２３１で覆われた。
【００４５】
次に図７（ｆ）に示すようにＬＰＣＶＤ法により電極となるポリシリコン膜２１９を形成した。これにより、電極となるシリコン基板２１１と電極ポリシリコン膜２１９とに挟まれたメモリ膜が完成した。第１のシリコン微粒子と第２のシリコン微粒子を合わせたシリコン微粒子の数密度は、３×１０１１ｃｍ−２程度であった。
【００４６】
ポリシリコンをＬＰＣＶＤ法で堆積する際の温度を高くすると、ポリシリコンはいずれも膜状に成長し、第１の構造を有するメモリ膜が形成された。また、窒化シリコンをＬＰＣＶＤ法で堆積する際の温度を低くすると、窒化シリコンは膜状ではなく島状に成長し、第３の構造を有するメモリ膜が形成された。
【００４７】
なお、基板としてシリコン基板を用いているが、半導体であればこの限りではない。ポリシリコン膜２１３、第１のシリコン微粒子２２１、第２のシリコン微粒子２２２、電極ポリシリコン膜２１９は、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性を有すれば良い。
【００４８】
上記製造手順によれば、ポリシリコン膜２１３、第１のシリコン微粒子２２１、第２のシリコン微粒子２２２の形成は、いずれもＬＰＣＶＤ法により、窒化シリコン膜の堆積（３回行っている）にも、いずれもＬＰＣＶＤ法が用いられている。したがって、メモリ膜部分の形成にあたっては、シリコン酸化膜２１２を形成するための酸化工程１回と、ＬＰＣＶＤ工程６回を行うだけでよい。このように単純な工程で、大きなヒステリシスを持つメモリ膜を再現性よく形成することができる。
【００４９】
上記製造手順においては、１回目の窒化シリコン堆積工程の後、ポリシリコン堆積工程と窒化シリコン堆積工程とからなる一連の工程を２回繰り返している。この上記一連の工程を全く行わずに電極ポリシリコン２１９を形成したメモリ膜では、ヒステリシスはほとんど観察されなかった。このメモリ膜の構造は、１層のポリシリコン膜が絶縁膜で挟まれているというものであった。一方、上記一連の工程を１回行った後、電極ポリシリコン２１９を形成したメモリ膜では０．２Ｖ程度の比較的小さなヒステリシスが観察された。上記一連の工程を３回行ったメモリ膜でも、２回行ったメモリ膜とほぼ同等のヒステリシスが現れた。
【００５０】
以上のことから、上記一連の工程は少なくとも１回行う必要があり、２回以上行うことがより好ましいことが分かった。なお、４回以上行うとメモリ膜の実効的な膜厚がさらに厚くなる。このメモリ膜を電界効果トランジスタのゲート絶縁膜中に導入した場合、メモリ膜の実効的な膜厚が厚いと短チャネル効果の抑制が難しくなり、メモリ素子の微細化が難しくなるので、上記一連の工程は２回〜３回とするのが最も好ましい。
【００５１】
なお、上記窒化シリコン堆積工程の後、ポリシリコン堆積工程前に熱酸化工程を行うのが好ましい。熱酸化工程は、上記ポリシリコン堆積工程後、上記窒化シリコン堆積前に行っても良い。これにより、シリコン微粒子またはポリシリコン膜と窒化シリコン膜との間にシリコン酸化膜が形成される。この結果、メモリ膜の保持時間のばらつきが低減し、メモリ膜の信頼性が増した。この保持時間のばらつきの低減は、最後の窒化シリコン膜を堆積する工程の後、電極となるポリシリコン膜の形成の前に熱酸化工程を行った時にも見られた。
【００５２】
本実施形態のメモリ膜の製造方法によれば、酸化工程と、６回のＬＰＣＶＤ工程を含む簡単な工程により、ヒステリシスの大きなメモリ膜を再現性よく製造することが可能である。
【００５３】
また、本実施形態のメモリ膜によれば、低電圧での書き込みおよび消去が可能であり、このメモリ膜を電界効果トランジスタのゲート絶縁膜として用いた場合、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能なメモリ素子とすることができる。また、低電圧動作が可能なため、従来技術のフラッシュメモリで問題となっていた、高エネルギの電荷によるメモリ膜の劣化を抑制し、メモリ素子の信頼性を向上することができる。
【００５４】
（第２実施形態）
本発明の第２実施形態を、図８を用いて説明する。本実施形態のメモリ素子は、第１実施形態のメモリ膜を電界効果トランジスタの浮遊ゲートとして組み込んで形成したものである。なお、メモリ膜を構成する要素には図２中の符号と同一の符号を付して個々の説明を省略する。
【００５５】
図８は、本実施形態であるメモリ素子の断面図である。シリコン基板２１１上に、第１実施形態で示した第２の構造を有するメモリ膜を介して電極ポリシリコン２１９（ゲート電極）が形成されている。メモリ膜は、第１または第３の構造を有するものであってもよい。さらに、シリコン基板２１１表面のゲート電極２１９の両側に相当する領域にはソース領域２４１とドレイン領域２４２が形成されている。
【００５６】
なお、本実施形態では、シリコン基板２１１はＰ型の導電型を持ち、ゲート電極、ソース領域及びドレイン領域はＮ型の導電型を持っており、Ｎチャネル型の電界効果トランジスタとなっている。しかし、これに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ型のシリコン基板と、Ｐ型のソース領域及びドレイン領域を持つ）であっても良いし、ゲート電極はポリシリコンに限らず、金属であっても良い。
【００５７】
本実施形態のメモリ素子は、第１実施形態のメモリ膜を用いているので、大きなヒステリシス特性を持つ。ヒステリシス特性は、既に図４に示した。
【００５８】
更に、本実施形態のメモリ素子は、第１実施形態のメモリ膜を用いているので、低電圧での書き込み及び消去及び非破壊読み出しが可能である。具体的には、例えば、±３Ｖでの書き込み・消去がおよび１Ｖでの非破壊読み出しが可能である。したがって、低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００５９】
本実施形態のメモリ素子を製造する手順は、電界効果トランジスタを作製する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜を形成する手順は第１実施形態に記載した通りである。すなわち、メモリ膜の形成において必要なのは、酸化工程とＬＰＣＶＤ工程のみである。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【００６０】
（第３実施形態）
本発明の第３実施形態を、図９を用いて説明する。本実施形態のメモリ素子は、第２実施形態のメモリ素子を、単なるシリコン基板上ではなく、ＳＯＩ（Silicon on Insulator）基板上に形成したものである。図９は、本実施形態の半導体装置におけるメモリ素子の断面図である。２５１はシリコン基板、２５３はボディ、２５２は埋め込み酸化膜である。また、図９に示すメモリ素子は、第１実施形態の第２の構造を有するメモリ膜を用いているが、第１または第３の構造を有するメモリ膜を用いても良い。なお、図９では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。
【００６１】
本実施形態のメモリ素子を製造する手順は、ＳＯＩ基板上に電界効果トランジスタを作製する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜を形成する手順は第１実施形態に記載した通りである。
【００６２】
本実施形態の半導体装置においては、第２実施形態のメモリ素子で得られる効果に加えて以下の効果が得られる。本実施形態のメモリ素子においては、ソース領域２４１及びドレイン領域２４２と、ボディ２５３との接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域２４１及びドレイン領域２４２の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。
【００６３】
（第４実施形態）
本発明の第４実施形態について、図１０〜図１４に基づいて説明すれば以下の通りである。
【００６４】
図１０〜図１３は、本発明の第４実施形態となるメモリセルアレイの概略図である。図１０は、平面の概略図である。図１１は図１０の切断面線Ａ−Ａ’から見た断面図であり、図１２は図１０の切断面線Ｂ−Ｂ’から見た断面図であり、図１３は図１０の切断面線Ｃ−Ｃ’から見た断面図である。図１４は、上記メモリセルアレイの回路図である。
【００６５】
まず、本実施形態の半導体記憶装置の構成を図１０〜図１３に基づいて説明する。図１１〜図１３から分かるように、シリコン基板１７内にはＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６が形成されている。さらに、複数の素子分離領域１６が、図１０における横方向に蛇行して延びるように形成されている（図１０中で、夫々蛇行した帯状の領域に斜線を施している）。素子分離領域１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。これにより、ウェル領域２６の上部で隣り合う素子分離領域１６の間に、夫々横方向に蛇行して延びるシリコン活性領域が残されている。素子分離領域１６の深さは、素子分離領域１６をはさむ両側のＰ型の浅いウェル領域２６が互いに電気的に分離されるように設定される。
【００６６】
図１０〜図１３を統合すれば分かるように、上記各シリコン活性領域内の蛇行の各折り返し個所に、それぞれ不純物領域としてのＮ＋拡散層１９が形成されている。各Ｎ＋拡散層１９は、このメモリの使用時にビット線による選択に応じてソース領域またはドレイン領域として働く。その時、同一の活性領域内で隣り合うＮ＋拡散層１９の間の領域がそれぞれチャネル領域となる。
【００６７】
ポリシリコンからなる複数のワード線１１が、素子分離領域１６が延びる方向とは垂直方向（図１０における縦方向）にストレートに延びるように形成されている。ワード線１１の横方向のピッチは２Ｆに設定されている。ワード線１１で覆われているシリコン活性領域（ウェル領域２６の上部）は、チャネル領域となっている。チャネル領域とワード線１１とは、第１実施形態の第１〜第３のいずれかのメモリ膜２１により隔てられている。このチャネル領域上で、ワード線１１がコントロールゲートの役割をはたしている。
【００６８】
第１層メタルからなる複数の第１ビット線１２が、ワード線１１とは垂直方向（図１０における横方向）にストレートに延びるように形成されている。第１ビット線１２の縦方向のピッチは２Ｆに設定され、同一のシリコン活性領域内で蛇行の片側（図１０では山側）の折り返し個所に設けられたＮ＋拡散層１９上を通るように設けられている。この第１ビット線１２とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト１４により接続されている。また、第２層メタルからなる複数の第２ビット線１３が、第１ビット線の隙間となる位置に、第１ビット線と平行にストレートに延びるように形成されている。第２ビット線１３の縦方向のピッチは２Ｆに設定されて、同一のシリコン活性領域内で蛇行の他方の側（図１０では谷側）の折り返し個所に設けられたＮ＋拡散層１９上を通るように設けられている。この第２ビット線１３とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第２ビット線コンタクト１５により接続されている。第１および第２ビット線１２，１３は、互いに層間絶縁膜２０で分離され、上述のようにそれぞれ必要なところでコンタクト１４，１５を介してＮ＋拡散層１９と接続されている。また、シリコン基板に対してＰ型の浅いウェル領域２６は、素子分離領域１６によって、第１ビット線及び第２ビット線と同じ方向に走る細長い列状に分断されており、Ｎ＋拡散層１９の下方を通して第３ビット線を構成している。
【００６９】
上記構成によれば、１つのメモリセルは図１０中に二点鎖線で示す平行四辺形２２で表され、その面積は４Ｆ２である。
【００７０】
次に、本実施形態であるメモリセルアレイの回路構成を、図１４に基づいて説明する。このメモリセルアレイは、いわゆるＡＮＤ型で配列されている。すなわち、一本の第１ビット線と一本の第２ビット線とが一対をなしており、これらのビット線の間にｎ個のメモリセルが並列に接続されている。図１４では、例えば１番目のビット線対の第１ビット線をＢａ１、１番目のビット線対の第２ビット線をＢｂ１と表記している。また、例えば１番目のビット線対に接続されているｎ番目のメモリセルをＭ１ｎと表記している。各ビット線には選択トランジスタが設けられている。図１４では、例えば１番目のビット線対の第１ビット線選択トランジスタをＳＴＢａ１と表記している。本実施形態であるメモリセルアレイの特徴は、Ｐ型の浅いウェル領域が第３ビット線を形成している点である。この第３ビット線は、第１ビット線及び第２ビット線からなる１対のビット線に並列に接続されたメモリセルの浅いウェル領域を接続している。この第３ビット線には選択トランジスタが接続されている。図１４では、例えば、１番目の第３ビット線はＢｗ１、それに対応する選択トランジスタはＳＴＢｗ１と表記されている。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図１８では、各ワード線をＷ１〜Ｗｎで表記している。
【００７１】
次に、本実施形態のメモリセルアレイを作製する手順を説明する。
【００７２】
まず、図１１〜図１３中に示すシリコン基板１７内に電気絶縁性の素子分離領域１６を形成し、続いてＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウェル領域との接合の深さは、不純物の注入条件（注入エネルギと注入量）とその後の熱工程（アニール工程や熱酸化工程など）によって決まる。これら不純物注入条件や熱工程条件と、素子分離領域の深さは、素子分離領域１６がＰ型の浅いウェル領域２６を電気的に分離するように設定される。
【００７３】
その後、第１実施形態で示した手順でメモリ膜２１を形成し、フォトリソグラフィとエッチングによりパターン加工する。このパターン加工後、メモリ膜中のポリシリコン膜が露出し、後に形成するワード線と短絡する恐れがあるので、熱酸化を行うのが好ましい。その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ法）で形成し、このポリシリコン膜とメモリ膜２１とをフォトリソグラフィとエッチングによりパターン加工し、ワード線１１を形成する。ここで、Ｎ型の不純物を、ワード線１１をマスクとして低エネルギで注入すると、自己整合的にＮ＋拡散層１９が形成される。この後、層間絶縁膜の堆積、コンタクト工程、メタル工程を繰り返し行い、第１ビット線１２及び第２ビット線１３を形成する。
【００７４】
本実施形態のメモリセルアレイは、第１実施形態で示したメモリ膜を用いている。したがって、大きなヒステリシス特性のために動作マージンを大きくとることができる。また、低電圧駆動が可能であるから、低消費電力化が可能となり、メモリセルアレイの信頼性が向上する。
【００７５】
更にまた、本実施形態のメモリセルアレイは、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
【００７６】
また、本実施形態の半導体装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度を向上し、機能の向上を図ることができる。
【００７７】
（第５実施形態）
本発明の第５実施形態について、図１５〜図１９に基づいて説明すれば以下の通りである。
【００７８】
図１５〜図１７は、本発明の第５実施形態となるメモリセルアレイの概略図である。図１５は、平面の概略図である。図１６は図１５の切断面線Ａ−Ａ’から見た断面図であり、図１７は図１５の切断面線Ｂ−Ｂ’から見た断面図である。図１８は、図１５〜図１７で示すメモリセルアレイの変形の平面図である。図１９は、これらのメモリセルアレイの回路図である。
【００７９】
まず、本実施形態の半導体記憶装置の構成を図１５〜図１７に基づいて説明する。図１６および図１７から分かるように、シリコン基板６７内にはＮ型の深いウェル領域７５とＰ型の浅いウェル領域７６が形成されている。さらに、複数の素子分離領域６６が、図１５における横方向にストレートに延びるように形成されている（図１５中で、夫々帯状の領域に斜線を施している）。素子分離領域６６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。これにより、Ｐ型の浅いウェル領域７６の上部で隣り合う素子分離領域６６の間に、夫々横方向にストレートに延びるシリコン活性領域が残されている。素子分離領域６６の深さは、素子分離領域６６を挟む両側のＰ型の浅いウェル領域７６が互いに電気的に分離されるように設定される。
【００８０】
ポリシリコンからなる複数のワード線６１が、素子分離領域６６が延びる方向とは垂直方向（図１５における縦方向）にストレートに延びるように形成されている。ワード線６１の横方向のピッチは２Ｆに設定されている。ワード線６１で覆われているシリコン活性領域（ウェル領域７６の上部）は、チャネル領域となっている。チャネル領域とワード線６１とは、第１実施形態の第１〜第３のいずれかの構造を持つメモリ膜７１により隔てられている。このチャネル領域上で、ワード線６１がコントロールゲートの役割をはたしている。上記各シリコン活性領域内のチャネル領域の両側には、それぞれ不純物拡散領域としてのＮ＋拡散層６９が形成され、それぞれソース領域またはドレイン領域となっている。
【００８１】
第１層メタルからなる複数の第１ビット線６２が、ワード線６１とは垂直方向（図１５における横方向）に延びるように形成されている。第１ビット線６２の縦方向のピッチは２Ｆに設定され、Ｎ＋拡散層６９上を通るように設けられている。この第１ビット線６２とその直下に存するＮ＋拡散層６９（ソース領域とドレイン領域とのうちの一方）とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト６４により接続されている。
【００８２】
不純物を導入した層状のポリシリコン、ポリサイド、メタル等からなり、第１ビット線コンタクト６４を囲むパターン孔６５を有するプレート電極６３が、Ｎ＋拡散層６９上、素子分離領域６６上及びワード線６１上を連なって覆っている。プレート電極６３は、その直下に存するＮ＋拡散層６９（ソース領域とドレイン領域とのうちの他方）と電気的に接続されている。プレート電極６３とワード線６１とは、絶縁膜７７で電気的に隔てられている。プレート電極６３と第１ビット線６２とは、層間絶縁膜７０で電気的に隔てられている。
【００８３】
第１ビット線６２は、下部構造とは層間絶縁膜７０で分離され、プレート電極孔６５がある位置で第１ビット線コンタクト６４を介してＮ＋拡散層６９と接続されている。また、Ｐ型の浅いウェル領域７６は、素子分離領域６６によって、第１ビット線と同じ方向に走る細長い列状に分断されており、Ｎ＋拡散層６９の下方を通して第３ビット線を構成している。
【００８４】
上記構成によれば、１つのメモリセルは図１５中に二点鎖線で示す平行四辺形７２で表され、その面積は４Ｆ２である。
【００８５】
次に、上述のメモリセルアレイの変形例を、図１８を用いて説明する。この変形例は、上述のメモリセルアレイとは、プレート電極６３の形状と、第１ビット線コンタクト６４の配列が異なる。すなわち、上述のメモリセルアレイでは、第１ビット線コンタクト６４は、隣り合う列の間で横方向にピッチを２Ｆ分だけずらして千鳥状に配置されていたが（図１５参照）、このメモリセルアレイでは、隣り合う列の間で横方向にピッチが揃った状態になっている。第１ビット線６２は、その直下に存するＮ＋拡散層６９（ソース領域およびドレイン領域の一方）とそれぞれ接続されている。プレート電極６３の形状は、図１８の縦方向に延びる短冊状であり、横方向に関して第１ビット線コンタクト６４の列と交互にピッチ４Ｆで配置されている。プレート電極６３は、その直下に存するＮ＋拡散層６９（ソース領域とドレイン領域とのうちの他方）とそれぞれ接続されている。
【００８６】
次に、本実施形態のメモリセルアレイの回路構成を、図１９に基づいて説明する。一対の第１ビット線および第２ビット線に、ｎ個のメモリセルが並列に接続されている。図１９では、例えば１番目の第１および第３のビット線を、夫々Ｂａ１，Ｂｗ１と表記している。また、例えば１番目の第１ビット線に接続されているｎ番目のメモリセルをＭ１ｎと表記している。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図１９では、各ワード線をＷ１〜Ｗｎで表記している。なお、ソース・ドレイン領域の一方は第１ビット線と接続され、ソース・ドレイン領域の他方はプレート電極（図１９ではＰｌｔと表記）で接続されている。また、第３ビット線はウェル領域と接続されている。
【００８７】
次に、本実施形態のメモリセルアレイを作製する手順を説明する。まず、シリコン基板６７内に電気絶縁性の素子分離領域６６を形成し、続いてＮ型の深いウェル領域７５とＰ型の浅いウェル領域７６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウェル領域との接合の深さは、不純物の注入条件（注入エネルギと注入量）とその後の熱工程（アニール工程や熱酸化工程など）によって決まる。これら不純物注入条件や熱工程条件と、素子分離領域の深さは、素子分離領域１６がＰ型の浅いウェル領域２６を電気的に分離するように設定される。
【００８８】
その後、第１実施形態で示した手順でメモリ膜７１を形成し、フォトリソグラフィとエッチングによりパターン加工する。このパターン加工後、メモリ膜中のポリシリコン膜が露出し、後に形成するワード線と短絡する恐れがあるので、熱酸化を行うのが好ましい。その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ法）で形成し、さらに、上記ポリシリコン膜上にシリコン酸化膜やシリコン窒化膜などの絶縁膜をＣＶＤ法で形成する。この後、ポリシリコン膜上の絶縁膜、ポリシリコン膜、メモリ膜７１をフォトリソグラフィとエッチングによりパターン加工し、ワード線６１を形成する。この時、フォトレジストをマスクとしてポリシリコン膜上の絶縁膜のみをパターン加工し、フォトレジスト除去後にパターン加工されたポリシリコン膜上の絶縁膜をマスクとして、ポリシリコン膜、メモリ膜７１をエッチングによりパターン加工してもよい。その後、全面にシリコン窒化膜をＣＶＤ法で堆積し、エッチングバックをすることにより、ワード線の側壁及を絶縁膜７７で覆うことができる。ここで、Ｎ型の不純物を、ワード線６１をマスクとして低エネルギで注入すると、自己整合的にＮ＋拡散層６９が形成される。この後、ポリシリコン膜を全面に堆積し、パターニングしてプレート電極６３を形成する。この後、層間絶縁膜の堆積、コンタクト工程、メタル工程を行い、第１ビット線６２を形成する。
【００８９】
本実施形態のメモリセルアレイは、第４実施形態と同様な作用効果を奏する上に、ビット線の１つをプレート電極に置きかえているので、素子分離領域および活性領域を蛇行させる必要がなく、既述のようにストレートに延ばすことができる。したがって、メモリセルの構造が単純になり、メモリセルアレイの歩留を向上することができる。
【００９０】
また、本実施形態の半導体装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度を向上し、機能の向上を図ることができる。
【００９１】
（第６実施形態）
本実施形態は、第４実施形態および第５実施形態のメモリセルアレイにおいて、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の比をできる限り大きくした、ランダムアクセスが可能なメモリセルアレイに関する。
【００９２】
一般に、メモリセルの書き込み時または消去時には、選択されたメモリセルのメモリ膜に最大の電圧がかかる。そして、非選択のメモリセルのメモリ膜にもある程度の電圧がかかってしまう。したがって、誤動作を防ぐためには、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比をできるだけ大きくするのが好ましい。
【００９３】
一般的に行われている方法では、例えば消去時には、選択ワード線の電位をＶに、選択ビット線の電位を接地電位に、その他のワード線及びビット線の電位をＶ／２にする。このとき、選択されたメモリセルのメモリ膜には電圧Ｖが、非選択のメモリセルのメモリ膜には電圧０またはＶ／２がかかる。このとき、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比は１／２である。
【００９４】
本実施形態のメモリセルアレイにおける、書き込み時及び消去時の各ワード線及びビット線への印加電圧を表１および表２に示す。表１は第４実施形態のメモリセルアレイにおける例であり、表２は第５実施形態のメモリセルアレイにおける例である。第５実施形態のメモリセルアレイは、プレート電極に常に０Ｖの電位を与えることとした場合の例である。表１と表２の電圧印加例は、全体に電圧Ｖだけシフトしただけの違いしかなく、本質的には同じものである。なお、各ビット線（第１および第２ビット線、表１ではさらに第３ビット線も含む）には、同電位を与える。表１の例では、書き込み時には、選択ワード線に電位０、非選択ワード線に（１−Ａ）×Ｖ、選択ビット線にＶ、非選択ビット線にＡ×Ｖを印加する。また、消去時には、選択ワード線に電位Ｖ、非選択ワード線にＡ×Ｖ、選択ビット線に０、非選択ビット線に（１−Ａ）×Ｖを印加する。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２のときは、上記一般的に行われている例となる）。選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比は、Ａ＝１／３のとき（絶対値で）最大値３をとる。したがって、Ａ＝１／３とするのがもっとも好ましい。
【００９５】
【表１】
【表２】
【００９６】
上記のように印加電圧を設定した場合、１ビット毎の書き込み動作及び消去動作、すなわちランダムアクセスが可能となる。Ｖの具体的な値は、膜質や膜構造ごとに最適な値を決めればよい。具体的には、メモリ膜にかかる電圧の絶対値がＶのときには電荷の注入または放出が起こり、メモリ膜にかかる電圧の絶対値がＡ×Ｖのときには電荷の注入または放出が起こらないようにする。なお、読み出し時には、メモリ膜にかかる電圧がＡ×Ｖ以下となるようにするのが好ましく、その場合、読み出しにより記憶を破壊することがない。
【００９７】
本実施形態のメモリセルアレイにおいては、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比が大きく、ランダムアクセスが可能で、動作マージンの大きなメモリを実現することが可能となる。
【００９８】
（第７実施形態）
上記第２実施形態〜第６実施形態のメモリ素子または半導体記憶装置を集積化して集積回路とすれば、この集積回路は低電源電圧で動作させることが可能になり、集積回路を低消費電力化できる。
【００９９】
また、上記第２実施形態〜第６実施形態のメモリ素子又は半導体記憶装置と、論理回路とを１つの集積回路上に混載してもよい。更に、メモリ素子又は半導体記憶装置と、論理回路とに加え、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）も混載しても良い。例えば、第４実施形態または第５実施形態のメモリセルアレイを用いれば、セル面積は４Ｆ２であり、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さい。したがって、メモリが占める面積を小さくできる分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、本実施形態の半導体装置であるメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読みこみ、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。
【０１００】
また、上記集積回路を、電池駆動の携帯電子機器に組み込むことができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図２０は、携帯電話の例を示している。制御回路９１１には、上記集積回路が組み込まれている。なお、制御回路９１１は、本発明の半導体装置からなるメモリ回路と、論理回路とを混載したＬＳＩから成っていてもよい。９１２は電池、９１３はＲＦ回路部、９１４は表示部、９１５はアンテナ部、９１６は信号線、９１７は電源線である。本発明の半導体集積回路を携帯電子機器に用いることにより、携帯電子機器を高機能化し、ＬＳＩ部の消費電力を大幅に下げることが可能になる。それにより、電池寿命を大幅にのばすことが可能になる。
【０１０１】
【発明の効果】
以上より明らかなように、上記第１の発明のメモリ膜によれば、低電圧（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリシス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能である。また、低電圧動作が可能なことにより、メモリ膜の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ膜が提供される。
【０１０２】
また、第２の発明のメモリ素子によれば、従来技術のフラッシュメモリに比べて著しい低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【０１０３】
また、第３の発明である半導体集積回路によれば、低電源電圧で動作可能で、低消費電力であるメモリ集積回路が提供される。
【０１０４】
また、第４の発明である半導体記憶装置によれば、各メモリセルのメモリ膜として上記第１乃至第３のいずれかの発明のメモリ膜を用いているので、低電圧動作が可能である。また、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、低消費電力化、高信頼性化、高集積化が可能となる。
【０１０５】
また、第５の発明である半導体記憶装置によれば、第４の発明の半導体記憶装置と同様な作用効果を奏する上に、ビット線の１つを上記プレート電極に置きかえているので、上記素子分離領域および上記活性領域を蛇行させる必要がなく、ストレートに延ばすことができる。したがって、メモリセルの構造が単純になり、メモリセルアレイの歩留を向上することができる。
【０１０６】
また、第６の発明の半導体集積回路によれば、第４または第５の発明の半導体記憶装置のセル面積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さいので，メモリが占める面積を小さくできる。このため、チップ面積を小さくでき、歩留りが向上すると共にチップの価格を安くすることができる。更にチップ面積が一定の場合は、メモリ部の面積が小さくなった分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、メモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。したがって、集積回路の集積度を向上し、機能の向上を図ることができる。
【０１０７】
また、第７の発明である携帯電子機器によれば、ＬＳＩ部を高機能化、低消費電力化することが可能で、高機能で電池寿命の長い携帯電子機器が提供される。
【図面の簡単な説明】
【図１】 本発明の基礎となる参考例としての第１の構造を有するメモリ膜の断面図である。
【図２】 本発明の基礎となる参考例としての第２の構造を有するメモリ膜の断面図である。
【図３】 本発明の第１実施形態の、第３の構造を有するメモリ膜の断面図である。
【図４】 上記第２の構造を有するメモリ膜を用いて作製したメモリ素子の、書き込み時及び消去時のドレイン電流対ゲート電圧の関係を示すグラフである。
【図５】 上記第２の構造を有するメモリ膜と同様な構造を持ち、窒化シリコン膜をシリコン酸化膜で置き換えたメモリ膜を用いて作製したメモリ素子の、書き込み時及び消去時のドレイン電流対ゲート電圧の関係を示すグラフである。
【図６】 上記第２の構造を有するメモリ膜の製造方法を示す図である。
【図７】 上記第２の構造を有するメモリ膜の製造方法を示す図である。
【図８】 本発明の第２実施形態のメモリ素子の断面図である。
【図９】 本発明の第３実施形態のメモリ素子の断面図である。
【図１０】 本発明の第４実施形態のメモリセルアレイの平面図である。
【図１１】 図１０の切断面線Ａ−Ａ’から見た断面図である。
【図１２】 図１０の切断面線Ｂ−Ｂ’から見た断面図である。
【図１３】 図１０の切断面線Ｃ−Ｃ’から見た断面図である。
【図１４】 本発明の第４実施形態のメモリセルアレイの回路図である。
【図１５】 本発明の第５実施形態のメモリセルアレイの平面図である。
【図１６】 図１５の切断面線Ａ−Ａ’から見た断面図である。
【図１７】 図１５の切断面線Ｂ−Ｂ’から見た断面図である。
【図１８】 本発明の第５実施形態のメモリセルアレイの変形例を示す平面図である。
【図１９】 本発明の第５実施形態のメモリセルアレイの回路図である。
【図２０】 本発明の第７実施形態の携帯情報機器の構成図である。
【符号の説明】
１７，６７，１１１，２１１，３１１，２５１ シリコン基板
１１２，２１２，３１２ シリコン酸化膜
１１４，１１６，１１８，２３１ 窒化シリコン膜
１１３，１１５，１１７，１１９，２１３，２１９，３１３，３１９ ポリシリコン膜
２２１ 第１のシリコン微粒子
２２２ 第２のシリコン微粒子
３２１ 第１の微粒子
３２２ 第２の微粒子
３３１ 窒化シリコン
３３２ ごく薄い酸化膜
【発明の属する技術分野】
本発明は、メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路、および携帯電子機器に関する。より具体的には、窒化シリコンと導電体を含むメモリ膜、およびそのようなメモリ膜を有するメモリ素子に関する。また、そのようなメモリ膜またはメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器に関する。
【０００２】
【従来の技術】
電荷を蓄積するメモリ膜をゲート絶縁膜中に備えた電界効果トランジスタを、メモリ素子として用いる従来技術として、フラッシュメモリが挙げられる。フラッシュメモリには、コントロールゲートとチャネル領域との間の絶縁膜中に、フローティングゲートと呼ばれる導電体膜がある。チャネル領域からフローティングゲートへ、ＦＮ（ファウラーノルドハイム）トンネリングにより電子を注入または放出することにより、フローティングゲート中の電荷量を変化させ、この電荷量の寡多を記憶情報として保持する。記憶情報の読み出しには、フローティングゲート中の電荷量の寡多を、電界効果トランジスタの閾値の差として検知することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、動作電圧が高いという問題があった。フラッシュメモリの動作例としては、例えば、書き込み時には選択ワード線に−８Ｖ、選択ビット線に６Ｖを印加し、消去時には選択ワード線に１０Ｖ、ビット線に−８Ｖを印加する。このように動作電圧が高いため、書き込み及び消去時の消費電力が大きく、低消費電力化を阻害していた。また、ゲート絶縁膜に高電界がかかるため、素子の劣化が問題になっていた。
【０００４】
そこで、本発明の課題は、低電圧で動作可能な、メモリ膜を提供することにある。また、本発明の課題は、そのようなメモリ膜を有するメモリ素子を提供することにある。さらに、本発明の課題は、そのようなメモリ膜またはメモリ素子を有する半導体記憶装置、半導体集積回路および携帯電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、第１の発明であるメモリ膜は、
第１の電極となる半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成され、第２の絶縁膜で覆われた第２の導電体からなる微粒子と、
上記微粒子間に散在する窒化シリコンと、
上記微粒子上に形成された第２の電極となる第３の導電体膜と
からなることを特徴としている。
【０００６】
この明細書において、「微粒子」とは、ナノメートル（ｎｍ）オーダーの寸法を持つ粒子を意味する。
【０００７】
この第１の発明によれば、上記半導体基板と上記第３の導電体膜が夫々電極となり、上記第１の導電体膜および上記第２の絶縁膜で覆われた第２の導電体からなる微粒子とが電荷蓄積部となってメモリ膜を構成する。このメモリ膜は、低電圧（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリシス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能である。また、低電圧動作が可能なことにより、メモリ膜の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ膜が提供される。
【０００８】
一実施形態では、
上記第１の発明のメモリ膜において、
上記第１の絶縁膜の厚さは２ｎｍ乃至５ｎｍの範囲内であり、
第２の導電体からなる微粒子の直径は３ｎｍ乃至７ｎｍの範囲内であることを特徴としている。
【０００９】
この実施形態によれば、上記第１の絶縁膜の厚さを２ｎｍ乃至５ｎｍの範囲内としているので、電荷がトンネル現象で絶縁膜を透過する確率が増して記憶保持時間が減少したり、短チャネル効果が増して素子の微細化が困難となることを防ぐことができる。また、上記導電体の微粒子の直径を３ｎｍ乃至７ｎｍの範囲内としているので、量子サイズ効果が大きくなって電荷の移動に大きな電圧が必要となったり、素子の微細化に伴って素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつくのを防ぐことができる。したがって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子が提供される。
【００１０】
一実施形態では、
上記第１の発明のメモリ膜において、
上記半導体基板、上記第１の導電体及び第２の導電体はいずれもシリコンからなり、
上記第１の絶縁膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴としている。
【００１１】
この実施形態によれば、ＬＳＩの材料として最も広く使われているシリコンを用いることで、メモリ膜を用いた素子を、他の素子と混載するのが容易となる。
【００１２】
また、第２の発明であるメモリ素子は、
浮遊ゲートを有する電界効果型トランジスタを備え、上記浮遊ゲートが上記第１の発明のメモリ膜からなることを特徴としている。
【００１３】
この第２の発明のメモリ素子は、浮遊ゲートを有する電界効果型トランジスタを備え、上記浮遊ゲートが第１の発明のメモリ膜からなる電界効果トランジスタ型メモリ素子である。これにより、例えば、±３Ｖでの書きこみおよび消去、１Ｖでの非破壊読出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しい低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００１４】
一実施形態では、上記電界効果型トランジスタがＳＯＩ基板上に形成されたことを特徴としている。
【００１５】
この実施形態によれば、ソース領域およびドレイン領域と、ボディとの接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域およびドレイン領域の深さを浅くするのが容易であり、短チャネル効果を抑制し、メモリ素子を更に微細化することができる。
【００１６】
また、第３の発明である半導体集積回路は、
上記第２の発明のメモリ素子を集積したことを特徴としている。
【００１７】
この第３の発明によれば、低電源電圧で動作可能で、低消費電力であるメモリ集積回路が提供される。
【００１８】
また、第４の発明である半導体記憶装置は、
半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し個所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれメモリ機能を有する膜を介して各活性領域内のチャンネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し個所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２ビット線が、同一の活性領域内で蛇行の他方の側の折り返し個所に設けられた上記不純物拡散領域上を通るように設けられ、
上記一方向に蛇行して延びる活性領域は所定の導電型を持つウェル領域からなり、このウェル領域が上記不純物拡散領域の下方を通して第３のビット線として働き、
上記第１のビット線、第２ビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記メモリ機能を有する膜は、第１の発明のメモリ膜からなることを特徴としている。
【００１９】
この第４の発明によれば、各メモリセルのメモリ膜として第１の発明のメモリ膜を用いているので、低電圧動作が可能である。また、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、低消費電力化、高信頼性化、高集積化が可能となる。
【００２０】
また、第５の発明である半導体記憶装置は、
半導体基板の表面に、一方向に延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に延びる活性領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向に延びる複数のワード線が、それぞれメモリ機能を有する膜を介して各活性領域上を通るように形成され、
上記ワード線で覆われた上記活性領域がチャネル領域となり、
上記活性領域内の上記チャネル領域の両側に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成され、
上記半導体基板上に、上記一方向に延びる第１のビット線が、上記各活性領域上を通るように設けられ、
上記第１のビット線が直下に存する上記ソース領域とドレイン領域とのうちの一方とコンタクト孔を介して接続され、
上記半導体基板上に、層状で上記コンタクト孔を囲むパターン孔を有するプレート電極が、上記ワード線および第１ビット線に対して絶縁膜を介して電気的に絶縁された状態に形成され、
上記プレート電極が直下に存する上記ソース領域と上記ドレイン領域とのうちの他方と接続され、
上記一方向に延びる活性領域は所定の導電型を持つウェル領域からなり、このウェル領域が上記不純物拡散領域の下方を通して第３ビット線として働き、
上記メモリ機能を有する膜は、第１の発明のメモリ膜からなることを特徴としている。
【００２１】
この第５の発明の半導体記憶装置によれば、第４の発明の半導体記憶装置と同様な作用効果を奏する上に、ビット線の１つを上記プレート電極に置きかえているので、上記素子分離領域および上記活性領域を蛇行させる必要がなく、ストレートに延ばすことができる。したがって、メモリセルの構造が単純になり、メモリセルアレイの歩留を向上することができる。
【００２２】
一実施形態の半導体記憶装置は、
書き込み時及び消去時において、
選択されたメモリセルにおいて、上記ワード線と上記第３のビット線との間の電位差の絶対値ＶがＶ＝ＶＤＤであるとき、
選択ワード線もしくは選択ビット線のどちらか一方にのみ接続されているメモリセルにおいて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴としている。
【００２３】
この実施形態によれば、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比が大きく、ランダムアクセスが可能で、動作マージンの大きなメモリを実現することが可能となる。
【００２４】
また、第６の発明の半導体集積回路は、第４または第５の発明の半導体記憶装置と、ロジック回路とを混載したことを特徴としている。
【００２５】
この第６の発明の半導体集積回路によれば、第４または第５の発明の半導体記憶装置のセル面積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さいので，メモリが占める面積を小さくできる。このため、チップ面積を小さくでき、歩留りが向上すると共にチップの価格を安くすることができる。更にチップ面積が一定の場合は、メモリ部の面積が小さくなった分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、メモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。したがって、集積回路の集積度を向上し、機能の向上を図ることができる。
【００２６】
また、第７の発明である携帯電子機器は、第３または第６の発明の半導体集積回路を具備したことを特徴としている。
【００２７】
この第７の発明によれば、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で電池寿命の長い携帯電子機器が提供される。
【００２８】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
以下のメモリ膜に関する実施形態では、半導体基板としてシリコン基板を用いた場合を示しているが、半導体であれば特にこれに限定されない。なお、以下の実施形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００３０】
（第１実施形態）
本発明の第１実施形態を、図１〜図７を用いて説明する。本実施形態は、電荷の保持が可能なメモリ膜及びその製造方法に関する。この第１実施形態のメモリ膜は、第１の電極となる半導体基板と、第２の電極となる導電体膜との間に、絶縁体および導電体からなる電荷蓄積膜が挟まれた構造を有している。
【００３１】
（１） 具体的には、この第１実施形態のメモリ膜の構造は、次に述べる第３の構造である。なお、第１および第２の構造は本発明の基礎となる参考例である。
【００３２】
i） 第１の構造を有するメモリ膜の断面を図１に示す。第１の電極となるシリコン基板１１１上に、第１の絶縁膜としてのシリコン酸化膜１１２が形成され、さらにシリコン酸化膜１１２上には第１の導電体膜としてのポリシリコン膜１１３が形成されている。ポリシリコン膜１１３上には、上から順に窒化シリコン膜１１８／ポリシリコン膜１１７／窒化シリコン膜１１６／ポリシリコン膜１１５／窒化シリコン膜１１４というように、窒化シリコン膜とポリシリコン膜とを交互に複数回積層してなる積層膜が形成されている。最上層の第２の絶縁膜としての窒化シリコン膜１１８上には、第２の電極となるポリシリコン膜１１９が形成されている。なお、各ポリシリコン膜の表面には自然酸化膜が形成されていても良いが、図１では省略している。
【００３３】
ii） 第２の構造を有するメモリ膜の断面を図２に示す。第１の電極となるシリコン基板２１１上に、第１の絶縁膜としてのシリコン酸化膜２１２が形成され、さらにシリコン酸化膜２１２上には第１の導電体膜としてのポリシリコン膜２１３が形成されている。ポリシリコン膜２１３上には、第２の導電体としてのシリコンの微粒子を含んだ窒化シリコン膜２３１が形成されている。シリコン微粒子は、ポリシリコン膜２１３の近くに存在する第１のシリコン微粒子２２１と、第１のシリコン微粒子２２１の斜め上方に隣接し、ポリシリコン膜２１３とはやや離れた位置に存在する第２のシリコン微粒子２２２とに大別される。シリコン微粒子の直径はいずれも約５ｎｍである。この窒化シリコン膜２３１上には、第２の電極となるポリシリコン膜２１９が形成されている。なお、各ポリシリコン膜の表面には自然酸化膜が形成されていても良いが、図２では省略している。なお、第１および第２のシリコン微粒子２２１，２２２の直径は、あまりに小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となり、あまりに大きいと、素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性がある。したがって、第１および第２のシリコン微粒子２２１，２２２の直径は３ｎｍ〜７ｎｍであることが最も好ましい。またシリコン酸化膜２１２の厚さは、あまりに薄いとトンネル効果により電荷の保持時間が短くなり、余りに厚いと短チャネル効果の増大により素子の微細化が阻害されるので、２ｎｍ〜５ｎｍであることが最も好ましい。
【００３４】
iii） 第３の構造を有するメモリ膜の断面を図３に示す。第１の電極となるシリコン基板３１１上に、第１の絶縁膜としてのシリコン酸化膜３１２が形成され、さらにシリコン酸化膜３１２上には第１の導電体膜としてのポリシリコン膜３１３が形成されている。ポリシリコン膜３１３上には、第２の絶縁膜としてのごく薄い酸化膜３３２に覆われたシリコンからなる第１の微粒子３２１と、第２の絶縁膜としてのごく薄い酸化膜３３２に覆われたシリコンからなる第２の微粒子３２２と、これらの微粒子３２１，３２２間に散在する窒化シリコン３３１とが形成されている。また、これらを覆うように、第２の電極となるポリシリコン膜３１９が形成されている。この第３の構造が第２の構造と異なるのは、第１および第２の微粒子３２１，３２２が必ずしも窒化シリコン膜で覆われていないことである。第１および第２の微粒子３２１，３２２は、ポリシリコン膜３１３，３１９とごく薄い酸化膜３３２を介して接触していてもよい。なお、第１および第２の微粒子３２１，３２２の直径およびポリシリコン膜３１３の厚さは、第２の構造で記載したものと同じであるのが最も好ましい。
【００３５】
（２） 上記第１〜第３の構造を有するメモリ膜の電気特性は次のようなものである。すなわち、上記第１〜第３の構造を有するメモリ膜は、いずれもヒステリシス特性を示した。例として、第２の構造を有するメモリ膜を用いて作製した電界効果トランジスタのゲート電圧（Vg）対ドレイン電流（Id）の特性を図４に示す。ゲート電極に−３Ｖおよび＋３Ｖを印加した後の、夫々の閾値の差（ΔVth）は、０．４Ｖを越えている。第１および第３の構造を有するメモリ膜を用いて作製した電界効果トランジスタの電気測定においても、閾値の差に多少の違いはあるものの、同様のヒステリシス特性が現れた。なお、メモリ膜単独で両電極間の電圧対容量の特性を測定しても、上記電界効果トランジスタでの測定における閾値の差相当のヒステリシス特性が現れた。また、ゲート電極に−１Ｖおよび＋１Ｖを印加した後は、閾値は変化しなかった。すなわち、メモリ膜に±３Ｖの電圧が印加されるとメモリ膜の記憶情報が書き換えられるが、±１Ｖでは書き換えが行われないことが分かった。
【００３６】
なお、書き込み・消去が行われる電圧は窒化シリコン膜の厚さにより変化した。窒化シリコン膜を薄くしたときは、例えば、メモリ膜に±１．５Ｖの電圧が印加されるとメモリ膜の記憶情報が書き換えられるが、±０．５Ｖでは書き換えが行われなかった。
【００３７】
比較として、第２の構造と同様な構造を持つが、窒化シリコン膜のかわりにシリコン酸化膜を用いたメモリ膜を用いて作製した電界効果トランジスタの電気特性を図５に示す。この場合も、ヒステリシス特性は示すが、閾値の差は０．１５Ｖ程度と小さい。すなわち、窒化シリコンの存在がヒステリシスの増大に寄与していることがわかった。
【００３８】
（３） この第１実施形態のメモリ膜の作製手順を図６および図７を用いて説明する。ここでは、例として第２の構造を有するメモリ膜を作製する場合を説明するが、第１および第３の構造を有するメモリ膜を作製する手順も同様であり、異なるのは各成膜条件のみである。
【００３９】
まず図６（ａ）に示すように、シリコン基板２１１上に、９００℃のＮ２Ｏ雰囲気中で、２ｎｍのシリコン酸化膜２１２を形成した。なお、このシリコン酸化膜２１２の形成にはＣＶＤ法を用いることもできる。また、シリコン酸化膜以外にも、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、絶縁性を有する膜を用いても良い。なお、ゲート酸化膜として電界効果トランジスタを形成する場合は界面準位の少ない熱酸化法によるのが好ましい。
【００４０】
次に、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）によりポリシリコンを成長させたところ、ポリシリコンは層状に成長し、厚さ５ｎｍのポリシリコン膜２１３が形成された。
【００４１】
次に図６（ｂ）に示すように、８００℃のＳｉＨ２Ｃｌ２とＮＨ３との混合気によるＬＰＣＶＤ法により、ポリシリコン膜２１３上に厚さ約３ｎｍの窒化シリコン膜２３１を形成した。次いで、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたところ、シリコンは層状には成長せず、シリコン微粒子が散点状に形成された。かくして、窒化シリコン膜２３１上に直径約５ｎｍの第１のシリコン微粒子２２１が形成された。なお、窒化シリコン膜２３１の表面に沿った平面内では、第１のシリコン微粒子２２１の形成位置は実質的にランダムであった。
【００４２】
次に、８００℃のＳｉＨ２Ｃｌ２とＮＨ３との混合気によるＬＰＣＶＤ法により、窒化シリコンを堆積したところ、図６（ｃ）に示すように基板全面に膜上に堆積し、第１のシリコン微粒子２２１の表面も窒化シリコン２３１で覆われた。
【００４３】
次に、６２０℃のＳｉＨ４雰囲気中でＬＰＣＶＤ法によりシリコンを成長させたところ、図６（ｄ）に示すようにシリコン微粒子が散点状に形成され、直径約５ｎｍの第２のシリコン微粒子２２２が形成された。この第２のシリコン微粒子２２２は、第１のシリコン微粒子２２１の斜め上方に窒化シリコン膜２３１を介して隣接して形成されるものが多かった。ただし、平面方向には、第２のシリコン微粒子２２２の形成位置は、第１のシリコン微粒子２２１の形成位置と同様に、実質的にランダムであった。
【００４４】
次に、８００℃のＳｉＨ２Ｃｌ２とＮＨ３との混合気によるＬＰＣＶＤ法により、窒化シリコンを堆積したところ、図７（ｅ）に示すように基板全面に膜状に堆積し、第２のシリコン微粒子２２２の表面も窒化シリコン２３１で覆われた。
【００４５】
次に図７（ｆ）に示すようにＬＰＣＶＤ法により電極となるポリシリコン膜２１９を形成した。これにより、電極となるシリコン基板２１１と電極ポリシリコン膜２１９とに挟まれたメモリ膜が完成した。第１のシリコン微粒子と第２のシリコン微粒子を合わせたシリコン微粒子の数密度は、３×１０１１ｃｍ−２程度であった。
【００４６】
ポリシリコンをＬＰＣＶＤ法で堆積する際の温度を高くすると、ポリシリコンはいずれも膜状に成長し、第１の構造を有するメモリ膜が形成された。また、窒化シリコンをＬＰＣＶＤ法で堆積する際の温度を低くすると、窒化シリコンは膜状ではなく島状に成長し、第３の構造を有するメモリ膜が形成された。
【００４７】
なお、基板としてシリコン基板を用いているが、半導体であればこの限りではない。ポリシリコン膜２１３、第１のシリコン微粒子２２１、第２のシリコン微粒子２２２、電極ポリシリコン膜２１９は、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性を有すれば良い。
【００４８】
上記製造手順によれば、ポリシリコン膜２１３、第１のシリコン微粒子２２１、第２のシリコン微粒子２２２の形成は、いずれもＬＰＣＶＤ法により、窒化シリコン膜の堆積（３回行っている）にも、いずれもＬＰＣＶＤ法が用いられている。したがって、メモリ膜部分の形成にあたっては、シリコン酸化膜２１２を形成するための酸化工程１回と、ＬＰＣＶＤ工程６回を行うだけでよい。このように単純な工程で、大きなヒステリシスを持つメモリ膜を再現性よく形成することができる。
【００４９】
上記製造手順においては、１回目の窒化シリコン堆積工程の後、ポリシリコン堆積工程と窒化シリコン堆積工程とからなる一連の工程を２回繰り返している。この上記一連の工程を全く行わずに電極ポリシリコン２１９を形成したメモリ膜では、ヒステリシスはほとんど観察されなかった。このメモリ膜の構造は、１層のポリシリコン膜が絶縁膜で挟まれているというものであった。一方、上記一連の工程を１回行った後、電極ポリシリコン２１９を形成したメモリ膜では０．２Ｖ程度の比較的小さなヒステリシスが観察された。上記一連の工程を３回行ったメモリ膜でも、２回行ったメモリ膜とほぼ同等のヒステリシスが現れた。
【００５０】
以上のことから、上記一連の工程は少なくとも１回行う必要があり、２回以上行うことがより好ましいことが分かった。なお、４回以上行うとメモリ膜の実効的な膜厚がさらに厚くなる。このメモリ膜を電界効果トランジスタのゲート絶縁膜中に導入した場合、メモリ膜の実効的な膜厚が厚いと短チャネル効果の抑制が難しくなり、メモリ素子の微細化が難しくなるので、上記一連の工程は２回〜３回とするのが最も好ましい。
【００５１】
なお、上記窒化シリコン堆積工程の後、ポリシリコン堆積工程前に熱酸化工程を行うのが好ましい。熱酸化工程は、上記ポリシリコン堆積工程後、上記窒化シリコン堆積前に行っても良い。これにより、シリコン微粒子またはポリシリコン膜と窒化シリコン膜との間にシリコン酸化膜が形成される。この結果、メモリ膜の保持時間のばらつきが低減し、メモリ膜の信頼性が増した。この保持時間のばらつきの低減は、最後の窒化シリコン膜を堆積する工程の後、電極となるポリシリコン膜の形成の前に熱酸化工程を行った時にも見られた。
【００５２】
本実施形態のメモリ膜の製造方法によれば、酸化工程と、６回のＬＰＣＶＤ工程を含む簡単な工程により、ヒステリシスの大きなメモリ膜を再現性よく製造することが可能である。
【００５３】
また、本実施形態のメモリ膜によれば、低電圧での書き込みおよび消去が可能であり、このメモリ膜を電界効果トランジスタのゲート絶縁膜として用いた場合、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能なメモリ素子とすることができる。また、低電圧動作が可能なため、従来技術のフラッシュメモリで問題となっていた、高エネルギの電荷によるメモリ膜の劣化を抑制し、メモリ素子の信頼性を向上することができる。
【００５４】
（第２実施形態）
本発明の第２実施形態を、図８を用いて説明する。本実施形態のメモリ素子は、第１実施形態のメモリ膜を電界効果トランジスタの浮遊ゲートとして組み込んで形成したものである。なお、メモリ膜を構成する要素には図２中の符号と同一の符号を付して個々の説明を省略する。
【００５５】
図８は、本実施形態であるメモリ素子の断面図である。シリコン基板２１１上に、第１実施形態で示した第２の構造を有するメモリ膜を介して電極ポリシリコン２１９（ゲート電極）が形成されている。メモリ膜は、第１または第３の構造を有するものであってもよい。さらに、シリコン基板２１１表面のゲート電極２１９の両側に相当する領域にはソース領域２４１とドレイン領域２４２が形成されている。
【００５６】
なお、本実施形態では、シリコン基板２１１はＰ型の導電型を持ち、ゲート電極、ソース領域及びドレイン領域はＮ型の導電型を持っており、Ｎチャネル型の電界効果トランジスタとなっている。しかし、これに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ型のシリコン基板と、Ｐ型のソース領域及びドレイン領域を持つ）であっても良いし、ゲート電極はポリシリコンに限らず、金属であっても良い。
【００５７】
本実施形態のメモリ素子は、第１実施形態のメモリ膜を用いているので、大きなヒステリシス特性を持つ。ヒステリシス特性は、既に図４に示した。
【００５８】
更に、本実施形態のメモリ素子は、第１実施形態のメモリ膜を用いているので、低電圧での書き込み及び消去及び非破壊読み出しが可能である。具体的には、例えば、±３Ｖでの書き込み・消去がおよび１Ｖでの非破壊読み出しが可能である。したがって、低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００５９】
本実施形態のメモリ素子を製造する手順は、電界効果トランジスタを作製する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜を形成する手順は第１実施形態に記載した通りである。すなわち、メモリ膜の形成において必要なのは、酸化工程とＬＰＣＶＤ工程のみである。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【００６０】
（第３実施形態）
本発明の第３実施形態を、図９を用いて説明する。本実施形態のメモリ素子は、第２実施形態のメモリ素子を、単なるシリコン基板上ではなく、ＳＯＩ（Silicon on Insulator）基板上に形成したものである。図９は、本実施形態の半導体装置におけるメモリ素子の断面図である。２５１はシリコン基板、２５３はボディ、２５２は埋め込み酸化膜である。また、図９に示すメモリ素子は、第１実施形態の第２の構造を有するメモリ膜を用いているが、第１または第３の構造を有するメモリ膜を用いても良い。なお、図９では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。
【００６１】
本実施形態のメモリ素子を製造する手順は、ＳＯＩ基板上に電界効果トランジスタを作製する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜を形成する手順は第１実施形態に記載した通りである。
【００６２】
本実施形態の半導体装置においては、第２実施形態のメモリ素子で得られる効果に加えて以下の効果が得られる。本実施形態のメモリ素子においては、ソース領域２４１及びドレイン領域２４２と、ボディ２５３との接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域２４１及びドレイン領域２４２の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。
【００６３】
（第４実施形態）
本発明の第４実施形態について、図１０〜図１４に基づいて説明すれば以下の通りである。
【００６４】
図１０〜図１３は、本発明の第４実施形態となるメモリセルアレイの概略図である。図１０は、平面の概略図である。図１１は図１０の切断面線Ａ−Ａ’から見た断面図であり、図１２は図１０の切断面線Ｂ−Ｂ’から見た断面図であり、図１３は図１０の切断面線Ｃ−Ｃ’から見た断面図である。図１４は、上記メモリセルアレイの回路図である。
【００６５】
まず、本実施形態の半導体記憶装置の構成を図１０〜図１３に基づいて説明する。図１１〜図１３から分かるように、シリコン基板１７内にはＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６が形成されている。さらに、複数の素子分離領域１６が、図１０における横方向に蛇行して延びるように形成されている（図１０中で、夫々蛇行した帯状の領域に斜線を施している）。素子分離領域１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。これにより、ウェル領域２６の上部で隣り合う素子分離領域１６の間に、夫々横方向に蛇行して延びるシリコン活性領域が残されている。素子分離領域１６の深さは、素子分離領域１６をはさむ両側のＰ型の浅いウェル領域２６が互いに電気的に分離されるように設定される。
【００６６】
図１０〜図１３を統合すれば分かるように、上記各シリコン活性領域内の蛇行の各折り返し個所に、それぞれ不純物領域としてのＮ＋拡散層１９が形成されている。各Ｎ＋拡散層１９は、このメモリの使用時にビット線による選択に応じてソース領域またはドレイン領域として働く。その時、同一の活性領域内で隣り合うＮ＋拡散層１９の間の領域がそれぞれチャネル領域となる。
【００６７】
ポリシリコンからなる複数のワード線１１が、素子分離領域１６が延びる方向とは垂直方向（図１０における縦方向）にストレートに延びるように形成されている。ワード線１１の横方向のピッチは２Ｆに設定されている。ワード線１１で覆われているシリコン活性領域（ウェル領域２６の上部）は、チャネル領域となっている。チャネル領域とワード線１１とは、第１実施形態の第１〜第３のいずれかのメモリ膜２１により隔てられている。このチャネル領域上で、ワード線１１がコントロールゲートの役割をはたしている。
【００６８】
第１層メタルからなる複数の第１ビット線１２が、ワード線１１とは垂直方向（図１０における横方向）にストレートに延びるように形成されている。第１ビット線１２の縦方向のピッチは２Ｆに設定され、同一のシリコン活性領域内で蛇行の片側（図１０では山側）の折り返し個所に設けられたＮ＋拡散層１９上を通るように設けられている。この第１ビット線１２とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト１４により接続されている。また、第２層メタルからなる複数の第２ビット線１３が、第１ビット線の隙間となる位置に、第１ビット線と平行にストレートに延びるように形成されている。第２ビット線１３の縦方向のピッチは２Ｆに設定されて、同一のシリコン活性領域内で蛇行の他方の側（図１０では谷側）の折り返し個所に設けられたＮ＋拡散層１９上を通るように設けられている。この第２ビット線１３とその直下に存するＮ＋拡散層１９とは、横方向に関してピッチ４Ｆで、第２ビット線コンタクト１５により接続されている。第１および第２ビット線１２，１３は、互いに層間絶縁膜２０で分離され、上述のようにそれぞれ必要なところでコンタクト１４，１５を介してＮ＋拡散層１９と接続されている。また、シリコン基板に対してＰ型の浅いウェル領域２６は、素子分離領域１６によって、第１ビット線及び第２ビット線と同じ方向に走る細長い列状に分断されており、Ｎ＋拡散層１９の下方を通して第３ビット線を構成している。
【００６９】
上記構成によれば、１つのメモリセルは図１０中に二点鎖線で示す平行四辺形２２で表され、その面積は４Ｆ２である。
【００７０】
次に、本実施形態であるメモリセルアレイの回路構成を、図１４に基づいて説明する。このメモリセルアレイは、いわゆるＡＮＤ型で配列されている。すなわち、一本の第１ビット線と一本の第２ビット線とが一対をなしており、これらのビット線の間にｎ個のメモリセルが並列に接続されている。図１４では、例えば１番目のビット線対の第１ビット線をＢａ１、１番目のビット線対の第２ビット線をＢｂ１と表記している。また、例えば１番目のビット線対に接続されているｎ番目のメモリセルをＭ１ｎと表記している。各ビット線には選択トランジスタが設けられている。図１４では、例えば１番目のビット線対の第１ビット線選択トランジスタをＳＴＢａ１と表記している。本実施形態であるメモリセルアレイの特徴は、Ｐ型の浅いウェル領域が第３ビット線を形成している点である。この第３ビット線は、第１ビット線及び第２ビット線からなる１対のビット線に並列に接続されたメモリセルの浅いウェル領域を接続している。この第３ビット線には選択トランジスタが接続されている。図１４では、例えば、１番目の第３ビット線はＢｗ１、それに対応する選択トランジスタはＳＴＢｗ１と表記されている。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図１８では、各ワード線をＷ１〜Ｗｎで表記している。
【００７１】
次に、本実施形態のメモリセルアレイを作製する手順を説明する。
【００７２】
まず、図１１〜図１３中に示すシリコン基板１７内に電気絶縁性の素子分離領域１６を形成し、続いてＮ型の深いウェル領域２５とＰ型の浅いウェル領域２６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウェル領域との接合の深さは、不純物の注入条件（注入エネルギと注入量）とその後の熱工程（アニール工程や熱酸化工程など）によって決まる。これら不純物注入条件や熱工程条件と、素子分離領域の深さは、素子分離領域１６がＰ型の浅いウェル領域２６を電気的に分離するように設定される。
【００７３】
その後、第１実施形態で示した手順でメモリ膜２１を形成し、フォトリソグラフィとエッチングによりパターン加工する。このパターン加工後、メモリ膜中のポリシリコン膜が露出し、後に形成するワード線と短絡する恐れがあるので、熱酸化を行うのが好ましい。その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ法）で形成し、このポリシリコン膜とメモリ膜２１とをフォトリソグラフィとエッチングによりパターン加工し、ワード線１１を形成する。ここで、Ｎ型の不純物を、ワード線１１をマスクとして低エネルギで注入すると、自己整合的にＮ＋拡散層１９が形成される。この後、層間絶縁膜の堆積、コンタクト工程、メタル工程を繰り返し行い、第１ビット線１２及び第２ビット線１３を形成する。
【００７４】
本実施形態のメモリセルアレイは、第１実施形態で示したメモリ膜を用いている。したがって、大きなヒステリシス特性のために動作マージンを大きくとることができる。また、低電圧駆動が可能であるから、低消費電力化が可能となり、メモリセルアレイの信頼性が向上する。
【００７５】
更にまた、本実施形態のメモリセルアレイは、１つのセルの面積が４Ｆ２であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、高集積化が可能となり、製品の歩留りが向上し、製造コストを削減することができる。
【００７６】
また、本実施形態の半導体装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度を向上し、機能の向上を図ることができる。
【００７７】
（第５実施形態）
本発明の第５実施形態について、図１５〜図１９に基づいて説明すれば以下の通りである。
【００７８】
図１５〜図１７は、本発明の第５実施形態となるメモリセルアレイの概略図である。図１５は、平面の概略図である。図１６は図１５の切断面線Ａ−Ａ’から見た断面図であり、図１７は図１５の切断面線Ｂ−Ｂ’から見た断面図である。図１８は、図１５〜図１７で示すメモリセルアレイの変形の平面図である。図１９は、これらのメモリセルアレイの回路図である。
【００７９】
まず、本実施形態の半導体記憶装置の構成を図１５〜図１７に基づいて説明する。図１６および図１７から分かるように、シリコン基板６７内にはＮ型の深いウェル領域７５とＰ型の浅いウェル領域７６が形成されている。さらに、複数の素子分離領域６６が、図１５における横方向にストレートに延びるように形成されている（図１５中で、夫々帯状の領域に斜線を施している）。素子分離領域６６の縦方向のピッチは２Ｆ（Ｆは最小加工ピッチ）に設定されている。これにより、Ｐ型の浅いウェル領域７６の上部で隣り合う素子分離領域６６の間に、夫々横方向にストレートに延びるシリコン活性領域が残されている。素子分離領域６６の深さは、素子分離領域６６を挟む両側のＰ型の浅いウェル領域７６が互いに電気的に分離されるように設定される。
【００８０】
ポリシリコンからなる複数のワード線６１が、素子分離領域６６が延びる方向とは垂直方向（図１５における縦方向）にストレートに延びるように形成されている。ワード線６１の横方向のピッチは２Ｆに設定されている。ワード線６１で覆われているシリコン活性領域（ウェル領域７６の上部）は、チャネル領域となっている。チャネル領域とワード線６１とは、第１実施形態の第１〜第３のいずれかの構造を持つメモリ膜７１により隔てられている。このチャネル領域上で、ワード線６１がコントロールゲートの役割をはたしている。上記各シリコン活性領域内のチャネル領域の両側には、それぞれ不純物拡散領域としてのＮ＋拡散層６９が形成され、それぞれソース領域またはドレイン領域となっている。
【００８１】
第１層メタルからなる複数の第１ビット線６２が、ワード線６１とは垂直方向（図１５における横方向）に延びるように形成されている。第１ビット線６２の縦方向のピッチは２Ｆに設定され、Ｎ＋拡散層６９上を通るように設けられている。この第１ビット線６２とその直下に存するＮ＋拡散層６９（ソース領域とドレイン領域とのうちの一方）とは、横方向に関してピッチ４Ｆで、第１ビット線コンタクト６４により接続されている。
【００８２】
不純物を導入した層状のポリシリコン、ポリサイド、メタル等からなり、第１ビット線コンタクト６４を囲むパターン孔６５を有するプレート電極６３が、Ｎ＋拡散層６９上、素子分離領域６６上及びワード線６１上を連なって覆っている。プレート電極６３は、その直下に存するＮ＋拡散層６９（ソース領域とドレイン領域とのうちの他方）と電気的に接続されている。プレート電極６３とワード線６１とは、絶縁膜７７で電気的に隔てられている。プレート電極６３と第１ビット線６２とは、層間絶縁膜７０で電気的に隔てられている。
【００８３】
第１ビット線６２は、下部構造とは層間絶縁膜７０で分離され、プレート電極孔６５がある位置で第１ビット線コンタクト６４を介してＮ＋拡散層６９と接続されている。また、Ｐ型の浅いウェル領域７６は、素子分離領域６６によって、第１ビット線と同じ方向に走る細長い列状に分断されており、Ｎ＋拡散層６９の下方を通して第３ビット線を構成している。
【００８４】
上記構成によれば、１つのメモリセルは図１５中に二点鎖線で示す平行四辺形７２で表され、その面積は４Ｆ２である。
【００８５】
次に、上述のメモリセルアレイの変形例を、図１８を用いて説明する。この変形例は、上述のメモリセルアレイとは、プレート電極６３の形状と、第１ビット線コンタクト６４の配列が異なる。すなわち、上述のメモリセルアレイでは、第１ビット線コンタクト６４は、隣り合う列の間で横方向にピッチを２Ｆ分だけずらして千鳥状に配置されていたが（図１５参照）、このメモリセルアレイでは、隣り合う列の間で横方向にピッチが揃った状態になっている。第１ビット線６２は、その直下に存するＮ＋拡散層６９（ソース領域およびドレイン領域の一方）とそれぞれ接続されている。プレート電極６３の形状は、図１８の縦方向に延びる短冊状であり、横方向に関して第１ビット線コンタクト６４の列と交互にピッチ４Ｆで配置されている。プレート電極６３は、その直下に存するＮ＋拡散層６９（ソース領域とドレイン領域とのうちの他方）とそれぞれ接続されている。
【００８６】
次に、本実施形態のメモリセルアレイの回路構成を、図１９に基づいて説明する。一対の第１ビット線および第２ビット線に、ｎ個のメモリセルが並列に接続されている。図１９では、例えば１番目の第１および第３のビット線を、夫々Ｂａ１，Ｂｗ１と表記している。また、例えば１番目の第１ビット線に接続されているｎ番目のメモリセルをＭ１ｎと表記している。また、ｎ本のワード線が、各ビット線と垂直方向に走り、メモリセルのゲート間を接続している。図１９では、各ワード線をＷ１〜Ｗｎで表記している。なお、ソース・ドレイン領域の一方は第１ビット線と接続され、ソース・ドレイン領域の他方はプレート電極（図１９ではＰｌｔと表記）で接続されている。また、第３ビット線はウェル領域と接続されている。
【００８７】
次に、本実施形態のメモリセルアレイを作製する手順を説明する。まず、シリコン基板６７内に電気絶縁性の素子分離領域６６を形成し、続いてＮ型の深いウェル領域７５とＰ型の浅いウェル領域７６を形成する。Ｎ型の深いウェル領域とＰ型の浅いウェル領域との接合の深さは、不純物の注入条件（注入エネルギと注入量）とその後の熱工程（アニール工程や熱酸化工程など）によって決まる。これら不純物注入条件や熱工程条件と、素子分離領域の深さは、素子分離領域１６がＰ型の浅いウェル領域２６を電気的に分離するように設定される。
【００８８】
その後、第１実施形態で示した手順でメモリ膜７１を形成し、フォトリソグラフィとエッチングによりパターン加工する。このパターン加工後、メモリ膜中のポリシリコン膜が露出し、後に形成するワード線と短絡する恐れがあるので、熱酸化を行うのが好ましい。その後、ポリシリコン膜を、化学的気相成長法（ＣＶＤ法）で形成し、さらに、上記ポリシリコン膜上にシリコン酸化膜やシリコン窒化膜などの絶縁膜をＣＶＤ法で形成する。この後、ポリシリコン膜上の絶縁膜、ポリシリコン膜、メモリ膜７１をフォトリソグラフィとエッチングによりパターン加工し、ワード線６１を形成する。この時、フォトレジストをマスクとしてポリシリコン膜上の絶縁膜のみをパターン加工し、フォトレジスト除去後にパターン加工されたポリシリコン膜上の絶縁膜をマスクとして、ポリシリコン膜、メモリ膜７１をエッチングによりパターン加工してもよい。その後、全面にシリコン窒化膜をＣＶＤ法で堆積し、エッチングバックをすることにより、ワード線の側壁及を絶縁膜７７で覆うことができる。ここで、Ｎ型の不純物を、ワード線６１をマスクとして低エネルギで注入すると、自己整合的にＮ＋拡散層６９が形成される。この後、ポリシリコン膜を全面に堆積し、パターニングしてプレート電極６３を形成する。この後、層間絶縁膜の堆積、コンタクト工程、メタル工程を行い、第１ビット線６２を形成する。
【００８９】
本実施形態のメモリセルアレイは、第４実施形態と同様な作用効果を奏する上に、ビット線の１つをプレート電極に置きかえているので、素子分離領域および活性領域を蛇行させる必要がなく、既述のようにストレートに延ばすことができる。したがって、メモリセルの構造が単純になり、メモリセルアレイの歩留を向上することができる。
【００９０】
また、本実施形態の半導体装置であるメモリと、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）とを混載した場合、集積回路の集積度を向上し、機能の向上を図ることができる。
【００９１】
（第６実施形態）
本実施形態は、第４実施形態および第５実施形態のメモリセルアレイにおいて、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の比をできる限り大きくした、ランダムアクセスが可能なメモリセルアレイに関する。
【００９２】
一般に、メモリセルの書き込み時または消去時には、選択されたメモリセルのメモリ膜に最大の電圧がかかる。そして、非選択のメモリセルのメモリ膜にもある程度の電圧がかかってしまう。したがって、誤動作を防ぐためには、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比をできるだけ大きくするのが好ましい。
【００９３】
一般的に行われている方法では、例えば消去時には、選択ワード線の電位をＶに、選択ビット線の電位を接地電位に、その他のワード線及びビット線の電位をＶ／２にする。このとき、選択されたメモリセルのメモリ膜には電圧Ｖが、非選択のメモリセルのメモリ膜には電圧０またはＶ／２がかかる。このとき、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比は１／２である。
【００９４】
本実施形態のメモリセルアレイにおける、書き込み時及び消去時の各ワード線及びビット線への印加電圧を表１および表２に示す。表１は第４実施形態のメモリセルアレイにおける例であり、表２は第５実施形態のメモリセルアレイにおける例である。第５実施形態のメモリセルアレイは、プレート電極に常に０Ｖの電位を与えることとした場合の例である。表１と表２の電圧印加例は、全体に電圧Ｖだけシフトしただけの違いしかなく、本質的には同じものである。なお、各ビット線（第１および第２ビット線、表１ではさらに第３ビット線も含む）には、同電位を与える。表１の例では、書き込み時には、選択ワード線に電位０、非選択ワード線に（１−Ａ）×Ｖ、選択ビット線にＶ、非選択ビット線にＡ×Ｖを印加する。また、消去時には、選択ワード線に電位Ｖ、非選択ワード線にＡ×Ｖ、選択ビット線に０、非選択ビット線に（１−Ａ）×Ｖを印加する。ここで、１／３≦Ａ＜１／２である（Ａ＝１／２のときは、上記一般的に行われている例となる）。選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比は、Ａ＝１／３のとき（絶対値で）最大値３をとる。したがって、Ａ＝１／３とするのがもっとも好ましい。
【００９５】
【表１】
上記のように印加電圧を設定した場合、１ビット毎の書き込み動作及び消去動作、すなわちランダムアクセスが可能となる。Ｖの具体的な値は、膜質や膜構造ごとに最適な値を決めればよい。具体的には、メモリ膜にかかる電圧の絶対値がＶのときには電荷の注入または放出が起こり、メモリ膜にかかる電圧の絶対値がＡ×Ｖのときには電荷の注入または放出が起こらないようにする。なお、読み出し時には、メモリ膜にかかる電圧がＡ×Ｖ以下となるようにするのが好ましく、その場合、読み出しにより記憶を破壊することがない。
【００９７】
本実施形態のメモリセルアレイにおいては、選択されたメモリセルのメモリ膜にかかる電圧と、非選択のメモリセルのメモリ膜にかかる電圧の最大値との比が大きく、ランダムアクセスが可能で、動作マージンの大きなメモリを実現することが可能となる。
【００９８】
（第７実施形態）
上記第２実施形態〜第６実施形態のメモリ素子または半導体記憶装置を集積化して集積回路とすれば、この集積回路は低電源電圧で動作させることが可能になり、集積回路を低消費電力化できる。
【００９９】
また、上記第２実施形態〜第６実施形態のメモリ素子又は半導体記憶装置と、論理回路とを１つの集積回路上に混載してもよい。更に、メモリ素子又は半導体記憶装置と、論理回路とに加え、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）も混載しても良い。例えば、第４実施形態または第５実施形態のメモリセルアレイを用いれば、セル面積は４Ｆ２であり、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さい。したがって、メモリが占める面積を小さくできる分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、本実施形態の半導体装置であるメモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読みこみ、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。
【０１００】
また、上記集積回路を、電池駆動の携帯電子機器に組み込むことができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図２０は、携帯電話の例を示している。制御回路９１１には、上記集積回路が組み込まれている。なお、制御回路９１１は、本発明の半導体装置からなるメモリ回路と、論理回路とを混載したＬＳＩから成っていてもよい。９１２は電池、９１３はＲＦ回路部、９１４は表示部、９１５はアンテナ部、９１６は信号線、９１７は電源線である。本発明の半導体集積回路を携帯電子機器に用いることにより、携帯電子機器を高機能化し、ＬＳＩ部の消費電力を大幅に下げることが可能になる。それにより、電池寿命を大幅にのばすことが可能になる。
【０１０１】
【発明の効果】
以上より明らかなように、上記第１の発明のメモリ膜によれば、低電圧（例えば±３Ｖ）で書き込み・消去が行われ、ヒステリシス特性を持つ。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリのメモリ膜に比べて著しく低電圧動作が可能である。また、低電圧動作が可能なことにより、メモリ膜の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ膜が提供される。
【０１０２】
また、第２の発明のメモリ素子によれば、従来技術のフラッシュメモリに比べて著しい低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【０１０３】
また、第３の発明である半導体集積回路によれば、低電源電圧で動作可能で、低消費電力であるメモリ集積回路が提供される。
【０１０４】
また、第４の発明である半導体記憶装置によれば、各メモリセルのメモリ膜として上記第１乃至第３のいずれかの発明のメモリ膜を用いているので、低電圧動作が可能である。また、１つのセルの面積が４Ｆ２（Ｆは最小加工ピッチ）であり、従来のＡＮＤ型メモリセルアレイよりも小さい。したがって、低消費電力化、高信頼性化、高集積化が可能となる。
【０１０５】
また、第５の発明である半導体記憶装置によれば、第４の発明の半導体記憶装置と同様な作用効果を奏する上に、ビット線の１つを上記プレート電極に置きかえているので、上記素子分離領域および上記活性領域を蛇行させる必要がなく、ストレートに延ばすことができる。したがって、メモリセルの構造が単純になり、メモリセルアレイの歩留を向上することができる。
【０１０６】
また、第６の発明の半導体集積回路によれば、第４または第５の発明の半導体記憶装置のセル面積は４Ｆ２と、通常の１トランジスタ型不揮発性メモリのメモリセル面積より小さいので，メモリが占める面積を小さくできる。このため、チップ面積を小さくでき、歩留りが向上すると共にチップの価格を安くすることができる。更にチップ面積が一定の場合は、メモリ部の面積が小さくなった分、論理回路や他のメモリの面積を大きくとることができ、機能の向上を図ることができる。もしくは、メモリの記憶容量を大きくとることができる。その場合、例えば、大規模なプログラムを一時的に読込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能になり、かつ、そのプログラムを他のプログラムと入れかえることもできる。したがって、集積回路の集積度を向上し、機能の向上を図ることができる。
【０１０７】
また、第７の発明である携帯電子機器によれば、ＬＳＩ部を高機能化、低消費電力化することが可能で、高機能で電池寿命の長い携帯電子機器が提供される。
【図面の簡単な説明】
【図１】 本発明の基礎となる参考例としての第１の構造を有するメモリ膜の断面図である。
【図２】 本発明の基礎となる参考例としての第２の構造を有するメモリ膜の断面図である。
【図３】 本発明の第１実施形態の、第３の構造を有するメモリ膜の断面図である。
【図４】 上記第２の構造を有するメモリ膜を用いて作製したメモリ素子の、書き込み時及び消去時のドレイン電流対ゲート電圧の関係を示すグラフである。
【図５】 上記第２の構造を有するメモリ膜と同様な構造を持ち、窒化シリコン膜をシリコン酸化膜で置き換えたメモリ膜を用いて作製したメモリ素子の、書き込み時及び消去時のドレイン電流対ゲート電圧の関係を示すグラフである。
【図６】 上記第２の構造を有するメモリ膜の製造方法を示す図である。
【図７】 上記第２の構造を有するメモリ膜の製造方法を示す図である。
【図８】 本発明の第２実施形態のメモリ素子の断面図である。
【図９】 本発明の第３実施形態のメモリ素子の断面図である。
【図１０】 本発明の第４実施形態のメモリセルアレイの平面図である。
【図１１】 図１０の切断面線Ａ−Ａ’から見た断面図である。
【図１２】 図１０の切断面線Ｂ−Ｂ’から見た断面図である。
【図１３】 図１０の切断面線Ｃ−Ｃ’から見た断面図である。
【図１４】 本発明の第４実施形態のメモリセルアレイの回路図である。
【図１５】 本発明の第５実施形態のメモリセルアレイの平面図である。
【図１６】 図１５の切断面線Ａ−Ａ’から見た断面図である。
【図１７】 図１５の切断面線Ｂ−Ｂ’から見た断面図である。
【図１８】 本発明の第５実施形態のメモリセルアレイの変形例を示す平面図である。
【図１９】 本発明の第５実施形態のメモリセルアレイの回路図である。
【図２０】 本発明の第７実施形態の携帯情報機器の構成図である。
【符号の説明】
１７，６７，１１１，２１１，３１１，２５１ シリコン基板
１１２，２１２，３１２ シリコン酸化膜
１１４，１１６，１１８，２３１ 窒化シリコン膜
１１３，１１５，１１７，１１９，２１３，２１９，３１３，３１９ ポリシリコン膜
２２１ 第１のシリコン微粒子
２２２ 第２のシリコン微粒子
３２１ 第１の微粒子
３２２ 第２の微粒子
３３１ 窒化シリコン
３３２ ごく薄い酸化膜
Claims (11)
- 第１の電極となる半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成され、第２の絶縁膜で覆われた第２の導電体からなる微粒子と、
上記微粒子間に散在する窒化シリコンと、
上記微粒子上に形成された第２の電極となる第３の導電体膜と
からなることを特徴とするメモリ膜。 - 請求項１に記載のメモリ膜において、
上記第１の絶縁膜の厚さは２ｎｍ乃至５ｎｍの範囲内であり、
第２の導電体からなる微粒子の直径は３ｎｍ乃至７ｎｍの範囲内であることを特徴とするメモリ膜。 - 請求項１または２に記載のメモリ膜において、
上記半導体基板、上記第１の導電体及び第２の導電体はいずれもシリコンからなり、
上記第１の絶縁膜はシリコン酸化膜もしくはシリコン窒化膜であることを特徴とするメモリ膜。 - 浮遊ゲートを有する電界効果型トランジスタを備え、上記浮遊ゲートが請求項１乃至３のいずれかに記載のメモリ膜からなることを特徴とするメモリ素子。
- 請求項４に記載のメモリ素子において、
上記電界効果型トランジスタがＳＯＩ基板上に形成されたことを特徴とするメモリ素子。 - 請求項４または５に記載のメモリ素子を集積したことを特徴とする半導体集積回路。
- 半導体基板の表面に、一方向に蛇行して延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に蛇行して延びる活性領域が定められ、
上記各活性領域内の蛇行の各折り返し個所に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成されて、同一の活性領域内で隣り合う上記不純物拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向にストレートに延びる複数のワード線が、それぞれメモリ機能を有する膜を介して各活性領域内のチャンネル領域上を通るように設けられ、
上記半導体基板上に、上記一方向にストレートに延びる第１のビット線が、同一の活性領域内の蛇行の片側の折り返し個所に設けられた上記不純物拡散領域上を通るように設けられるとともに、上記一方向にストレートに延びる第２ビット線が、同一の活性領域内で蛇行の他方の側の折り返し個所に設けられた上記不純物拡散領域上を通るように設けられ、
上記一方向に蛇行して延びる活性領域は所定の導電型を持つウェル領域からなり、このウェル領域が上記不純物拡散領域の下方を通して第３のビット線として働き、
上記第１のビット線、第２ビット線がそれぞれ直下に存する上記不純物拡散領域とコンタクト孔を介して接続され、
上記メモリ機能を有する膜は、請求項１乃至３のいずれかに記載のメモリ膜からなることを特徴とする半導体記憶装置。 - 半導体基板の表面に、一方向に延びる複数の素子分離領域が上記一方向に垂直な方向に関して並んで形成されて、隣り合う素子分離領域の間にそれぞれ上記一方向に延びる活性領域が定められ、
上記半導体基板上に、上記一方向に垂直な方向に延びる複数のワード線が、それぞれメモリ機能を有する膜を介して各活性領域上を通るように形成され、
上記ワード線で覆われた上記活性領域がチャネル領域となり、
上記活性領域内の上記チャネル領域の両側に、それぞれソース領域またはドレイン領域として働く不純物拡散領域が形成され、
上記半導体基板上に、上記一方向に延びる第１のビット線が、上記各活性領域上を通るように設けられ、
上記第１のビット線が直下に存する上記ソース領域とドレイン領域とのうちの一方とコンタクト孔を介して接続され、
上記半導体基板上に、層状で上記コンタクト孔を囲むパターン孔を有するプレート電極が、上記ワード線および第１ビット線に対して絶縁膜を介して電気的に絶縁された状態に形成され、
上記プレート電極が直下に存する上記ソース領域と上記ドレイン領域とのうちの他方と接続され、
上記一方向に延びる活性領域は所定の導電型を持つウェル領域からなり、このウェル領域が上記不純物拡散領域の下方を通して第３ビット線として働き、
上記メモリ機能を有する膜は、請求項１乃至３のいずれかに記載のメモリ膜からなることを特徴とする半導体記憶装置。 - 請求項７または８に記載の半導体記憶装置において、
書き込み時及び消去時において、
選択されたメモリセルにおいて、上記ワード線と上記第３のビット線との間の電位差の絶対値ＶがＶ＝ＶＤＤであるとき、
選択ワード線もしくは選択ビット線のどちらか一方にのみ接続されているメモリセルにおいて、ＶＤＤ／３≦Ｖ＜ＶＤＤ／２となることを特徴とする半導体記憶装置。 - 請求項７乃至９のいずれかに記載の半導体記憶装置と、ロジック回路とを混載したことを特徴とする半導体集積回路。
- 請求項６または１０に記載の半導体集積回路を具備したことを特徴とする携帯電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001261629A JP3880818B2 (ja) | 2001-08-30 | 2001-08-30 | メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001261629A JP3880818B2 (ja) | 2001-08-30 | 2001-08-30 | メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068896A JP2003068896A (ja) | 2003-03-07 |
| JP3880818B2 true JP3880818B2 (ja) | 2007-02-14 |
Family
ID=19088641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001261629A Expired - Fee Related JP3880818B2 (ja) | 2001-08-30 | 2001-08-30 | メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3880818B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4541651B2 (ja) * | 2003-03-13 | 2010-09-08 | シャープ株式会社 | 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器 |
| JP4563652B2 (ja) * | 2003-03-13 | 2010-10-13 | シャープ株式会社 | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
| JP2004281736A (ja) * | 2003-03-17 | 2004-10-07 | Nec Electronics Corp | 半導体記憶装置 |
| JP4506930B2 (ja) * | 2003-05-14 | 2010-07-21 | セイコーエプソン株式会社 | 不揮発性記憶装置を含む半導体装置 |
| JP2004342767A (ja) * | 2003-05-14 | 2004-12-02 | Sharp Corp | 半導体記憶装置及び半導体装置、並びに携帯電子機器 |
| KR100816607B1 (ko) | 2003-10-21 | 2008-03-24 | 닛본 덴끼 가부시끼가이샤 | 화상 대조 시스템, 화상 대조 방법 및 컴퓨터로 판독가능한 기록 매체 |
| JP4359207B2 (ja) | 2004-08-30 | 2009-11-04 | シャープ株式会社 | 微粒子含有体の製造方法 |
| DE102005017072A1 (de) * | 2004-12-29 | 2006-07-13 | Hynix Semiconductor Inc., Ichon | Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung |
| JP4783044B2 (ja) * | 2005-03-23 | 2011-09-28 | 株式会社Ｇｅｎｕｓｉｏｎ | 不揮発性半導体記憶装置 |
| JP4507023B2 (ja) * | 2009-12-07 | 2010-07-21 | セイコーエプソン株式会社 | 不揮発性記憶装置を含む半導体装置 |
| FR2953643B1 (fr) * | 2009-12-08 | 2012-07-27 | Soitec Silicon On Insulator | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
-
2001
- 2001-08-30 JP JP2001261629A patent/JP3880818B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003068896A (ja) | 2003-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3238576B2 (ja) | 不揮発性半導体記憶装置 | |
| US5960265A (en) | Method of making EEPROM having coplanar on-insulator FET and control gate | |
| JP4451594B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US7508024B2 (en) | Three dimensional flash cell | |
| US7838362B2 (en) | Method of making an embedded trap direct tunnel non-volatile memory | |
| JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
| WO2002067320A1 (fr) | Dispositif de stockage a semi-conducteurs et circuit integre a semi-conducteurs | |
| US8576634B2 (en) | Semiconductor device comprising a memory cell group having a gate width larger than a second memory cell group | |
| US7326991B2 (en) | Nonvolatile semiconductor memory and method of operating the same | |
| JP5016164B2 (ja) | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 | |
| US7932551B2 (en) | Nonvolatile memory device and method of fabricating the same comprising a dual fin structure | |
| JP2002368141A (ja) | 不揮発性半導体メモリ装置 | |
| JP3880818B2 (ja) | メモリ膜、メモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 | |
| US5229632A (en) | Electrically erasable memory device having erase-electrode connected to substrate junction | |
| US20080149995A1 (en) | Nonvolatile memory device and methods of fabricating the same | |
| US5863822A (en) | Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates | |
| JP2006344735A (ja) | 半導体装置 | |
| KR20050030099A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP2003332472A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JP2003068887A (ja) | 半導体記憶装置およびその形成方法 | |
| JPH05206474A (ja) | 不揮発性半導体記憶装置 | |
| JP2002261173A (ja) | 半導体装置 | |
| JPH0334579A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040611 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060606 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060807 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060815 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |