JPH05206474A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05206474A JPH05206474A JP4011053A JP1105392A JPH05206474A JP H05206474 A JPH05206474 A JP H05206474A JP 4011053 A JP4011053 A JP 4011053A JP 1105392 A JP1105392 A JP 1105392A JP H05206474 A JPH05206474 A JP H05206474A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置に形成されるメモリ
セルの微細化を図り、集積度の向上を図る。 【構成】 半導体基板の主表面に絶縁膜を介してｍ行ｎ
列のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄
積電極の配置を半導体基板に形成されるドレイン領域を
挟む電荷蓄積電極の間隔よりも半導体基板に形成される
ソース領域を挟む間隔を小さくすることにより、メモリ
セルのビット線方向の微細化を図る。
セルの微細化を図り、集積度の向上を図る。 【構成】 半導体基板の主表面に絶縁膜を介してｍ行ｎ
列のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄
積電極の配置を半導体基板に形成されるドレイン領域を
挟む電荷蓄積電極の間隔よりも半導体基板に形成される
ソース領域を挟む間隔を小さくすることにより、メモリ
セルのビット線方向の微細化を図る。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの構造
の改善に関するものである。
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの構造
の改善に関するものである。
【０００２】
【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に一括消去することが可能なフ
ラッシュメモリが知られている。
まれた情報電荷を電気的に一括消去することが可能なフ
ラッシュメモリが知られている。
【０００３】図１９は、フラッシュメモリの一般的な構
成を示すブロック図である。図において、フラッシュメ
モリは、行列状に配置されたメモリセルマトリックス１
００と、Ｘアドレスデコーダ２００と、Ｙゲート３００
と、Ｙアドレスデコーダ４００と、アドレスバッファ５
００と、書込み回路６００と、センスアンプ７００と、
入出力バッファ８００と、コントロールロジック９００
とを含む。メモリセルマトリックス１００は、行列状に
配置された複数個のメモリトランジスタをその内部に有
する。メモリセルマトリックス１００の行および列を選
択するためにＸアドレスデコーダ２００とＹゲート３０
０とが接続されている。Ｙゲート３００には、列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一時格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込み動作を行なうための書込み
回路６００と、データ出力時に流れる電流値から“０”
と“１”を判定するセンスアンプ７００が接続されてい
る。書込み回路６００とセンスアンプ７００にはそれぞ
れ入出力データを一時格納する入出力バッファ８００が
接続されている。アドレスバッファ５００と入出力バッ
ファ８００には、フラッシュメモリの動作制御を行なう
ためのコントロールロジック９００が接続されている。
コントロールロジック９００は、チップイネーブル信
号、アウトプットイネーブル信号およびプログラム信号
に基づいた制御を行なう。
成を示すブロック図である。図において、フラッシュメ
モリは、行列状に配置されたメモリセルマトリックス１
００と、Ｘアドレスデコーダ２００と、Ｙゲート３００
と、Ｙアドレスデコーダ４００と、アドレスバッファ５
００と、書込み回路６００と、センスアンプ７００と、
入出力バッファ８００と、コントロールロジック９００
とを含む。メモリセルマトリックス１００は、行列状に
配置された複数個のメモリトランジスタをその内部に有
する。メモリセルマトリックス１００の行および列を選
択するためにＸアドレスデコーダ２００とＹゲート３０
０とが接続されている。Ｙゲート３００には、列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一時格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込み動作を行なうための書込み
回路６００と、データ出力時に流れる電流値から“０”
と“１”を判定するセンスアンプ７００が接続されてい
る。書込み回路６００とセンスアンプ７００にはそれぞ
れ入出力データを一時格納する入出力バッファ８００が
接続されている。アドレスバッファ５００と入出力バッ
ファ８００には、フラッシュメモリの動作制御を行なう
ためのコントロールロジック９００が接続されている。
コントロールロジック９００は、チップイネーブル信
号、アウトプットイネーブル信号およびプログラム信号
に基づいた制御を行なう。
【０００４】図２０は、図１９に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ1 ，
ＷＬ 2 ，…，ＷＬi と、列方向に延びる複数本のビット
線ＢＬ1 ，ＢＬ2 ，…，ＢＬ j とが互いに直交するよう
に配置され、マトリックスを構成する。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ11，Ｑ12…，Ｑijが配置さ
れている。各メモリトランジスタのドレインは、各ビッ
ト線に接続されている。メモリトランジスタのコントロ
ールゲートは、各ワード線に接続されている。メモリト
ランジスタのソースは各ソース線Ｓ1 ，Ｓ2 ，…に接続
されている。同一行に属するメモリトランジスタのソー
スは、図に示されるように相互に接続されている。
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ1 ，
ＷＬ 2 ，…，ＷＬi と、列方向に延びる複数本のビット
線ＢＬ1 ，ＢＬ2 ，…，ＢＬ j とが互いに直交するよう
に配置され、マトリックスを構成する。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ11，Ｑ12…，Ｑijが配置さ
れている。各メモリトランジスタのドレインは、各ビッ
ト線に接続されている。メモリトランジスタのコントロ
ールゲートは、各ワード線に接続されている。メモリト
ランジスタのソースは各ソース線Ｓ1 ，Ｓ2 ，…に接続
されている。同一行に属するメモリトランジスタのソー
スは、図に示されるように相互に接続されている。
【０００５】図２１は、上記のようなフラッシュメモリ
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図２１に示されるフラッシュメモリ
はスタックゲート型フラッシュメモリと呼ばれている。
図２２は、従来のスタックゲート型フラッシュメモリの
平面的配置を示す概略平面図である。図２３は、図２２
のＹ−Ｙ線矢視断面図である。これらの図を参照して、
従来のフラッシュメモリの構造について説明する。
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図２１に示されるフラッシュメモリ
はスタックゲート型フラッシュメモリと呼ばれている。
図２２は、従来のスタックゲート型フラッシュメモリの
平面的配置を示す概略平面図である。図２３は、図２２
のＹ−Ｙ線矢視断面図である。これらの図を参照して、
従来のフラッシュメモリの構造について説明する。
【０００６】主表面を有するｐ型半導体基板１と、この
ｐ型半導体基板１の主表面上にＳｉＯ2 よりなる絶縁膜
２を介してｍ行ｎ列のマトリックス状に配置された（ｍ
×ｎ）個の電荷蓄積電極３が配置されている。この電荷
蓄積電極３の隣接する２列にまたがる各列間ごとには素
子分離領域４が形成されている。また、電荷蓄積電極３
上には、ＳｉＯ2 等よりなる絶縁膜５を介して各行ごと
に形成されたｍ本のワード線６が形成されている。
ｐ型半導体基板１の主表面上にＳｉＯ2 よりなる絶縁膜
２を介してｍ行ｎ列のマトリックス状に配置された（ｍ
×ｎ）個の電荷蓄積電極３が配置されている。この電荷
蓄積電極３の隣接する２列にまたがる各列間ごとには素
子分離領域４が形成されている。また、電荷蓄積電極３
上には、ＳｉＯ2 等よりなる絶縁膜５を介して各行ごと
に形成されたｍ本のワード線６が形成されている。
【０００７】素子分離領域４および電荷蓄積電極３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０19／ｃｍ3 、シート抵抗８
０Ω・□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０21／ｃｍ3 、シート抵抗５０Ω
・□からなるｎ型のソース領域８が形成されている。
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０19／ｃｍ3 、シート抵抗８
０Ω・□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０21／ｃｍ3 、シート抵抗５０Ω
・□からなるｎ型のソース領域８が形成されている。
【０００８】また、電荷蓄積電極３およびワード線６を
覆い、かつ、上記ドレイン領域７に一部が重なるように
形成された第３の絶縁膜９が形成されている。
覆い、かつ、上記ドレイン領域７に一部が重なるように
形成された第３の絶縁膜９が形成されている。
【０００９】上記ドレイン領域７上には、第３の絶縁膜
９の側壁に沿って形成され、かつ、このドレイン領域７
と電気的に接続されたポリシリコンよりなる第１の導電
層１０が設けられている。この第１の導電層１０には、
さらに、上向きに延びるように高融点金属材料たとえば
タングステン（Ｗ）などからなる第２の導電層１１が設
けられている。この第２の導電層１１は、上記第３の絶
縁膜９および第１の導電層１０を覆うように堆積された
層間絶縁膜１２を介して形成されたｎ本のビット線１３
にそれぞれ接続されている。
９の側壁に沿って形成され、かつ、このドレイン領域７
と電気的に接続されたポリシリコンよりなる第１の導電
層１０が設けられている。この第１の導電層１０には、
さらに、上向きに延びるように高融点金属材料たとえば
タングステン（Ｗ）などからなる第２の導電層１１が設
けられている。この第２の導電層１１は、上記第３の絶
縁膜９および第１の導電層１０を覆うように堆積された
層間絶縁膜１２を介して形成されたｎ本のビット線１３
にそれぞれ接続されている。
【００１０】上記のように構成されたフラッシュメモリ
の動作について、図２１を参照して説明する。
の動作について、図２１を参照して説明する。
【００１１】まず、書込動作においては、ｎ型ドレイン
領域７に６〜８Ｖ程度の電圧ＶD 、コントロールゲート
電極６に１０〜１５Ｖ程度の電圧ＶG が印加される。さ
らにｎ型ソース領域８とｐ型半導体基板１は接地的に保
たれる。この時、メモリトランジスタのチャネルには数
百μＡの電流が流れる。ソースからドレインに流れた電
子のうちドレイン近傍で加速された電子は、この近傍で
高いエネルギを有する電子、即ちチャネルホットエレク
トロンとなる。この電子の一部は、コントロールゲート
電極６に印加された電圧ＶG による電界により、図中矢
印Ａに示されるように、電荷蓄積電極３に注入される。
このようにして、電荷蓄積電極３に電子の蓄積が行なわ
れると、メモリトランジスタのしきい値電圧Ｖthが高く
なる。このしきい値電圧Ｖthが所定の値よりも高くなっ
た状態が書込まれた状態、“０”と呼ばれる。
領域７に６〜８Ｖ程度の電圧ＶD 、コントロールゲート
電極６に１０〜１５Ｖ程度の電圧ＶG が印加される。さ
らにｎ型ソース領域８とｐ型半導体基板１は接地的に保
たれる。この時、メモリトランジスタのチャネルには数
百μＡの電流が流れる。ソースからドレインに流れた電
子のうちドレイン近傍で加速された電子は、この近傍で
高いエネルギを有する電子、即ちチャネルホットエレク
トロンとなる。この電子の一部は、コントロールゲート
電極６に印加された電圧ＶG による電界により、図中矢
印Ａに示されるように、電荷蓄積電極３に注入される。
このようにして、電荷蓄積電極３に電子の蓄積が行なわ
れると、メモリトランジスタのしきい値電圧Ｖthが高く
なる。このしきい値電圧Ｖthが所定の値よりも高くなっ
た状態が書込まれた状態、“０”と呼ばれる。
【００１２】次に、消去動作においては、ｎ型ソース領
域８に１０〜１２Ｖ程度の電圧ＶS が印加され、コント
ロールゲート電極６とＰ型半導体基板１は接地電位に保
持される。更にｎ型ドレイン領域７は開放される。ｎ型
ソース領域８に印加された電圧ＶS による電界により、
図中矢印Ｂに示されるように、電荷蓄積電極３中の電子
は、薄いゲート酸化膜２をトンネル現象によって通過す
る。このようにして、電荷蓄積電極３中の電子が引抜か
れることにより、メモリトランジスタのしきい値電圧Ｖ
thが低くなる。このしきい値電圧Ｖthが所定の値よりも
低い状態が、消去された状態、“１”と呼ばれる。各メ
モリトランジスタのソースは、図２０に示されるように
接続されているので、この消去動作によって、すべての
メモリセルを一括消去できる。
域８に１０〜１２Ｖ程度の電圧ＶS が印加され、コント
ロールゲート電極６とＰ型半導体基板１は接地電位に保
持される。更にｎ型ドレイン領域７は開放される。ｎ型
ソース領域８に印加された電圧ＶS による電界により、
図中矢印Ｂに示されるように、電荷蓄積電極３中の電子
は、薄いゲート酸化膜２をトンネル現象によって通過す
る。このようにして、電荷蓄積電極３中の電子が引抜か
れることにより、メモリトランジスタのしきい値電圧Ｖ
thが低くなる。このしきい値電圧Ｖthが所定の値よりも
低い状態が、消去された状態、“１”と呼ばれる。各メ
モリトランジスタのソースは、図２０に示されるように
接続されているので、この消去動作によって、すべての
メモリセルを一括消去できる。
【００１３】さらに、読出動作においては、コントロー
ルゲート電極６に５Ｖ程度の電圧Ｖ G ′、ｎドレイン領
域に１〜２Ｖ程度の電圧ＶD ′が印加される。このと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態がオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。
ルゲート電極６に５Ｖ程度の電圧Ｖ G ′、ｎドレイン領
域に１〜２Ｖ程度の電圧ＶD ′が印加される。このと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態がオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。
【００１４】
【発明が解決しようとする課題】しかしながら、近年の
メモリセルの微細化への要求は、さらに高まり、上記構
造を有するメモリセルよりもさらに微細化が求められる
ようになってきている。従来の電荷蓄積電極のパターニ
ングは、まず、ドレイン領域を挟む電荷蓄積電極の間隔
が設定された後、その設定された間隔に合わせて、ソー
ス領域を挟む電荷蓄積電極の間隔が決定されていた。す
なわち、電荷蓄積電極の間隔は等ピッチに形成されてい
た。
メモリセルの微細化への要求は、さらに高まり、上記構
造を有するメモリセルよりもさらに微細化が求められる
ようになってきている。従来の電荷蓄積電極のパターニ
ングは、まず、ドレイン領域を挟む電荷蓄積電極の間隔
が設定された後、その設定された間隔に合わせて、ソー
ス領域を挟む電荷蓄積電極の間隔が決定されていた。す
なわち、電荷蓄積電極の間隔は等ピッチに形成されてい
た。
【００１５】しかし、このドレイン領域と、ソース領域
の間隔は必ずしも等間隔である必要はなく、ソース領域
を挟む電荷蓄積電極の間隔は、ソース領域の配線抵抗を
考慮した上でさらに短縮することが可能である。
の間隔は必ずしも等間隔である必要はなく、ソース領域
を挟む電荷蓄積電極の間隔は、ソース領域の配線抵抗を
考慮した上でさらに短縮することが可能である。
【００１６】この発明は、上記問題点を解決するために
なされたもので、半導体基板上に形成される電荷蓄積電
極の間隔を、ドレイン領域を挟む電荷蓄積電極の間隔よ
りも、ソース領域を挟む電荷蓄積電極の間隔を小さくす
ることにより、メモリセルの微細化を実現する不揮発性
半導体記憶装置の提供を目的とする。
なされたもので、半導体基板上に形成される電荷蓄積電
極の間隔を、ドレイン領域を挟む電荷蓄積電極の間隔よ
りも、ソース領域を挟む電荷蓄積電極の間隔を小さくす
ることにより、メモリセルの微細化を実現する不揮発性
半導体記憶装置の提供を目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
にこの発明に基づいた不揮発性半導体記憶装置は、主表
面を有する第１導電型の半導体基板を有している。この
半導体基板の主表面上に第１の絶縁膜を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極と、この電荷蓄積電極の隣接する２列にまたがり各
列間ごとに形成された素子分離領域と、上記電荷蓄積電
極上に第２の絶縁膜を介して各行ごとに形成されたｍ本
のワード線とを有している。また、上記素子分離領域お
よび上記電荷蓄積電極により囲まれた領域の上記半導体
基板の主表面から所定の深さにかけて形成された第２導
電型のドレイン領域と、上記ドレイン領域を挟む前記電
荷蓄積電極の外側の領域の半導体基板の主表面から所定
の深さにかけて形成された第２導電型のソース領域とを
有している。
にこの発明に基づいた不揮発性半導体記憶装置は、主表
面を有する第１導電型の半導体基板を有している。この
半導体基板の主表面上に第１の絶縁膜を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極と、この電荷蓄積電極の隣接する２列にまたがり各
列間ごとに形成された素子分離領域と、上記電荷蓄積電
極上に第２の絶縁膜を介して各行ごとに形成されたｍ本
のワード線とを有している。また、上記素子分離領域お
よび上記電荷蓄積電極により囲まれた領域の上記半導体
基板の主表面から所定の深さにかけて形成された第２導
電型のドレイン領域と、上記ドレイン領域を挟む前記電
荷蓄積電極の外側の領域の半導体基板の主表面から所定
の深さにかけて形成された第２導電型のソース領域とを
有している。
【００１８】上記構造を有する不揮発性半導体記憶装置
であって、上記ソース領域を挟む上記電荷蓄積電極の間
隔が、上記ドレイン領域を挟む上記電荷蓄積電極の間隔
よりも狭くなるように設けられている。
であって、上記ソース領域を挟む上記電荷蓄積電極の間
隔が、上記ドレイン領域を挟む上記電荷蓄積電極の間隔
よりも狭くなるように設けられている。
【００１９】
【作用】半導体基板の主表面に絶縁膜を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極のソース領域を挟む間隔を、ドレイン領域を挟む間
隔より小さくし、これに伴うソース線の配線抵抗の上昇
をソース線の不純物濃度を上昇させることにより抑えて
いる。これによりメモリセルのビット線方向の微細化を
図ることが可能となる。
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極のソース領域を挟む間隔を、ドレイン領域を挟む間
隔より小さくし、これに伴うソース線の配線抵抗の上昇
をソース線の不純物濃度を上昇させることにより抑えて
いる。これによりメモリセルのビット線方向の微細化を
図ることが可能となる。
【００２０】
【実施例】以下、この発明に基づいた一実施例につい
て、図面を参照して説明する。図１は、この発明に基づ
いた一実施例のメモリセルの断面構造図である。図２
は、この発明に基づいたメモリセルアレイの平面図であ
り、図２のＸ−Ｘ線矢視断面が図１に示す断面構造図で
ある。
て、図面を参照して説明する。図１は、この発明に基づ
いた一実施例のメモリセルの断面構造図である。図２
は、この発明に基づいたメモリセルアレイの平面図であ
り、図２のＸ−Ｘ線矢視断面が図１に示す断面構造図で
ある。
【００２１】図１および図２を参照して、主表面を有す
るｐ型半導体基板５０と、このｐ型半導体基板５０の主
表面上にＳｉＯ2 よりなる絶縁膜５１を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極５２が配置されている。
るｐ型半導体基板５０と、このｐ型半導体基板５０の主
表面上にＳｉＯ2 よりなる絶縁膜５１を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極５２が配置されている。
【００２２】この電荷蓄積電極５２の隣接する２列にま
たがる各列間ごとには、素子分離領域５３が形成されて
いる。また、電荷蓄積電極５２上には、ＳｉＯ2 等より
なる絶縁膜５４を介して各行ごとに形成されたｎ本のワ
ード線５５が形成されている。
たがる各列間ごとには、素子分離領域５３が形成されて
いる。また、電荷蓄積電極５２上には、ＳｉＯ2 等より
なる絶縁膜５４を介して各行ごとに形成されたｎ本のワ
ード線５５が形成されている。
【００２３】素子分離領域５３および電荷蓄積電極５２
により囲まれた領域の半導体基板５０の主表面から所定
の深さにかけてｎ型のドレイン領域５６が形成されてい
る。また、このドレイン領域５６を挟む電荷蓄積電極５
２の外側の領域の半導体基板５０の主表面から所定の深
さにかけてｎ型のソース領域５７が形成されている。さ
らに、電荷蓄積電極５２およびワード線５５を覆い、か
つ、上記ドレイン領域５６に一部が重なるように形成さ
れた第３の絶縁膜５８が形成されている。
により囲まれた領域の半導体基板５０の主表面から所定
の深さにかけてｎ型のドレイン領域５６が形成されてい
る。また、このドレイン領域５６を挟む電荷蓄積電極５
２の外側の領域の半導体基板５０の主表面から所定の深
さにかけてｎ型のソース領域５７が形成されている。さ
らに、電荷蓄積電極５２およびワード線５５を覆い、か
つ、上記ドレイン領域５６に一部が重なるように形成さ
れた第３の絶縁膜５８が形成されている。
【００２４】上記ドレイン領域５６上には、第３の絶縁
膜５８の側壁に沿って形成され、かつ、このドレイン領
域５６と電気的に接続されたポリシリコンよりなる第１
の導電層５９が設けられている。この第１の導電層５９
には、さらに上向きに延びるように高融点金属たとえば
タングステン（Ｗ）などからなる第２の導電層６０が設
けられている。この第２の導電層６０は、上記第３の絶
縁膜５８および第１の導電層５９を覆うように堆積され
た層間絶縁膜６１を介して形成されたｎ本のビット線６
２にそれぞれ接続されている。
膜５８の側壁に沿って形成され、かつ、このドレイン領
域５６と電気的に接続されたポリシリコンよりなる第１
の導電層５９が設けられている。この第１の導電層５９
には、さらに上向きに延びるように高融点金属たとえば
タングステン（Ｗ）などからなる第２の導電層６０が設
けられている。この第２の導電層６０は、上記第３の絶
縁膜５８および第１の導電層５９を覆うように堆積され
た層間絶縁膜６１を介して形成されたｎ本のビット線６
２にそれぞれ接続されている。
【００２５】ここで、図３を参照して、ドレイン領域５
６と第１の導電層５９の接触部の長さＬ3 はコンタクト
抵抗の低抵抗化を維持するため、たとえば０．５μｍと
している。また、第１の導電層５９とワード線５５の耐
圧確保のために形成した絶縁膜５８のワード線５５およ
び電荷蓄積電極５２の側壁の膜厚Ｌ4 は０．１５μｍ程
度必要である。したがって、ドレイン領域５６を挟む電
荷蓄積電極５２の間隔Ｌ1 は、図３から明らかなよう
に、 Ｌ1 ＝Ｌ3 ＋２・Ｌ4 ＝０．５＋２×０．１５＝０．８μｍ としている。これに対しソース領域５７はシリコン基板
の主表面から０．１μｍ程度の深さにかけて形成してお
り、メモリセル内では上層の導電配線層とコンタクトを
とらないためソース領域５７を挟む電荷蓄積電極５２の
間隔Ｌ2 はレジストパターニング技術上の最小幅で良
く、たとえば、０．５μｍとしている。
６と第１の導電層５９の接触部の長さＬ3 はコンタクト
抵抗の低抵抗化を維持するため、たとえば０．５μｍと
している。また、第１の導電層５９とワード線５５の耐
圧確保のために形成した絶縁膜５８のワード線５５およ
び電荷蓄積電極５２の側壁の膜厚Ｌ4 は０．１５μｍ程
度必要である。したがって、ドレイン領域５６を挟む電
荷蓄積電極５２の間隔Ｌ1 は、図３から明らかなよう
に、 Ｌ1 ＝Ｌ3 ＋２・Ｌ4 ＝０．５＋２×０．１５＝０．８μｍ としている。これに対しソース領域５７はシリコン基板
の主表面から０．１μｍ程度の深さにかけて形成してお
り、メモリセル内では上層の導電配線層とコンタクトを
とらないためソース領域５７を挟む電荷蓄積電極５２の
間隔Ｌ2 はレジストパターニング技術上の最小幅で良
く、たとえば、０．５μｍとしている。
【００２６】この場合、ワード線５５および電荷蓄積電
極５２の側壁の絶縁膜５８により、ソース領域５７の上
面の幅Ｌ2 が埋まってしまった場合においても、つまり
図３においてＬ2 ＝２・Ｌ4 ＋Ｓを示しているが、Ｓ＝
０で、２・Ｌ4 ＞Ｌ2 となってもコンタクトをとらない
ため問題はない。しかしソース領域幅減少に伴う抵抗値
の上昇も考慮しなければならない。
極５２の側壁の絶縁膜５８により、ソース領域５７の上
面の幅Ｌ2 が埋まってしまった場合においても、つまり
図３においてＬ2 ＝２・Ｌ4 ＋Ｓを示しているが、Ｓ＝
０で、２・Ｌ4 ＞Ｌ2 となってもコンタクトをとらない
ため問題はない。しかしソース領域幅減少に伴う抵抗値
の上昇も考慮しなければならない。
【００２７】従来より、ソース領域５７のシート抵抗値
は、約５０Ω・□ｍ2 以下が要求されており、また１セ
ル分の配線抵抗は、１００Ω以下が要求されている。本
実施例においては、Ｌ2 の最小値を最小加工寸法である
０．５μｍとした場合、不純物の濃度を高くすることに
より、この抵抗値を下げることは可能である。また、さ
らに微細化が要求された場合、不純物濃度が所定量を超
えたときに、抵抗値の下降は飽和してしまい、それ以上
抵抗を下げることができず、また、基板の結晶性を崩し
てしまうため、不純物の濃度を高くすることはできな
い。しかし、構造上現在は、３２セル分に１個アルミ線
とのコンタクトをとっているが、１６セル分に１個コン
タクトをとるという構造を用いれば、理論上ソース領域
幅は半分とすることが可能となる。以上によりメモリセ
ルアレイのビット線６２方向の微細化を図ることが可能
となり集積度の向上を図ることができる。
は、約５０Ω・□ｍ2 以下が要求されており、また１セ
ル分の配線抵抗は、１００Ω以下が要求されている。本
実施例においては、Ｌ2 の最小値を最小加工寸法である
０．５μｍとした場合、不純物の濃度を高くすることに
より、この抵抗値を下げることは可能である。また、さ
らに微細化が要求された場合、不純物濃度が所定量を超
えたときに、抵抗値の下降は飽和してしまい、それ以上
抵抗を下げることができず、また、基板の結晶性を崩し
てしまうため、不純物の濃度を高くすることはできな
い。しかし、構造上現在は、３２セル分に１個アルミ線
とのコンタクトをとっているが、１６セル分に１個コン
タクトをとるという構造を用いれば、理論上ソース領域
幅は半分とすることが可能となる。以上によりメモリセ
ルアレイのビット線６２方向の微細化を図ることが可能
となり集積度の向上を図ることができる。
【００２８】次に、図４ないし図１７を用いて、上記実
施例の製造工程の第１〜第１２工程について説明する。
施例の製造工程の第１〜第１２工程について説明する。
【００２９】まず、ｐ型シリコン基板５０の上面に各列
間毎に素子分離領域５３を形成し、次に活性領域上に１
００Å程度の酸化膜よりなる第１の絶縁膜５１を形成す
る。さらに、この素子分離領域５３および第１の絶縁膜
５１の上面にポリシリコン層５２を堆積する。このポリ
シリコン層５２の上面には、所定のピッチでパターニン
グされたレジスト７０を形成して、このレジスト７０を
マスクとして異方性エッチングによりポリシリコン層５
２を所定のピッチを有するようにパターニングを行な
い、図４に示す平面構造が完成する。図５は、図４中に
おけるＹ−Ｙ線矢視断面構造図を示している。図６は、
図４中のＸ−Ｘ線矢視断面構造図を示している。
間毎に素子分離領域５３を形成し、次に活性領域上に１
００Å程度の酸化膜よりなる第１の絶縁膜５１を形成す
る。さらに、この素子分離領域５３および第１の絶縁膜
５１の上面にポリシリコン層５２を堆積する。このポリ
シリコン層５２の上面には、所定のピッチでパターニン
グされたレジスト７０を形成して、このレジスト７０を
マスクとして異方性エッチングによりポリシリコン層５
２を所定のピッチを有するようにパターニングを行な
い、図４に示す平面構造が完成する。図５は、図４中に
おけるＹ−Ｙ線矢視断面構造図を示している。図６は、
図４中のＸ−Ｘ線矢視断面構造図を示している。
【００３０】次に、レジスト７０を除去し、シリコン基
板上面全面に第２の絶縁膜５４を形成する。この第２の
絶縁膜５４は、三層の積層膜となっており、膜厚１００
Å程度の酸化膜５４ａを形成し、その上にＣＶＤ法によ
り膜厚１００Å程度の窒化膜５４ｂを形成して、さら
に、その窒化膜５４ｂの上に膜厚１００Å程度の酸化膜
を形成することで得られている。
板上面全面に第２の絶縁膜５４を形成する。この第２の
絶縁膜５４は、三層の積層膜となっており、膜厚１００
Å程度の酸化膜５４ａを形成し、その上にＣＶＤ法によ
り膜厚１００Å程度の窒化膜５４ｂを形成して、さら
に、その窒化膜５４ｂの上に膜厚１００Å程度の酸化膜
を形成することで得られている。
【００３１】さらに引き続き、第２の絶縁膜５４ｄ上に
厚さ２５００Å程度の第２のポリシリコン層６２を形成
し、この第２のポリシリコン層６２の上に第３の絶縁膜
５８を形成する。さらに、第３の絶縁膜５８の上にワー
ド線方向に線上にパターニングしたレジスト７１を形成
し図７に示す構造を完成させる。
厚さ２５００Å程度の第２のポリシリコン層６２を形成
し、この第２のポリシリコン層６２の上に第３の絶縁膜
５８を形成する。さらに、第３の絶縁膜５８の上にワー
ド線方向に線上にパターニングしたレジスト７１を形成
し図７に示す構造を完成させる。
【００３２】次に、このレジスト７１をマスクに異方性
エッチングにより第３の絶縁膜５８と第２のポリシリコ
ン６２と第２の絶縁膜５４と第１のポリシリコン５２を
順次エッチングし、ワード線５５とフローティングゲー
ト５２を形成する。
エッチングにより第３の絶縁膜５８と第２のポリシリコ
ン６２と第２の絶縁膜５４と第１のポリシリコン５２を
順次エッチングし、ワード線５５とフローティングゲー
ト５２を形成する。
【００３３】次に、図８を参照して、ソース領域となる
基板上にレジスト膜７２を形成し、このレジスト膜７２
をマスクとして、ヒ素（ＡＳ）を３５ｋｅＶ，５×１０
14／ｃｍ2 の条件で注入・拡散し、濃度５×１０19／ｃ
ｍ3 、シート抵抗８０Ω・□のｎ型不純物領域からなる
ドレイン領域５６を形成する。その後、レジスト膜７２
の除去を行なう。
基板上にレジスト膜７２を形成し、このレジスト膜７２
をマスクとして、ヒ素（ＡＳ）を３５ｋｅＶ，５×１０
14／ｃｍ2 の条件で注入・拡散し、濃度５×１０19／ｃ
ｍ3 、シート抵抗８０Ω・□のｎ型不純物領域からなる
ドレイン領域５６を形成する。その後、レジスト膜７２
の除去を行なう。
【００３４】次に、図９を参照して、ドレイン領域５６
の表面をレジスト膜７３で覆い、このレジスト膜７３を
マスクとして、ヒ素（ＡＳ）を３５ｋｅＶ，１×１０16
／ｃｍ2 の条件で注入・拡散し、濃度１×１０21／ｃｍ
3 、シート抵抗５０Ω・□のｎ型不純物領域からなるソ
ース領域５７を形成する。
の表面をレジスト膜７３で覆い、このレジスト膜７３を
マスクとして、ヒ素（ＡＳ）を３５ｋｅＶ，１×１０16
／ｃｍ2 の条件で注入・拡散し、濃度１×１０21／ｃｍ
3 、シート抵抗５０Ω・□のｎ型不純物領域からなるソ
ース領域５７を形成する。
【００３５】次に、図１０を参照して、基板上全面に酸
化膜６３を形成する。その後、異方性エッチングにより
酸化膜６３をエッチングする。これにより、図１１に示
す第３の絶縁膜５８が完成する。
化膜６３を形成する。その後、異方性エッチングにより
酸化膜６３をエッチングする。これにより、図１１に示
す第３の絶縁膜５８が完成する。
【００３６】次に、図１２を参照して、シリコン基板表
面全面上にポリシリコン６４を堆積し、このポリシリコ
ン６４の上面に所定形状にパターニングしたレジスト７
４を形成する。次に、異方性エッチングによりポリシリ
コン６４ａをエッチングして、図１３に示すようにその
底部においてドレイン領域５６と電気的に接続し、第３
の絶縁膜５８の側壁に沿った第１の導電層５９を形成す
る。
面全面上にポリシリコン６４を堆積し、このポリシリコ
ン６４の上面に所定形状にパターニングしたレジスト７
４を形成する。次に、異方性エッチングによりポリシリ
コン６４ａをエッチングして、図１３に示すようにその
底部においてドレイン領域５６と電気的に接続し、第３
の絶縁膜５８の側壁に沿った第１の導電層５９を形成す
る。
【００３７】次に、図１４を参照して、半導体基板５０
上全面にＴＥＯＳなどを用いて層間絶縁膜６１を堆積
し、約９００℃ウェットリフロー３０分行なった後、エ
ッチバックを行ない、図１５に示す層間絶縁膜６１を形
成する。
上全面にＴＥＯＳなどを用いて層間絶縁膜６１を堆積
し、約９００℃ウェットリフロー３０分行なった後、エ
ッチバックを行ない、図１５に示す層間絶縁膜６１を形
成する。
【００３８】次に図１６を参照して、層間絶縁膜６１の
上に、ドレイン領域５６上方に所定の孔が開いたパター
ンを有するレジスト膜７４を形成する。その後、異方性
エッチングによりこの層間絶縁膜６１をエッチングしコ
ンタクトホール６５を形成する。
上に、ドレイン領域５６上方に所定の孔が開いたパター
ンを有するレジスト膜７４を形成する。その後、異方性
エッチングによりこの層間絶縁膜６１をエッチングしコ
ンタクトホール６５を形成する。
【００３９】次に、コンタクトホール６５の内部に、高
融点金属たとえばタングステン（Ｗ）などからなる第２
の導電層６０を形成させ、その後、ビット線６２を形成
することにより、図１７に示すこの発明に基づいた不揮
発性半導体記憶装置が完成する。
融点金属たとえばタングステン（Ｗ）などからなる第２
の導電層６０を形成させ、その後、ビット線６２を形成
することにより、図１７に示すこの発明に基づいた不揮
発性半導体記憶装置が完成する。
【００４０】なお、上記において、ソース領域の縮小化
によりソース領域の配線抵抗の上昇を回避する方法に前
述したコンタクトの数を増す方法以外に、図１８に示す
ように、ソース領域に配線抵抗を減少させる目的で補助
配線層６６を設けることでも、上記問題点を回避するこ
とができる。
によりソース領域の配線抵抗の上昇を回避する方法に前
述したコンタクトの数を増す方法以外に、図１８に示す
ように、ソース領域に配線抵抗を減少させる目的で補助
配線層６６を設けることでも、上記問題点を回避するこ
とができる。
【００４１】上記に示すように、この実施例における不
揮発性半導体記憶装置の構造を用いることにより、ソー
ス領域を挟む電荷蓄積電極の間隔が、ドレイン領域を挟
む電荷蓄積電極の間隔より小さくなり、ビット線方向の
メモリセルアレイの微細化を図ることが可能となる。
揮発性半導体記憶装置の構造を用いることにより、ソー
ス領域を挟む電荷蓄積電極の間隔が、ドレイン領域を挟
む電荷蓄積電極の間隔より小さくなり、ビット線方向の
メモリセルアレイの微細化を図ることが可能となる。
【００４２】
【発明の効果】以上述べたように、この発明によれば、
不揮発性半導体記憶装置が形成される半導体基板の主表
面に絶縁膜を介してｍ行ｎ列のマトリックス状に配置さ
れた（ｍ×ｎ）個の電荷蓄積電極の配置を、半導体基板
に形成されるドレイン領域を挟む電荷蓄積電極の間隔よ
りも、半導体基板に形成されるソース領域を挟む間隔を
配線抵抗を考慮した上で、小さくすることにより、メモ
リセルアレイのビット線方向の微細化を図ることができ
る。これにより、メモリセルの集積化の向上を図ること
が可能となり、より高性能の不揮発性半導体記憶装置の
提供を可能としている。
不揮発性半導体記憶装置が形成される半導体基板の主表
面に絶縁膜を介してｍ行ｎ列のマトリックス状に配置さ
れた（ｍ×ｎ）個の電荷蓄積電極の配置を、半導体基板
に形成されるドレイン領域を挟む電荷蓄積電極の間隔よ
りも、半導体基板に形成されるソース領域を挟む間隔を
配線抵抗を考慮した上で、小さくすることにより、メモ
リセルアレイのビット線方向の微細化を図ることができ
る。これにより、メモリセルの集積化の向上を図ること
が可能となり、より高性能の不揮発性半導体記憶装置の
提供を可能としている。
【図１】この発明に基づいた不揮発性半導体記憶装置の
構造を示す断面図である。
構造を示す断面図である。
【図２】この発明に基づいた不揮発性半導体記憶装置の
平面構造図である。
平面構造図である。
【図３】この発明に基づいた不揮発性半導体記憶装置の
構造を示す詳細断面図である。
構造を示す詳細断面図である。
【図４】この発明に基づいた不揮発性半導体記憶装置の
第１製造工程を示す平面図である。
第１製造工程を示す平面図である。
【図５】図４中に示すＹ−Ｙ線矢視断面図である。
【図６】図４中に示すＸ−Ｘ線矢視断面図である。
【図７】この発明に基づいた不揮発性半導体記憶装置の
第２製造工程を示す断面図である。
第２製造工程を示す断面図である。
【図８】この発明に基づいた不揮発性半導体記憶装置の
第３製造工程を示す断面図である。
第３製造工程を示す断面図である。
【図９】この発明に基づいた不揮発性半導体記憶装置の
第４製造工程を示す断面図である。
第４製造工程を示す断面図である。
【図１０】この発明に基づいた不揮発性半導体記憶装置
の第５製造工程を示す断面図である。
の第５製造工程を示す断面図である。
【図１１】この発明に基づいた不揮発性半導体記憶装置
の第６製造工程を示す断面図である。
の第６製造工程を示す断面図である。
【図１２】この発明に基づいた不揮発性半導体記憶装置
の第７製造工程を示す断面図である。
の第７製造工程を示す断面図である。
【図１３】この発明に基づいた不揮発性半導体記憶装置
の第８製造工程を示す断面図である。
の第８製造工程を示す断面図である。
【図１４】この発明に基づいた不揮発性半導体記憶装置
の第９製造工程を示す断面図である。
の第９製造工程を示す断面図である。
【図１５】この発明に基づいた不揮発性半導体記憶装置
の第１０製造工程を示す断面図である。
の第１０製造工程を示す断面図である。
【図１６】この発明に基づいた不揮発性半導体記憶装置
の第１１製造工程を示す断面図である。
の第１１製造工程を示す断面図である。
【図１７】この発明に基づいた不揮発性半導体記憶装置
の第１２製造工程を示す断面図である。
の第１２製造工程を示す断面図である。
【図１８】この発明に基づいた不揮発性半導体記憶装置
の他の実施例における構造を示す断面図である。
の他の実施例における構造を示す断面図である。
【図１９】従来のフラッシュＥＥＰＲＯＭの一般的な構
成を示すブロック図である。
成を示すブロック図である。
【図２０】図１９に示すメモリセルマトリックス１００
の概略構成を示す等価回路である。
の概略構成を示す等価回路である。
【図２１】従来例の一例として挙げたフラッシュＥＥＰ
ＲＯＭを示す断面図である。
ＲＯＭを示す断面図である。
【図２２】従来のフラッシュＥＥＰＲＯＭを示す平面概
略図である。
略図である。
【図２３】図２２におけるＹ−Ｙ線矢視断面図である。
５０ ｐ型半導体基板 ５１ 第１絶縁膜 ５２ 電荷蓄積電極 ５３ 素子分離領域 ５４ 第２絶縁膜 ５５ ワード線 ５６ ドレイン領域 ５７ ソース領域 ５８ 第３の絶縁膜 ５９ 第１の導電層 ６０ 第２の導電層 ６１ 層間絶縁膜 ６２ ビット線 ６３ 酸化膜 ６５ コンタクトホール なお、各図中同一符号は同一内容または相当部分を示
す。
す。
Claims (1)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 この半導体基板の主表面上にｍ行ｎ列のマトリックス状
に配置された（ｍ×ｎ）個の電荷蓄積電極と、 この電荷蓄積電極の隣接する２列にまたがり各列間ごと
に形成された素子分離領域と、 前記電荷蓄積電極上に各行ごとに形成されたｍ本のワー
ド線と、 前記素子分離領域および前記電荷蓄積電極により囲まれ
た領域の半導体基板の主表面から所定の深さにかけて形
成された第２導電型のドレイン領域と、 前記ドレイン領域を挟む前記電荷蓄積電極の外側の領域
の半導体基板の主表面から所定の深さにかけて形成され
た第２導電型のソース領域と、 を備え、 前記ソース領域を挟む前記電荷蓄積電極の間隔が、前記
ドレイン領域を挟む前記電荷蓄積電極の間隔よりも狭く
設けられた不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011053A JPH05206474A (ja) | 1992-01-24 | 1992-01-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011053A JPH05206474A (ja) | 1992-01-24 | 1992-01-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206474A true JPH05206474A (ja) | 1993-08-13 |
Family
ID=11767282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011053A Withdrawn JPH05206474A (ja) | 1992-01-24 | 1992-01-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
-
1992
- 1992-01-24 JP JP4011053A patent/JPH05206474A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8017464B2 (en) | 2008-09-29 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |