JP2002261173A - 半導体装置 - Google Patents
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 不揮発性記憶素子の書き換え速度の高速化を
図る。 【解決手段】 半導体主面上に第１絶縁膜を介在して浮
遊ゲート電極が設けられ、前記浮遊ゲート電極上に第２
絶縁膜を介在して制御ゲート電極が設けられた不揮発性
記憶素子を有する半導体装置であって、前記浮遊ゲート
電極は、前記第１絶縁膜と接する第１部分と、前記第１
部分から前記第１絶縁膜と離間する方向に突出する第２
部分とを有し、前記第１部分及び前記第２部分は、前記
第２絶縁膜を介在して前記制御ゲート電極で覆われてい
る。
図る。 【解決手段】 半導体主面上に第１絶縁膜を介在して浮
遊ゲート電極が設けられ、前記浮遊ゲート電極上に第２
絶縁膜を介在して制御ゲート電極が設けられた不揮発性
記憶素子を有する半導体装置であって、前記浮遊ゲート
電極は、前記第１絶縁膜と接する第１部分と、前記第１
部分から前記第１絶縁膜と離間する方向に突出する第２
部分とを有し、前記第１部分及び前記第２部分は、前記
第２絶縁膜を介在して前記制御ゲート電極で覆われてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、不揮発性記憶素子を有する半導体装置に適用
して有効な技術に関するものである。
し、特に、不揮発性記憶素子を有する半導体装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置として、フラッシュメモリと
呼称される半導体記憶装置が知られている。このフラッ
シュメモリは、携帯性、耐衝撃性に優れ、オンボードで
の電気的な一括消去が可能であることから、小型携帯情
報機器等のファイルメモリとして使用されている。
呼称される半導体記憶装置が知られている。このフラッ
シュメモリは、携帯性、耐衝撃性に優れ、オンボードで
の電気的な一括消去が可能であることから、小型携帯情
報機器等のファイルメモリとして使用されている。
【０００３】フラッシュメモリのメモリセルは不揮発性
記憶素子で構成されている。この不揮発性記憶素子にお
いては種々な構造のものが提案され、実用化されている
が、一般的には、半導体基板の主面の表層部にソース領
域及びドレイン領域として半導体領域（不純物拡散層と
も言う）が設けられ、ソース領域とドレイン領域との間
のチャネル形成領域上に第１絶縁膜であるトンネル絶縁
膜を介在して浮遊ゲート電極（フローディングゲート電
極とも言う）が設けられ、浮遊ゲート電極上に第２絶縁
膜である層間絶縁膜を介在して制御ゲート電極（コント
ロールゲート電極とも言う）が設けられた構成となって
いる。フラッシュメモリでは、不揮発性記憶素子の制御
ゲート電極に基板に対して正の電圧を印加して電子を浮
遊ゲート電極に注入し、そのしきい値電圧の違いから情
報の“０”又は“１”を判別している。
記憶素子で構成されている。この不揮発性記憶素子にお
いては種々な構造のものが提案され、実用化されている
が、一般的には、半導体基板の主面の表層部にソース領
域及びドレイン領域として半導体領域（不純物拡散層と
も言う）が設けられ、ソース領域とドレイン領域との間
のチャネル形成領域上に第１絶縁膜であるトンネル絶縁
膜を介在して浮遊ゲート電極（フローディングゲート電
極とも言う）が設けられ、浮遊ゲート電極上に第２絶縁
膜である層間絶縁膜を介在して制御ゲート電極（コント
ロールゲート電極とも言う）が設けられた構成となって
いる。フラッシュメモリでは、不揮発性記憶素子の制御
ゲート電極に基板に対して正の電圧を印加して電子を浮
遊ゲート電極に注入し、そのしきい値電圧の違いから情
報の“０”又は“１”を判別している。
【０００４】なお、不揮発性記憶素子を有する半導体装
置については、例えば特開平６−７７４３７号公報に記
載されている。
置については、例えば特開平６−７７４３７号公報に記
載されている。
【０００５】
【発明が解決しようとする課題】ところで、フラッシュ
メモリの高集積化に伴い、不揮発性記憶素子は微細化さ
れてきた。フラッシュメモリの高集積化は今後において
も進められると予測されるため、不揮発性記憶素子の更
なる微細化が必要となる。
メモリの高集積化に伴い、不揮発性記憶素子は微細化さ
れてきた。フラッシュメモリの高集積化は今後において
も進められると予測されるため、不揮発性記憶素子の更
なる微細化が必要となる。
【０００６】しかしながら、不揮発性記憶素子のカップ
リング比（容量結合比）は微細化に伴って小さくなるた
め、浮遊ゲート電極に印加される電圧が低くなり、電気
的な書き込み・消去によって情報を書き換える時の書き
換え速度が低下する。
リング比（容量結合比）は微細化に伴って小さくなるた
め、浮遊ゲート電極に印加される電圧が低くなり、電気
的な書き込み・消去によって情報を書き換える時の書き
換え速度が低下する。
【０００７】なお、制御ゲート電極の電圧をＶｃｇ、ト
ンネル絶縁膜（第１絶縁膜）の容量をＣ１、層間絶縁膜
（第２絶縁膜）の容量をＣ２とした場合、不揮発性記憶
素子のカップリング比は、以下の式（１）で与えられ
る。
ンネル絶縁膜（第１絶縁膜）の容量をＣ１、層間絶縁膜
（第２絶縁膜）の容量をＣ２とした場合、不揮発性記憶
素子のカップリング比は、以下の式（１）で与えられ
る。
【数１】 カップリング比＝Ｃ２／（Ｃ１＋Ｃ２） ・・・（１）
【０００８】また、不揮発性記憶素子の情報を書き換え
る時に浮遊ゲート電極に印加される電圧Ｖｆｇは、以下
の式（２）で与えられる。
る時に浮遊ゲート電極に印加される電圧Ｖｆｇは、以下
の式（２）で与えられる。
【数２】 Ｖｆｇ＝Ｃ２×Ｖｃｇ／(Ｃ１＋Ｃ２) ・・・（２）
【０００９】本発明の目的は、不揮発性記憶素子の書き
換え速度の高速化を図ることが可能な技術を提供するこ
とにある。本発明の前記ならびにその他の目的と新規な
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。
換え速度の高速化を図ることが可能な技術を提供するこ
とにある。本発明の前記ならびにその他の目的と新規な
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体主面上に第１絶縁膜を介在
して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上
に第２絶縁膜を介在して制御ゲート電極が設けられた不
揮発性記憶素子を有する半導体装置であって、前記浮遊
ゲート電極は、前記第１絶縁膜に接する第１部分と、前
記第１部分から前記第１絶縁膜と離間する方向に突出す
る第２部分とを有し、前記第１部分及び前記第２部分
は、前記第２絶縁膜を介在して前記制御ゲート電極で覆
われている。上述した手段によれば、カップリング比を
大きくすることができるため、不揮発性記憶素子の書き
換え速度の高速化を図ることができる。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体主面上に第１絶縁膜を介在
して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上
に第２絶縁膜を介在して制御ゲート電極が設けられた不
揮発性記憶素子を有する半導体装置であって、前記浮遊
ゲート電極は、前記第１絶縁膜に接する第１部分と、前
記第１部分から前記第１絶縁膜と離間する方向に突出す
る第２部分とを有し、前記第１部分及び前記第２部分
は、前記第２絶縁膜を介在して前記制御ゲート電極で覆
われている。上述した手段によれば、カップリング比を
大きくすることができるため、不揮発性記憶素子の書き
換え速度の高速化を図ることができる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１２】図１は本発明の一実施形態であるフラッシ
ュメモリのメモリセルアレイ部における要部等価回路
図、図２はフラッシュメモリのメモリセルアレイ部にお
ける要部平面図、図３は図２のＡ−Ａ線の沿う断面図で
ある。なお、図２及び図３において、図を見易くするた
め、後述する不揮発性記憶素子の制御ゲート電極よりも
上層は図示を省略している。
ュメモリのメモリセルアレイ部における要部等価回路
図、図２はフラッシュメモリのメモリセルアレイ部にお
ける要部平面図、図３は図２のＡ−Ａ線の沿う断面図で
ある。なお、図２及び図３において、図を見易くするた
め、後述する不揮発性記憶素子の制御ゲート電極よりも
上層は図示を省略している。
【００１３】本実施形態のフラッシュメモリはメモリセ
ルアレイ部を有し、メモリセルアレイ部は図１に示すメ
モリブロックＭＢを行列状に複数配置した構成となって
いる。メモリブロックＭＢは、メモリセルである不揮発
性記憶素子Ｑを行列状に複数配置した構成となってい
る。不揮発性記憶素子Ｑは電気的な書き込み・消去によ
って情報を書き換えることができ、情報の書き換えはト
ンネル効果によって行なわれる。
ルアレイ部を有し、メモリセルアレイ部は図１に示すメ
モリブロックＭＢを行列状に複数配置した構成となって
いる。メモリブロックＭＢは、メモリセルである不揮発
性記憶素子Ｑを行列状に複数配置した構成となってい
る。不揮発性記憶素子Ｑは電気的な書き込み・消去によ
って情報を書き換えることができ、情報の書き換えはト
ンネル効果によって行なわれる。
【００１４】不揮発性記憶素子Ｑは、行方向（Ｘ方向）
に延在するワード線ＷＬと、行方向に対して直交する列
方向（Ｙ方向）に延在するデータ線ＤＬとの交差部に配
置されている。ワード線ＷＬはＹ方向に所定の間隔を置
いて複数配置され、データ線ＤＬはＸ方向に所定の間隔
を置いて複数配置されている。
に延在するワード線ＷＬと、行方向に対して直交する列
方向（Ｙ方向）に延在するデータ線ＤＬとの交差部に配
置されている。ワード線ＷＬはＹ方向に所定の間隔を置
いて複数配置され、データ線ＤＬはＸ方向に所定の間隔
を置いて複数配置されている。
【００１５】Ｙ方向に沿って配置された複数の不揮発性
記憶素子Ｑの夫々の制御ゲート電極は、この素子例に沿
って延在するワード線ＷＬと一体に形成されている。
記憶素子Ｑの夫々の制御ゲート電極は、この素子例に沿
って延在するワード線ＷＬと一体に形成されている。
【００１６】Ｙ方向に沿って配置された複数の不揮発性
記憶素子Ｑの夫々のドレイン領域は、ローカルデータ線
ＬＤＬを介して選択用トランジスタＳＴ１の一方の半導
体領域と電気的に接続されている。この選択用トランジ
スタＳＴ１の他方の半導体領域は、データ線ＤＬと電気
的に接続されている。
記憶素子Ｑの夫々のドレイン領域は、ローカルデータ線
ＬＤＬを介して選択用トランジスタＳＴ１の一方の半導
体領域と電気的に接続されている。この選択用トランジ
スタＳＴ１の他方の半導体領域は、データ線ＤＬと電気
的に接続されている。
【００１７】Ｙ方向に沿って配置された複数の不揮発性
記憶素子Ｑの夫々のドレイン領域は、ローカルソース線
ＬＳＬを介して選択用トランジスタＳＴ２の一方の半導
体領域と電気的に接続されている。この選択用トランジ
スタＳＴ２の他方の半導体領域は、ソース線ＳＬと電気
的に接続されている。
記憶素子Ｑの夫々のドレイン領域は、ローカルソース線
ＬＳＬを介して選択用トランジスタＳＴ２の一方の半導
体領域と電気的に接続されている。この選択用トランジ
スタＳＴ２の他方の半導体領域は、ソース線ＳＬと電気
的に接続されている。
【００１８】このように構成されたフラッシュメモリ
は、不揮発性記憶素子Ｑの情報をワード線ＷＬ毎、若し
くはメモリブロックＭＢ毎、或いはメモリセルアレイ部
全体で書き換えることができる。
は、不揮発性記憶素子Ｑの情報をワード線ＷＬ毎、若し
くはメモリブロックＭＢ毎、或いはメモリセルアレイ部
全体で書き換えることができる。
【００１９】次に、不揮発性記憶素子Ｑの具体的な構成
について、図２及び図３を用いて説明する。不揮発性記
憶素子Ｑは、図２及び図３に示すように、半導体として
例えばｐ型単結晶シリコンからなる半導体基板（以下、
単にｐ型基板と呼ぶ）１の主面の素子形成領域（活性領
域）に形成されている。Ｘ方向において隣り合う素子形
成領域間は、例えば、ｐ型基板１に選択的に形成された
溝４Ａと、この溝４Ａの内部に埋め込まれた絶縁膜４Ｂ
とからなる素子間分離領域（非活性領域）４によって区
画されている。Ｙ方向において隣り合う素子形成領域間
は、例えば、ｐ型基板１からなる素子間分離領域によっ
て区画されている。溝４Ａ及び絶縁膜４ＢはＹ方向に沿
って連続的に延在している。絶縁膜４Ｂとしては、例え
ば酸化シリコン膜か用いられている。
について、図２及び図３を用いて説明する。不揮発性記
憶素子Ｑは、図２及び図３に示すように、半導体として
例えばｐ型単結晶シリコンからなる半導体基板（以下、
単にｐ型基板と呼ぶ）１の主面の素子形成領域（活性領
域）に形成されている。Ｘ方向において隣り合う素子形
成領域間は、例えば、ｐ型基板１に選択的に形成された
溝４Ａと、この溝４Ａの内部に埋め込まれた絶縁膜４Ｂ
とからなる素子間分離領域（非活性領域）４によって区
画されている。Ｙ方向において隣り合う素子形成領域間
は、例えば、ｐ型基板１からなる素子間分離領域によっ
て区画されている。溝４Ａ及び絶縁膜４ＢはＹ方向に沿
って連続的に延在している。絶縁膜４Ｂとしては、例え
ば酸化シリコン膜か用いられている。
【００２０】不揮発性記憶素子Ｑは、主に、ｐ型基板１
の主面の表層部にソース領域及びドレイン領域として設
けられた一対のｎ型半導体領域３と、ソース領域とドレ
イン領域との間のチャネル形成領域上に第１絶縁膜であ
るトンネル絶縁膜５を介在して設けられた浮遊ゲート電
極ＦＧと、浮遊ゲート電極ＦＧ上に第２絶縁膜である層
間絶縁膜１２を介在して設けられた制御ゲート電極ＣＧ
とを有する構成となっている。
の主面の表層部にソース領域及びドレイン領域として設
けられた一対のｎ型半導体領域３と、ソース領域とドレ
イン領域との間のチャネル形成領域上に第１絶縁膜であ
るトンネル絶縁膜５を介在して設けられた浮遊ゲート電
極ＦＧと、浮遊ゲート電極ＦＧ上に第２絶縁膜である層
間絶縁膜１２を介在して設けられた制御ゲート電極ＣＧ
とを有する構成となっている。
【００２１】一対のｎ型半導体領域３の夫々はＹ方向に
沿って連続的に延在している。一方のｎ型半導体領域３
はローカルソース線（ＬＳＬ）として構成され、他方の
ｎ型半導体領域はローカルデータ線（ＬＤＬ）として構
成されている。即ち、本実施形態のフラッシュメモリ
は、ｐ型基板１の内部にローカルソース線及びローカル
データ線を埋め込んだ構成になっていると共に、ＮＯＲ
型の回路構成になっている。
沿って連続的に延在している。一方のｎ型半導体領域３
はローカルソース線（ＬＳＬ）として構成され、他方の
ｎ型半導体領域はローカルデータ線（ＬＤＬ）として構
成されている。即ち、本実施形態のフラッシュメモリ
は、ｐ型基板１の内部にローカルソース線及びローカル
データ線を埋め込んだ構成になっていると共に、ＮＯＲ
型の回路構成になっている。
【００２２】不揮発性記憶素子Ｑへの情報の書き込み
は、例えば、拡散層エッジＦＮトンネリング（Ｆowler-
Ｎordheim Ｔunneling）放出方式で行なわれる。また、
不揮発性記憶素子Ｑの情報の消去は、例えば、チャネル
ＦＮトンネリング注入方式で行なわれる。拡散層エッジ
ＦＮトンネリング放出方式とは、制御ゲート電極ＣＧと
ドレイン領域との間に所定の電圧を印加し、浮遊ゲート
電極ＦＧに蓄えられた電子をトンネル絶縁膜５を通して
ドレイン領域に放出する方式である。チャネルＦＮトン
ネリング注入方式とは、制御ゲート電極ＣＧと基板との
間に所定の電圧を印加してチャネル形成領域をｎ型に反
転させ、反転したチャネル形成領域中の電子をトンネル
絶縁膜５を通して浮遊ゲート電極ＦＧに注入する方式で
ある。
は、例えば、拡散層エッジＦＮトンネリング（Ｆowler-
Ｎordheim Ｔunneling）放出方式で行なわれる。また、
不揮発性記憶素子Ｑの情報の消去は、例えば、チャネル
ＦＮトンネリング注入方式で行なわれる。拡散層エッジ
ＦＮトンネリング放出方式とは、制御ゲート電極ＣＧと
ドレイン領域との間に所定の電圧を印加し、浮遊ゲート
電極ＦＧに蓄えられた電子をトンネル絶縁膜５を通して
ドレイン領域に放出する方式である。チャネルＦＮトン
ネリング注入方式とは、制御ゲート電極ＣＧと基板との
間に所定の電圧を印加してチャネル形成領域をｎ型に反
転させ、反転したチャネル形成領域中の電子をトンネル
絶縁膜５を通して浮遊ゲート電極ＦＧに注入する方式で
ある。
【００２３】不揮発性記憶素子Ｑの浮遊ゲート電極ＦＧ
は、図３に示すように、トンネル絶縁膜５と平面的に接
する第１部分Ｎ１と、この第１部分Ｎ１からトンネル絶
縁膜５に対して離間する方向に突出する第２部分Ｎ２と
を有し、第１部分Ｎ１及び第２部分Ｎ２は、層間絶縁膜
１２を介在して制御ゲート電極ＣＧで覆われている。
は、図３に示すように、トンネル絶縁膜５と平面的に接
する第１部分Ｎ１と、この第１部分Ｎ１からトンネル絶
縁膜５に対して離間する方向に突出する第２部分Ｎ２と
を有し、第１部分Ｎ１及び第２部分Ｎ２は、層間絶縁膜
１２を介在して制御ゲート電極ＣＧで覆われている。
【００２４】本実施形態において、第１部分Ｎ１は平面
が方形状で形成され、第２部分Ｎ２は第１部分の周縁に
沿って連続的に形成されている。即ち、本実施形態の浮
遊ゲート電極ＦＧは底面を有する筒状の三次元構造にな
っている。また、本実施形態において、第２部分Ｎ２の
互いに向かい合う２つの側面の夫々は、層間絶縁膜１２
を介在して制御ゲート電極ＣＧで覆われている。
が方形状で形成され、第２部分Ｎ２は第１部分の周縁に
沿って連続的に形成されている。即ち、本実施形態の浮
遊ゲート電極ＦＧは底面を有する筒状の三次元構造にな
っている。また、本実施形態において、第２部分Ｎ２の
互いに向かい合う２つの側面の夫々は、層間絶縁膜１２
を介在して制御ゲート電極ＣＧで覆われている。
【００２５】ところで、不揮発性記憶素子Ｑの書き換え
速度の高速化を図るためには、カップリング比を大きく
して浮遊ゲート電極ＦＧの電圧を高めることが有効であ
る。一方、カップリング比を大きくするためには、浮遊
ゲート電極ＦＧと制御ゲート電極ＣＧとの間に介在され
る層間絶縁膜１２の有効面積（電極間面積）を増加して
層間絶縁膜の容量（Ｃ２）を大きくすることが有効であ
る。
速度の高速化を図るためには、カップリング比を大きく
して浮遊ゲート電極ＦＧの電圧を高めることが有効であ
る。一方、カップリング比を大きくするためには、浮遊
ゲート電極ＦＧと制御ゲート電極ＣＧとの間に介在され
る層間絶縁膜１２の有効面積（電極間面積）を増加して
層間絶縁膜の容量（Ｃ２）を大きくすることが有効であ
る。
【００２６】層間絶縁膜１２の有効面積は浮遊ゲート電
極ＦＧの平面サイズを大きくすることによって増加する
ことができるが、これに伴って浮遊ゲート電極ＦＧとｐ
型基板１との間に介在されるトンネル絶縁膜５の有効面
積も増加するため、カップリング比を大きくすることは
困難である。
極ＦＧの平面サイズを大きくすることによって増加する
ことができるが、これに伴って浮遊ゲート電極ＦＧとｐ
型基板１との間に介在されるトンネル絶縁膜５の有効面
積も増加するため、カップリング比を大きくすることは
困難である。
【００２７】これに対し、本実施形態の浮遊ゲート電極
ＦＧは、トンネル絶縁膜５と平面的に接する第１部分Ｎ
１と、この第１部分Ｎ１からトンネル絶縁膜５に対して
離間する方向に突出する第２部分Ｎ２とを有する構成に
なっており、更に第１部分Ｎ１及び第２部分Ｎ２は、層
間絶縁膜１２を介在して制御ゲート電極ＣＧで覆われた
構成となっているため、トンネル絶縁膜５の有効面積を
増加することなく、層間絶縁膜１２の有効面積を増加す
ることができる。従って、カップリング比を大きくする
ことができるため、不揮発性記憶素子Ｑの書き換え速度
の高速化を図ることができる。
ＦＧは、トンネル絶縁膜５と平面的に接する第１部分Ｎ
１と、この第１部分Ｎ１からトンネル絶縁膜５に対して
離間する方向に突出する第２部分Ｎ２とを有する構成に
なっており、更に第１部分Ｎ１及び第２部分Ｎ２は、層
間絶縁膜１２を介在して制御ゲート電極ＣＧで覆われた
構成となっているため、トンネル絶縁膜５の有効面積を
増加することなく、層間絶縁膜１２の有効面積を増加す
ることができる。従って、カップリング比を大きくする
ことができるため、不揮発性記憶素子Ｑの書き換え速度
の高速化を図ることができる。
【００２８】また、不揮発性記憶素子Ｑの平面サイズを
増加することなく、層間絶縁膜１２の有効面積を増加す
ることができる。従って、高集積化を図るために不揮発
性記憶素子Ｑを微細化しても、カップリング比を大きく
することができるため、不揮発性記憶素子Ｑの微細化に
よる書き換え速度の低下を抑制することができる。
増加することなく、層間絶縁膜１２の有効面積を増加す
ることができる。従って、高集積化を図るために不揮発
性記憶素子Ｑを微細化しても、カップリング比を大きく
することができるため、不揮発性記憶素子Ｑの微細化に
よる書き換え速度の低下を抑制することができる。
【００２９】また、第２部分Ｎ２の互いに向かい合う２
つの側面の夫々は、層間絶縁膜１２を介在して制御ゲー
ト電極ＣＧで覆われた構成となっているため、浮遊ゲー
ト電極ＦＧの第２部分Ｎ２における層間絶縁膜１２の有
効面積を更に増加することができる。
つの側面の夫々は、層間絶縁膜１２を介在して制御ゲー
ト電極ＣＧで覆われた構成となっているため、浮遊ゲー
ト電極ＦＧの第２部分Ｎ２における層間絶縁膜１２の有
効面積を更に増加することができる。
【００３０】素子間分離領域４の絶縁膜４Ｂと層間絶縁
膜１２との間には絶縁膜１１が設けられている。絶縁膜
１１は、不揮発性記憶素子Ｑの外側において、ｎ型半導
体領域３と制御ゲート電極ＣＧとの間の距離を広げる目
的として設けられている。
膜１２との間には絶縁膜１１が設けられている。絶縁膜
１１は、不揮発性記憶素子Ｑの外側において、ｎ型半導
体領域３と制御ゲート電極ＣＧとの間の距離を広げる目
的として設けられている。
【００３１】次に、フラッシュメモリの製造について、
図４乃至図７を用いて説明する。図４乃至図７におい
て、（ａ）、（ｂ）及び（ｃ）は、製造工程中における
要部断面図である。
図４乃至図７を用いて説明する。図４乃至図７におい
て、（ａ）、（ｂ）及び（ｃ）は、製造工程中における
要部断面図である。
【００３２】まず、半導体として例えば比抵抗１０Ω・
ｃｍのｐ型単結晶シリコンからなるｐ型基板１を準備
し、その後、ｐ型基板１の主面上の全面に例えば酸化シ
リコン膜からなる絶縁膜２を形成し、その後、絶縁膜２
上にＹ方向に沿って連続的に延在するマスクＭ１を例え
ばフォトリソグラフィ技術を用いて形成する。不揮発性
記憶素子Ｑのゲート長はこのマスクＭ１のＸ方向に沿う
幅によって規定される。
ｃｍのｐ型単結晶シリコンからなるｐ型基板１を準備
し、その後、ｐ型基板１の主面上の全面に例えば酸化シ
リコン膜からなる絶縁膜２を形成し、その後、絶縁膜２
上にＹ方向に沿って連続的に延在するマスクＭ１を例え
ばフォトリソグラフィ技術を用いて形成する。不揮発性
記憶素子Ｑのゲート長はこのマスクＭ１のＸ方向に沿う
幅によって規定される。
【００３３】次に、マスクＭ１を不純物導入用マスクと
して使用し、不純物として例えば砒素（Ａｓ）をイオン
打込み法で選択的に導入して、ｐ型基板１の主面の表層
部にＹ方向に沿って連続的に延在するｎ型半導体領域３
を形成する。不純物の導入は絶縁膜２を通して行なわれ
る。ここまでの工程を図４（ａ）に示す。
して使用し、不純物として例えば砒素（Ａｓ）をイオン
打込み法で選択的に導入して、ｐ型基板１の主面の表層
部にＹ方向に沿って連続的に延在するｎ型半導体領域３
を形成する。不純物の導入は絶縁膜２を通して行なわれ
る。ここまでの工程を図４（ａ）に示す。
【００３４】次に、絶縁膜２を除去し、その後、ｐ型基
板１の主面の素子間分離領域４にＹ方向に沿って連続的
に延在する溝４Ａを選択的に形成し、その後、溝４Ａの
内部を埋め込むようにｐ型基板１の主面上の全面に例え
ば酸化シリコン膜からなる絶縁膜４Ｂを形成し、その
後、溝４Ａの内部に絶縁膜４Ｂが選択的に残るように余
分な絶縁膜４Ｂを例えば化学的機械研磨（ＣＭＰ：Ｃhe
mical Ｍechanical Ｐolishing）法で除去する。
板１の主面の素子間分離領域４にＹ方向に沿って連続的
に延在する溝４Ａを選択的に形成し、その後、溝４Ａの
内部を埋め込むようにｐ型基板１の主面上の全面に例え
ば酸化シリコン膜からなる絶縁膜４Ｂを形成し、その
後、溝４Ａの内部に絶縁膜４Ｂが選択的に残るように余
分な絶縁膜４Ｂを例えば化学的機械研磨（ＣＭＰ：Ｃhe
mical Ｍechanical Ｐolishing）法で除去する。
【００３５】次に、ｐ型基板１の主面の素子形成領域上
に残存する自然酸化膜等を除去した後、ｐ型基板１の主
面の素子形成領域上に例えば１０ｎｍ程度の膜厚の酸化
シリコン膜からなるトンネル絶縁膜５を形成する。この
トンネル絶縁膜５は例えば熱酸化法で形成される。ここ
までの工程を図４（ｂ）に示す。
に残存する自然酸化膜等を除去した後、ｐ型基板１の主
面の素子形成領域上に例えば１０ｎｍ程度の膜厚の酸化
シリコン膜からなるトンネル絶縁膜５を形成する。この
トンネル絶縁膜５は例えば熱酸化法で形成される。ここ
までの工程を図４（ｂ）に示す。
【００３６】次に、トンネル絶縁膜５上を含むｐ型基板
１の主面上の全面に電極材として例えば１００ｎｍ程度
の膜厚の多結晶シリコン膜６を化学気相成長（ＣＶＤ：
Ｃhemical Ｖapor Ｄeposition）法で形成する。多結晶
シリコン膜６には抵抗値を低減するための不純物が堆積
中又は堆積後に導入される。浮遊ゲート電極ＦＧの第１
部分Ｎ１は、この多結晶シリコン膜６によって形成され
る。ここまでの工程を図４（ｃ）に示す。
１の主面上の全面に電極材として例えば１００ｎｍ程度
の膜厚の多結晶シリコン膜６を化学気相成長（ＣＶＤ：
Ｃhemical Ｖapor Ｄeposition）法で形成する。多結晶
シリコン膜６には抵抗値を低減するための不純物が堆積
中又は堆積後に導入される。浮遊ゲート電極ＦＧの第１
部分Ｎ１は、この多結晶シリコン膜６によって形成され
る。ここまでの工程を図４（ｃ）に示す。
【００３７】次に、単結晶シリコン膜６上の全面に例え
ば５００ｎｍ程度の膜厚の酸化シリコン膜からなる絶縁
膜７をＣＶＤ法で形成し、その後、絶縁膜７上の全面に
マスク材として例えば１００ｎｍ程度の膜厚の多結晶シ
リコン膜８をＣＶＤ法で形成する。浮遊ゲート電極ＦＧ
の第２部分Ｎ２は、この絶縁膜７の厚さによって、第１
部分Ｎ１からトンネル絶縁膜５に対して離間する方向に
突出する突出量が規定される。ここまでの工程を図５
（ａ）に示す。
ば５００ｎｍ程度の膜厚の酸化シリコン膜からなる絶縁
膜７をＣＶＤ法で形成し、その後、絶縁膜７上の全面に
マスク材として例えば１００ｎｍ程度の膜厚の多結晶シ
リコン膜８をＣＶＤ法で形成する。浮遊ゲート電極ＦＧ
の第２部分Ｎ２は、この絶縁膜７の厚さによって、第１
部分Ｎ１からトンネル絶縁膜５に対して離間する方向に
突出する突出量が規定される。ここまでの工程を図５
（ａ）に示す。
【００３８】次に、単結晶シリコン膜８にパターンニン
グを施して、ｐ型基板１の主面の各々の素子形成領域上
に個々に分離されたマスクＭ２を形成する。浮遊ゲート
電極ＦＧの平面サイズは、このマスクＭ２の平面サイズ
によって規定される。ここまでの工程を図５（ｂ）に示
す。
グを施して、ｐ型基板１の主面の各々の素子形成領域上
に個々に分離されたマスクＭ２を形成する。浮遊ゲート
電極ＦＧの平面サイズは、このマスクＭ２の平面サイズ
によって規定される。ここまでの工程を図５（ｂ）に示
す。
【００３９】次に、マスクＭ２をエッチングマスクとし
て使用し、例えばＲＩＥ（Ｒeactive Ｉon Ｅtching ）
等のドライエッチング法で絶縁膜７をエッチングして、
ｐ型基板１の主面の各々の素子形成領域上に個々に分離
された島領域９を形成する。絶縁膜７のエッチングは多
結晶シリコン膜６が露出する程度まで行う。ここまでの
工程を図５（ｃ）に示す。
て使用し、例えばＲＩＥ（Ｒeactive Ｉon Ｅtching ）
等のドライエッチング法で絶縁膜７をエッチングして、
ｐ型基板１の主面の各々の素子形成領域上に個々に分離
された島領域９を形成する。絶縁膜７のエッチングは多
結晶シリコン膜６が露出する程度まで行う。ここまでの
工程を図５（ｃ）に示す。
【００４０】次に、マスクＭ２上を含むｐ型基板１上の
全面に、電極材として例えば１００ｎｍ程度の膜厚の多
結晶シリコン膜１０をＣＶＤ法で形成する。多結晶シリ
コン膜１０には抵抗値を低減するための不純物が堆積中
又は堆積後に導入される。この工程において、マスクＭ
２、島領域９の側面、及び島領域９から露出する多結晶
シリコン膜６は、多結晶シリコン膜１０によって覆われ
る。ここまでの工程を図６（ａ）に示す。
全面に、電極材として例えば１００ｎｍ程度の膜厚の多
結晶シリコン膜１０をＣＶＤ法で形成する。多結晶シリ
コン膜１０には抵抗値を低減するための不純物が堆積中
又は堆積後に導入される。この工程において、マスクＭ
２、島領域９の側面、及び島領域９から露出する多結晶
シリコン膜６は、多結晶シリコン膜１０によって覆われ
る。ここまでの工程を図６（ａ）に示す。
【００４１】次に、ＲＩＥ等の異方性エッチングを施し
て、島領域９上におけるマスクＭ２及び多結晶シリコン
膜１０、そして島領域９間における多結晶シリコン膜６
及び１０を選択的に除去する。この工程により、トンネ
ル絶縁膜５と平面的に接する多結晶シリコン膜６からな
る第１部分Ｎ１と、この第１部分Ｎ１からトンネル絶縁
膜５に対して離間する方向に突出する多結晶シリコン膜
１０からなる第２部分Ｎ２とを有する浮遊ゲート電極Ｆ
Ｇが形成される。ここまでの工程を図６（ｂ）に示す。
て、島領域９上におけるマスクＭ２及び多結晶シリコン
膜１０、そして島領域９間における多結晶シリコン膜６
及び１０を選択的に除去する。この工程により、トンネ
ル絶縁膜５と平面的に接する多結晶シリコン膜６からな
る第１部分Ｎ１と、この第１部分Ｎ１からトンネル絶縁
膜５に対して離間する方向に突出する多結晶シリコン膜
１０からなる第２部分Ｎ２とを有する浮遊ゲート電極Ｆ
Ｇが形成される。ここまでの工程を図６（ｂ）に示す。
【００４２】次に、素子間分離領域上及び絶縁膜７上を
含むｐ型基板１上の全面に例えば窒化シリコン膜からな
る絶縁膜１１をＣＶＤ法で形成し、その後、絶縁膜１１
にＲＩＥ等の異方性エッチングを施して、素子間分離領
域上に、少なくとも浮遊ゲート電極ＦＧの第１部分Ｎ１
の側面を覆う絶縁膜１１を形成する。ここまでの工程を
図６（ｃ）に示す。
含むｐ型基板１上の全面に例えば窒化シリコン膜からな
る絶縁膜１１をＣＶＤ法で形成し、その後、絶縁膜１１
にＲＩＥ等の異方性エッチングを施して、素子間分離領
域上に、少なくとも浮遊ゲート電極ＦＧの第１部分Ｎ１
の側面を覆う絶縁膜１１を形成する。ここまでの工程を
図６（ｃ）に示す。
【００４３】次に、絶縁膜７を選択的に除去する。絶縁
膜７の除去は、例えば、窒化シリコン膜及び多結晶シリ
コン膜よりも酸化シリコン膜に対するエッチングレート
が大きい条件のドライエッチングで行う。ここまでの工
程を図７（ａ）に示す。
膜７の除去は、例えば、窒化シリコン膜及び多結晶シリ
コン膜よりも酸化シリコン膜に対するエッチングレート
が大きい条件のドライエッチングで行う。ここまでの工
程を図７（ａ）に示す。
【００４４】次に、図７（ｂ）に示すように、浮遊ゲー
ト電極ＦＧの表面上を含むｐ型基板１上の全面に例えば
酸化シリコン膜からなる層間絶縁膜１２をＣＶＤ法で形
成し、その後、図７（ｃ）に示すように、層間絶縁膜１
２上を含むｐ型基板１上の全面に電極材として例えば１
００ｎｍ程度の膜厚の多結晶シリコン膜１３をＣＶＤ法
で形成する。多結晶シリコン膜１３には抵抗値を低減す
るための不純物が堆積中又は堆積後に導入される。
ト電極ＦＧの表面上を含むｐ型基板１上の全面に例えば
酸化シリコン膜からなる層間絶縁膜１２をＣＶＤ法で形
成し、その後、図７（ｃ）に示すように、層間絶縁膜１
２上を含むｐ型基板１上の全面に電極材として例えば１
００ｎｍ程度の膜厚の多結晶シリコン膜１３をＣＶＤ法
で形成する。多結晶シリコン膜１３には抵抗値を低減す
るための不純物が堆積中又は堆積後に導入される。
【００４５】次に、多結晶シリコン膜１３にパターンニ
ングを施してＸ方向に延在するワード線ＷＬを形成する
と共に、ワード線ＷＬと一体化された制御ゲート電極Ｃ
Ｇを形成し、その後、ワード線ＷＬをエッチングマスク
にして層間絶縁膜１２にパターンニングを施すことによ
り、図２及び図３に示す不揮発性記憶素子Ｑが形成され
る。
ングを施してＸ方向に延在するワード線ＷＬを形成する
と共に、ワード線ＷＬと一体化された制御ゲート電極Ｃ
Ｇを形成し、その後、ワード線ＷＬをエッチングマスク
にして層間絶縁膜１２にパターンニングを施すことによ
り、図２及び図３に示す不揮発性記憶素子Ｑが形成され
る。
【００４６】このようにして不揮発性記憶素子Ｑを形成
することにより、浮遊ゲート電極ＦＧがトンネル絶縁膜
５と平面的に接する第１部分Ｎ１と、この第１部分Ｎ１
からトンネル絶縁膜５に対して離間する方向に突出する
第２部分Ｎ２とを有し、第１部分Ｎ１及び第２部分Ｎ２
が、層間絶縁膜１２を介在して制御ゲート電極ＣＧで覆
われた不揮発性記憶素子Ｑを形成することができる。
することにより、浮遊ゲート電極ＦＧがトンネル絶縁膜
５と平面的に接する第１部分Ｎ１と、この第１部分Ｎ１
からトンネル絶縁膜５に対して離間する方向に突出する
第２部分Ｎ２とを有し、第１部分Ｎ１及び第２部分Ｎ２
が、層間絶縁膜１２を介在して制御ゲート電極ＣＧで覆
われた不揮発性記憶素子Ｑを形成することができる。
【００４７】なお、本実施形態では、多結晶シリコン膜
１３からなる単層構造のワード線ＷＬ及び制御ゲート電
極ＣＧについて説明したが、ワード線ＷＬ及び制御ゲー
ト電極ＣＧは、抵抗値の低減化を図る目的として、多結
晶シリコン膜１３上に金属膜を設けた多層構造にしても
よい。
１３からなる単層構造のワード線ＷＬ及び制御ゲート電
極ＣＧについて説明したが、ワード線ＷＬ及び制御ゲー
ト電極ＣＧは、抵抗値の低減化を図る目的として、多結
晶シリコン膜１３上に金属膜を設けた多層構造にしても
よい。
【００４８】また、本実施形態では、浮遊ゲート電極Ｆ
Ｇ及び制御ゲート電極ＣＧの電極材として多結晶シリコ
ン膜を用いた例について説明したが、これらの電極材と
しては他の導電膜を用いてもよい。
Ｇ及び制御ゲート電極ＣＧの電極材として多結晶シリコ
ン膜を用いた例について説明したが、これらの電極材と
しては他の導電膜を用いてもよい。
【００４９】また、本実施形態では、層間絶縁膜１２の
絶縁材として酸化シリコン膜を用いた例について説明し
たが、層間絶縁膜１２の絶縁層としては他の絶縁膜を用
いてもよい。
絶縁材として酸化シリコン膜を用いた例について説明し
たが、層間絶縁膜１２の絶縁層としては他の絶縁膜を用
いてもよい。
【００５０】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００５１】例えば、本発明は、ＮＡＮＤ型、ＡＮＤ
型、ＤＩＮＯＲ（Ｄivided Ｂit Ｌine ＮＯＲ）型等の
フラッシュメモリに適用することができる。
型、ＤＩＮＯＲ（Ｄivided Ｂit Ｌine ＮＯＲ）型等の
フラッシュメモリに適用することができる。
【００５２】また、本発明は、不揮発性記憶素子の浮遊
ゲート電極への電子の注入方式として、チャネルホット
エレクトロン（Ｃhannel Ｈot Ｅlectron ）方式を採用
するフラッシュメモリに適用することができる。
ゲート電極への電子の注入方式として、チャネルホット
エレクトロン（Ｃhannel Ｈot Ｅlectron ）方式を採用
するフラッシュメモリに適用することができる。
【００５３】また、本発明は、不揮発性記憶素子の浮遊
ゲート電極に蓄えられた電子の放出方式として、基板Ｆ
Ｎトンネリング方式を採用するフラッシュメモリに適用
することができる。
ゲート電極に蓄えられた電子の放出方式として、基板Ｆ
Ｎトンネリング方式を採用するフラッシュメモリに適用
することができる。
【００５４】また、本発明は、フラッシュメモリと論理
演算回路とをワンチップ上に搭載したシステムオンチッ
プの半導体装置に適用することができる。
演算回路とをワンチップ上に搭載したシステムオンチッ
プの半導体装置に適用することができる。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、不揮発性記憶素子
の書き換え速度の高速化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、不揮発性記憶素子
の書き換え速度の高速化を図ることができる。
【図１】本発明の一実施形態であるフラッシュメモリの
メモリセルアレイ部における要部等価回路図である。
メモリセルアレイ部における要部等価回路図である。
【図２】本発明の一実施形態であるフラッシュメモリの
メモリセルアレイ部における要部平面図である。
メモリセルアレイ部における要部平面図である。
【図３】図２のＡ−Ａ線に沿う要部断面図である。
【図４】（ａ）乃至（ｃ）は本発明の一実施形態である
フラッシュメモリの製造工程中における要部断面図であ
る。
フラッシュメモリの製造工程中における要部断面図であ
る。
【図５】（ａ）乃至（ｃ）は本発明の一実施形態である
フラッシュメモリの製造工程中における要部断面図であ
る。
フラッシュメモリの製造工程中における要部断面図であ
る。
【図６】（ａ）乃至（ｃ）は本発明の一実施形態である
フラッシュメモリの製造工程中における要部断面図であ
る。
フラッシュメモリの製造工程中における要部断面図であ
る。
【図７】（ａ）乃至（ｃ）は本発明の一実施形態である
フラッシュメモリの製造工程中における要部断面図であ
る。
フラッシュメモリの製造工程中における要部断面図であ
る。
１…ｐ型半導体基板、２…絶縁膜、３…ｎ型半導体領
域、４…素子間分離領域、４Ａ…溝、４Ｂ，７，１１…
絶縁膜、５…トンネル絶縁膜、６，８，１０，１３…多
結晶シリコン膜、１２…層間絶縁膜、Ｑ…不揮発性記憶
素子、ＦＧ…浮遊ゲート電極、ＣＧ…制御ゲート電極、
ＷＬ…ワード線、ＤＬ…データ線、ＬＤＬ…ローカルデ
ータ線、ＳＬ…ソース線、ＬＳＬ…ローカルソース線、
Ｓｔ１，Ｓｔ２…選択用トランジスタ。
域、４…素子間分離領域、４Ａ…溝、４Ｂ，７，１１…
絶縁膜、５…トンネル絶縁膜、６，８，１０，１３…多
結晶シリコン膜、１２…層間絶縁膜、Ｑ…不揮発性記憶
素子、ＦＧ…浮遊ゲート電極、ＣＧ…制御ゲート電極、
ＷＬ…ワード線、ＤＬ…データ線、ＬＤＬ…ローカルデ
ータ線、ＳＬ…ソース線、ＬＳＬ…ローカルソース線、
Ｓｔ１，Ｓｔ２…選択用トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 文俊 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 奥山 幸祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F083 EP03 EP22 EP33 EP34 EP76 EP77 EP78 EP79 ER02 ER09 ER15 ER22 GA01 GA09 GA22 KA12 KA13 NA01 PR06 PR09 PR10 PR40 ZA12 5F101 BA03 BA08 BA15 BA17 BB02 BC02 BC11 BD22 BD31 BD33 BD34 BD35 BE05 BE07 BH14 BH19 BH21
Claims (1)
- 【請求項１】 半導体主面上に第１絶縁膜を介在して浮
遊ゲート電極が設けられ、前記浮遊ゲート電極上に第２
絶縁膜を介在して制御ゲート電極が設けられた不揮発性
記憶素子を有する半導体装置であって、 前記浮遊ゲート電極は、前記第１絶縁膜と接する第１部
分と、前記第１部分から前記第１絶縁膜と離間する方向
に突出する第２部分とを有し、 前記第１部分及び前記第２部分は、前記第２絶縁膜を介
在して前記制御ゲート電極で覆われていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057777A JP2002261173A (ja) | 2001-03-02 | 2001-03-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057777A JP2002261173A (ja) | 2001-03-02 | 2001-03-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002261173A true JP2002261173A (ja) | 2002-09-13 |
Family
ID=18917602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001057777A Withdrawn JP2002261173A (ja) | 2001-03-02 | 2001-03-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002261173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098216A (ja) * | 2011-10-28 | 2013-05-20 | Elpida Memory Inc | 半導体装置、メモリカード、データ処理システムおよび半導体装置の製造方法 |
-
2001
- 2001-03-02 JP JP2001057777A patent/JP2002261173A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098216A (ja) * | 2011-10-28 | 2013-05-20 | Elpida Memory Inc | 半導体装置、メモリカード、データ処理システムおよび半導体装置の製造方法 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080513 |