JP2003046063A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2003046063A JP2003046063A JP2001235171A JP2001235171A JP2003046063A JP 2003046063 A JP2003046063 A JP 2003046063A JP 2001235171 A JP2001235171 A JP 2001235171A JP 2001235171 A JP2001235171 A JP 2001235171A JP 2003046063 A JP2003046063 A JP 2003046063A
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- insulating film
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Abstract
(57)【要約】
【課題】 フラッシュメモリを有する半導体集積回路装
置において、書き込み速度の向上を図ることのできる技
術を提供する。 【解決手段】 半導体基板１の主面上に形成された浮遊
ゲート電極の一部を構成する下層導体膜３ａを形成した
後、半導体基板１の主面上に絶縁膜６をＣＶＤ法等によ
って堆積して、半導体基板１の主面上の窪み内を完全に
埋め込む。次いで、メモリアレイを覆うフォトレジスト
パターンをエッチングマスクとしてそこから露出する主
として周辺回路領域の絶縁膜６をドライエッチング法等
によって薄く加工した後、絶縁膜６が半導体基板１の主
面上の窪み内に残されるように、その絶縁膜６をＣＭＰ
法により研磨する。
置において、書き込み速度の向上を図ることのできる技
術を提供する。 【解決手段】 半導体基板１の主面上に形成された浮遊
ゲート電極の一部を構成する下層導体膜３ａを形成した
後、半導体基板１の主面上に絶縁膜６をＣＶＤ法等によ
って堆積して、半導体基板１の主面上の窪み内を完全に
埋め込む。次いで、メモリアレイを覆うフォトレジスト
パターンをエッチングマスクとしてそこから露出する主
として周辺回路領域の絶縁膜６をドライエッチング法等
によって薄く加工した後、絶縁膜６が半導体基板１の主
面上の窪み内に残されるように、その絶縁膜６をＣＭＰ
法により研磨する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、フラッシュメモリを有する
半導体集積回路装置に適用して有効な技術に関する。
置の製造技術に関し、特に、フラッシュメモリを有する
半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】データの書き込みおよび消去を電気的に
行うことが可能な不揮発性メモリは、たとえば配線基板
上に組み込んだままの状態でデータの書き換えが可能で
あり、使いやすいことからメモリを必要とする様々な製
品に幅広く使用されている。
行うことが可能な不揮発性メモリは、たとえば配線基板
上に組み込んだままの状態でデータの書き換えが可能で
あり、使いやすいことからメモリを必要とする様々な製
品に幅広く使用されている。
【０００３】特に、電気的一括消去型ＥＥＰＲＯＭ（el
ectric erasable programmable read only memory；以
下、フラッシュメモリという）は、メモリアレイの一定
の範囲（メモリアレイの全てのメモリセルまたは所定の
メモリセル群）のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、１トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
ectric erasable programmable read only memory；以
下、フラッシュメモリという）は、メモリアレイの一定
の範囲（メモリアレイの全てのメモリセルまたは所定の
メモリセル群）のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、１トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
【０００４】１トランジスタ積層ゲート構造は、１個の
メモリセルが、基本的に１個の２層ゲートＭＩＳＦＥＴ
（metal insulator semiconductor field effect trans
istor）で構成されている。その２層ゲートＭＩＳＦＥ
Ｔは、半導体基板上にトンネル絶縁膜を介して浮遊ゲー
ト電極を設け、さらにその上に層間膜を介して制御ゲー
ト電極を積み重ねることで形成されている。データの記
憶は、上記浮遊ゲート電極に電子を注入したり、浮遊ゲ
ート電極から電子を抜き出したりすることで行われてい
る。
メモリセルが、基本的に１個の２層ゲートＭＩＳＦＥＴ
（metal insulator semiconductor field effect trans
istor）で構成されている。その２層ゲートＭＩＳＦＥ
Ｔは、半導体基板上にトンネル絶縁膜を介して浮遊ゲー
ト電極を設け、さらにその上に層間膜を介して制御ゲー
ト電極を積み重ねることで形成されている。データの記
憶は、上記浮遊ゲート電極に電子を注入したり、浮遊ゲ
ート電極から電子を抜き出したりすることで行われてい
る。
【０００５】なお、たとえば特開平８−２７９５６６号
公報には、この種の不揮発性半導体記憶装置の１つの型
として、フラッシュメモリアレイの各列のメモリセルを
互いに並列接続した並列型フラッシュメモリが示されて
いる。
公報には、この種の不揮発性半導体記憶装置の１つの型
として、フラッシュメモリアレイの各列のメモリセルを
互いに並列接続した並列型フラッシュメモリが示されて
いる。
【０００６】以下は、本発明者によって検討された前記
２層ゲートＭＩＳＦＥＴを構成する浮遊ゲート電極の形
成技術であり、その概要は次のとおりである。
２層ゲートＭＩＳＦＥＴを構成する浮遊ゲート電極の形
成技術であり、その概要は次のとおりである。
【０００７】まず、半導体基板上にトンネル絶縁膜を介
して導体膜を堆積し、その導体膜をパターニングするこ
とによって浮遊ゲート電極の一部を構成する下層導体膜
を形成する。次に、絶縁膜を半導体基板上に堆積し、続
いてＣＭＰ法で研磨することにより、半導体基板の主面
上の窪み内にその絶縁膜を埋め込む。その後、半導体基
板上に導体膜を堆積し、その導体膜をパターニングする
ことによって浮遊ゲート電極の他の一部を構成する上層
導体膜を形成する。これにより、上層導体膜および下層
導体膜からなる浮遊ゲート電極が形成される。
して導体膜を堆積し、その導体膜をパターニングするこ
とによって浮遊ゲート電極の一部を構成する下層導体膜
を形成する。次に、絶縁膜を半導体基板上に堆積し、続
いてＣＭＰ法で研磨することにより、半導体基板の主面
上の窪み内にその絶縁膜を埋め込む。その後、半導体基
板上に導体膜を堆積し、その導体膜をパターニングする
ことによって浮遊ゲート電極の他の一部を構成する上層
導体膜を形成する。これにより、上層導体膜および下層
導体膜からなる浮遊ゲート電極が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、前記浮
遊ゲート電極の形成技術では、半導体基板の主面上の窪
み内に絶縁膜を埋め込む工程において、以下の問題が生
ずることを本発明者は見いだした。
遊ゲート電極の形成技術では、半導体基板の主面上の窪
み内に絶縁膜を埋め込む工程において、以下の問題が生
ずることを本発明者は見いだした。
【０００９】マトリクス構造にメモリセルが２次元配置
されたメモリアレイの周辺には、メモリアレイを制御
し、メモリアレイとデータの授受を行う周辺回路が配置
されている。ところが、この周辺回路領域には、浮遊ゲ
ート電極用の下層導体膜のパターンが形成されないた
め、上記絶縁膜が埋め込まれる窪みは形成されない。一
方、メモリアレイでは、浮遊ゲート電極用の下層導体膜
のパターンが高密度に配置されている。このため、ＣＭ
Ｐ工程における絶縁膜の研磨の進み具合がメモリアレイ
と周辺回路領域とで異なり、メモリアレイでは研磨の進
行をくい止められずに、絶縁膜の厚さの目減り、いわゆ
るシニング（thinning）が生ずる。この結果、メモリア
レイの周辺部と中央部とで絶縁膜の厚さにばらつきが生
じてしまう。
されたメモリアレイの周辺には、メモリアレイを制御
し、メモリアレイとデータの授受を行う周辺回路が配置
されている。ところが、この周辺回路領域には、浮遊ゲ
ート電極用の下層導体膜のパターンが形成されないた
め、上記絶縁膜が埋め込まれる窪みは形成されない。一
方、メモリアレイでは、浮遊ゲート電極用の下層導体膜
のパターンが高密度に配置されている。このため、ＣＭ
Ｐ工程における絶縁膜の研磨の進み具合がメモリアレイ
と周辺回路領域とで異なり、メモリアレイでは研磨の進
行をくい止められずに、絶縁膜の厚さの目減り、いわゆ
るシニング（thinning）が生ずる。この結果、メモリア
レイの周辺部と中央部とで絶縁膜の厚さにばらつきが生
じてしまう。
【００１０】上記絶縁膜の厚さがメモリアレイ内でばら
つくと、メモリセルのカップリング比が不均一となり、
メモリセルの書き込み後のしきい値電圧がメモリアレイ
内で大きくばらついてしまう。さらに、このしきい値電
圧のばらつきのため、書き込みの高速化に必要な書き込
み電圧のパルス時間の短縮が難しくなる。
つくと、メモリセルのカップリング比が不均一となり、
メモリセルの書き込み後のしきい値電圧がメモリアレイ
内で大きくばらついてしまう。さらに、このしきい値電
圧のばらつきのため、書き込みの高速化に必要な書き込
み電圧のパルス時間の短縮が難しくなる。
【００１１】本発明の目的は、フラッシュメモリを有す
る半導体集積回路装置において、メモリセルのしきい値
電圧のばらつきを抑えて書き込み速度の向上を図ること
のできる技術を提供することにある。
る半導体集積回路装置において、メモリセルのしきい値
電圧のばらつきを抑えて書き込み速度の向上を図ること
のできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明は、不揮発性メモリセルの浮遊ゲー
ト電極を形成する際、トンネル絶縁膜となる第１の絶縁
膜上に浮遊ゲート電極用の下層導体膜を堆積した後、そ
の下層導体膜をゲート幅方向に沿って加工する工程と、
ソース・ドレイン領域を形成する工程と、半導体基板上
に第２の絶縁膜を堆積した後、レジストパターンによっ
てメモリマット上のほぼ全体を覆い、そこから露出する
周辺回路領域の第２の絶縁膜をドライエッチングにより
薄く加工する工程と、第２の絶縁膜をＣＭＰ法で研磨し
て、半導体基板の主面上の窪み内を第２の絶縁膜で埋め
込む工程と、半導体基板上に浮遊ゲート電極用の上層導
体膜を堆積した後、その上層導体膜をゲート幅方向に沿
って加工する工程とを有するものである。
ト電極を形成する際、トンネル絶縁膜となる第１の絶縁
膜上に浮遊ゲート電極用の下層導体膜を堆積した後、そ
の下層導体膜をゲート幅方向に沿って加工する工程と、
ソース・ドレイン領域を形成する工程と、半導体基板上
に第２の絶縁膜を堆積した後、レジストパターンによっ
てメモリマット上のほぼ全体を覆い、そこから露出する
周辺回路領域の第２の絶縁膜をドライエッチングにより
薄く加工する工程と、第２の絶縁膜をＣＭＰ法で研磨し
て、半導体基板の主面上の窪み内を第２の絶縁膜で埋め
込む工程と、半導体基板上に浮遊ゲート電極用の上層導
体膜を堆積した後、その上層導体膜をゲート幅方向に沿
って加工する工程とを有するものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】本発明の一実施の形態におけるフラッシュ
メモリの製造方法の一例を図１〜図１７を用いて工程順
に説明する。本実施の形態で示すメモリアレイは、ワー
ド線上をその延在方向に沿って切断した半導体基板の断
面図であり、ＮＭＯＳおよびＰＭＯＳは、駆動電圧が、
たとえば１.８〜３.３Ｖ程度の相対的に低電圧（Ｖｃ
ｃ）系の周辺回路用のＭＯＳである。
メモリの製造方法の一例を図１〜図１７を用いて工程順
に説明する。本実施の形態で示すメモリアレイは、ワー
ド線上をその延在方向に沿って切断した半導体基板の断
面図であり、ＮＭＯＳおよびＰＭＯＳは、駆動電圧が、
たとえば１.８〜３.３Ｖ程度の相対的に低電圧（Ｖｃ
ｃ）系の周辺回路用のＭＯＳである。
【００１７】まず、図１に示すように、半導体基板（こ
の段階では半導体ウエハと称する平面略円形状の半導体
の薄板）１の主面に、たとえば溝型の分離部ＳＴＩおよ
びこれに取り囲まれるように配置された活性領域等を形
成する。すなわち、半導体基板１の所定箇所に分離溝を
形成した後、半導体基板１の主面上に、たとえば酸化シ
リコンからなる絶縁膜を堆積し、さらにその絶縁膜が分
離溝内にのみ残されるように絶縁膜をＣＭＰ（chemical
mechanical polishing）法等によって研磨すること
で、分離部ＳＴＩを形成する。
の段階では半導体ウエハと称する平面略円形状の半導体
の薄板）１の主面に、たとえば溝型の分離部ＳＴＩおよ
びこれに取り囲まれるように配置された活性領域等を形
成する。すなわち、半導体基板１の所定箇所に分離溝を
形成した後、半導体基板１の主面上に、たとえば酸化シ
リコンからなる絶縁膜を堆積し、さらにその絶縁膜が分
離溝内にのみ残されるように絶縁膜をＣＭＰ（chemical
mechanical polishing）法等によって研磨すること
で、分離部ＳＴＩを形成する。
【００１８】続いて、半導体基板１の所定部分に所定の
不純物を所定のエネルギーで選択的にイオン注入法等に
よって導入することにより、埋め込みｎウェルＮＷｍ、
ｐウェルＰＷｍ、ｎウェルＮＷｐ、ｐウェルＰＷｐを形
成する。
不純物を所定のエネルギーで選択的にイオン注入法等に
よって導入することにより、埋め込みｎウェルＮＷｍ、
ｐウェルＰＷｍ、ｎウェルＮＷｐ、ｐウェルＰＷｐを形
成する。
【００１９】次いで、半導体基板１に対して熱酸化処理
等を施すことにより、半導体基板１の表面に、たとえば
厚さが９ｎｍ程度のゲート絶縁膜２（第１の絶縁膜）を
形成する。メモリアレイに形成されたゲート絶縁膜２
は、トンネル絶縁膜として機能する。
等を施すことにより、半導体基板１の表面に、たとえば
厚さが９ｎｍ程度のゲート絶縁膜２（第１の絶縁膜）を
形成する。メモリアレイに形成されたゲート絶縁膜２
は、トンネル絶縁膜として機能する。
【００２０】次に、図２に示すように、半導体基板１の
主面上に、たとえば厚さ７０ｎｍ程度の低抵抗な多結晶
シリコンからなる下層導体膜３ａおよび窒化シリコン等
からなる絶縁膜４を下層から順にＣＶＤ（chemical vap
or deposition）法等によって堆積した後、その絶縁膜
４および下層導体膜３ａをフォトリソグラフィ技術およ
びドライエッチング技術によって加工することにより、
メモリアレイに浮遊ゲート電極を構成する下層導体膜３
ａをパターニングする。この際、周辺回路領域は、全体
的に下層導体膜３ａおよび絶縁膜４によって覆われてい
る。続いて、半導体基板１に、メモリセルのソース・ド
レイン用の不純物（たとえばヒ素）をイオン注入法等に
よって導入することにより、一対のｎ型半導体領域５
Ｓ，５Ｄを形成する。
主面上に、たとえば厚さ７０ｎｍ程度の低抵抗な多結晶
シリコンからなる下層導体膜３ａおよび窒化シリコン等
からなる絶縁膜４を下層から順にＣＶＤ（chemical vap
or deposition）法等によって堆積した後、その絶縁膜
４および下層導体膜３ａをフォトリソグラフィ技術およ
びドライエッチング技術によって加工することにより、
メモリアレイに浮遊ゲート電極を構成する下層導体膜３
ａをパターニングする。この際、周辺回路領域は、全体
的に下層導体膜３ａおよび絶縁膜４によって覆われてい
る。続いて、半導体基板１に、メモリセルのソース・ド
レイン用の不純物（たとえばヒ素）をイオン注入法等に
よって導入することにより、一対のｎ型半導体領域５
Ｓ，５Ｄを形成する。
【００２１】次に、図３に示すように、半導体基板１の
主面上に、たとえば酸化シリコンからなる絶縁膜６（第
２の絶縁膜）をＣＶＤ法等によって堆積して、半導体基
板１の主面上の窪み内を完全に埋め込んだ後、フォトリ
ソグラフィ技術によってメモリアレイを覆うフォトレジ
ストパターンＰＲ１を形成する。
主面上に、たとえば酸化シリコンからなる絶縁膜６（第
２の絶縁膜）をＣＶＤ法等によって堆積して、半導体基
板１の主面上の窪み内を完全に埋め込んだ後、フォトリ
ソグラフィ技術によってメモリアレイを覆うフォトレジ
ストパターンＰＲ１を形成する。
【００２２】続いて、図４に示すように、そのフォトレ
ジストパターンＰＲ１をエッチングマスクとしてそこか
ら露出する主として周辺回路領域の絶縁膜６の上部、た
とえば厚さ方向で１／２〜２／３程度をドライエッチン
グ法等によって除去し、周辺回路領域の絶縁膜６を薄く
加工する。
ジストパターンＰＲ１をエッチングマスクとしてそこか
ら露出する主として周辺回路領域の絶縁膜６の上部、た
とえば厚さ方向で１／２〜２／３程度をドライエッチン
グ法等によって除去し、周辺回路領域の絶縁膜６を薄く
加工する。
【００２３】図５〜図７は、上記フォトレジストパター
ンＰＲ１の一例を示すレジストパターンの平面図であ
る。図中、ＳＷは半導体チップ、ＭＡはメモリマット
（複数のメモリアレイまたはサブアレイによって構成さ
れる１つのブロック）であり、フォトレジストパターン
を網掛けのハッチングで示す。
ンＰＲ１の一例を示すレジストパターンの平面図であ
る。図中、ＳＷは半導体チップ、ＭＡはメモリマット
（複数のメモリアレイまたはサブアレイによって構成さ
れる１つのブロック）であり、フォトレジストパターン
を網掛けのハッチングで示す。
【００２４】図５に示すように、メモリマットＭＡの反
転パターンで形成される矩形レジストパターンＰＲ１ａ
をフォトレジストパターンＰＲ１に用いることができ
る。矩形レジストパターンＰＲ１ａは、メモリマットＭ
Ａの外周の１〜１０ビット程度のメモリセルを除いてメ
モリマットＭＡを覆ってもよい。また、図６に示すよう
に、相対的に小さい複数のドットパターンＰＲ１ｂがそ
の周囲に配置された相対的に大きい矩形レジストパター
ンＰＲ１ｃをフォトレジストパターンＰＲ１に用いるこ
とができる。矩形レジストパターンＰＲ１ｃは、メモリ
マットＭＡの外周の１〜１０ビット程度のメモリセル上
に複数のドットパターンＰＲ１ｂを設けてメモリマット
ＭＡを覆ってもよい。さらに、ドットパターンＰＲ１ｂ
は、図７に示すように、メモリマットＭＡの外周に近づ
くにつれて徐々にお互いの間隔を広げて配置してもよ
い。
転パターンで形成される矩形レジストパターンＰＲ１ａ
をフォトレジストパターンＰＲ１に用いることができ
る。矩形レジストパターンＰＲ１ａは、メモリマットＭ
Ａの外周の１〜１０ビット程度のメモリセルを除いてメ
モリマットＭＡを覆ってもよい。また、図６に示すよう
に、相対的に小さい複数のドットパターンＰＲ１ｂがそ
の周囲に配置された相対的に大きい矩形レジストパター
ンＰＲ１ｃをフォトレジストパターンＰＲ１に用いるこ
とができる。矩形レジストパターンＰＲ１ｃは、メモリ
マットＭＡの外周の１〜１０ビット程度のメモリセル上
に複数のドットパターンＰＲ１ｂを設けてメモリマット
ＭＡを覆ってもよい。さらに、ドットパターンＰＲ１ｂ
は、図７に示すように、メモリマットＭＡの外周に近づ
くにつれて徐々にお互いの間隔を広げて配置してもよ
い。
【００２５】次いで、図８に示すように、絶縁膜６が半
導体基板１の主面上の窪み内に残されるように、その絶
縁膜６をＣＭＰ法により研磨し、さらに、ドライエッチ
ング法等によってエッチングする。これにより、半導体
基板１の主面上を平坦にする。また、この上に堆積する
後述の浮遊ゲート電極用の上層導体膜がメモリセルのソ
ース・ドレイン用のｎ型半導体領域５Ｓ，５Ｄに接触し
ないようにする。この際、絶縁膜４も除去されるが、下
層を保護するように機能する。
導体基板１の主面上の窪み内に残されるように、その絶
縁膜６をＣＭＰ法により研磨し、さらに、ドライエッチ
ング法等によってエッチングする。これにより、半導体
基板１の主面上を平坦にする。また、この上に堆積する
後述の浮遊ゲート電極用の上層導体膜がメモリセルのソ
ース・ドレイン用のｎ型半導体領域５Ｓ，５Ｄに接触し
ないようにする。この際、絶縁膜４も除去されるが、下
層を保護するように機能する。
【００２６】上記ＣＭＰ工程に先立ち、周辺回路領域の
絶縁膜６を薄く加工していることから、ＣＭＰ工程での
メモリアレイにおけるシニングが生じ難くなり、メモリ
マットの中央部における絶縁膜６の厚さと周辺部におけ
る絶縁膜６の厚さとの差を従来の方法よりも緩和するこ
とができる。また、ドットパターンＰＲ１ｂを配置する
ことによって、メモリマットの中央部ではフォトレジス
トパターンＰＲ１のカバー密度は高く、メモリマットの
周辺部ではフォトレジストパターンＰＲ１のカバー密度
は低くなるので、ＣＭＰ工程でのメモリマットの中央部
および周辺部における絶縁膜６をほぼ同じ厚さとするこ
とができる。
絶縁膜６を薄く加工していることから、ＣＭＰ工程での
メモリアレイにおけるシニングが生じ難くなり、メモリ
マットの中央部における絶縁膜６の厚さと周辺部におけ
る絶縁膜６の厚さとの差を従来の方法よりも緩和するこ
とができる。また、ドットパターンＰＲ１ｂを配置する
ことによって、メモリマットの中央部ではフォトレジス
トパターンＰＲ１のカバー密度は高く、メモリマットの
周辺部ではフォトレジストパターンＰＲ１のカバー密度
は低くなるので、ＣＭＰ工程でのメモリマットの中央部
および周辺部における絶縁膜６をほぼ同じ厚さとするこ
とができる。
【００２７】次に、図９に示すように、半導体基板１の
主面上に、たとえば厚さ４０ｎｍ程度の低抵抗な多結晶
シリコンからなる上層導体膜３ｂを堆積した後、その上
に、フォトリソグラフィ技術によってフォトレジストパ
ターンＰＲ２を形成し、そのフォトレジストパターンＰ
Ｒ２をエッチングマスクとして、そこから露出する上層
導体膜３ｂをドライエッチング法等によって除去するこ
とにより、下層導体膜３ａおよび上層導体膜３ｂからな
る浮遊ゲート電極を形成する。なお、この際、周辺回路
領域等は全体的に上層導体膜３ｂによって覆われてい
る。
主面上に、たとえば厚さ４０ｎｍ程度の低抵抗な多結晶
シリコンからなる上層導体膜３ｂを堆積した後、その上
に、フォトリソグラフィ技術によってフォトレジストパ
ターンＰＲ２を形成し、そのフォトレジストパターンＰ
Ｒ２をエッチングマスクとして、そこから露出する上層
導体膜３ｂをドライエッチング法等によって除去するこ
とにより、下層導体膜３ａおよび上層導体膜３ｂからな
る浮遊ゲート電極を形成する。なお、この際、周辺回路
領域等は全体的に上層導体膜３ｂによって覆われてい
る。
【００２８】次に、図１０に示すように、半導体基板１
上に、たとえば酸化シリコン膜、窒化シリコン膜および
酸化シリコン膜を下層から順にＣＶＤ法等によって堆積
することにより、たとえば厚さが１５ｎｍ程度の層間膜
７（第３の絶縁膜）を形成した後、その上に、コンタク
トホールＳＣを形成するためのフォトレジストパターン
ＰＲ３をフォトリソグラフィ技術によって形成する。続
いて、そのフォトレジストパターンＰＲ３をエッチング
マスクとして、そこから露出する層間膜７をドライエッ
チング法等によって除去することにより、層間膜７にコ
ンタクトホールＳＣを形成する。なお、周辺回路領域に
コンタクトホールＳＣが示されていないが、図１０の断
面に示されない他の位置において、それらのＭＯＳのゲ
ート電極形成領域上に上層導体膜３ｂの一部が露出する
コンタクトホールＳＣが形成されている。
上に、たとえば酸化シリコン膜、窒化シリコン膜および
酸化シリコン膜を下層から順にＣＶＤ法等によって堆積
することにより、たとえば厚さが１５ｎｍ程度の層間膜
７（第３の絶縁膜）を形成した後、その上に、コンタク
トホールＳＣを形成するためのフォトレジストパターン
ＰＲ３をフォトリソグラフィ技術によって形成する。続
いて、そのフォトレジストパターンＰＲ３をエッチング
マスクとして、そこから露出する層間膜７をドライエッ
チング法等によって除去することにより、層間膜７にコ
ンタクトホールＳＣを形成する。なお、周辺回路領域に
コンタクトホールＳＣが示されていないが、図１０の断
面に示されない他の位置において、それらのＭＯＳのゲ
ート電極形成領域上に上層導体膜３ｂの一部が露出する
コンタクトホールＳＣが形成されている。
【００２９】次に、図１１に示すように、半導体基板１
上に、たとえば低抵抗な多結晶シリコンからなる下層導
体膜８ａ、タングステンシリサイド等からなる上層導体
膜８ｂおよび酸化シリコン等からなるキャップ絶縁膜９
を下層から順にＣＶＤ法等によって堆積した後、その上
に、フォトリソグラフィ技術によってフォトレジストパ
ターンＰＲ４を形成し、そのフォトレジストパターンＰ
Ｒ４をエッチングマスクとして、そこから露出するキャ
ップ絶縁膜９、上層導体膜８ｂおよび下層導体膜８ａを
ドライエッチング法等によって除去することにより、メ
モリアレイにおいては制御ゲート電極（ワード線Ｗ）を
形成し、それ以外の周辺回路領域等においては各ＭＯＳ
のゲート電極の一部を形成する。このエッチング処理に
際しては、層間膜７をエッチングストッパとして機能さ
せている。
上に、たとえば低抵抗な多結晶シリコンからなる下層導
体膜８ａ、タングステンシリサイド等からなる上層導体
膜８ｂおよび酸化シリコン等からなるキャップ絶縁膜９
を下層から順にＣＶＤ法等によって堆積した後、その上
に、フォトリソグラフィ技術によってフォトレジストパ
ターンＰＲ４を形成し、そのフォトレジストパターンＰ
Ｒ４をエッチングマスクとして、そこから露出するキャ
ップ絶縁膜９、上層導体膜８ｂおよび下層導体膜８ａを
ドライエッチング法等によって除去することにより、メ
モリアレイにおいては制御ゲート電極（ワード線Ｗ）を
形成し、それ以外の周辺回路領域等においては各ＭＯＳ
のゲート電極の一部を形成する。このエッチング処理に
際しては、層間膜７をエッチングストッパとして機能さ
せている。
【００３０】次に、図１２に示すように、キャップ絶縁
膜９、導体膜８をエッチングマスクとして、その下層の
層間膜７、上層導体膜３ｂおよび下層導体膜３ａをドラ
イエッチング法等によってエッチング除去する。これに
より、導体膜３は導体膜８と自己整合的にパターニング
され、ワード線方向で同一形状をもつことになる。
膜９、導体膜８をエッチングマスクとして、その下層の
層間膜７、上層導体膜３ｂおよび下層導体膜３ａをドラ
イエッチング法等によってエッチング除去する。これに
より、導体膜３は導体膜８と自己整合的にパターニング
され、ワード線方向で同一形状をもつことになる。
【００３１】これにより、メモリアレイにおいては、メ
モリセルＭＣの制御ゲート電極および浮遊ゲート電極を
完成させる。すなわち、浮遊ゲート電極用の導体膜３上
に層間膜７を介して制御ゲート電極用の導体膜８を積み
重ねる２層ゲート電極構造を完成させる。メモリセルＭ
Ｃの浮遊ゲート電極と制御ゲート電極とは完全に絶縁さ
れている。
モリセルＭＣの制御ゲート電極および浮遊ゲート電極を
完成させる。すなわち、浮遊ゲート電極用の導体膜３上
に層間膜７を介して制御ゲート電極用の導体膜８を積み
重ねる２層ゲート電極構造を完成させる。メモリセルＭ
Ｃの浮遊ゲート電極と制御ゲート電極とは完全に絶縁さ
れている。
【００３２】また、周辺回路領域においては、各ＭＯＳ
のゲート電極１０ｎ，１０ｐを完成させる。各ゲート電
極１０ｎ，１０ｐにおいては、導体膜３と導体膜８とが
コンタクトホールＳＣを通じて電気的に接続されてい
る。
のゲート電極１０ｎ，１０ｐを完成させる。各ゲート電
極１０ｎ，１０ｐにおいては、導体膜３と導体膜８とが
コンタクトホールＳＣを通じて電気的に接続されてい
る。
【００３３】次に、図１３に示すように、それぞれのＭ
ＯＳの相対的に不純物濃度の低い半導体領域１１ｎａ，
１１ｐａをそれぞれ別々に形成する。半導体領域１１ｎ
ａには、たとえばヒ素が導入され、半導体領域１１ｐａ
には、たとえばホウ素が導入されている。続いて、半導
体基板１の主面上に、たとえば酸化シリコンからなる絶
縁膜をＣＶＤ法等によって堆積した後、これを異方性の
ドライエッチング法等によってエッチバックすることに
より、ゲート電極１０ｎ，１０ｐの側面に絶縁膜１２ａ
を形成する。なお、互いに隣接するワード線Ｗ間は、こ
の絶縁膜１２ａによって埋め込まれる。
ＯＳの相対的に不純物濃度の低い半導体領域１１ｎａ，
１１ｐａをそれぞれ別々に形成する。半導体領域１１ｎ
ａには、たとえばヒ素が導入され、半導体領域１１ｐａ
には、たとえばホウ素が導入されている。続いて、半導
体基板１の主面上に、たとえば酸化シリコンからなる絶
縁膜をＣＶＤ法等によって堆積した後、これを異方性の
ドライエッチング法等によってエッチバックすることに
より、ゲート電極１０ｎ，１０ｐの側面に絶縁膜１２ａ
を形成する。なお、互いに隣接するワード線Ｗ間は、こ
の絶縁膜１２ａによって埋め込まれる。
【００３４】次に、図１４に示すように、それぞれのＭ
ＯＳの相対的に不純物濃度の高い半導体領域１１ｎｂ，
１１ｐｂをそれぞれ別々に形成する。半導体領域１１ｎ
ｂには、たとえばヒ素が導入され、半導体領域１１ｐｂ
には、たとえばホウ素が導入されている。これにより、
ｎＭＯＳＱＬｎのソース・ドレイン用の一対のｎ型半導
体領域１１ｎおよびｐＭＯＳＱＬｐのソース・ドレイン
用の一対のｐ型半導体領域１１ｐをそれぞれ形成する。
ＯＳの相対的に不純物濃度の高い半導体領域１１ｎｂ，
１１ｐｂをそれぞれ別々に形成する。半導体領域１１ｎ
ｂには、たとえばヒ素が導入され、半導体領域１１ｐｂ
には、たとえばホウ素が導入されている。これにより、
ｎＭＯＳＱＬｎのソース・ドレイン用の一対のｎ型半導
体領域１１ｎおよびｐＭＯＳＱＬｐのソース・ドレイン
用の一対のｐ型半導体領域１１ｐをそれぞれ形成する。
【００３５】次に、図１５に示すように、半導体基板１
上に、たとえば酸化シリコンからなる絶縁膜１２ｂをＣ
ＶＤ法等によって堆積した後、その絶縁膜１２ｂに、半
導体基板１の一部（各ＭＯＳのソース・ドレイン領
域）、ワード線Ｗの一部および所定のＭＯＳのゲート電
極の一部が露出するようなコンタクトホールＣＯＮ１を
フォトリソグラフィ技術およびドライエッチング技術に
よって穿孔する。続いて、その半導体基板１上に、たと
えばタングステン等のような金属膜をスパッタリング法
等によって堆積した後、これをフォトリソグラフィ技術
およびドライエッチング技術によってパターニングする
ことにより、第１層配線Ｌ１を形成する。第１層配線Ｌ
１は、コンタクトホールＣＯＮ１を通じて各ＭＯＳのソ
ース・ドレイン用の一対の半導体領域、ゲート電極およ
びワード線Ｗと適宜電気的に接続されている。
上に、たとえば酸化シリコンからなる絶縁膜１２ｂをＣ
ＶＤ法等によって堆積した後、その絶縁膜１２ｂに、半
導体基板１の一部（各ＭＯＳのソース・ドレイン領
域）、ワード線Ｗの一部および所定のＭＯＳのゲート電
極の一部が露出するようなコンタクトホールＣＯＮ１を
フォトリソグラフィ技術およびドライエッチング技術に
よって穿孔する。続いて、その半導体基板１上に、たと
えばタングステン等のような金属膜をスパッタリング法
等によって堆積した後、これをフォトリソグラフィ技術
およびドライエッチング技術によってパターニングする
ことにより、第１層配線Ｌ１を形成する。第１層配線Ｌ
１は、コンタクトホールＣＯＮ１を通じて各ＭＯＳのソ
ース・ドレイン用の一対の半導体領域、ゲート電極およ
びワード線Ｗと適宜電気的に接続されている。
【００３６】次に、図１６に示すように、半導体基板１
上に、たとえば酸化シリコンからなる絶縁膜１２ｃをＣ
ＶＤ法等によって堆積した後、その絶縁膜１２ｃに第１
層配線Ｌ１の一部が露出するようなスルーホールＴＨ１
をフォトリソグラフィ技術およびドライエッチング技術
によって穿孔する。続いて、その半導体基板１上に、た
とえばタングステン等のような金属膜をスパッタリング
法やＣＶＤ法等によって堆積した後、これをスルーホー
ルＴＨ１内のみに残るようにＣＭＰ法等によって研磨す
ることにより、スルーホールＴＨ１内にプラグ１３を形
成する。その後、半導体基板１上に、たとえば窒化チタ
ン、アルミニウムおよび窒化チタンを下層から順にスパ
ッタリング法等によって堆積した後、これをフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、第２層配線Ｌ２（メインビッ
ト線を含む）を形成する。第２層配線Ｌ２はプラグ１３
を通じて第１層配線Ｌ１と電気的に接続されている。
上に、たとえば酸化シリコンからなる絶縁膜１２ｃをＣ
ＶＤ法等によって堆積した後、その絶縁膜１２ｃに第１
層配線Ｌ１の一部が露出するようなスルーホールＴＨ１
をフォトリソグラフィ技術およびドライエッチング技術
によって穿孔する。続いて、その半導体基板１上に、た
とえばタングステン等のような金属膜をスパッタリング
法やＣＶＤ法等によって堆積した後、これをスルーホー
ルＴＨ１内のみに残るようにＣＭＰ法等によって研磨す
ることにより、スルーホールＴＨ１内にプラグ１３を形
成する。その後、半導体基板１上に、たとえば窒化チタ
ン、アルミニウムおよび窒化チタンを下層から順にスパ
ッタリング法等によって堆積した後、これをフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、第２層配線Ｌ２（メインビッ
ト線を含む）を形成する。第２層配線Ｌ２はプラグ１３
を通じて第１層配線Ｌ１と電気的に接続されている。
【００３７】次に、図１７に示すように半導体基板１上
に、たとえば酸化シリコンからなる絶縁膜１２ｄをＣＶ
Ｄ法等によって堆積した後、その絶縁膜１２ｄに第２層
配線Ｌ２の一部が露出するようなスルーホールＴＨ２を
上記スルーホールＴＨ１と同様に穿孔する。続いて、上
記プラグ１３と同様にして、そのスルーホールＴＨ２内
にタングステン等からなるプラグ１４を形成した後、半
導体基板１上に、第２層配線Ｌ２と同様に、たとえば窒
化チタン、アルミニウムおよび窒化チタンの積層膜から
なる第３層配線Ｌ３を形成する。第３層配線Ｌ３はプラ
グ１４を通じて第２層配線Ｌ２と電気的に接続されてい
る。その後、半導体基板１上に、表面保護膜を形成した
後、その一部に第３層配線Ｌ３の一部が露出するような
開口部を形成してボンディングパッドを形成することに
より、フラッシュメモリを製造する。
に、たとえば酸化シリコンからなる絶縁膜１２ｄをＣＶ
Ｄ法等によって堆積した後、その絶縁膜１２ｄに第２層
配線Ｌ２の一部が露出するようなスルーホールＴＨ２を
上記スルーホールＴＨ１と同様に穿孔する。続いて、上
記プラグ１３と同様にして、そのスルーホールＴＨ２内
にタングステン等からなるプラグ１４を形成した後、半
導体基板１上に、第２層配線Ｌ２と同様に、たとえば窒
化チタン、アルミニウムおよび窒化チタンの積層膜から
なる第３層配線Ｌ３を形成する。第３層配線Ｌ３はプラ
グ１４を通じて第２層配線Ｌ２と電気的に接続されてい
る。その後、半導体基板１上に、表面保護膜を形成した
後、その一部に第３層配線Ｌ３の一部が露出するような
開口部を形成してボンディングパッドを形成することに
より、フラッシュメモリを製造する。
【００３８】このように、本実施の形態によれば、前記
図８に示す工程において、ＣＭＰ法を用いた絶縁膜６の
研磨の進み具合がメモリアレイと周辺回路領域とでほぼ
同じとなり、メモリアレイの中央部および周辺部におけ
る絶縁膜６をほぼ同じ厚さとすることができる。これに
より、メモリアレイ内における絶縁膜６の厚さのばらつ
きが低減できるので、メモリセルのカップリング比が均
一となることから、メモリセルの書き込み後のしきい値
電圧のばらつきが小さくなり、書き込み電圧のパルス時
間を短縮することができる。
図８に示す工程において、ＣＭＰ法を用いた絶縁膜６の
研磨の進み具合がメモリアレイと周辺回路領域とでほぼ
同じとなり、メモリアレイの中央部および周辺部におけ
る絶縁膜６をほぼ同じ厚さとすることができる。これに
より、メモリアレイ内における絶縁膜６の厚さのばらつ
きが低減できるので、メモリセルのカップリング比が均
一となることから、メモリセルの書き込み後のしきい値
電圧のばらつきが小さくなり、書き込み電圧のパルス時
間を短縮することができる。
【００３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４０】たとえば、前記実施の形態では、フラッシ
ュメモリの浮遊ゲート電極用の下層導体膜の周囲を埋め
込む絶縁膜のＣＭＰ工程に適用した場合について説明し
たが、シニングが生じやすい高密度パターンの周囲を埋
め込む絶縁膜、導体膜または金属膜等のいかなるＣＭＰ
工程にも適用することができる。
ュメモリの浮遊ゲート電極用の下層導体膜の周囲を埋め
込む絶縁膜のＣＭＰ工程に適用した場合について説明し
たが、シニングが生じやすい高密度パターンの周囲を埋
め込む絶縁膜、導体膜または金属膜等のいかなるＣＭＰ
工程にも適用することができる。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４２】フラッシュメモリを有する半導体集積回路
装置において、メモリセルのしきい値電圧のばらつきを
抑えることにより書き込み電圧のパルス時間を短縮する
ことができるので、書き込み速度の向上を図ることがで
きる。
装置において、メモリセルのしきい値電圧のばらつきを
抑えることにより書き込み電圧のパルス時間を短縮する
ことができるので、書き込み速度の向上を図ることがで
きる。
【図１】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図２】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図５】フォトレジストパターンの一例を示すパターン
平面図である。
平面図である。
【図６】フォトレジストパターンの他の例を示すパター
ン平面図である。
ン平面図である。
【図７】フォトレジストパターンの他の例を示すパター
ン平面図である。
ン平面図である。
【図８】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図９】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１０】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１２】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１３】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１４】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１５】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１６】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１７】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
１ 半導体基板
２ ゲート絶縁膜（第１の絶縁膜）
３ 導体膜
３ａ 下層導体膜
３ｂ 上層導体膜
４ 絶縁膜
５Ｓ ｎ型半導体領域
５Ｄ ｎ型半導体領域
６ 絶縁膜（第２の絶縁膜）
７ 層間膜（第３の絶縁膜）
８ 導体膜
８ａ 下層導体膜
８ｂ 上層導体膜
９ キャップ絶縁膜
１０ｎ ゲート電極
１０ｐ ゲート電極
１１ｎ ｎ型半導体領域
１１ｎａ 半導体領域
１１ｎｂ 半導体領域
１１ｐ ｐ型半導体領域
１１ｐａ 半導体領域
１１ｐｂ 半導体領域
１２ａ 絶縁膜
１２ｂ 絶縁膜
１２ｃ 絶縁膜
１２ｄ 絶縁膜
１３ プラグ
１４ プラグ
ＳＴＩ 分離部
ＮＷｍ 埋め込みｎウェル
ＮＷｐ ｎウェル
ＰＷｍ ｐウェル
ＰＷｐ ｐウェル
ＰＲ１ フォトレジストパターン
ＰＲ１ａ 矩形レジストパターン
ＰＲ１ｂ ドットパターン
ＰＲ１ｃ 矩形レジストパターン
ＰＲ２ フォトレジストパターン
ＰＲ３ フォトレジストパターン
ＰＲ４ フォトレジストパターン
ＳＷ 半導体チップ
ＭＡ メモリマット
ＳＣ コンタクトホール
ＭＣ メモリセル
Ｗ ワード線
ＱＬｎ ｎＭＯＳ
ＱＬｐ ｐＭＯＳ
ＣＯＮ１ コンタクトホール
ＴＨ１ スルーホール
ＴＨ２ スルーホール
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP05 EP23 EP55 EP56 ER22
GA01 JA04 JA35 JA36 JA39
JA40 MA06 MA16 MA19 PR03
PR06 PR40 PR43 PR44 PR46
PR53 PR54 PR56 ZA05 ZA06
5F101 BA03 BA05 BA07 BA12 BA29
BA36 BB05 BD24 BD27 BD35
BD36 BE07 BH14 BH19 BH21
Claims (5)
- 【請求項１】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において複数の不揮発
性メモリセルのソース・ドレイン領域が互いに並列接続
され、ワード線が不揮発性メモリセルのゲート長方向に
延在するメモリアレイ構成のフラッシュメモリを形成す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板の主面上に分離領域を形成する工程と、
（ｂ）前記半導体基板の表面に第１の絶縁膜を形成する
工程と、（ｃ）前記半導体基板上に堆積した浮遊ゲート
電極用の下層導体膜をゲート幅方向に沿って加工する工
程と、（ｄ）前記ソース・ドレイン領域を形成する工程
と、（ｅ）前記半導体基板上に第２の絶縁膜を堆積した
後、レジストパターンによってメモリマット上のほぼ全
体を覆い、そこから露出する前記第２の絶縁膜をエッチ
ングにより薄く加工する工程と、（ｆ）前記第２の絶縁
膜をＣＭＰ法で研磨して、前記半導体基板の主面上の窪
み内を前記第２の絶縁膜で埋める工程と、（ｇ）前記半
導体基板上に堆積した浮遊ゲート電極用の上層導体膜を
ゲート幅方向に沿って加工する工程と、（ｈ）前記半導
体基板上に第３の絶縁膜を堆積した後、前記半導体基板
上に堆積した制御ゲート電極用の導体膜を加工し、続い
て前記浮遊ゲート電極用の上層および下層導体膜をゲー
ト長方向に沿って加工する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において複数の不揮発
性メモリセルのソース・ドレイン領域が互いに並列接続
され、ワード線が不揮発性メモリセルのゲート長方向に
延在するメモリアレイ構成のフラッシュメモリを形成す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板の主面上に分離領域を形成する工程と、
（ｂ）前記半導体基板の表面に第１の絶縁膜を形成する
工程と、（ｃ）前記半導体基板上に堆積した浮遊ゲート
電極用の下層導体膜をゲート幅方向に沿って加工する工
程と、（ｄ）前記ソース・ドレイン領域を形成する工程
と、（ｅ）前記半導体基板上に第２の絶縁膜を堆積した
後、メモリマットの反転パターンで形成される矩形のレ
ジストパターンによってメモリマット上を覆い、そこか
ら露出する前記第２の絶縁膜をエッチングにより薄く加
工する工程と、（ｆ）前記第２の絶縁膜をＣＭＰ法で研
磨して、前記半導体基板の主面上の窪み内を前記第２の
絶縁膜で埋める工程と、（ｇ）前記半導体基板上に堆積
した浮遊ゲート電極用の上層導体膜をゲート幅方向に沿
って加工する工程と、（ｈ）前記半導体基板上に第３の
絶縁膜を堆積した後、前記半導体基板上に堆積した制御
ゲート電極用の導体膜を加工し、続いて前記浮遊ゲート
電極用の上層および下層導体膜をゲート長方向に沿って
加工する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において複数の不揮発
性メモリセルのソース・ドレイン領域が互いに並列接続
され、ワード線が不揮発性メモリセルのゲート長方向に
延在するメモリアレイ構成のフラッシュメモリを形成す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板の主面上に分離領域を形成する工程と、
（ｂ）前記半導体基板の表面に第１の絶縁膜を形成する
工程と、（ｃ）前記半導体基板上に堆積した浮遊ゲート
電極用の下層導体膜をゲート幅方向に沿って加工する工
程と、（ｄ）前記ソース・ドレイン領域を形成する工程
と、（ｅ）前記半導体基板上に第２の絶縁膜を堆積した
後、相対的に大きい矩形パターンと、その周囲に配置さ
れた相対的に小さい複数のドットパターンとからなるレ
ジストパターンによってメモリマット上を覆い、そこか
ら露出する前記第２の絶縁膜をエッチングにより薄く加
工する工程と、（ｆ）前記第２の絶縁膜をＣＭＰ法で研
磨して、前記半導体基板の主面上の窪み内を前記第２の
絶縁膜で埋める工程と、（ｇ）前記半導体基板上に堆積
した浮遊ゲート電極用の上層導体膜をゲート幅方向に沿
って加工する工程と、（ｈ）前記半導体基板上に第３の
絶縁膜を堆積した後、前記半導体基板上に堆積した制御
ゲート電極用の導体膜を加工し、続いて前記浮遊ゲート
電極用の上層および下層導体膜をゲート長方向に沿って
加工する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項４】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において複数の不揮発
性メモリセルのソース・ドレイン領域が互いに並列接続
され、ワード線が不揮発性メモリセルのゲート長方向に
延在するメモリアレイ構成のフラッシュメモリを形成す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板の主面上に分離領域を形成する工程と、
（ｂ）前記半導体基板の表面に第１の絶縁膜を形成する
工程と、（ｃ）前記半導体基板上に堆積した浮遊ゲート
電極用の下層導体膜をゲート幅方向に沿って加工する工
程と、（ｄ）前記ソース・ドレイン領域を形成する工程
と、（ｅ）前記半導体基板上に第２の絶縁膜を堆積した
後、メモリマットの反転パターンで形成される矩形のレ
ジストパターンによってメモリマット上を覆い、そこか
ら露出する前記第２の絶縁膜をエッチングにより薄く加
工する工程と、（ｆ）前記第２の絶縁膜をＣＭＰ法で研
磨して、前記半導体基板の主面上の窪み内を前記第２の
絶縁膜で埋める工程と、（ｇ）前記半導体基板上に堆積
した浮遊ゲート電極用の上層導体膜をゲート幅方向に沿
って加工する工程と、（ｈ）前記半導体基板上に第３の
絶縁膜を堆積した後、前記半導体基板上に堆積した制御
ゲート電極用の導体膜を加工し、続いて前記浮遊ゲート
電極用の上層および下層導体膜をゲート長方向に沿って
加工する工程とを有し、前記矩形のレジストパターン
は、前記メモリマットの外周から１〜１０ビット程度の
不揮発性メモリセルを除いて、前記メモリマット上を覆
うことを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において複数の不揮発
性メモリセルのソース・ドレイン領域が互いに並列接続
され、ワード線が不揮発性メモリセルのゲート長方向に
延在するメモリアレイ構成のフラッシュメモリを形成す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板の主面上に分離領域を形成する工程と、
（ｂ）前記半導体基板の表面に第１の絶縁膜を形成する
工程と、（ｃ）前記半導体基板上に堆積した浮遊ゲート
電極用の下層導体膜をゲート幅方向に沿って加工する工
程と、（ｄ）前記ソース・ドレイン領域を形成する工程
と、（ｅ）前記半導体基板上に第２の絶縁膜を堆積した
後、相対的に大きい矩形パターンと、その周囲に配置さ
れた相対的に小さい複数のドットパターンとからなるレ
ジストパターンによってメモリマット上を覆い、そこか
ら露出する前記第２の絶縁膜をエッチングにより薄く加
工する工程と、（ｆ）前記第２の絶縁膜をＣＭＰ法で研
磨して、前記半導体基板の主面上の窪み内を前記第２の
絶縁膜で埋める工程と、（ｇ）前記半導体基板上に堆積
した浮遊ゲート電極用の上層導体膜をゲート幅方向に沿
って加工する工程と、（ｈ）前記半導体基板上に第３の
絶縁膜を堆積した後、前記半導体基板上に堆積した制御
ゲート電極用の導体膜を加工し、続いて前記浮遊ゲート
電極用の上層および下層導体膜をゲート長方向に沿って
加工する工程とを有し、前記ドットパターンは、前記メ
モリマットの外周に近づくにつれて徐々にお互いの間隔
を広げて配置されることを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235171A JP2003046063A (ja) | 2001-08-02 | 2001-08-02 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235171A JP2003046063A (ja) | 2001-08-02 | 2001-08-02 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003046063A true JP2003046063A (ja) | 2003-02-14 |
Family
ID=19066663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001235171A Pending JP2003046063A (ja) | 2001-08-02 | 2001-08-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003046063A (ja) |
-
2001
- 2001-08-02 JP JP2001235171A patent/JP2003046063A/ja active Pending
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