JPH11289059A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタティックメモリと不揮発性メモリとを有
する混在形の半導体集積回路装置の製造工程数を低減す
る。 【解決手段】 スタティックメモリのドライバＭＯＳ・
ＦＥＴと記憶ノードプレートとの間の絶縁膜と、フラッ
シュメモリ（ＥＥＰＲＯＭ）のフローティングゲート電
極とコントロールゲート電極との間の絶縁膜との被着工
程を同時に行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、スタティックＲＡＭ（Static Random Access Memor
y ；以下、ＳＲＡＭという）およびフラッシュメモリ
（ＥＥＰＲＯＭ（Electrically Erasable Programmable
ROM））を同一半導体基板に設けている異種メモリ混在
形の半導体集積回路装置の製造技術に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】本発明者はＳＲＡＭとフラッシュメモリ
（ＥＥＰＲＯＭ）とを同一半導体基板に設ける構造の半
導体集積回路装置について検討した。以下は、公知とさ
れた技術ではないが、本発明者が検討した技術であり、
その概要は次の通りである。

【０００３】すなわち、本発明者が検討した技術によれ
ば、ＳＲＡＭとフラッシュメモリ（ＥＥＰＲＯＭ）とを
同一半導体基板に形成する場合、両者にそれぞれ必要な
工程、機能を別々に形成している。

【０００４】ＳＲＡＭでは、例えば次の通りである。ま
ず、半導体基板にウエルを形成した後、素子分離領域を
形成する。続いて、メモリセル用のドライバＭＯＳ・Ｆ
ＥＴ、メモリセル用のトランスファＭＯＳ・ＦＥＴおよ
び周辺回路用のＭＯＳ・ＦＥＴのゲート電極を形成す
る。その後、ソース・ドレイン用の不純物を導入した
後、必要ならメモリセル内のデバイスに対し特別な不純
物をイオン打ち込みする。次いで、半導体基板の上層の
層間絶縁膜にメモリセルの負荷素子用のｐチャネル形の
ＭＯＳ・ＦＥＴまたは負荷素子用の高抵抗を形成し、最
後に、配線工程を経て完成に到る。

【０００５】このように、ＳＲＡＭでは、負荷素子用の
ｐチャネル形のＭＯＳ・ＦＥＴを形成する場合は、ポリ
シリコン３層、金属層１層以上のプロセスが必要で、高
抵抗負荷素子を形成する場合は、ポリシリコン２層、金
属層１層以上のプロセスが必要となる。

【０００６】一方、フラッシュメモリ（ＥＥＰＲＯＭ）
では、例えば次の通りである。まず、半導体基板にウエ
ルを形成した後、素子分離領域を形成する。続いて、電
子を貯蔵し情報を保持する浮遊ゲート電極を形成する。
その後、浮遊ゲート電極上に層間膜を形成した後、その
層間膜上に制御ゲート電極および周辺回路用のＭＯＳ・
ＦＥＴのゲート電極を形成する。次いで、周辺回路用の
ＭＯＳ・ＦＥＴのソース・ドレイン用の不純物を導入す
る。この際、メモリセルに対して書き込み消去特性改善
のため、特別な不純物打ち込みも実施する。その後、ビ
ット線を形成し、配線工程を経て完成に到る。このよう
に、フラッシュメモリ（ＥＥＰＲＯＭ）では、ポリシリ
コン３層、金属層１層以上のプロセスが必要になる。

【０００７】なお、フラッシュメモリ（ＥＥＰＲＯＭ）
については、例えば特開平７−１７６７０５号公報に記
載がある。また、ＳＲＡＭについては、例えば特開平３
−２３４０５５号公報に記載がある。

【０００８】

【発明が解決しようとする課題】ところが、このような
異種メモリ混在形の半導体集積回路装置技術において
は、以下の課題があることを本発明者は見出した。

【０００９】すなわち、異種のメモリを同一半導体基板
上に形成するプロセスにおいては、プロセス総数が各メ
モリのプロセス数の総和に近いものとなるので、製造時
間および製造コストが増大する課題がある。例えば上述
の例では、ＳＲＡＭだけならばポリシリコン２層、金属
層１層以上で済む高抵抗負荷形のＳＲＡＭであってもフ
ラッシュメモリ（ＥＥＰＲＯＭ）と混在とすると、ポリ
シリコン４層、金属層１層以上のプロセスが必要とな
る。

【００１０】また、ＳＲＡＭでは、大容量化、高速化の
ためにメモリセル面積が縮小され、また、システムの低
消費電力化のために動作電圧が低減されるにつれて、α
線によるソフトエラー耐性が低下しつつあり、ＳＲＡＭ
においてもα線によるソフトエラー耐性を向上させるた
めの対策が必要とされている。この対策として、例えば
メモリセルの記憶ノードの容量を増大させることが有効
であることから、ＳＲＡＭにおいては、メモリセルの駆
動用トランジスタのゲート電極上に絶縁膜を介して導体
膜を設けることにより、その導体膜とゲート電極との間
に容量素子を形成して記憶ノードの容量を増大させ、α
線による情報の破壊を防止するようにしている。しか
し、その容量を増大させるためには、当該ゲート電極と
導体膜との平面的な重なり面積を増大させるのが一般的
であり、チップサイズが増大する課題がある。

【００１１】本発明の目的は、スタティックメモリと不
揮発性メモリとを有する混在形の半導体集積回路装置の
製造工程数を低減することのできる技術を提供すること
にある。

【００１２】また、本発明の他の目的は、スタティック
メモリと不揮発性メモリとを有する混在形の半導体集積
回路装置の製造工程数を低減し、しかも当該半導体集積
回路装置の信頼性を向上させることのできる技術を提供
することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】本発明は、同一の半導体基板にスタティッ
クメモリと不揮発性メモリとを備え、前記スタティック
メモリはメモリセルにおける駆動用トランジスタのゲー
ト電極上に第１の絶縁膜を介して第１の導体膜を設け容
量を構成する構造を有し、前記不揮発性メモリのメモリ
セルは浮遊ゲート電極上に第２の絶縁膜を介して制御ゲ
ート電極を積み重ねてなる構造を有する半導体集積回路
装置の製造方法であって、前記第１の絶縁膜と、前記第
２の絶縁膜の被着処理を同一工程で行うものである。

【００１６】また、本発明は、同一の半導体基板にスタ
ティックメモリと不揮発性メモリとを備え、前記スタテ
ィックメモリはメモリセルにおける駆動用トランジスタ
のゲート電極上に負荷抵抗素子形成用の導体膜を有し、
前記不揮発性メモリのメモリセルは浮遊ゲート電極上に
第２の絶縁膜を介して制御ゲート電極を積み重ね、か
つ、ビット線をメインビット線とサブビット線とに分割
した構造を有する半導体集積回路装置の製造方法であっ
て、前記負するものである。

【００１７】また、本発明は、前記第１の絶縁膜および
第２の絶縁膜は、シリコン酸化膜上にシリコン窒化膜を
積み重ねてなるものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１９】（実施の形態１）図１は本発明の半導体集
積回路装置の回路構成の説明図、図２〜図６は図１の半
導体集積回路装置の製造工程中における要部断面図、図
７は図６のＳＲＡＭのメモリセルの平面図、図８は図７
のＳＲＡＭのメモリセルの回路図、図９は図６のフラッ
シュメモリ（ＥＥＰＲＯＭ）のメモリセルの平面図、図
１０は図９のフラッシュメモリ（ＥＥＰＲＯＭ）のメモ
リセルの回路図である。

【００２０】本実施の形態の半導体集積回路装置は、例
えば８Ｍ〜６４Ｍのフラッシュメモリ（ＥＥＰＲＯＭ；
不揮発性メモリ）と、数Ｋ〜２ＭのＳＲＡＭ（スタティ
ックメモリ）とを同一半導体基板に有する異種メモリ混
在形の半導体集積回路装置である。

【００２１】本実施の形態の半導体集積回路装置の回路
ブロック構成を図１に示す。この半導体集積回路装置
は、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセルア
レイ１と、ＳＲＡＭのメモリセルアレイ２と、Ｘデコー
ダ３Ａ, ３Ｂと、Ｙデコーダ４と、Ｙゲート５と、セン
スアンプ６と、入出力バッファ７と、高電圧発生回路８
と、制御回路９と、コマンドデコーダ１０と、高電圧検
出回路１１と、アドレスバッファ１２と、コントロール
バッファ１３とを有している。

【００２２】フラッシュメモリ（ＥＥＰＲＯＭ）は、メ
インメモリとして機能しており、メモリセルアレイ１の
全メモリセルのデータを電気的に一括消去するか又はメ
モリセルアレイ１の複数のメモリセルで構成されるメモ
リセル群のデータを電気的に一括消去する機能を有して
いる。

【００２３】このメモリセルアレイ１には、複数個のメ
モリセルが図１の縦横方向に規則的に並んで配置されて
相対的に大容量のフラッシュメモリ（ＥＥＰＲＯＭ）が
構成されている。このメモリセルには、特に限定されな
いが、例えばビット線をメインとサブとに階層化するこ
とによりビット線負荷容量を低減し高速性を高める分割
ビット線構造のＮＯＲ形のメモリセルが採用されてい
る。

【００２４】なお、フラッシュメモリ（ＥＥＰＲＯＭ）
において、データ書き込みに際してゲート電極に印加す
る電圧は、例えば１０Ｖ〜１２Ｖ程度、ドレイン電極に
印加する電圧は、例えば４Ｖ、ソース電極に印加する電
圧は、例えば０Ｖ程度である。また、データ消去に際し
てゲート電極に印加する電圧は、例えば−１２Ｖ程度、
ドレイン電極は開放、ソース電極に印加する電圧は、例
えば０Ｖ程度である。

【００２５】ＳＲＡＭは、例えばキャッシュメモリとし
て機能している。すなわち、このＳＲＡＭは、フラッシ
ュメモリ（ＥＥＰＲＯＭ）とマイクロプロセッサとの間
に介在され、フラッシュメモリ（ＥＥＰＲＯＭ）の一部
のデータを一時的に格納することでマイクロプロセッサ
との間でデータの授受を行いデータのアクセス速度を向
上させる機能を有している。

【００２６】このメモリセルアレイ２には、複数のメモ
リセルが図１の縦横方向に規則的に並んで配置されて相
対的に小容量のＳＲＡＭが構成されている。このメモリ
セルには、例えば高抵抗負荷形またはＴＦＴ（Thin Fil
m Transistor）形のメモリセルが採用されている。

【００２７】この高抵抗負荷形はメモリセルの負荷素子
をドライバＭＯＳ・ＦＥＴの上方に設けられたポリシリ
コンで構成する構造のメモリセルであり、ＴＦＴ形はメ
モリセルの負荷素子を、ドライバＭＯＳ・ＦＥＴの上方
に設けられたｐチャネル形のＭＯＳ・ＦＥＴで構成する
構造のメモリセルである。

【００２８】本実施の形態において、ＳＲＡＭのメモリ
セルとして高抵抗負荷形またはＴＦＴ形を採用している
のは、ＳＲＡＭの大容量化要求に伴うフラッシュメモリ
（ＥＥＰＲＯＭ）のメモリセルアレイ１とＳＲＡＭのメ
モリセルアレイ２との占有面積の不均衡を補正してチッ
プサイズの縮小を図りつつＳＲＡＭの大容量化を実現す
るためである。

【００２９】すなわち、ＳＲＡＭのメモリセルはフラッ
シュメモリ（ＥＥＰＲＯＭ）のメモリセルに比べて構成
素子数が多く占有面積が大きいので、ＳＲＡＭに大容量
が要求されるとＳＲＡＭのメモリセルアレイ２の占有面
積がフラッシュメモリ（ＥＥＰＲＯＭ）の占有面積に比
べて大幅に大きくなり均衡が図れず全体的なチップサイ
ズの増大を招く。

【００３０】そこで、ＳＲＡＭのメモリセルを高抵抗負
荷形またはＴＦＴ形とすることで、すなわち、ＳＲＡＭ
の構成素子を半導体基板の高さ方向に積み重ねる構造を
採用することで、ＳＲＡＭのメモリセルの占有面積を縮
小させてＳＲＡＭのメモリセルアレイ２とフラッシュメ
モリ（ＥＥＰＲＯＭ）のメモリセルアレイ１との占有面
積の均衡を図りチップサイズの縮小を図りつつＳＲＡＭ
の大容量化を実現するようにしたものである。

【００３１】Ｘデコーダ３Ａは、制御回路９からの信号
に基づいて、所定のコントロールゲートを選択すること
により、メモリセルアレイ１の行方向のメモリセルを選
択する回路である。また、Ｘデコーダ３Ｂは、制御回路
９からの信号およびアドレス信号端子Ａｄｄからアドレ
スバッファ１２を介して入力された信号に基づいて、メ
モリセルアレイ２の所定のワード線を選択することによ
り、メモリセルアレイ２の行方向のメモリセルを選択す
る回路である。

【００３２】Ｙデコーダ４は、アドレス信号端子Ａｄｄ
からアドレスバッファ１２を介して入力された信号に基
づいてＹゲート５の所定の列選択線を選択することによ
りメモリセルアレイ２の所定のビット線を選択する回路
である。なお、図１においては、アドレス信号端子Ａｄ
ｄが１本だけ示されているが、実際には複数本設けられ
ている。

【００３３】センスアンプ６は、Ｙデコーダ４により選
択されたビット線のデータを検出し、かつ、増幅して後
段の入出力バッファ７に伝送する回路である。入出力バ
ッファ７は、入力バッファと出力バッファとを有してお
り、入力バッファは、入出力端子Ｉ／Ｏからの信号を内
部回路に合った状態（電圧等）にする回路であり、出力
バッファは内部回路からの信号を伝送線路中において減
衰しないようにそれに合った状態（電圧等）にして入出
力端子Ｉ／Ｏに伝送する回路である。なお、入出力端子
Ｉ／Ｏは入力端子または出力端子を意味し、それぞれ複
数設けられている。

【００３４】制御回路９は、アドレス発生回路、パルス
発生回路およびカウンタ回路等を有しており、半導体集
積回路装置の全体の回路動作を制御する機能を有してい
る。また、コントロールバッファ１３は、制御端子ＣＥ
から入力されたチップイネーブル信号等のような制御信
号を内部回路に合った状態にする回路である。なお、／
ＣＥはアクティブロウを意味している。

【００３５】次に、本実施の形態の半導体集積回路装置
の製造方法を図２〜図６によって説明する。

【００３６】図２〜図６は本実施の形態の半導体集積回
路装置の製造工程中における要部断面図を示している。
この図２〜図６において、Ａ−Ａ線領域はＳＲＡＭのメ
モリセルアレイの要部をビット線に沿って水平に切断し
た断面図を示し、Ｂ−Ｂ線領域はフラッシュメモリ（Ｅ
ＥＰＲＯＭ）のメモリセルアレイの要部をビット線に沿
って水平に切断した断面図を示し、Ｃ−Ｃ線領域はフラ
ッシュメモリ（ＥＥＰＲＯＭ）のメモリセルアレイの要
部をＢ−Ｂ線領域に垂直な線に沿って切断した断面図を
示している。

【００３７】まず、図２に示すように、例えばｐ形のシ
リコン（Ｓｉ）単結晶からなる半導体基板１４の主面
に、例えばシリコン酸化膜からなる分離用のフィールド
絶縁膜１５を選択酸化法等によって選択的に形成する。

【００３８】続いて、半導体基板１４に対して酸化処理
を施すことにより、半導体基板１４の主面上に、例えば
厚さ１０ｎｍ程度のシリコン酸化膜等からなる絶縁膜１
６ａ〜１６ｃを形成する。

【００３９】この絶縁膜１６ａ, １６ｂは、それぞれＳ
ＲＡＭのメモリセルにおけるドライバＭＯＳ・ＦＥＴ
（駆動用トランジスタ）およびトランスファＭＯＳ・Ｆ
ＥＴ（転送用トランジスタ）のゲート絶縁膜である。ま
た、絶縁膜１６ｃは、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）のメモリセルにおけるトンネル絶縁膜である。

【００４０】その後、この半導体基板１４の主面上に、
例えばｎ形の低抵抗ポリシリコンをＣＶＤ法等によって
被着した後、これをフォトリソグラフィ技術およびエッ
チング技術によりパターニングする。

【００４１】これにより、ＳＲＡＭのメモリセルにおけ
るドライバＭＯＳ・ＦＥＴのゲート電極１７ａ、ＳＲＡ
ＭのメモリセルにおけるトランスファＭＯＳ・ＦＥＴの
ゲート電極１７ｂおよびフラッシュメモリ（ＥＥＰＲＯ
Ｍ）のメモリセルにおけるフローティングゲート用導体
膜１７ｃを形成する。

【００４２】次いで、ＳＲＡＭのメモリセルにおけるド
ライバＭＯＳ・ＦＥＴおよびトランスファＭＯＳ・ＦＥ
Ｔのソース・ドレイン用の半導体領域１８をイオン打ち
込み法等により形成する。この半導体領域１８には、例
えばリンまたはヒ素を導入する。これにより、ドライバ
ＭＯＳ・ＦＥＴＱｄｒおよびトランスファＭＯＳ・ＦＥ
ＴＱｔｒを形成する。

【００４３】続いて、半導体基板１４上に、例えばシリ
コン酸化膜およびシリコン窒化膜を下層から順に被着す
ることにより、例えば厚さ１５０Å〜２００Å程度の極
薄の絶縁膜をＣＶＤ法等により被着する。

【００４４】その後、その絶縁膜のうち、周辺回路領域
およびメモリセル選択ＭＯＳ・ＦＥＴ形成領域における
絶縁膜部分をフォトリソグラフィ技術およびエッチング
技術により除去することにより、層間絶縁膜１９ａ, １
９ｂを形成する。

【００４５】すなわち、本実施の形態ではＳＲＡＭおよ
びフラッシュメモリ（ＥＥＰＲＯＭ）の層間絶縁膜１９
ａ, １９ｂを同一工程で形成することにより、当該異種
メモリ混在形の半導体集積回路装置の全体的な製造工程
数を低減できる。したがって、当該半導体集積回路装置
の製造時間を短縮でき、かつ、製造コストを低減するこ
とができる。しかも、ＳＲＡＭでは記憶ノードプレート
の容量を増大できるのでα線に起因するソフトエラーの
発生率を低減でき、フラッシュメモリ（ＥＥＰＲＯＭ）
では動作速度の向上および消費電力の低減が可能とな
る。なお、このα線によるソフトエラーとは、宇宙線に
含まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジ
ン等に含まれる放射性原子から放出されたα線がメモリ
セルに入射することにより、データを破壊する現象であ
る。

【００４６】次いで、半導体基板１４に対して酸化処理
を施すことにより、図３に示すように、周辺回路領域に
おけるＭＯＳ・ＦＥＴのゲート絶縁膜２０を形成した
後、半導体基板１４の主面上に、例えばｎ形のポリシリ
コン膜およびシリコン酸化膜をＣＶＤ法等によって下層
から順に被着する。

【００４７】続いて、このポリシリコン膜および絶縁膜
をフォトリソグラフィ技術およびエッチング技術により
パターニングすることにより、ＳＲＡＭのメモリセルア
レイに記憶ノードプレート（第１の導体膜）２１ａを形
成し、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセル
アレイにコントロールゲート電極２１ｂおよびその上の
絶縁膜２２ａを形成し、メモリセル選択ＭＯＳ・ＦＥＴ
のゲート電極２１ｃおよびその上の絶縁膜２２ｂを形成
する。

【００４８】その後、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）において絶縁膜２２ａ, ２２ｂをエッチングマスク
として、フローティングゲート電極１９ｂをドライエッ
チング技術により除去することにより、図４に示すよう
に、フローティングゲート電極（浮遊ゲート電極）１７
ｃ1 を形成する。

【００４９】次いで、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）のメモリセルアレイにおける半導体基板１４にドレ
イン用の半導体領域２３ａ、ソース用の半導体領域２３
ｂおよびメモリセル選択ＭＯＳ・ＦＥＴのソース・ドレ
イン用の半導体領域２３ｃをイオン打ち込み法等によっ
て形成する。これにより、メモリセル選択ＭＯＳ・ＦＥ
ＴＱｓを形成する。なお、半導体領域２３ａ〜２３ｃに
は、例えばリンまたはヒ素が導入されてｎ形に設定され
ている。

【００５０】また、フラッシュメモリ（ＥＥＰＲＯＭ）
のメモリセルアレイにおける半導体基板１４にソース線
用の半導体領域２４をイオン打ち込み法等により自己整
合的に形成する。これにより、フラッシュメモリ（ＥＥ
ＰＲＯＭ）のメモリセルを構成する２層ゲート構造のＭ
ＩＳ・ＦＥＴＱｍを形成する。なお、半導体領域２４に
は、例えばリンまたはヒ素が導入されｎ形に設定されて
いる。

【００５１】次いで、図５に示すように、半導体基板１
４の主面上に、例えばシリコン酸化膜等からなる層間絶
縁膜２５をＣＶＤ法等によって被着した後、この層間絶
縁膜２５に、半導体領域１８, ２３ｃ, ２３ａが露出す
るような接続孔２６ａ〜２６ｃをフォトリソグラフィ技
術およびドライエッチング技術により穿孔する。なお、
接続孔２６ａの側面の一部からはドライバＭＯＳ・ＦＥ
Ｔのゲート電極１７ａおよび記憶ノードプレート２１ａ
の一部が露出されている。

【００５２】続いて、この層間絶縁膜２５上に、例えば
ポリシリコン膜を堆積した後、このポリシリコン膜にお
いてフラッシュメモリ（ＥＥＰＲＯＭ）のサブビット線
形成領域には、例えばリンまたはヒ素等の不純物を導入
する。ただし、この際、ＳＲＡＭの負荷抵抗素子形成領
域には当該不純物を導入しない。

【００５３】その後、当該ポリシリコン膜をフォトリソ
グラフィ技術およびドライエッチング技術によりパター
ニングすることにより、ＳＲＡＭのメモリセルアレイに
は、負荷抵抗（負荷抵抗素子）２７Ｒを有する導体膜２
７ａを形成し、かつ、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）のメモリセルアレイには、サブビット線２７ＳＢを
形成する。

【００５４】すなわち、本実施の形態ではＳＲＡＭにお
ける負荷抵抗用の導体膜２７ａとフラッシュメモリ（Ｅ
ＥＰＲＯＭ）のサブビット線２７ＳＢを同一工程で形成
することにより、当該混在形の半導体集積回路装置の製
造工程数を低減できる。したがって、当該半導体集積回
路装置の製造時間を短縮でき、かつ、製造コストを低減
することができる。しかも、フラッシュメモリ（ＥＥＰ
ＲＯＭ）において、このサブビット線２７ＳＢを有する
構造を採用することで、メインビット線に高電圧を印加
できるので、フラッシュメモリ（ＥＥＰＲＯＭ）におけ
るアクセス速度を向上させることができる。

【００５５】次いで、図６に示すように、層間絶縁膜２
５上に、例えばシリコン酸化膜等からなる層間絶縁膜２
８をＣＶＤ法等によって被着することで導体膜２７ａお
よびサブビット線２７ＳＢを被覆した後、層間絶縁膜２
５, ２８に半導体領域１８,２３ｃが露出するような接
続孔２９を穿孔する。

【００５６】続いて、その層間絶縁膜２８上に、例えば
アルミニウムまたはアルミニウム−シリコン−銅合金か
らなる導体膜をスパッタリング法等によって被着した
後、これをフォトリソグラフィ技術およびエッチング処
理によりパターニングすることで、ＳＲＡＭのビット線
３０Ｂおよびフラッシュメモリ（ＥＥＰＲＯＭ）のメイ
ンビット線３０ＭＢを形成する。

【００５７】その後、層間絶縁膜２８上に表面保護膜を
ＣＶＤ法等によって被着してビット線３０Ｂおよびメイ
ンビット線３０ＭＢを被覆した後、ボンディングパッド
領域を形成してＳＲＡＭおよびフラッシュメモリ（ＥＥ
ＰＲＯＭ）の混在形の半導体集積回路装置を製造する。

【００５８】このような半導体集積回路装置のＳＲＡＭ
のメモリセルアレイの要部拡大平面図およびメモリセル
の回路図を図７および図８に示す。また、フラッシュメ
モリ（ＥＥＰＲＯＭ）のメモリセルアレイの要部拡大平
面図およびメモリセルの回路図を図９および図１０に示
す。なお、図７のＡ−Ａ線は図２〜図６のＡ−Ａ線領域
に対応している。また、図９のＢ−Ｂ線およびＣ−Ｃ線
は図２〜図６のＢ−Ｂ線領域およびＣ−Ｃ線領域に対応
している。

【００５９】図７および図８に示すように、ＳＲＡＭの
メモリセルは、一対のドライバＭＯＳ・ＦＥＴＱｄｒ
と、一対のトランスファＭＯＳ・ＦＥＴＱｔｒと、一対
の負荷抵抗２７Ｒとを有している。

【００６０】一対のドライバＭＯＳ・ＦＥＴＱｄｒのゲ
ート電極１７ａのパターンは、互いにほぼ平行に配置さ
れている。また、２つの記憶ノードプレート２１ａは、
ゲート電極１７ａに対して交差する方向に延びて配置さ
れている。このゲート電極１７ａと記憶ノードプレート
２１ａとの平面的な重なり領域に上記した容量が形成さ
れる。

【００６１】また、一対のトランスファＭＯＳ・ＦＥＴ
Ｑｔｒのゲート電極１７ｂは、１つのワード線ＷＬの一
部で構成されている。すなわち、一対のトランスファＭ
ＯＳ・ＦＥＴＱｔｒのゲート電極１７ｂは互いに電気的
に接続されている。このワード線ＷＬは、記憶ノードプ
レート２１ａの延在方向に延在するパターンとなってい
る。また、ビット線３０Ｂは、ワード線ＷＬに対して垂
直な方向に延在するパターンとなっている。

【００６２】図９および図１０に示すように、フラッシ
ュメモリ（ＥＥＰＲＯＭ）のメモリセルは、１つの２層
ゲート構造のＭＩＳ・ＦＥＴＱｍで構成されている。こ
のＭＩＳ・ＦＥＴＱｍのコントロールゲート電極２１ｂ
は図９の横方向に延在するワード線Ｗｌｆの一部で構成
されている。ソース線用の半導体領域２４は、そのワー
ド線ＷＬｆと平行に延在されている。サブビット線２７
ＳＢはワード線ＷＬｆに対して垂直な方向に延在されて
いる。なお、隣接するサブビット線２７ＳＢは図９では
分かれて記載されているが、実際は端部で折れ曲がり一
体となっている。また、メインビット線３０ＭＢはサブ
ビット線２７ＳＢと平行に延在されている。

【００６３】このような本実施の形態によれば、以下の
効果を得ることが可能となる。

【００６４】(1).ＳＲＡＭの一部とフラッシュメモリ
（ＥＥＰＲＯＭ）の一部とを同一工程で形成することに
より、ＳＲＡＭとフラッシュメモリ（ＥＥＰＲＯＭ）と
を同一半導体基板に有する異種メモリ混在形の半導体集
積回路装置における全体的な製造工程数を低減すること
が可能となる。このため、当該半導体集積回路装置の製
造時間を短縮することが可能となる。また、当該半導体
集積回路装置の製造コストを低減することが可能とな
る。

【００６５】(2).ＳＲＡＭおよびフラッシュメモリ（Ｅ
ＥＰＲＯＭ）の層間絶縁膜１９ａ, １９ｂを同じ工程で
形成することにより、ＳＲＡＭとフラッシュメモリ（Ｅ
ＥＰＲＯＭ）との混在形の半導体集積回路装置の全体的
な製造工程数を低減することができる。したがって、当
該半導体集積回路装置の製造時間を短縮でき、かつ、製
造コストを低減することが可能となる。

【００６６】(3).上記(2) により、層間絶縁膜１９ａ,
１９ｂを共通化することで、ＳＲＡＭ形成領域において
は、層間絶縁膜１９ａが、極薄であり、かつ、シリコン
窒化膜等のような誘電率の高い絶縁膜を有することによ
り、ＳＲＡＭのドライバＭＯＳ・ＦＥＴのゲート電極１
７ａと後述の記憶ノードプレートとの間に形成される容
量を増大させることができるので、α線によるソフトエ
ラー発生率を低減することが可能となる。

【００６７】(4).上記(2) により、層間絶縁膜１９ａ,
１９ｂを共通化することで、フラッシュメモリ（ＥＥＰ
ＲＯＭ）においては、層間絶縁膜１９ｂにシリコン窒化
膜を設けたことにより、層間絶縁膜１９ｂをシリコン酸
化膜のみで形成した場合に比べて層間絶縁膜１９ｂにお
けるキャリアのバンドギャップを大きくすることができ
るので、フローティングゲート電極と後述のコントロー
ルゲート電極との間に流れるリーク電流を抑えることが
でき、フラッシュメモリ（ＥＥＰＲＯＭ）の信頼性を向
上させることが可能となる。

【００６８】(5).上記(4) により、当該リーク電流を抑
えることができるので、層間絶縁膜１９ｂの薄膜化が可
能となる。この層間絶縁膜１９ｂの薄膜化により、コン
トロールゲート電極２１ｂからの電圧をフローティング
ゲート電極１７ｃ1 に良好に伝達することができるの
で、当該メモリセルの書き込み消去の場合の動作速度を
向上させることが可能となる。また、当該メモリセルに
おける書き込み電流等を低減できるので消費電力を低く
抑えることが可能となる。

【００６９】(6).ＳＲＡＭにおける負荷抵抗用の導体膜
２７ａとフラッシュメモリ（ＥＥＰＲＯＭ）のサブビッ
ト線２７ＳＢとを同一工程で形成することにより、当該
混在形の半導体集積回路装置の製造工程数を低減でき
る。したがって、当該半導体集積回路装置の製造時間を
短縮でき、かつ、製造コストを低減することが可能とな
る。

【００７０】(7).上記(6) により、フラッシュメモリ
（ＥＥＰＲＯＭ）において、このサブビット線２７ＳＢ
を有する構造を採用することで、メインビット線３０Ｍ
Ｂに高電圧を印加できるので、フラッシュメモリ（ＥＥ
ＰＲＯＭ）におけるアクセス速度を向上させることが可
能となる。

【００７１】（実施の形態２）図１１は本発明の他の実
施の形態である半導体集積回路装置の要部拡大断面図で
ある。

【００７２】本実施の形態２においては、ＳＲＡＭの負
荷抵抗素子としてｐチャネル形のＭＯＳ・ＦＥＴＱｒｐ
を採用した。これ以外は、前記実施の形態１と同じであ
る。このｐチャネル形のＭＯＳ・ＦＥＴＱｒｐは、ドラ
イバＭＯＳ・ＦＥＴＱｄｒの上方に設けられており、前
記実施の形態１における記憶ノードプレート２１ａがゲ
ート電極に該当し、サブビット線２７ＳＢの形成と同時
に形成される導体膜２７ａにおいて、当該ゲート電極直
上に位置する部分がチャネル領域に該当し、その両側が
ソース・ドレイン領域に該当する。このチャネル領域に
は、しきい設定のための不純物導入が行われており、ま
た、ソース・ドレイン領域には、例えばホウ素等が導入
されｐ形に設定されている。

【００７３】このような本実施の形態２においても前記
実施の形態１と同様の効果が得られる。

【００７４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７５】例えば前記実施の形態１, ２においては、
素子分離領域をフィールド絶縁膜で形成した場合につい
て説明したが、これに限定されるものではなく種々変更
可能であり、例えば半導体基板の厚さ方向に掘られた溝
内にシリコン酸化膜等からなる絶縁膜を埋め込むことで
形成される溝形素子分離部を形成しても良い。

【００７６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍおよびフラッシュメモリ（ＥＥＰＲＯＭ）を有する異
種メモリ混在形の半導体集積回路装置技術に適用した場
合について説明したが、それに限定されるものではな
く、例えばＳＲＡＭ、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）およびマイクロプロセッサを有するロジック−メモ
リ混在形の半導体集積回路装置技術等に適用できる。

【００７７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７８】(1).本発明によれば、スタティックメモリ
の製造工程の一部と不揮発性メモリの製造工程の一部と
を共通化することにより、スタティックメモリと不揮発
性メモリとを有する混在形の半導体集積回路装置の製造
工程数を低減することが可能となる。

【００７９】(2).本発明によれば、浮遊ゲート電極と制
御ゲート電極との間の絶縁膜により、スタティックメモ
リにおいて容量を形成する駆動用トランジスタのゲート
電極と第１の導体膜との間の絶縁膜を形成することによ
り、当該絶縁膜を極薄にすることができるので、スタテ
ィックメモリのメモリセルサイズの増大を招くことな
く、当該容量を増大させることが可能となる。したがっ
て、スタティックメモリと不揮発性メモリとを有する混
在形の半導体集積回路装置の製造工程数を低減すること
ができ、しかも、α線によるソフトエラー発生率を低減
することが可能となり当該異種メモリ混在形の半導体集
積回路装置の信頼性を向上させることが可能となる。

【００８０】(3).本発明によれば、スタティックメモリ
において容量を形成する駆動用トランジスタのゲート電
極と第１の導体膜との間に、誘電率の高いシリコン窒化
膜を有する絶縁膜を形成することにより、スタティック
メモリのメモリセルサイズの増大を招くことなく、当該
容量をさらに増大させることが可能となる。したがっ
て、スタティックメモリと不揮発性メモリとを有する混
在形の半導体集積回路装置の製造工程数を低減すること
ができ、しかも、α線によるソフトエラー発生率を低減
することが可能となり当該異種メモリ混在形の半導体集
積回路装置の信頼性を向上させることが可能となる。

【００８１】(4).本発明によれば、スタティックメモリ
の負荷抵抗素子形成用の導体膜のパターニングに際し
て、不揮発性メモリのサブビット線を形成することによ
り、スタティックメモリと不揮発性メモリとを有する混
在形の半導体集積回路装置の製造工程数を低減すること
ができ、しかも、メインビット線に高電圧を印加できる
ので、不揮発性メモリにおけるアクセス速度を向上させ
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の回路構成の説明
図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図７】図６のＳＲＡＭのメモリセルの平面図である。

【図８】図７のＳＲＡＭのメモリセルの回路図である。

【図９】図６のフラッシュメモリ（ＥＥＰＲＯＭ）のメ
モリセルの平面図である。

【図１０】図９のフラッシュメモリ（ＥＥＰＲＯＭ）の
メモリセルの回路図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】

１ メモリセルアレイ ２ メモリセルアレイ ３Ａ Ｘデコーダ ３Ｂ Ｘデコーダ ４ Ｙデコーダ ５ Ｙゲート ６ センスアンプ ７ 入出力バッファ ８ 高電圧発生回路 ９ 制御回路 １０ コマンドデコーダ １１ 高電圧検出回路 １２ アドレスバッファ １３ コントロールバッファ １４ 半導体基板 １５ フィールド絶縁膜 １６ａ〜１６ｃ 絶縁膜 １７ａ ゲート電極 １７ｂ ゲート電極 １７ｃ フローティングゲート用導体膜 １７ｃ1 フローティングゲート電極（浮遊ゲート電極） １８ 半導体領域 １９ａ 層間絶縁膜 １９ｂ 層間絶縁膜 ２０ ゲート絶縁膜 ２１ａ 記憶ノードプレート ２１ｂ コントロールゲート電極（制御ゲート電極） ２１ｃ ゲート電極 ２２ａ, ２２ｂ 絶縁膜 ２３ａ 半導体領域 ２３ｂ 半導体領域 ２３ｃ 半導体領域 ２４ 半導体領域 ２５ 層間絶縁膜 ２６ａ〜２６ｃ 接続孔 ２７ａ 導体膜 ２７Ｒ 負荷抵抗（負荷抵抗素子） ２７ＳＢ サブビット線 ２８ 層間絶縁膜 ２９ 接続孔 ３０Ｂ ビット線 ３０ＭＢ メインビット線 ＷＬ ワード線 Ｗｌｆ ワード線 Ｑｄｒ ドライバＭＯＳ・ＦＥＴ（駆動用トランジス
タ） Ｑｔｒ トランスファＭＯＳ・ＦＥＴ（転送用トランジ
スタ） Ｑｍ ＭＩＳ・ＦＥＴ Ｑｓ メモリセル選択ＭＯＳ・ＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (9)

【特許請求の範囲】
1. 【請求項１】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に第１の絶縁膜を介して第１の導体膜を設け容量を構成
   する構造を有し、前記不揮発性メモリのメモリセルは浮
   遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極
   を積み重ねてなる構造を有する半導体集積回路装置の製
   造方法であって、前記第１の絶縁膜と、前記第２の絶縁
   膜との被着処理を同一工程時に行うことを特徴とする半
   導体集積回路装置の製造方法。
2. 【請求項２】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に第１の絶縁膜を介して第１の導体膜を設け容量を構成
   する構造を有し、前記不揮発性メモリのメモリセルは浮
   遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極
   を積み重ねてなる構造を有する半導体集積回路装置の製
   造方法であって、（ａ）前記駆動用トランジスタのゲー
   ト電極および浮遊ゲート電極形成用の導体膜を被覆する
   絶縁膜を被着する工程と、（ｂ）前記絶縁膜をパターニ
   ングすることにより、前記第１の絶縁膜を形成する工程
   と、（ｃ）前記絶縁膜上に前記第１の導体膜および制御
   ゲート電極を同時にパターニングする工程と、（ｄ）前
   記制御ゲート電極をマスクとして下層の絶縁膜および浮
   遊ゲート電極形成用の導体膜をパターニングして、前記
   第２の絶縁膜および浮遊ゲート電極を形成する工程とを
   有することを特徴とする半導体集積回路装置の製造方
   法。
3. 【請求項３】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に第１の絶縁膜を介して第１の導体膜を設け容量を構成
   する構造を有し、前記不揮発性メモリのメモリセルは浮
   遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極
   を積み重ねてなる構造を有する半導体集積回路装置の製
   造方法であって、（ａ）前記駆動用トランジスタのゲー
   ト絶縁膜、前記スタティックメモリのメモリセルにおけ
   る転送用トランジスタのゲート絶縁膜および前記不揮発
   性メモリのメモリセルにおけるトンネル絶縁膜を同時に
   形成する工程と、（ｂ）前記駆動用トランジスタのゲー
   ト電極、前記スタティックメモリのメモリセルにおける
   転送用トランジスタのゲート電極および前記浮遊ゲート
   電極形成用の導体膜を同時にパターニングする工程と、
   （ｃ）前記駆動用トランジスタのゲート電極、前記転送
   用トランジスタのゲート電極および浮遊ゲート電極形成
   用の導体膜を被覆する絶縁膜を被着する工程と、（ｄ）
   前記絶縁膜をパターニングすることにより、前記第１の
   絶縁膜を形成する工程と、（ｅ）前記絶縁膜上に前記第
   １の導体膜および制御ゲート電極を同時にパターニング
   する工程と、（ｆ）前記制御ゲート電極をマスクとして
   下層の絶縁膜および浮遊ゲート電極形成用の導体膜をパ
   ターニングして、前記第２の絶縁膜および浮遊ゲート電
   極を形成する工程とを有することを特徴とする半導体集
   積回路装置の製造方法。
4. 【請求項４】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に負荷抵抗素子形成用の導体膜を有し、前記不揮発性メ
   モリのメモリセルは浮遊ゲート電極上に第２の絶縁膜を
   介して制御ゲート電極を積み重ね、かつ、ビット線をメ
   インビット線とサブビット線とに分割した構造を有する
   半導体集積回路装置の製造方法であって、前記負荷抵抗
   素子形成用の導体膜と、前記サブビット線とのパターニ
   ング工程を同一工程で行うことを特徴とする半導体集積
   回路装置の製造方法。
5. 【請求項５】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に第１の絶縁膜を介して第１の導体膜を設け容量を構成
   し、かつ、その上に負荷抵抗素子形成用の導体膜を有
   し、前記不揮発性メモリのメモリセルは浮遊ゲート電極
   上に第２の絶縁膜を介して制御ゲート電極を積み重ね、
   かつ、ビット線をメインビット線とサブビット線とに分
   割した構造を有する半導体集積回路装置の製造方法であ
   って、（ａ）前記第１の絶縁膜と、前記第２の絶縁膜と
   の被着処理を同一工程時行い、（ｂ）前記負荷抵抗素子
   形成用の導体膜と、前記サブビット線とのパターニング
   工程を同一工程で行うことを特徴とする半導体集積回路
   装置の製造方法。
6. 【請求項６】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に第１の絶縁膜を介して第１の導体膜を設け容量を構成
   し、かつ、その上に負荷抵抗素子形成用の導体膜を有
   し、前記不揮発性メモリのメモリセルは浮遊ゲート電極
   上に第２の絶縁膜を介して制御ゲート電極を積み重ね、
   かつ、ビット線をメインビット線とサブビット線とに分
   割した構造を有する半導体集積回路装置の製造方法であ
   って、（ａ）前記駆動用トランジスタのゲート絶縁膜、
   前記スタティックメモリのメモリセルにおける転送用ト
   ランジスタのゲート絶縁膜および前記不揮発性メモリの
   メモリセルにおけるトンネル絶縁膜を同時に形成する工
   程と、（ｂ）前記駆動用トランジスタのゲート電極、前
   記スタティックメモリのメモリセルにおける転送用トラ
   ンジスタのゲート電極および前記浮遊ゲート電極形成用
   の導体膜を同時にパターニングする工程と、（ｃ）前記
   駆動用トランジスタのゲート電極、前記転送用トランジ
   スタのゲート電極および浮遊ゲート電極形成用の導体膜
   を被覆する絶縁膜を被着する工程と、（ｄ）前記絶縁膜
   をパターニングすることにより、前記第１の絶縁膜を形
   成する工程と、（ｅ）前記絶縁膜上に前記第１の導体膜
   および制御ゲート電極を同時にパターニングする工程
   と、（ｆ）前記制御ゲート電極をマスクとして下層の絶
   縁膜および浮遊ゲート電極形成用の導体膜をパターニン
   グして、前記第２の絶縁膜および浮遊ゲート電極を形成
   する工程と、（ｇ）前記スタティックメモリのメモリセ
   ルおよび不揮発性メモリのメモリセルを覆う層間絶縁膜
   を被着した後、その所定の位置に半導体基板の一部が露
   出するような接続孔を穿孔する工程と、（ｈ）前記層間
   絶縁膜上に導体膜を被着した後、これをパターニングす
   ることにより、前記負荷抵抗素子形成用の導体膜および
   サブビット線を形成する工程とを有することを特徴とす
   る半導体集積回路装置の製造方法。
7. 【請求項７】 請求項１、２、３または６記載の半導体
   集積回路装置の製造方法において、前記第１の導体膜は
   スタティックメモリの記憶ノードプレートを構成するこ
   とを特徴とする半導体集積回路装置の製造方法。
8. 【請求項８】 請求項１、２、３または６記載の半導体
   集積回路装置の製造方法において、前記第１の絶縁膜お
   よび第２の絶縁膜は、シリコン酸化膜上にシリコン窒化
   膜を積み重ねてなることを特徴とする半導体集積回路装
   置の製造方法。
9. 【請求項９】 同一の半導体基板にスタティックメモリ
   と不揮発性メモリとを備え、前記スタティックメモリは
   メモリセルにおける駆動用トランジスタのゲート電極上
   に第１の絶縁膜を介して第１の導体膜を設け容量を構成
   する構造を有し、前記不揮発性メモリのメモリセルは浮
   遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極
   を積み重ねてなる構造を有する半導体集積回路装置であ
   って、前記第１の絶縁膜と前記第２の絶縁膜とが同一材
   料からなることを特徴とする半導体集積回路装置。