JPS6318865B2 - - Google Patents

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JPS6318865B2
JPS6318865B2 JP55081724A JP8172480A JPS6318865B2 JP S6318865 B2 JPS6318865 B2 JP S6318865B2 JP 55081724 A JP55081724 A JP 55081724A JP 8172480 A JP8172480 A JP 8172480A JP S6318865 B2 JPS6318865 B2 JP S6318865B2
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fet
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drain
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Description

【発明の詳細な説明】 本発明はフローテイングゲートを有したIG−
FET（絶縁ゲート型電界効果トランジスタ）をメ
モリーセルとする不揮発性半導体メモリーに関す
る。
フローテイングゲートを有する不揮発性半導体
メモリーセルを第１図ａ〜ｂに示す。第１図ａは
同セルのパターン平面図であり、同図ｂは同図ａ
のＢ−Ｂ線に沿う断面図、同図ｃは同図ａのＣ−
Ｃ線に沿う断面図、同図ｄは同図ａのメモリーセ
ルの容量形成状態を示す図である。このメモリー
セルは、第１図ｄに示される如くフローテイング
ゲートFGとコントロールゲートCG間の容量C1、
フローテイングゲートFGとチヤンネル間の容量
C2、またフローテイングゲートFGとドレイン領
域Ｄ間の容量C4、フローテイングゲートFGとソ
ース領域Ｓ間の容量C5、そして第１図ｃに示さ
れるフローテイングゲートFGと半導体基板１間
の容量C3を有している。
また半導体メモリーにおいては、コントロール
ゲートが行線に、ドレインが列線に接続された多
数のメモリーマトリツクスから成り立つている。
そしてそのメモリーセルにデータの書き込みが行
なわれる時、選択された列線及び行線に高電圧
（例えば25V）が印加され、この行線（コントロ
ールゲート）及び列線（ドレイン）に高電圧が印
加されたメモリーセルにデータの書き込みが行な
われる。上記列線には他のメモリーセルのドレイ
ンが多数接続されているが、これらは非選択の行
線つまりコントロールゲートが零Ｖのため、デー
タ書き込みは行なわれない。このコントロールゲ
ートが零Ｖ、ドレインに高電圧が印加されている
メモリーセルのドレイン電位をVDとすれば、フ
ローテイングゲートの電位VFは次の(1)式のよう
になる。
VF＝C4／C1＋C2＋C3＋C4＋C5VD ……(1) 今簡単化のために、ドレインＤとフローテイン
グゲートFG間の容量C4は、ドレイン拡散層Ｄの
フローテイングゲート下へ延びた分（横方向拡散
距離）xj（第１図(d)参照）で決まるとする。また
一般によく用いられるようにフローテイングゲー
ト幅FWは、チヤンネル幅CWの３倍、フローテ
イングゲート長はFLとする。いま一例としてFL
＝5μ，xj＝1.2μ、またゲート膜厚を1000Å、フロ
ーテイングゲートFGとコントロールゲートCGの
間隔を1500Å、フローテイングゲートFGと基板
１の間隔を7000Åとすると、前記(1)式は下記の(2)
式のようになる。
VF≒0.073×VD ……(2) ここでメモリーセルにプログラム即ちフローテ
イングゲートに電子を注入するために、１つのメ
モリーセルのコントロールゲート及びドレインに
高電圧を印加した場合、このメモリーセルと列線
つまりドレインを共通にする非選択のメモリーセ
ル、つまりコントロールゲートが零Ｖのメモリー
セルのフローテイングゲートの電位は、ドレイン
が20V（＝VD）とすれば、(2)式より1.46Vとなる。
即ちこの非選択のメモリーセルは、フローテイン
グゲートに１，46Vの電圧が印加されたのと同様
な状態になつている。従つてこのメモリーセル
は、フローテイングゲートを基準として考えれ
ば、スレツシヨルド電圧Vthが1.46V以上ないと
導通してしまう。ところが実際メモリーセルの
Vthは、このメモリーの読み出し速度に関係して
くる。即ちVthはその値が低いほど、メモリーセ
ルはより多くの電流を流すことができるため、列
線の充放電時間を短くすることができる。そこで
上記Vthは約1V程度つまりフローテイングゲート
に1Vの電位が印加された時導通するようなメモ
リーセルが使用されている。この時選択列線に接
続されている非選択のメモリーセルは、少なくは
あるが電流が流れてしまう。従つて、もしメモリ
ー容量が多いつまり同一半導体チツプ上により多
くのメモリーセルをのせるような場合、同一列線
につながるメモリーセルの数も多くなり、この非
選択のメモリーセルに流れる電流の総和も無視で
きない大きさになる。この電流のため、データ書
き込み時に列線の電位が下がつて書き込み時間が
長くかかつたりする問題が生じ、また書き込み時
に非選択なメモリーセルに電流が流れるため、非
選択メモリーセルに誤書き込みをするといつた問
題が出てきた。
上記列線の電位の低下に対処するためには、デ
ータ書き込み用にいる負荷トランジスタに大きな
通電能力を特たせる方法がある。しかしこの場
合、同一列線に接続されている非選択のトランジ
スタが、書き込まれている即ちフローテイングゲ
ートに電子が注入されてスレツシヨルド電圧Vth
が高くなつている場合には、選択されたトランジ
スタ１つに負荷トランジスタからの電流が供給さ
れるため、メモリーセルに対して大きすぎる負荷
トランジスタとなり、メモリーセルが破壊する危
険がある。
ところで前記(1)式より、同一のドレイン電位
VDに対しコントロールゲート電位VFを小さくす
す方法の１つに、フローテイングゲートとドレイ
ン間の容量C4を小さくする方法があることが分
る。つまり容量C1〜C3、C5に対して容量C4の割
合を減らせばよいのである。そのためにメモリー
セルのサイズを変えずに容量C4を小さくするに
は、横方向拡散距離xjを小さくすればよい。しか
し単にxjを小さくすれば接合深さも小となつて、
PN接合のブレークダウン電圧が低くなり、また
このブレークダウン電圧を高く保持したままxjを
小さくするには、第１図ｄのN+領域の不純物濃
度を薄くすればよいが、このN+領域の濃度を薄
くすれば該N+領域の低抗値が高くなり、他の電
気的特性に悪影響を及ぼす。従来このN+領域は、
第２図に示されるようにフローテイングゲート
FGをマスクとして自己整合的に作られた。この
ためセルアレイの周辺回路のIG−FET１１と同
一の横方向拡散距離xjを持つことになる。従つて
メモリーセルのサイズ縮小化のために、メモリー
セルに占めるxjの割合を小さくするにも限界があ
つた。
本発明は上記実情に鑑みてなされたもので、メ
モリーセルを構成するIG−FETのフローテイン
グゲートとドレイン領域の重なつた部分が、他の
IG−FETのゲートとドレイン領域の重なつた部
分よりも短くなるように形成することにより、前
記各問題点を一掃することができる不揮発性半導
体メモリー及びその製造方法を提供しようとする
ものである。
以下図面を参照して本発明の一実施例を説明す
る。第３図は同実施例を示す集積回路構成図であ
るが、第２図のものと対応するので、対応個所に
は同一符号を付して説明を省略し、特徴とする点
のみを説明する。本実施例の特徴は、第３図に示
される如くコントロールゲートCGをマスクとし
て不純物を導入し、自己整合的にN+領域（ソー
ス、ドレイン）Ｓ、Ｄを形成する。この時同時に
セルアレイの周辺回路のIG−FET１１のN+領域
１２，１３も、ゲート１４をマスクとして自己整
合的に形成される。
このような構成であれば、フローテイングゲー
トFGの直下に位置するN+領域Ｓ，Ｄの部分は、
第２図の場合より少くなるし、またフローテイン
グゲートFGから見た横方向拡散距離は周辺回路
のIG−FET１１のxjよりも小さくなる。従つて
前記(1)式の容量C4が小となつて、非選択メモリ
ーセルのフローテイングゲート電位VFが小とな
ることにより、前述のデータ書き込み時間が長く
なつたり、非選択メモリーセルに誤書き込みした
りする問題が回避できる。N+領域Ｓ，Ｄは従来
と同じ接合深さをもつため、該N+領域の低抗を
小さく保持できて他の電気的特性に悪影響を及ぼ
すこともない。従来と同じ接合深さをもつため、
PN接合のブレークダウン電圧も従来と同等にす
ることができる。またフローテイングゲートFG
の直下の横方向拡散距離も従来より小さくできる
ため、メモリーセルの徴細化も可能となる。
第４図は第３図の構成を得る製造方法の一例を
示す。まずＰ型半導体基板２１を用意し、この基
板２１を写真蝕刻技術により選択酸化することに
より、第４図ａに示す如くフイールド酸化膜２２
を形成する。次に第４図ｂに示す如く基板２１の
露出部に、熱酸化によりゲート酸化膜２３を形成
し、更にその上に、CVD法を用いてポリシリコ
ン層２４を積層する。次に第４図ｃに示す如くポ
リシリコン層２４及びゲート酸化膜２３を、写真
蝕刻技術で選択的に除去することにより、後にフ
ローテイングゲートとなる部分及び周辺トランジ
スタのゲート部分を形成する。次に第４図ｄに示
す如く熱酸化法で基板上に酸化膜２５を形成し、
更にその上にCVD法により、ポリシリコン層２
６を積層形成する。次に第４図ｅに示すようにポ
リシリコン層２６及び酸化膜２５を、写真蝕刻技
術を用いて選択的に除去し、これにより露出され
た基板部に、ポリシリコン層２６をマスクとして
Ｎ型不純物のイオン注入又は固相拡散を行なう。
その後この部分を加熱すれば、ソースまたはドレ
イン領域を構成するN+層２７1〜２７4が形成さ
れるものである。第４図ｆは加熱後のN+の様子
を示している。
第５図は第３図の構成を得る製造方法の他の例
を示す。まずＰ型基板３１を用意し、この基板３
１を写真蝕刻技術を用い選択酸化することによ
り、第５図ａに示す如くフイールド酸化膜３２を
形成し、更に基板３１の露出部に熱酸化によりゲ
ート酸化膜３３を形成する。次に第５図ｂに示す
如くCVD法を用いてゲート酸化膜３３上に、燐
を含むポリシリコン層３４を積層形成する。次に
第５図ｃに示す如くセルアレイの周辺回路のトラ
ンジスタ形成予定部のポリシリコン層３４及び酸
化膜３３を除去してから、第５図ｄに示く如く全
面に薄い酸化膜３５を形成、更にその上にポリシ
リコン層３６を形成、更にその上に酸化膜３７を
積層形成する。次に写真蝕刻技術を用いてIG−
FET形成予定部以外の酸化膜３７、ポリシリコ
ン層３６、酸化膜３５を、第５図ｅに示す如く除
去し、次いでセルアレイ部のポリシリコン層３
４、酸化膜３３を、酸化膜３７をマスクとして第
５図ｆの如く除去する。この時ポリシリコン層３
４には、前述した如く燐が含まれているため該ポ
リシリコン層３４はポリシリコン層３６よりエツ
チング速度が早く、従つてポリシリコン層３４は
適当な時間オーバーエツチングすることにより、
そ幅がポリシリコン層３６の幅より、短く出来
る。その後露出した基板部に、ポリシリコン膜３
６をマスクとしてＮ型不純物のイオン注入を行な
い、更に加熱工程を行えば、IG−FETのソース、
ドレインを構成するN+層３８1〜３８4が形成さ
れるものである。第５図ｈは、加熱工程後のN+
の様子を示している。
以上説明した如く本発明によれば、メモリーセ
ルを構成するIG−FETのフローテイングゲート
とドレイン領域の重なつた部分が、他のIG−
FETのゲートとドレイン領域の重なつた部分よ
りも短くしたので、データ書き込み時間が長くな
つたり、非選択メモリーセルに誤書き込みすると
いつた従来の問題点が回避でき、またIG−FET
の電気的特性も良好に保持でき、またPN接合部
のブレークダウン電圧を低下させることなく、メ
モリーセルの微細化も可能となる等の利点を有し
た不揮発性半導体メモリーが提供できるものであ
る。
【図面の簡単な説明】
第１図ａは不揮発性メモリーセルの構成を示す
パターン平面図、同図ｂは同図ａのＢ−Ｂ線に沿
う断面図、同図ｃは同図ａのＣ−Ｃ線に沿う断面
図、同図ｄは同図ａの容量形成状態を示す図、第
２図は従来の不揮発性メモリーを示す集積回路断
面図、第３図は本発明の一実施例を説明するため
の集積回路断面図、第４図ａ〜ｆ、第５図ａ〜ｈ
は同構成を得るための工程説明図である。 CG……コントロールゲート、FG……フローテ
イングゲート、Ｓ……ソース、Ｄ……ドレイン、
１……半導体基板、１１……IG−FET、１２，
１３……N+層（ソース、ドレイン）。

Claims (1)

  1. 【特許請求の範囲】 １ フローテイングゲートを有しかつメモリーセ
    ルを構成するIG−FETを、他のIG−FETと共に
    同一の半導体基板に設けた不揮発性半導体メモリ
    ーにおいて、前記メモリーセルを構成するIG−
    FETのフローテイングゲートとドレイン領域の
    重なつた部分が、前記他のIG−FETのゲートと
    ドレイン領域の重なつた部分よりも短くしたこと
    を特徴とする不揮発性半導体メモリー。 ２ 半導体基板上に絶縁膜を介してフローテイン
    グゲート層を形成する工程と、前記フローテイン
    グゲート層上に絶縁膜を介して前記フローテイン
    グゲート層より広幅のコントロールゲート層を形
    成する工程と、前記コントロールゲート層をマス
    クとしてイオン注入で前記半導体基板に不純物を
    導入することによりソース、ドレイン領域を形成
    する工程とを具備したことを特徴とする不揮発性
    半導体メモリーの製造方法。
JP8172480A 1980-06-17 1980-06-17 Nonvolatile semiconductor memory and manufacture therefor Granted JPS577162A (en)

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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56116670A (en) * 1980-02-20 1981-09-12 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
JPS5974677A (ja) * 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
US4949154A (en) * 1983-02-23 1990-08-14 Texas Instruments, Incorporated Thin dielectrics over polysilicon
USRE34535E (en) * 1983-02-23 1994-02-08 Texas Instruments Incorporated Floating gate memory with improved dielectric
US4697330A (en) * 1983-02-23 1987-10-06 Texas Instruments Incorporated Floating gate memory process with improved dielectric
DE3316096A1 (de) * 1983-05-03 1984-11-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von speicherzellen mit einem ein schwebendes gate aufweisenden mos-feldeffekttransistor
US4683641A (en) * 1983-08-01 1987-08-04 Gte Communication Systems Corp. Method of coding a MOS ROM array
JPS60234372A (ja) * 1984-05-07 1985-11-21 Toshiba Corp 半導体装置の製造方法
US4868629A (en) * 1984-05-15 1989-09-19 Waferscale Integration, Inc. Self-aligned split gate EPROM
US4795719A (en) * 1984-05-15 1989-01-03 Waferscale Integration, Inc. Self-aligned split gate eprom process
US4639893A (en) * 1984-05-15 1987-01-27 Wafer Scale Integration, Inc. Self-aligned split gate EPROM
IT1213249B (it) * 1984-11-26 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori.
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
US4590665A (en) * 1984-12-10 1986-05-27 Solid State Scientific, Inc. Method for double doping sources and drains in an EPROM
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
US4706102A (en) * 1985-11-07 1987-11-10 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
US4774202A (en) * 1985-11-07 1988-09-27 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
US5257095A (en) * 1985-12-04 1993-10-26 Advanced Micro Devices, Inc. Common geometry high voltage tolerant long channel and high speed short channel field effect transistors
US4683640A (en) * 1986-04-15 1987-08-04 Rca Corporation Method of making a floating gate memory cell
US4735919A (en) * 1986-04-15 1988-04-05 General Electric Company Method of making a floating gate memory cell
IT1196997B (it) * 1986-07-25 1988-11-25 Sgs Microelettronica Spa Processo per realizzare strutture includenti celle di memoria non volatili e2prom con strati di silicio autoallineate transistori associati
US4745083A (en) * 1986-11-19 1988-05-17 Sprague Electric Company Method of making a fast IGFET
GB8713574D0 (en) * 1987-06-10 1987-07-15 Albright & Wilson Liquid detergent compositions
IT1215558B (it) * 1987-06-11 1990-02-14 Sgs Microelettronica Spa Procedimento di programmazione per memorie rom e tecnolgia mos con ossido di gate e giunzioni sottili.
IT1215559B (it) * 1987-06-11 1990-02-14 Sgs Microelettronica Spa Processo di fabbricazione per celle di memoria non volatili epromelettricamente cancellabili e cella cosi' ottenuta.
JP2633571B2 (ja) * 1987-07-30 1997-07-23 株式会社東芝 紫外線消去型不揮発性半導体装置
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
JP2509697B2 (ja) * 1989-04-28 1996-06-26 株式会社東芝 半導体装置およびその製造方法
JP3445660B2 (ja) * 1994-07-08 2003-09-08 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法
KR0137693B1 (ko) * 1994-12-31 1998-06-15 김주용 셀프 부스트랩 장치
US5963806A (en) 1996-12-09 1999-10-05 Mosel Vitelic, Inc. Method of forming memory cell with built-in erasure feature
JP3641103B2 (ja) * 1997-06-27 2005-04-20 株式会社東芝 不揮発性半導体メモリ装置の製造方法
US6208003B1 (en) * 1997-09-26 2001-03-27 Nippon Steel Corporation Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP4236722B2 (ja) * 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6069382A (en) * 1998-02-11 2000-05-30 Cypress Semiconductor Corp. Non-volatile memory cell having a high coupling ratio
US6184552B1 (en) * 1998-07-17 2001-02-06 National Semiconductor Corporation Non-volatile memory cell with non-trenched substrate
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6392271B1 (en) 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
KR20020046684A (ko) * 2000-12-15 2002-06-21 박종섭 이이피롬（ｅｅｐｒｏｍ）의 구조 및 제조 방법
KR100475086B1 (ko) * 2002-08-09 2005-03-10 삼성전자주식회사 스플릿 게이트 sonos eeprom 및 그 제조방법
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4981661B2 (ja) * 2004-05-06 2012-07-25 サイデンス コーポレーション 分割チャネルアンチヒューズアレイ構造
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7755162B2 (en) * 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7651915B2 (en) * 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
KR20130102581A (ko) 2010-09-03 2013-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치의 제조 방법
US8530960B2 (en) * 2010-12-07 2013-09-10 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868187A (en) * 1972-08-31 1975-02-25 Tokyo Shibaura Electric Co Avalanche injection type mos memory
US4004159A (en) * 1973-05-18 1977-01-18 Sanyo Electric Co., Ltd. Electrically reprogrammable nonvolatile floating gate semi-conductor memory device and method of operation
DE2759039A1 (de) * 1974-09-20 1979-07-19 Siemens Ag N-kanal-speicher-fet
US3984822A (en) * 1974-12-30 1976-10-05 Intel Corporation Double polycrystalline silicon gate memory device
US4122544A (en) * 1976-12-27 1978-10-24 Texas Instruments Incorporated Electrically alterable floating gate semiconductor memory device with series enhancement transistor
US4142926A (en) * 1977-02-24 1979-03-06 Intel Corporation Self-aligning double polycrystalline silicon etching process
JPS53124084A (en) * 1977-04-06 1978-10-30 Hitachi Ltd Semiconductor memory device containing floating type poly silicon layer and its manufacture
JPS5923999B2 (ja) * 1977-07-01 1984-06-06 凸版印刷株式会社 印刷物
DE2759040A1 (de) * 1977-12-30 1979-07-12 Siemens Ag N-kanal-speicher-fet
US4128773A (en) * 1977-11-07 1978-12-05 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
US4288256A (en) * 1977-12-23 1981-09-08 International Business Machines Corporation Method of making FET containing stacked gates
JPS54110068U (ja) * 1978-01-20 1979-08-02
US4203158A (en) * 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
US4258378A (en) * 1978-05-26 1981-03-24 Texas Instruments Incorporated Electrically alterable floating gate memory with self-aligned low-threshold series enhancement transistor
JPS54161894A (en) * 1978-06-13 1979-12-21 Toshiba Corp Manufacture of semiconductor device
JPS5538664A (en) * 1978-09-08 1980-03-18 Sanyo Electric Co Ltd Nonvolatile memory circuit
JPS6025837B2 (ja) * 1978-09-14 1985-06-20 株式会社東芝 半導体記憶装置
US4302766A (en) * 1979-01-05 1981-11-24 Texas Instruments Incorporated Self-limiting erasable memory cell with triple level polysilicon
DE2918888C2 (de) * 1979-05-10 1984-10-18 Siemens AG, 1000 Berlin und 8000 München MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung
US4355455A (en) * 1979-07-19 1982-10-26 National Semiconductor Corporation Method of manufacture for self-aligned floating gate memory cell
US4409723A (en) * 1980-04-07 1983-10-18 Eliyahou Harari Method of forming non-volatile EPROM and EEPROM with increased efficiency

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