JP2002231899A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 344
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 230000015556 catabolic process Effects 0.000 claims abstract description 51
- 239000011159 matrix material Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 27
- 238000009413 insulation Methods 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 199
- 239000010408 film Substances 0.000 description 146
- 238000010586 diagram Methods 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000002955 isolation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 101150082804 cmaA2 gene Proteins 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 102100024539 Chymase Human genes 0.000 description 3
- 101000909983 Homo sapiens Chymase Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 101150042813 pcaA gene Proteins 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 101000585507 Solanum tuberosum Cytochrome b-c1 complex subunit 7 Proteins 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/33—Material including silicon
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4805—Shape
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
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Abstract
(57)【要約】
【課題】酸化シリコン膜の絶縁破壊の再現性、信頼性を
向上させ、製造コストの低減が可能な半導体不揮発性記
憶装置およびその製造方法を提供する。 【解決手段】マトリクス状などに配置されるメモリセル
が、半導体基板１０に形成された第１導電型の不純物領
域１１と、不純物領域１１を被覆して半導体基板１０上
に形成された第１絶縁膜２２と、不純物領域１１に達す
るように第１絶縁膜２２に開口された開口部ＣＨと、開
口部ＣＨ内に不純物領域１１側から順に積層された第１
導電型の第１半導体層３１、第２絶縁膜２３および第２
導電型の第２半導体層３２からなる絶縁膜破壊型ヒュー
ズを有する構成、あるいは、ＳＯＩ構造の第１半導体層
中の第１導電型の不純物領域と、ＳＯＩ層上の第１絶縁
膜と、不純物領域に達する開口部と、開口部内に積層さ
れた第２絶縁膜および第２導電型の第２半導体層からな
る絶縁膜破壊型ヒューズを有する構成などとする。
向上させ、製造コストの低減が可能な半導体不揮発性記
憶装置およびその製造方法を提供する。 【解決手段】マトリクス状などに配置されるメモリセル
が、半導体基板１０に形成された第１導電型の不純物領
域１１と、不純物領域１１を被覆して半導体基板１０上
に形成された第１絶縁膜２２と、不純物領域１１に達す
るように第１絶縁膜２２に開口された開口部ＣＨと、開
口部ＣＨ内に不純物領域１１側から順に積層された第１
導電型の第１半導体層３１、第２絶縁膜２３および第２
導電型の第２半導体層３２からなる絶縁膜破壊型ヒュー
ズを有する構成、あるいは、ＳＯＩ構造の第１半導体層
中の第１導電型の不純物領域と、ＳＯＩ層上の第１絶縁
膜と、不純物領域に達する開口部と、開口部内に積層さ
れた第２絶縁膜および第２導電型の第２半導体層からな
る絶縁膜破壊型ヒューズを有する構成などとする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特にデータを１回の
み書き込むことができるＯＴＰ（One Time Programmabl
e ）半導体不揮発性記憶装置およびその製造方法に関す
る。
憶装置およびその製造方法に関し、特にデータを１回の
み書き込むことができるＯＴＰ（One Time Programmabl
e ）半導体不揮発性記憶装置およびその製造方法に関す
る。
【０００２】
【従来の技術】不揮発性の半導体記憶装置として、フロ
ーティングゲート型、ＭＮＯＳ型あるいはＭＯＮＯＳ型
などの様々な特徴を有し、データを一括消去可能できる
フラッシュメモリが開発された。これらはデコーダな
ど、メモリセルアレイの周辺トランジスタとしてＣＭＯ
Ｓトランジスタを有している。しかしながら、上記フラ
ッシュメモリは、製造するのにマスクが２０〜３０枚程
度必要であり、製造コストが高いという問題を有してい
た。
ーティングゲート型、ＭＮＯＳ型あるいはＭＯＮＯＳ型
などの様々な特徴を有し、データを一括消去可能できる
フラッシュメモリが開発された。これらはデコーダな
ど、メモリセルアレイの周辺トランジスタとしてＣＭＯ
Ｓトランジスタを有している。しかしながら、上記フラ
ッシュメモリは、製造するのにマスクが２０〜３０枚程
度必要であり、製造コストが高いという問題を有してい
た。
【０００３】一方で、データを１回のみ書き込むことが
できる読み出し専用記憶装置（ＯＴＰＲＯＭ（Read Onl
y Memory））として、１つのトランジスタと１つの酸化
膜ヒューズを有するメモルセルが開発され、例えば特公
平４−９３８８号公報、特公昭５８−２８７５０号公
報、あるいは特公昭６３−２２０７３号公報に開示され
ている。
できる読み出し専用記憶装置（ＯＴＰＲＯＭ（Read Onl
y Memory））として、１つのトランジスタと１つの酸化
膜ヒューズを有するメモルセルが開発され、例えば特公
平４−９３８８号公報、特公昭５８−２８７５０号公
報、あるいは特公昭６３−２２０７３号公報に開示され
ている。
【０００４】例えば、特公平４−９３８８号公報には、
図２１に示す構造のメモリセルが開示されている。例え
ば、ｐ型の半導体基板１０１のチャネル形成領域１０２
上にゲート絶縁膜１０３を介してゲート電極１０４が形
成されており、その両側部における半導体基板１０１中
に、ｎ型不純物を含有するソース領域１０５とドレイン
領域１０６が形成されて、ＭＯＳ電界効果トランジスタ
が形成されている。上記のＭＯＳトランジスタを被覆し
て酸化シリコンの絶縁膜１１０が形成され、ゲート電極
１０４、ソース領域１０５、およびドレイン領域１０６
に達するコンタクトホールが開口され、各コンタクトホ
ール中に、例えばアルミニウムなどからなるゲート配線
１１５、ソース配線１１６、およびドレイン配線１１７
が埋め込まれて形成されている。ここで、上記のソース
領域１０５とソース配線１１６の界面には酸化シリコン
膜１１４が形成されており、両者を絶縁している。
図２１に示す構造のメモリセルが開示されている。例え
ば、ｐ型の半導体基板１０１のチャネル形成領域１０２
上にゲート絶縁膜１０３を介してゲート電極１０４が形
成されており、その両側部における半導体基板１０１中
に、ｎ型不純物を含有するソース領域１０５とドレイン
領域１０６が形成されて、ＭＯＳ電界効果トランジスタ
が形成されている。上記のＭＯＳトランジスタを被覆し
て酸化シリコンの絶縁膜１１０が形成され、ゲート電極
１０４、ソース領域１０５、およびドレイン領域１０６
に達するコンタクトホールが開口され、各コンタクトホ
ール中に、例えばアルミニウムなどからなるゲート配線
１１５、ソース配線１１６、およびドレイン配線１１７
が埋め込まれて形成されている。ここで、上記のソース
領域１０５とソース配線１１６の界面には酸化シリコン
膜１１４が形成されており、両者を絶縁している。
【０００５】上記の構造のメモリセルにおいて、書き込
むデータに従って、ソース領域１０５とソース配線１１
６の間に高電圧を印加することで、酸化シリコン膜１１
４における絶縁が破壊され、ソース領域１０５とソース
配線１１６を導通させ、各メモリセルにおけるソース領
域１０５とソース配線１１６の間の導通あるいは非導通
によりデータを記憶することができる。
むデータに従って、ソース領域１０５とソース配線１１
６の間に高電圧を印加することで、酸化シリコン膜１１
４における絶縁が破壊され、ソース領域１０５とソース
配線１１６を導通させ、各メモリセルにおけるソース領
域１０５とソース配線１１６の間の導通あるいは非導通
によりデータを記憶することができる。
【０００６】また、特公昭５８−２８７５０号公報およ
び特公昭６３−２２０７３号公報には、それぞれ図２２
および図２３に示す構造のメモリセルが開示されてい
る。実質的に図２１に示す構造のメモリセルと同様であ
るが、ソース領域１０５に接続するようにポリシリコン
層１２０が形成されており、この上層に酸化シリコン膜
１１４を介してソース配線１１６が形成されている。ま
た、図２２においては、ドレイン領域１０６にもポリシ
リコン層１２０が形成されており、この上層にドレイン
配線１１７が形成されている。
び特公昭６３−２２０７３号公報には、それぞれ図２２
および図２３に示す構造のメモリセルが開示されてい
る。実質的に図２１に示す構造のメモリセルと同様であ
るが、ソース領域１０５に接続するようにポリシリコン
層１２０が形成されており、この上層に酸化シリコン膜
１１４を介してソース配線１１６が形成されている。ま
た、図２２においては、ドレイン領域１０６にもポリシ
リコン層１２０が形成されており、この上層にドレイン
配線１１７が形成されている。
【０００７】上記の構造のメモリセルにおいても、書き
込むデータに従って、ソース領域１０５とソース配線１
１６の間に高電圧を印加することで、酸化シリコン膜１
１４における絶縁が破壊され、ソース領域１０５とソー
ス配線１１６を導通させ、各メモリセルにおけるソース
領域１０５とソース配線１１６の間の導通あるいは非導
通によりデータを記憶することができる。
込むデータに従って、ソース領域１０５とソース配線１
１６の間に高電圧を印加することで、酸化シリコン膜１
１４における絶縁が破壊され、ソース領域１０５とソー
ス配線１１６を導通させ、各メモリセルにおけるソース
領域１０５とソース配線１１６の間の導通あるいは非導
通によりデータを記憶することができる。
【０００８】一方で、米国特許６０３４８８２号公報に
は、図２４（ａ）の等価回路図に示すメモリセルアレイ
および周辺回路を有する半導体不揮発性記憶装置が開示
されている。即ち、図２４（ａ）に示すように、行デコ
ーダＲＤにより制御されるスイッチングトランジスタＳ
ＷＴにより、層選択信号ＬＳＳが入力される導電層（Ｃ
１，Ｃ３，Ｃ５，Ｃ７）およびビット線ＢＬとなる導電
層（Ｃ２，Ｃ４，Ｃ６）の交点においてメモリセルＭが
設けられている。
は、図２４（ａ）の等価回路図に示すメモリセルアレイ
および周辺回路を有する半導体不揮発性記憶装置が開示
されている。即ち、図２４（ａ）に示すように、行デコ
ーダＲＤにより制御されるスイッチングトランジスタＳ
ＷＴにより、層選択信号ＬＳＳが入力される導電層（Ｃ
１，Ｃ３，Ｃ５，Ｃ７）およびビット線ＢＬとなる導電
層（Ｃ２，Ｃ４，Ｃ６）の交点においてメモリセルＭが
設けられている。
【０００９】上記のメモリセルは、例えば図２４（ｂ）
に示す構造をしている。即ち、上記の導電層（Ｃ１，Ｃ
３，Ｃ５，Ｃ７）となる導電層２０１上に、ｐ + 型のポ
リシリコン層２０２が形成され、その上層にｎ型のポリ
シリコン層２０３が形成されて、ダイオードを形成して
いる。ポリシリコン層２０３の上層に、酸化シリコン膜
２０４が形成されており、その上層にｎ+ 型のポリシリ
コン層２０５が形成されており、その上層に上記の導電
層（Ｃ２，Ｃ４，Ｃ６）となる導電層２０６が配線され
ている。ここで、上記のポリシリコン層２０３とポリシ
リコン層２０５は酸化シリコン膜２０４により絶縁され
ている。
に示す構造をしている。即ち、上記の導電層（Ｃ１，Ｃ
３，Ｃ５，Ｃ７）となる導電層２０１上に、ｐ + 型のポ
リシリコン層２０２が形成され、その上層にｎ型のポリ
シリコン層２０３が形成されて、ダイオードを形成して
いる。ポリシリコン層２０３の上層に、酸化シリコン膜
２０４が形成されており、その上層にｎ+ 型のポリシリ
コン層２０５が形成されており、その上層に上記の導電
層（Ｃ２，Ｃ４，Ｃ６）となる導電層２０６が配線され
ている。ここで、上記のポリシリコン層２０３とポリシ
リコン層２０５は酸化シリコン膜２０４により絶縁され
ている。
【００１０】上記の構造のメモリセルにおいて、書き込
むデータに従って、ポリシリコン層２０３とポリシリコ
ン層２０５の間に高電圧を印加することで、酸化シリコ
ン膜２０４における絶縁が破壊され、ポリシリコン層２
０３とポリシリコン層２０５を導通させ、各メモリセル
におけるダイオード素子（ポリシリコン層２０２および
ポリシリコン層２０３の積層部分）の有無によりデータ
を記憶することができる。
むデータに従って、ポリシリコン層２０３とポリシリコ
ン層２０５の間に高電圧を印加することで、酸化シリコ
ン膜２０４における絶縁が破壊され、ポリシリコン層２
０３とポリシリコン層２０５を導通させ、各メモリセル
におけるダイオード素子（ポリシリコン層２０２および
ポリシリコン層２０３の積層部分）の有無によりデータ
を記憶することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
図２１〜図２３に示す構造のメモリセルにおいては、酸
化シリコン膜の絶縁破壊の再現性、信頼性に問題があっ
た。
図２１〜図２３に示す構造のメモリセルにおいては、酸
化シリコン膜の絶縁破壊の再現性、信頼性に問題があっ
た。
【００１２】また、図２４に示す半導体不揮発性記憶装
置は、絶縁膜破壊型のヒューズと能動素子であるダイオ
ードを接続してなるメモリセルを３次元に展開した構成
であるため、能動素子を構成するのに必要な結晶性のシ
リコン層をアルミニウムからなる配線の上層に形成する
ことが必要となるため、熱処理のアルミニウム配線への
影響が大きく、実際に製造するには大きな困難が伴う。
さらに、メモリセルを有する層を、例えば９層程度に複
数層積層させて、集積度を増し、半導体不揮発性記憶装
置としての単位記憶容量あたりの製造コストを低減する
ことを実現するものであるが、例えばＮ層積層しても周
辺回路などの影響で単位記憶容量あたりの製造コストが
１／Ｎよりも大きくなってしまい、コスト低減の効果が
十分得られないという問題があった。
置は、絶縁膜破壊型のヒューズと能動素子であるダイオ
ードを接続してなるメモリセルを３次元に展開した構成
であるため、能動素子を構成するのに必要な結晶性のシ
リコン層をアルミニウムからなる配線の上層に形成する
ことが必要となるため、熱処理のアルミニウム配線への
影響が大きく、実際に製造するには大きな困難が伴う。
さらに、メモリセルを有する層を、例えば９層程度に複
数層積層させて、集積度を増し、半導体不揮発性記憶装
置としての単位記憶容量あたりの製造コストを低減する
ことを実現するものであるが、例えばＮ層積層しても周
辺回路などの影響で単位記憶容量あたりの製造コストが
１／Ｎよりも大きくなってしまい、コスト低減の効果が
十分得られないという問題があった。
【００１３】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明は、酸化シリコン膜の絶縁破
壊の再現性、信頼性を向上させ、製造コストのさらなる
低減が可能な半導体不揮発性記憶装置およびその製造方
法を提供することを目的とする。
のであり、従って、本発明は、酸化シリコン膜の絶縁破
壊の再現性、信頼性を向上させ、製造コストのさらなる
低減が可能な半導体不揮発性記憶装置およびその製造方
法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、少なくとも１
つのメモリセルを有する半導体不揮発性記憶装置であっ
て、上記メモリセルは、半導体基板に形成された第１導
電型の不純物領域と、上記不純物領域を被覆して上記半
導体基板上に形成された第１絶縁膜と、上記不純物領域
に達するように上記第１絶縁膜に開口された開口部と、
上記開口部内に上記不純物領域側から順に積層された第
１導電型の第１半導体層、第２絶縁膜および第２導電型
の第２半導体層とを有する。
め、本発明の半導体不揮発性記憶装置は、少なくとも１
つのメモリセルを有する半導体不揮発性記憶装置であっ
て、上記メモリセルは、半導体基板に形成された第１導
電型の不純物領域と、上記不純物領域を被覆して上記半
導体基板上に形成された第１絶縁膜と、上記不純物領域
に達するように上記第１絶縁膜に開口された開口部と、
上記開口部内に上記不純物領域側から順に積層された第
１導電型の第１半導体層、第２絶縁膜および第２導電型
の第２半導体層とを有する。
【００１５】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記メモリセルにおいて記憶するデータ
に応じて上記第１半導体層と上記第２半導体層の間に所
定の電圧を印加することで上記第２絶縁膜における絶縁
破壊を生じせしめ、各メモリセルにおける上記第１半導
体層と上記第２半導体層の間の導通あるいは非導通によ
りデータを記憶する。
は、好適には、上記メモリセルにおいて記憶するデータ
に応じて上記第１半導体層と上記第２半導体層の間に所
定の電圧を印加することで上記第２絶縁膜における絶縁
破壊を生じせしめ、各メモリセルにおける上記第１半導
体層と上記第２半導体層の間の導通あるいは非導通によ
りデータを記憶する。
【００１６】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記メモリセルにおいて、ワード線とな
るゲート電極が上記半導体基板上にゲート絶縁膜を介し
て形成され、上記ゲート電極下部における上記半導体基
板にチャネル形成領域を有し、上記不純物領域をドレイ
ン領域とする電界効果トランジスタが形成されており、
上記第２半導体層にビット線が接続して形成されてい
る。さらに好適には、上記電界効果トランジスタのソー
ス領域が接地されている。あるいはさらに好適には、上
記電界効果トランジスタのソース領域から上記半導体基
板側に流れる電流を検知する手段をさらに有する。ある
いはさらに好適には、上記ワード線とビット線が、供給
信号を通過させるパストランジスタを含む行デコーダお
よび列デコーダにそれぞれ接続されており、さらに好適
には、上記行デコーダおよび列デコーダに、アドレス信
号の反転信号が正転信号とともに外部装置から供給され
る。
は、好適には、上記メモリセルにおいて、ワード線とな
るゲート電極が上記半導体基板上にゲート絶縁膜を介し
て形成され、上記ゲート電極下部における上記半導体基
板にチャネル形成領域を有し、上記不純物領域をドレイ
ン領域とする電界効果トランジスタが形成されており、
上記第２半導体層にビット線が接続して形成されてい
る。さらに好適には、上記電界効果トランジスタのソー
ス領域が接地されている。あるいはさらに好適には、上
記電界効果トランジスタのソース領域から上記半導体基
板側に流れる電流を検知する手段をさらに有する。ある
いはさらに好適には、上記ワード線とビット線が、供給
信号を通過させるパストランジスタを含む行デコーダお
よび列デコーダにそれぞれ接続されており、さらに好適
には、上記行デコーダおよび列デコーダに、アドレス信
号の反転信号が正転信号とともに外部装置から供給され
る。
【００１７】上記の本発明の半導体不揮発性記憶装置
は、好適には、複数個の上記メモリセルがマトリクス状
に配置されてなる。
は、好適には、複数個の上記メモリセルがマトリクス状
に配置されてなる。
【００１８】上記の本発明の半導体不揮発性記憶装置
は、メモリセルが、半導体基板に形成された第１導電型
の不純物領域と、不純物領域を被覆して半導体基板上に
形成された第１絶縁膜と、不純物領域に達するように第
１絶縁膜に開口された開口部と、開口部内に不純物領域
側から順に積層された第１導電型の第１半導体層、第２
絶縁膜および第２導電型の第２半導体層とを有する。上
記の第１半導体層と第２半導体層の間に所定の電圧を印
加することで、再現性、信頼性を向上させて、第２絶縁
膜における絶縁破壊を生じせしめることができる。ま
た、メモリセルを簡単な構造で構成できるので、例えば
行デコーダおよび列デコーダなどをパストランジスタの
みから構成することで、マスク枚数を６枚程度に削減し
て製造可能であり、製造コストを抑制することができ
る。
は、メモリセルが、半導体基板に形成された第１導電型
の不純物領域と、不純物領域を被覆して半導体基板上に
形成された第１絶縁膜と、不純物領域に達するように第
１絶縁膜に開口された開口部と、開口部内に不純物領域
側から順に積層された第１導電型の第１半導体層、第２
絶縁膜および第２導電型の第２半導体層とを有する。上
記の第１半導体層と第２半導体層の間に所定の電圧を印
加することで、再現性、信頼性を向上させて、第２絶縁
膜における絶縁破壊を生じせしめることができる。ま
た、メモリセルを簡単な構造で構成できるので、例えば
行デコーダおよび列デコーダなどをパストランジスタの
みから構成することで、マスク枚数を６枚程度に削減し
て製造可能であり、製造コストを抑制することができ
る。
【００１９】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置は、少なくとも１つのメモリ
セルを有する半導体不揮発性記憶装置であって、上記メ
モリセルは、第１配線と、上記第１配線上に形成された
第１絶縁膜と、上記第１配線に達するように上記第１絶
縁膜に開口された開口部と、上記開口部内に上記不純物
領域側から順に積層された第１導電型の第１半導体層、
第２絶縁膜および第２導電型の第２半導体層と、上記第
２半導体層に接続して形成された第２配線とを有する。
の半導体不揮発性記憶装置は、少なくとも１つのメモリ
セルを有する半導体不揮発性記憶装置であって、上記メ
モリセルは、第１配線と、上記第１配線上に形成された
第１絶縁膜と、上記第１配線に達するように上記第１絶
縁膜に開口された開口部と、上記開口部内に上記不純物
領域側から順に積層された第１導電型の第１半導体層、
第２絶縁膜および第２導電型の第２半導体層と、上記第
２半導体層に接続して形成された第２配線とを有する。
【００２０】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記メモリセルにおいて記憶するデータ
に応じて上記第１半導体層と上記第２半導体層の間に所
定の電圧を印加することで上記第２絶縁膜における絶縁
破壊を生じせしめ、各メモリセルにおける上記第１半導
体層と上記第２半導体層の間の導通あるいは非導通によ
りデータを記憶する。
は、好適には、上記メモリセルにおいて記憶するデータ
に応じて上記第１半導体層と上記第２半導体層の間に所
定の電圧を印加することで上記第２絶縁膜における絶縁
破壊を生じせしめ、各メモリセルにおける上記第１半導
体層と上記第２半導体層の間の導通あるいは非導通によ
りデータを記憶する。
【００２１】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記メモリセルにおいて、上記第１配線
がワード線であり、上記第２配線がビット線である。さ
らに好適には、上記ワード線とビット線が、供給信号を
通過させるパストランジスタを含む行デコーダおよび列
デコーダにそれぞれ接続されている。またさらに好適に
は、上記行デコーダおよび列デコーダに、アドレス信号
の反転信号が正転信号とともに外部装置から供給され
る。
は、好適には、上記メモリセルにおいて、上記第１配線
がワード線であり、上記第２配線がビット線である。さ
らに好適には、上記ワード線とビット線が、供給信号を
通過させるパストランジスタを含む行デコーダおよび列
デコーダにそれぞれ接続されている。またさらに好適に
は、上記行デコーダおよび列デコーダに、アドレス信号
の反転信号が正転信号とともに外部装置から供給され
る。
【００２２】上記の本発明の半導体不揮発性記憶装置
は、好適には、複数個の上記メモリセルがマトリクス状
に配置されてなる。
は、好適には、複数個の上記メモリセルがマトリクス状
に配置されてなる。
【００２３】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記第１配線、第１絶縁膜および第２配
線の積層体が互いに絶縁されて複数層積層しており、各
積層体において、上記第１配線と第２配線に接続するよ
うに複数個の上記メモリセルがマトリクス状に配置され
てなる。
は、好適には、上記第１配線、第１絶縁膜および第２配
線の積層体が互いに絶縁されて複数層積層しており、各
積層体において、上記第１配線と第２配線に接続するよ
うに複数個の上記メモリセルがマトリクス状に配置され
てなる。
【００２４】上記の本発明の半導体不揮発性記憶装置
は、メモリセルが、第１配線と、第１配線上に形成され
た第１絶縁膜と、第１配線に達するように第１絶縁膜に
開口された開口部と、開口部内に上記不純物領域側から
順に積層された第１導電型の第１半導体層、第２絶縁膜
および第２導電型の第２半導体層と、第２半導体層に接
続して形成された第２配線とを有する。上記の第１半導
体層と第２半導体層の間に所定の電圧を印加すること
で、再現性、信頼性を向上させて、第２絶縁膜における
絶縁破壊を生じせしめることができる。また、メモリセ
ルを簡単な構造で構成できるので、例えば行デコーダお
よび列デコーダなどをパストランジスタのみから構成す
ることで、マスク枚数を６枚程度に削減して製造可能で
あり、製造コストを抑制することができる。
は、メモリセルが、第１配線と、第１配線上に形成され
た第１絶縁膜と、第１配線に達するように第１絶縁膜に
開口された開口部と、開口部内に上記不純物領域側から
順に積層された第１導電型の第１半導体層、第２絶縁膜
および第２導電型の第２半導体層と、第２半導体層に接
続して形成された第２配線とを有する。上記の第１半導
体層と第２半導体層の間に所定の電圧を印加すること
で、再現性、信頼性を向上させて、第２絶縁膜における
絶縁破壊を生じせしめることができる。また、メモリセ
ルを簡単な構造で構成できるので、例えば行デコーダお
よび列デコーダなどをパストランジスタのみから構成す
ることで、マスク枚数を６枚程度に削減して製造可能で
あり、製造コストを抑制することができる。
【００２５】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置は、少なくとも１つのメモリ
セルを有する半導体不揮発性記憶装置であって、上記メ
モリセルは、絶縁性基板上の第１半導体層に形成された
第１導電型の不純物領域と、上記不純物領域を被覆して
上記第１半導体層上に形成された第１絶縁膜と、上記不
純物領域に達するように上記第１絶縁膜に開口された開
口部と、上記開口部内に上記不純物領域側から順に積層
された第２絶縁膜および第２導電型の第２半導体層とを
有する。
の半導体不揮発性記憶装置は、少なくとも１つのメモリ
セルを有する半導体不揮発性記憶装置であって、上記メ
モリセルは、絶縁性基板上の第１半導体層に形成された
第１導電型の不純物領域と、上記不純物領域を被覆して
上記第１半導体層上に形成された第１絶縁膜と、上記不
純物領域に達するように上記第１絶縁膜に開口された開
口部と、上記開口部内に上記不純物領域側から順に積層
された第２絶縁膜および第２導電型の第２半導体層とを
有する。
【００２６】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記メモリセルにおいて記憶するデータ
に応じて上記不純物領域と上記第２半導体層の間に所定
の電圧を印加することで上記第２絶縁膜における絶縁破
壊を生じせしめ、各メモリセルにおける上記不純物領域
と上記第２半導体層の間の導通あるいは非導通によりデ
ータを記憶する。
は、好適には、上記メモリセルにおいて記憶するデータ
に応じて上記不純物領域と上記第２半導体層の間に所定
の電圧を印加することで上記第２絶縁膜における絶縁破
壊を生じせしめ、各メモリセルにおける上記不純物領域
と上記第２半導体層の間の導通あるいは非導通によりデ
ータを記憶する。
【００２７】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記メモリセルにおいて、ワード線とな
るゲート電極が上記第１半導体層上にゲート絶縁膜を介
して形成され、上記ゲート電極下部における上記第１半
導体層にチャネル形成領域を有し、上記不純物領域をド
レイン領域とする電界効果トランジスタが形成されてお
り、上記第２半導体層にビット線が接続して形成されて
いる。さらに好適には、上記電界効果トランジスタのソ
ース領域が接地されている。あるいはさらに好適には、
上記電界効果トランジスタのソース領域から上記半導体
基板側に流れる電流を検知する手段をさらに有する。あ
るいはさらに好適には、上記ワード線とビット線が、供
給信号を通過させるパストランジスタを含む行デコーダ
および列デコーダにそれぞれ接続されており、さらに好
適には、上記行デコーダおよび列デコーダに、アドレス
信号の反転信号が正転信号とともに外部装置から供給さ
れる。
は、好適には、上記メモリセルにおいて、ワード線とな
るゲート電極が上記第１半導体層上にゲート絶縁膜を介
して形成され、上記ゲート電極下部における上記第１半
導体層にチャネル形成領域を有し、上記不純物領域をド
レイン領域とする電界効果トランジスタが形成されてお
り、上記第２半導体層にビット線が接続して形成されて
いる。さらに好適には、上記電界効果トランジスタのソ
ース領域が接地されている。あるいはさらに好適には、
上記電界効果トランジスタのソース領域から上記半導体
基板側に流れる電流を検知する手段をさらに有する。あ
るいはさらに好適には、上記ワード線とビット線が、供
給信号を通過させるパストランジスタを含む行デコーダ
および列デコーダにそれぞれ接続されており、さらに好
適には、上記行デコーダおよび列デコーダに、アドレス
信号の反転信号が正転信号とともに外部装置から供給さ
れる。
【００２８】上記の本発明の半導体不揮発性記憶装置
は、好適には、複数個の上記メモリセルがマトリクス状
に配置されてなる。
は、好適には、複数個の上記メモリセルがマトリクス状
に配置されてなる。
【００２９】上記の本発明の半導体不揮発性記憶装置
は、好適には、上記第１半導体層が互いに絶縁されて複
数層積層しており、各第１半導体層のそれぞれにおい
て、上記メモリセルがマトリクス状に配置されてなる。
は、好適には、上記第１半導体層が互いに絶縁されて複
数層積層しており、各第１半導体層のそれぞれにおい
て、上記メモリセルがマトリクス状に配置されてなる。
【００３０】上記の本発明の半導体不揮発性記憶装置
は、メモリセルが、絶縁性基板上の第１半導体層に形成
された第１導電型の不純物領域と、不純物領域を被覆し
て第１半導体層上に形成された第１絶縁膜と、不純物領
域に達するように第１絶縁膜に開口された開口部と、開
口部内に不純物領域側から順に積層された第２絶縁膜お
よび第２導電型の第２半導体層とを有する。上記のＳＯ
Ｉ（Semiconductor On Insulator）構造の第１半導体層
中の不純物領域と第２半導体層の間に所定の電圧を印加
することで、再現性、信頼性を向上させて、第２絶縁膜
における絶縁破壊を生じせしめることができる。また、
メモリセルを簡単な構造で構成できるので、例えば行デ
コーダおよび列デコーダなどをパストランジスタのみか
ら構成することで、マスク枚数を６枚程度に削減して製
造可能であり、製造コストを抑制することができる。
は、メモリセルが、絶縁性基板上の第１半導体層に形成
された第１導電型の不純物領域と、不純物領域を被覆し
て第１半導体層上に形成された第１絶縁膜と、不純物領
域に達するように第１絶縁膜に開口された開口部と、開
口部内に不純物領域側から順に積層された第２絶縁膜お
よび第２導電型の第２半導体層とを有する。上記のＳＯ
Ｉ（Semiconductor On Insulator）構造の第１半導体層
中の不純物領域と第２半導体層の間に所定の電圧を印加
することで、再現性、信頼性を向上させて、第２絶縁膜
における絶縁破壊を生じせしめることができる。また、
メモリセルを簡単な構造で構成できるので、例えば行デ
コーダおよび列デコーダなどをパストランジスタのみか
ら構成することで、マスク枚数を６枚程度に削減して製
造可能であり、製造コストを抑制することができる。
【００３１】上記の目的を達成するため、本発明の半導
体不揮発性記憶装置の製造方法は、少なくとも１個のメ
モリセルを有する半導体不揮発性記憶装置の製造方法で
あって、上記メモリセルを形成する工程が、半導体基板
に第１導電型の不純物領域を形成する工程と、上記不純
物領域を被覆して上記半導体基板上に第１絶縁膜を形成
する工程と、上記不純物領域に達するように上記第１絶
縁膜に開口部を開口する工程と、上記開口部内におい
て、上記不純物領域上に第１導電型の第１半導体層を形
成する工程と、上記開口部内において、上記第１半導体
層上に第２絶縁膜を形成する工程と、上記開口部内にお
いて、上記第２絶縁膜上に第２導電型の第２半導体層を
形成する工程とを含む。
体不揮発性記憶装置の製造方法は、少なくとも１個のメ
モリセルを有する半導体不揮発性記憶装置の製造方法で
あって、上記メモリセルを形成する工程が、半導体基板
に第１導電型の不純物領域を形成する工程と、上記不純
物領域を被覆して上記半導体基板上に第１絶縁膜を形成
する工程と、上記不純物領域に達するように上記第１絶
縁膜に開口部を開口する工程と、上記開口部内におい
て、上記不純物領域上に第１導電型の第１半導体層を形
成する工程と、上記開口部内において、上記第１半導体
層上に第２絶縁膜を形成する工程と、上記開口部内にお
いて、上記第２絶縁膜上に第２導電型の第２半導体層を
形成する工程とを含む。
【００３２】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、上記第１半導体層を形成する工
程が、選択エピタキシャル成長法により形成する工程で
ある。
製造方法は、好適には、上記第１半導体層を形成する工
程が、選択エピタキシャル成長法により形成する工程で
ある。
【００３３】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、上記半導体基板に第１導電型の
不純物領域を形成する工程の前に、チャネル形成領域と
なる上記半導体基板上にゲート絶縁膜を介してワード線
となるゲート電極を形成する工程を有し、上記半導体基
板に第１導電型の不純物領域を形成する工程において、
上記ゲート電極の両側部における上記半導体基板中にソ
ース領域と、上記不純物領域となるドレイン領域を形成
し、上記第２半導体層の上層にビット線を形成する工程
をさらに有する。さらに好適には、上記ワード線とビッ
ト線にそれぞれ接続する行デコーダおよび列デコーダ
を、パストランジスタのみから形成する。
製造方法は、好適には、上記半導体基板に第１導電型の
不純物領域を形成する工程の前に、チャネル形成領域と
なる上記半導体基板上にゲート絶縁膜を介してワード線
となるゲート電極を形成する工程を有し、上記半導体基
板に第１導電型の不純物領域を形成する工程において、
上記ゲート電極の両側部における上記半導体基板中にソ
ース領域と、上記不純物領域となるドレイン領域を形成
し、上記第２半導体層の上層にビット線を形成する工程
をさらに有する。さらに好適には、上記ワード線とビッ
ト線にそれぞれ接続する行デコーダおよび列デコーダ
を、パストランジスタのみから形成する。
【００３４】上記の本発明の半導体不揮発性記憶装置の
製造方法は、マトリクス状などに配置してメモリセルを
形成するときに、半導体基板に第１導電型の不純物領域
を形成し、不純物領域を被覆して半導体基板上に第１絶
縁膜を形成し、不純物領域に達するように第１絶縁膜に
開口部を開口する。次に、開口部内において、不純物領
域上に第１導電型の第１半導体層を形成し、第１半導体
層上に第２絶縁膜を形成し、さらに、第２絶縁膜上に第
２導電型の第２半導体層を形成する。
製造方法は、マトリクス状などに配置してメモリセルを
形成するときに、半導体基板に第１導電型の不純物領域
を形成し、不純物領域を被覆して半導体基板上に第１絶
縁膜を形成し、不純物領域に達するように第１絶縁膜に
開口部を開口する。次に、開口部内において、不純物領
域上に第１導電型の第１半導体層を形成し、第１半導体
層上に第２絶縁膜を形成し、さらに、第２絶縁膜上に第
２導電型の第２半導体層を形成する。
【００３５】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、上記の第１半導体層と第２半導体層
の間に所定の電圧を印加することで、再現性、信頼性を
向上させて、第２絶縁膜における絶縁破壊を生じせしめ
ることができるメモリセルを有する半導体不揮発性記憶
装置を製造可能であり、例えば行デコーダおよび列デコ
ーダなどをパストランジスタのみから構成することで、
マスク枚数を６枚程度に削減して製造可能であり、製造
コストを抑制することができる。
製造方法によれば、上記の第１半導体層と第２半導体層
の間に所定の電圧を印加することで、再現性、信頼性を
向上させて、第２絶縁膜における絶縁破壊を生じせしめ
ることができるメモリセルを有する半導体不揮発性記憶
装置を製造可能であり、例えば行デコーダおよび列デコ
ーダなどをパストランジスタのみから構成することで、
マスク枚数を６枚程度に削減して製造可能であり、製造
コストを抑制することができる。
【００３６】上記の目的を達成するため、本発明の半導
体不揮発性記憶装置の製造方法は、少なくとも１個のメ
モリセルを有する半導体不揮発性記憶装置の製造方法で
あって、上記メモリセルを形成する工程が、第１配線の
上層に第１絶縁膜を形成する工程と、上記第１配線に達
するように上記第１絶縁膜に開口部を開口する工程と、
上記開口部内において、上記第１配線上に第１導電型の
第１半導体層を形成する工程と、上記開口部内におい
て、上記第１半導体層上に第２絶縁膜を形成する工程
と、上記開口部内において、上記第２絶縁膜上に第２導
電型の第２半導体層を形成する工程と、上記第２半導体
層に接続するように第２配線を形成する工程とを含む。
体不揮発性記憶装置の製造方法は、少なくとも１個のメ
モリセルを有する半導体不揮発性記憶装置の製造方法で
あって、上記メモリセルを形成する工程が、第１配線の
上層に第１絶縁膜を形成する工程と、上記第１配線に達
するように上記第１絶縁膜に開口部を開口する工程と、
上記開口部内において、上記第１配線上に第１導電型の
第１半導体層を形成する工程と、上記開口部内におい
て、上記第１半導体層上に第２絶縁膜を形成する工程
と、上記開口部内において、上記第２絶縁膜上に第２導
電型の第２半導体層を形成する工程と、上記第２半導体
層に接続するように第２配線を形成する工程とを含む。
【００３７】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、上記第１配線をワード線とし
て、上記第２配線をビット線として、それぞれ形成す
る。さらに好適には、上記ワード線とビット線にそれぞ
れ接続する行デコーダおよび列デコーダを、パストラン
ジスタのみから形成する。
製造方法は、好適には、上記第１配線をワード線とし
て、上記第２配線をビット線として、それぞれ形成す
る。さらに好適には、上記ワード線とビット線にそれぞ
れ接続する行デコーダおよび列デコーダを、パストラン
ジスタのみから形成する。
【００３８】上記の本発明の半導体不揮発性記憶装置の
製造方法は、マトリクス状などに配置してメモリセルを
形成するときに、第１配線の上層に第１絶縁膜を形成
し、第１配線に達するように第１絶縁膜に開口部を開口
し、開口部内において、第１配線上に第１導電型の第１
半導体層を形成し、第１半導体層上に第２絶縁膜を形成
し、さらに第２絶縁膜上に第２導電型の第２半導体層を
形成する。次に、第２半導体層に接続するように第２配
線を形成する。
製造方法は、マトリクス状などに配置してメモリセルを
形成するときに、第１配線の上層に第１絶縁膜を形成
し、第１配線に達するように第１絶縁膜に開口部を開口
し、開口部内において、第１配線上に第１導電型の第１
半導体層を形成し、第１半導体層上に第２絶縁膜を形成
し、さらに第２絶縁膜上に第２導電型の第２半導体層を
形成する。次に、第２半導体層に接続するように第２配
線を形成する。
【００３９】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、上記の第１半導体層と第２半導体層
の間に所定の電圧を印加することで、再現性、信頼性を
向上させて、第２絶縁膜における絶縁破壊を生じせしめ
ることができるメモリセルを有する半導体不揮発性記憶
装置を製造可能であり、例えば行デコーダおよび列デコ
ーダなどをパストランジスタのみから構成することで、
マスク枚数を６枚程度に削減して製造可能であり、製造
コストを抑制することができる。
製造方法によれば、上記の第１半導体層と第２半導体層
の間に所定の電圧を印加することで、再現性、信頼性を
向上させて、第２絶縁膜における絶縁破壊を生じせしめ
ることができるメモリセルを有する半導体不揮発性記憶
装置を製造可能であり、例えば行デコーダおよび列デコ
ーダなどをパストランジスタのみから構成することで、
マスク枚数を６枚程度に削減して製造可能であり、製造
コストを抑制することができる。
【００４０】上記の目的を達成するため、本発明の半導
体不揮発性記憶装置の製造方法は、少なくとも１個のメ
モリセルを有する半導体不揮発性記憶装置の製造方法で
あって、上記メモリセルを形成する工程が、絶縁性基板
上の半導体層に第１導電型の不純物領域を形成する工程
と、上記不純物領域を被覆して上記半導体層上に第１絶
縁膜を形成する工程と、上記不純物領域に達するように
上記第１絶縁膜に開口部を開口する工程と、上記開口部
内において、上記不純物領域上に第２絶縁膜を形成する
工程と、上記開口部内において、上記第２絶縁膜上に第
２導電型の半導体層を形成する工程とを含む。
体不揮発性記憶装置の製造方法は、少なくとも１個のメ
モリセルを有する半導体不揮発性記憶装置の製造方法で
あって、上記メモリセルを形成する工程が、絶縁性基板
上の半導体層に第１導電型の不純物領域を形成する工程
と、上記不純物領域を被覆して上記半導体層上に第１絶
縁膜を形成する工程と、上記不純物領域に達するように
上記第１絶縁膜に開口部を開口する工程と、上記開口部
内において、上記不純物領域上に第２絶縁膜を形成する
工程と、上記開口部内において、上記第２絶縁膜上に第
２導電型の半導体層を形成する工程とを含む。
【００４１】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、上記半導体基板に第１導電型の
不純物領域を形成する工程の前に、チャネル形成領域と
なる上記半導体基板上にゲート絶縁膜を介してワード線
となるゲート電極を形成する工程を有し、上記半導体基
板に第１導電型の不純物領域を形成する工程において、
上記ゲート電極の両側部における上記半導体基板中にソ
ース領域と、上記不純物領域となるドレイン領域を形成
し、上記第２半導体層の上層にビット線を形成する工程
をさらに有する。さらに好適には、上記ワード線とビッ
ト線にそれぞれ接続する行デコーダおよび列デコーダ
を、パストランジスタのみから形成する。
製造方法は、好適には、上記半導体基板に第１導電型の
不純物領域を形成する工程の前に、チャネル形成領域と
なる上記半導体基板上にゲート絶縁膜を介してワード線
となるゲート電極を形成する工程を有し、上記半導体基
板に第１導電型の不純物領域を形成する工程において、
上記ゲート電極の両側部における上記半導体基板中にソ
ース領域と、上記不純物領域となるドレイン領域を形成
し、上記第２半導体層の上層にビット線を形成する工程
をさらに有する。さらに好適には、上記ワード線とビッ
ト線にそれぞれ接続する行デコーダおよび列デコーダ
を、パストランジスタのみから形成する。
【００４２】上記の本発明の半導体不揮発性記憶装置の
製造方法は、マトリクス状などに配置してメモリセルを
形成するときに、絶縁性基板上の第１半導体層に第１導
電型の不純物領域を形成し、不純物領域を被覆して第１
半導体層上に第１絶縁膜を形成し、不純物領域に達する
ように第１絶縁膜に開口部を開口する。次に、開口部内
において、不純物領域上に第２絶縁膜を形成し、第２絶
縁膜上に第２導電型の第２半導体層を形成する。
製造方法は、マトリクス状などに配置してメモリセルを
形成するときに、絶縁性基板上の第１半導体層に第１導
電型の不純物領域を形成し、不純物領域を被覆して第１
半導体層上に第１絶縁膜を形成し、不純物領域に達する
ように第１絶縁膜に開口部を開口する。次に、開口部内
において、不純物領域上に第２絶縁膜を形成し、第２絶
縁膜上に第２導電型の第２半導体層を形成する。
【００４３】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、上記の不純物領域と第２半導体層の
間に所定の電圧を印加することで、再現性、信頼性を向
上させて、第２絶縁膜における絶縁破壊を生じせしめる
ことができるメモリセルを有する半導体不揮発性記憶装
置を製造可能であり、例えば行デコーダおよび列デコー
ダなどをパストランジスタのみから構成することで、マ
スク枚数を６枚程度に削減して製造可能であり、製造コ
ストを抑制することができる。
製造方法によれば、上記の不純物領域と第２半導体層の
間に所定の電圧を印加することで、再現性、信頼性を向
上させて、第２絶縁膜における絶縁破壊を生じせしめる
ことができるメモリセルを有する半導体不揮発性記憶装
置を製造可能であり、例えば行デコーダおよび列デコー
ダなどをパストランジスタのみから構成することで、マ
スク枚数を６枚程度に削減して製造可能であり、製造コ
ストを抑制することができる。
【００４４】
【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。
【００４５】第１実施形態 図１は、本実施形態に係る半導体不揮発性記憶装置であ
るメモリチップを内蔵する記録媒体（メモリカード）の
構成を示す模式図である。上記記録媒体は、メモリチッ
プＭＣ、コントロールチップＣＣおよびインターフェー
スＩＦを有する。コントロールチップＣＣは、インター
フェースＩＦを介して外部上位機器ＥＸＴから電源の受
給およびデータの授受を行い、メモリチップＭＣに対す
るデータの書き込みおよび読み出しを行う。
るメモリチップを内蔵する記録媒体（メモリカード）の
構成を示す模式図である。上記記録媒体は、メモリチッ
プＭＣ、コントロールチップＣＣおよびインターフェー
スＩＦを有する。コントロールチップＣＣは、インター
フェースＩＦを介して外部上位機器ＥＸＴから電源の受
給およびデータの授受を行い、メモリチップＭＣに対す
るデータの書き込みおよび読み出しを行う。
【００４６】図２は、上記のメモリチップＭＣの構成を
示す回路図である。説明の簡単のために、４行４列のメ
モリセルアレイについて説明しているが、実際にはｍ行
ｎ列のメモリセルアレイに適用できる。メモリチップＭ
Ｃは、行デコーダＲＤ、列デコーダＣＤ、メモリセルア
レイおよび出力回路を有する。上記のメモリセルアレイ
において、行デコーダＲＤに接続しているワード線ＷＬ
（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）と、列デコーダＣ
Ｄに接続しているビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ
3 ，ＢＬ4 ）とが交差する位置に、メモリセルＭ
（Ｍ11，Ｍ12，・・・，Ｍ34，Ｍ44）がマトリクス状に
配置されている。各メモリセルＭは、アクセストランジ
スタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ 34，ＡＴ44）と
絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，
Ｆ34，Ｆ44）とを有する。各アクセストランジスタＡＴ
（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソース領
域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）
に接続され、ドレイン領域が接地している構成である。
示す回路図である。説明の簡単のために、４行４列のメ
モリセルアレイについて説明しているが、実際にはｍ行
ｎ列のメモリセルアレイに適用できる。メモリチップＭ
Ｃは、行デコーダＲＤ、列デコーダＣＤ、メモリセルア
レイおよび出力回路を有する。上記のメモリセルアレイ
において、行デコーダＲＤに接続しているワード線ＷＬ
（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）と、列デコーダＣ
Ｄに接続しているビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ
3 ，ＢＬ4 ）とが交差する位置に、メモリセルＭ
（Ｍ11，Ｍ12，・・・，Ｍ34，Ｍ44）がマトリクス状に
配置されている。各メモリセルＭは、アクセストランジ
スタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ 34，ＡＴ44）と
絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，
Ｆ34，Ｆ44）とを有する。各アクセストランジスタＡＴ
（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソース領
域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）
に接続され、ドレイン領域が接地している構成である。
【００４７】図３は、上記の行デコーダＲＤの構成例を
示す等価回路図である。行デコーダＲＤにおいては、各
アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ1 ・・）な
どが入力されるＯＲ論理回路などにより選択されたワー
ド線ＷＬ（ＷＬ 1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）に、例え
ば電圧Ｖddが印加される。あるいは、行デコーダＲＤ
は、各アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ 1 ・
・）および不図示のブロック選択信号φにより制御され
るパストランジスタのみから構成され、アドレスデータ
およびブロック選択信号により選択されたワード線ＷＬ
に、例えば電圧Ｖddが印加される構成としてもよく、こ
の場合は各アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ
1 ・・）などをコントロールチップＣＣから供給する構
成とすることが好ましい。
示す等価回路図である。行デコーダＲＤにおいては、各
アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ1 ・・）な
どが入力されるＯＲ論理回路などにより選択されたワー
ド線ＷＬ（ＷＬ 1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）に、例え
ば電圧Ｖddが印加される。あるいは、行デコーダＲＤ
は、各アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ 1 ・
・）および不図示のブロック選択信号φにより制御され
るパストランジスタのみから構成され、アドレスデータ
およびブロック選択信号により選択されたワード線ＷＬ
に、例えば電圧Ｖddが印加される構成としてもよく、こ
の場合は各アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ
1 ・・）などをコントロールチップＣＣから供給する構
成とすることが好ましい。
【００４８】図４は、上記の列デコーダＣＤおよびアン
プを含む出力系の構成例を示す等価回路図である。列デ
コーダＣＤにおいては、行デコーダＲＤと同様に、各ア
ドレスデータＡi（Ａ16，Ａ16 ，Ａ17，Ａ17 ・・）など
が入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ
1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジス
タＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより
選択されたビット線ＢＬに、例えばチップセレクト信号
ＣＳおよびライトイネーブル信号ＷＥから得られる書き
込み信号ＷがＯＮとなったときに、入力データＤINが入
力される。あるいは、上記のビット線ＢＬから、例えば
チップセレクト信号ＣＳおよびライトイネーブル信号Ｗ
Ｅから得られる読み出し信号ＲがＯＮとなったときに、
メモリセルデータＤMが読みだされる。あるいは、列デ
コーダＣＤは、各アドレスデータＡi （Ａ16，Ａ16 ，Ａ
17，Ａ 17 ・・）および不図示のブロック選択信号φによ
り制御されるパストランジスタのみから構成され、アド
レスデータおよびブロック選択信号により選択されたビ
ット線ＢＬに上記のように入力データＤINが入力され、
あるいは、選択されたビット線ＢＬからメモリセルデー
タＤM が読みだされる構成としてもよく、この場合は各
アドレスデータＡi （Ａ16，Ａ16 ，Ａ17，Ａ17 ・・）、
ブロック選択信号φおよび入力データＤINなどをコント
ロールチップＣＣから供給する構成とすることが好まし
い。
プを含む出力系の構成例を示す等価回路図である。列デ
コーダＣＤにおいては、行デコーダＲＤと同様に、各ア
ドレスデータＡi（Ａ16，Ａ16 ，Ａ17，Ａ17 ・・）など
が入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ
1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジス
タＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより
選択されたビット線ＢＬに、例えばチップセレクト信号
ＣＳおよびライトイネーブル信号ＷＥから得られる書き
込み信号ＷがＯＮとなったときに、入力データＤINが入
力される。あるいは、上記のビット線ＢＬから、例えば
チップセレクト信号ＣＳおよびライトイネーブル信号Ｗ
Ｅから得られる読み出し信号ＲがＯＮとなったときに、
メモリセルデータＤMが読みだされる。あるいは、列デ
コーダＣＤは、各アドレスデータＡi （Ａ16，Ａ16 ，Ａ
17，Ａ 17 ・・）および不図示のブロック選択信号φによ
り制御されるパストランジスタのみから構成され、アド
レスデータおよびブロック選択信号により選択されたビ
ット線ＢＬに上記のように入力データＤINが入力され、
あるいは、選択されたビット線ＢＬからメモリセルデー
タＤM が読みだされる構成としてもよく、この場合は各
アドレスデータＡi （Ａ16，Ａ16 ，Ａ17，Ａ17 ・・）、
ブロック選択信号φおよび入力データＤINなどをコント
ロールチップＣＣから供給する構成とすることが好まし
い。
【００４９】アンプＡＭＰは、例えば３段のカレントミ
ラーアンプ（ＣＭＡ１，ＣＭＡ２，ＣＭＡ３）からなっ
ており、各段のカレントミラーアンプは、それぞれ２つ
のトランジスタ（Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ
6 ）から構成されている。ここで、トランジスタ（Ｑ
1 ，Ｑ2 ，Ｑ5 ，Ｑ6 ）はｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）から構成され、一方、トランジスタ（Ｑ
3 ，Ｑ4 ）はｐチャネルＭＯＳトランジスタ（ＰＭＯ
Ｓ）から構成される。ここで、例えば、トランジスタ
（Ｑ1 ，Ｑ2 ）までの回路がメモリチップＭＣ上に配置
され、トランジスタ（Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ）以降の
回路がコントロールチップＣＣ上に配置されて、トラン
ジスタ（Ｑ2 ，Ｑ3 ）間がパッドＰａｄで接続された形
態となっていることが好ましい。
ラーアンプ（ＣＭＡ１，ＣＭＡ２，ＣＭＡ３）からなっ
ており、各段のカレントミラーアンプは、それぞれ２つ
のトランジスタ（Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ
6 ）から構成されている。ここで、トランジスタ（Ｑ
1 ，Ｑ2 ，Ｑ5 ，Ｑ6 ）はｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）から構成され、一方、トランジスタ（Ｑ
3 ，Ｑ4 ）はｐチャネルＭＯＳトランジスタ（ＰＭＯ
Ｓ）から構成される。ここで、例えば、トランジスタ
（Ｑ1 ，Ｑ2 ）までの回路がメモリチップＭＣ上に配置
され、トランジスタ（Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ）以降の
回路がコントロールチップＣＣ上に配置されて、トラン
ジスタ（Ｑ2 ，Ｑ3 ）間がパッドＰａｄで接続された形
態となっていることが好ましい。
【００５０】メモリセルアレイから出力されたメモリセ
ルデータＤM に応じた電流Ｉa が第１段のカレントミラ
ーアンプＣＭＡ１に入力されると、第１段のカレントミ
ラーアンプＣＭＡ１を構成するトランジスタ（Ｑ1 ，Ｑ
2 ）のチャネル幅の比に応じて増幅された電流Ｉb がト
ランジスタＱ2 側に流れる。第２段のカレントミラーア
ンプＣＭＡ２においても同様の働きをして、電流Ｉ b が
電流Ｉc に増幅され、第３段のカレントミラーアンプＣ
ＭＡ３においても電流Ｉc が電流Ｉd に増幅される。例
えば各段毎に電流が１０倍に増幅されるように各トラン
ジスタのチャネル幅の比を設定すると、１０3 ＝１００
０倍に増幅することができる。上記のように増幅された
電流をそのままＤOUT から出力データとして取り出す
か、あるいは、電圧ＶCCを印加した外部抵抗を接続する
ことで電流を電圧に変換して出力データとして取り出す
ことができる。
ルデータＤM に応じた電流Ｉa が第１段のカレントミラ
ーアンプＣＭＡ１に入力されると、第１段のカレントミ
ラーアンプＣＭＡ１を構成するトランジスタ（Ｑ1 ，Ｑ
2 ）のチャネル幅の比に応じて増幅された電流Ｉb がト
ランジスタＱ2 側に流れる。第２段のカレントミラーア
ンプＣＭＡ２においても同様の働きをして、電流Ｉ b が
電流Ｉc に増幅され、第３段のカレントミラーアンプＣ
ＭＡ３においても電流Ｉc が電流Ｉd に増幅される。例
えば各段毎に電流が１０倍に増幅されるように各トラン
ジスタのチャネル幅の比を設定すると、１０3 ＝１００
０倍に増幅することができる。上記のように増幅された
電流をそのままＤOUT から出力データとして取り出す
か、あるいは、電圧ＶCCを印加した外部抵抗を接続する
ことで電流を電圧に変換して出力データとして取り出す
ことができる。
【００５１】図５（ａ）は、上記のメモリセルの断面図
であり、図５（ｂ）は相当する等価回路図である。例え
ば、ｐ型シリコン半導体基板１０の素子分離絶縁膜２０
で分離された活性領域におけるチャネル形成領域上に、
酸化シリコンのゲート絶縁膜２１が形成され、その上層
に、ポリシリコンからなり、ワード線ＷＬとなるゲート
電極３０ａが形成されている。ゲート電極３０ａの両側
部における半導体基板１０中に、ｎ型の不純物を高濃度
に含有するソース領域１１およびドレイン領域１２が形
成されている。以上のように、メモリセルのアクセスト
ランジスタＡＴとなるｎチャネルＭＯＳトランジスタが
構成されている。上記のトランジスタのチャネル長は、
例えば０．１μｍ程度とし、ソース・ドレイン領域の接
合深さは、例えば０．０５μｍ程度とする。
であり、図５（ｂ）は相当する等価回路図である。例え
ば、ｐ型シリコン半導体基板１０の素子分離絶縁膜２０
で分離された活性領域におけるチャネル形成領域上に、
酸化シリコンのゲート絶縁膜２１が形成され、その上層
に、ポリシリコンからなり、ワード線ＷＬとなるゲート
電極３０ａが形成されている。ゲート電極３０ａの両側
部における半導体基板１０中に、ｎ型の不純物を高濃度
に含有するソース領域１１およびドレイン領域１２が形
成されている。以上のように、メモリセルのアクセスト
ランジスタＡＴとなるｎチャネルＭＯＳトランジスタが
構成されている。上記のトランジスタのチャネル長は、
例えば０．１μｍ程度とし、ソース・ドレイン領域の接
合深さは、例えば０．０５μｍ程度とする。
【００５２】上記のｎチャネルＭＯＳトランジスタを被
覆して、全面に、例えば酸化シリコンの第１絶縁膜２２
が形成されており、ソース領域１１に達するコンタクト
ホールＣＨが開口されている。コンタクトホールＣＨ内
において、ソース領域１１に接続して、エピタキシャル
成長法により形成され、ｎ型の不純物を高濃度に含有す
る結晶性シリコンからなる第１半導体層３１が形成さ
れ、その上層に酸化シリコンの第２絶縁膜２３が形成さ
れ、その上層にｐ型の不純物を高濃度に含有するポリシ
リコンからなる第２半導体層３２が形成されている。第
１半導体層３１、第２絶縁膜２３および第２半導体層３
２の膜厚の総計はコンタクトホールＣＨの深さに達しな
い程度である。また、上記の第２半導体層３２に接続し
て、例えばアルミニウムなどの金属配線からなり、ビッ
ト線ＢＬとなる上層配線３３が形成されている。一方、
上記のドレイン領域１２は、半導体基板１０中の配線な
どにより、接地されている。
覆して、全面に、例えば酸化シリコンの第１絶縁膜２２
が形成されており、ソース領域１１に達するコンタクト
ホールＣＨが開口されている。コンタクトホールＣＨ内
において、ソース領域１１に接続して、エピタキシャル
成長法により形成され、ｎ型の不純物を高濃度に含有す
る結晶性シリコンからなる第１半導体層３１が形成さ
れ、その上層に酸化シリコンの第２絶縁膜２３が形成さ
れ、その上層にｐ型の不純物を高濃度に含有するポリシ
リコンからなる第２半導体層３２が形成されている。第
１半導体層３１、第２絶縁膜２３および第２半導体層３
２の膜厚の総計はコンタクトホールＣＨの深さに達しな
い程度である。また、上記の第２半導体層３２に接続し
て、例えばアルミニウムなどの金属配線からなり、ビッ
ト線ＢＬとなる上層配線３３が形成されている。一方、
上記のドレイン領域１２は、半導体基板１０中の配線な
どにより、接地されている。
【００５３】上記の構造の各メモリセルにおいて、第１
半導体層３１、第２絶縁膜２３および第２半導体層３２
の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶す
るデータに対応するように選択されたメモリセルの第１
半導体層３１と第２半導体層３２の間に所定の高電圧を
印加することで、第２絶縁膜２３における絶縁破壊を生
じせしめ、第１半導体層３１および第２半導体層３２の
間を導通させ、各メモリセルにおける第１半導体層３１
と第２半導体層３２の間の導通あるいは非導通によりデ
ータを記憶することができる。通常は、上記のように第
２絶縁膜２３における絶縁破壊を生じせしめた後、第１
半導体層３１および第２半導体層３２の間の導通を確認
して、書き込みが成功したか確認する。
半導体層３１、第２絶縁膜２３および第２半導体層３２
の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶す
るデータに対応するように選択されたメモリセルの第１
半導体層３１と第２半導体層３２の間に所定の高電圧を
印加することで、第２絶縁膜２３における絶縁破壊を生
じせしめ、第１半導体層３１および第２半導体層３２の
間を導通させ、各メモリセルにおける第１半導体層３１
と第２半導体層３２の間の導通あるいは非導通によりデ
ータを記憶することができる。通常は、上記のように第
２絶縁膜２３における絶縁破壊を生じせしめた後、第１
半導体層３１および第２半導体層３２の間の導通を確認
して、書き込みが成功したか確認する。
【００５４】図６は、上記の第２絶縁膜２３における絶
縁破壊を説明するためのエネルギーダイヤグラムであ
る。ｎ+ 型の第１半導体層３１にドレイン電圧Ｖdrain
を印加し、ｐ+ 型の第２半導体層３２にビット電圧Ｖ
Bit を印加すると、Ｖdrain とＶBit の電圧差に対応す
るように、ｎ+ 型層およびｐ+ 型層の各層中の価電子帯
レベルＥV とフェルミレベルＥC のエネルギー差が発生
する。ｎ+ 型層（ｎ+ Ｓｉ）およびｐ+ 型層（ｐ+ Ｓ
ｉ）と酸化膜（ＳｉＯ2 ）との界面近傍のエネルギーレ
ベルはなめらかに変化し、ｎ+ 型層およびｐ+ 型層中の
それぞれメインキャリアである電子（図中−で表示）と
ホール（図中＋で表示）に対する井戸状態となるので、
ｎ+ 型層およびｐ+ 型層と酸化膜との界面近傍に電子と
ホールがそれぞれ蓄積される。Ｖdrain とＶBit の電圧
差が所定値以上となると、蓄積されるキャリアのエネル
ギー差も大きくなり、酸化膜が形成するエネルギー障壁
を電子がトンネル効果により透過して再結合し（図中Ｒ
Ｃで表す）、熱などのエネルギーＥが発生して酸化膜に
伝達され、酸化膜の絶縁破壊をもたらす。例えば、第１
半導体層３１がない構造の場合、絶縁破壊の影響が接合
深さの浅いソース領域下部にまで達し、接合リークの原
因となることがあるが、本構造においては第１半導体層
３１の存在により絶縁破壊の影響がソース領域下部にま
で達するのを防止できる。第１半導体層３１、第２絶縁
膜２３および第２半導体層３２の積層体構造において
は、電子とホールの再結合ＲＣによるエネルギーＥが効
率的に酸化膜に伝達されるため、再現性、信頼性を向上
させて、第２絶縁膜における絶縁破壊を生じせしめるこ
とができる。
縁破壊を説明するためのエネルギーダイヤグラムであ
る。ｎ+ 型の第１半導体層３１にドレイン電圧Ｖdrain
を印加し、ｐ+ 型の第２半導体層３２にビット電圧Ｖ
Bit を印加すると、Ｖdrain とＶBit の電圧差に対応す
るように、ｎ+ 型層およびｐ+ 型層の各層中の価電子帯
レベルＥV とフェルミレベルＥC のエネルギー差が発生
する。ｎ+ 型層（ｎ+ Ｓｉ）およびｐ+ 型層（ｐ+ Ｓ
ｉ）と酸化膜（ＳｉＯ2 ）との界面近傍のエネルギーレ
ベルはなめらかに変化し、ｎ+ 型層およびｐ+ 型層中の
それぞれメインキャリアである電子（図中−で表示）と
ホール（図中＋で表示）に対する井戸状態となるので、
ｎ+ 型層およびｐ+ 型層と酸化膜との界面近傍に電子と
ホールがそれぞれ蓄積される。Ｖdrain とＶBit の電圧
差が所定値以上となると、蓄積されるキャリアのエネル
ギー差も大きくなり、酸化膜が形成するエネルギー障壁
を電子がトンネル効果により透過して再結合し（図中Ｒ
Ｃで表す）、熱などのエネルギーＥが発生して酸化膜に
伝達され、酸化膜の絶縁破壊をもたらす。例えば、第１
半導体層３１がない構造の場合、絶縁破壊の影響が接合
深さの浅いソース領域下部にまで達し、接合リークの原
因となることがあるが、本構造においては第１半導体層
３１の存在により絶縁破壊の影響がソース領域下部にま
で達するのを防止できる。第１半導体層３１、第２絶縁
膜２３および第２半導体層３２の積層体構造において
は、電子とホールの再結合ＲＣによるエネルギーＥが効
率的に酸化膜に伝達されるため、再現性、信頼性を向上
させて、第２絶縁膜における絶縁破壊を生じせしめるこ
とができる。
【００５５】上記のようにしてメモリセルに記憶された
データを読み出すには、例えば、読み出そうとするメモ
リセルに接続するビット線を所定値にプリチャージし、
同じく読み出そうとするメモリセルに接続するワード線
をＯＮとして当該メモリセルのアクセストランジスタを
ＯＮとし、ビット線のプリチャージが電位変動するかど
うかで各メモリセルにおける第１半導体層３１と第２半
導体層３２の間の導通あるいは非導通を調べ、読み出し
データとする。
データを読み出すには、例えば、読み出そうとするメモ
リセルに接続するビット線を所定値にプリチャージし、
同じく読み出そうとするメモリセルに接続するワード線
をＯＮとして当該メモリセルのアクセストランジスタを
ＯＮとし、ビット線のプリチャージが電位変動するかど
うかで各メモリセルにおける第１半導体層３１と第２半
導体層３２の間の導通あるいは非導通を調べ、読み出し
データとする。
【００５６】上記の本実施形態に係る半導体不揮発性記
憶装置（メモリチップ）は、メモリセルアレイにおい
て、各メモリセルは１つのｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有す
る簡単な構成であり、酸化シリコン膜の絶縁破壊の再現
性、信頼性を向上させて、容易かつ安価に製造可能な半
導体不揮発性記憶装置（メモリチップ）である。
憶装置（メモリチップ）は、メモリセルアレイにおい
て、各メモリセルは１つのｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有す
る簡単な構成であり、酸化シリコン膜の絶縁破壊の再現
性、信頼性を向上させて、容易かつ安価に製造可能な半
導体不揮発性記憶装置（メモリチップ）である。
【００５７】また、本実施形態の半導体不揮発性記憶装
置（メモリチップ）は、図１に示すようにコントロール
チップと組み合わせて用いることにより、デコーダやア
ンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯ
Ｓトランジスタ）をメモリチップ上ではなくコントロー
ルチップ上に構成することができる。即ち、行デコーダ
および列デコーダがパストランジスタ（ＮＭＯＳ）のみ
からなる構成とするなどにより、メモリチップ自体をＮ
ＭＯＳプロセスにより形成可能となり、マスク枚数を例
えば６枚程度に削減して製造可能であるので、メモリチ
ップの製造コストを大きく低減することができる。一方
で、コントロールチップ自体は元々ＣＭＯＳプロセスで
製造されているので、コストが大きく増大することはな
い。従って、メモリチップのコストの大幅な低減分によ
り、メモリチップを内蔵する記録媒体（メモリカード）
としての製造コストを低減することができる。
置（メモリチップ）は、図１に示すようにコントロール
チップと組み合わせて用いることにより、デコーダやア
ンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯ
Ｓトランジスタ）をメモリチップ上ではなくコントロー
ルチップ上に構成することができる。即ち、行デコーダ
および列デコーダがパストランジスタ（ＮＭＯＳ）のみ
からなる構成とするなどにより、メモリチップ自体をＮ
ＭＯＳプロセスにより形成可能となり、マスク枚数を例
えば６枚程度に削減して製造可能であるので、メモリチ
ップの製造コストを大きく低減することができる。一方
で、コントロールチップ自体は元々ＣＭＯＳプロセスで
製造されているので、コストが大きく増大することはな
い。従って、メモリチップのコストの大幅な低減分によ
り、メモリチップを内蔵する記録媒体（メモリカード）
としての製造コストを低減することができる。
【００５８】上記の構造のメモリセルを有する半導体不
揮発性記憶装置（メモリチップ）の製造方法について、
図面を参照して以下に説明する。まず、図７（ａ）に示
すように、ｐ型シリコン半導体基板１０に、ＬＯＣＯＳ
法などにより素子分離絶縁膜２０を形成し、さらに素子
分離絶縁膜２０により分離された活性領域に閾値調整な
どのために導電性不純物をイオン注入する。
揮発性記憶装置（メモリチップ）の製造方法について、
図面を参照して以下に説明する。まず、図７（ａ）に示
すように、ｐ型シリコン半導体基板１０に、ＬＯＣＯＳ
法などにより素子分離絶縁膜２０を形成し、さらに素子
分離絶縁膜２０により分離された活性領域に閾値調整な
どのために導電性不純物をイオン注入する。
【００５９】次に、図７（ｂ）に示すように、例えば熱
酸化法による半導体基板１０表面を酸化し、ゲート絶縁
膜２１を形成する。さらに、ＣＶＤ（Chemical Vapor D
eposition ）法によりポリシリコンを堆積させ、ゲート
電極用層３０を形成する。
酸化法による半導体基板１０表面を酸化し、ゲート絶縁
膜２１を形成する。さらに、ＣＶＤ（Chemical Vapor D
eposition ）法によりポリシリコンを堆積させ、ゲート
電極用層３０を形成する。
【００６０】次に、図８（ｃ）に示すように、フォトリ
ソグラフィー工程により、ゲート電極のパターンのレジ
スト膜Ｒ１をパターン形成し、このレジスト膜Ｒ１をマ
スクとして、ＲＩＥ（反応性イオンエッチング）などの
エッチングを施し、ゲート電極用層３０およびゲート絶
縁膜２１をパターン加工して、ゲート電極３０ａを形成
する。
ソグラフィー工程により、ゲート電極のパターンのレジ
スト膜Ｒ１をパターン形成し、このレジスト膜Ｒ１をマ
スクとして、ＲＩＥ（反応性イオンエッチング）などの
エッチングを施し、ゲート電極用層３０およびゲート絶
縁膜２１をパターン加工して、ゲート電極３０ａを形成
する。
【００６１】次に、図８（ｄ）に示すように、ｎ型の導
電性不純物をイオン注入して、ゲート電極３０ａの両側
部における半導体基板１０中にソース領域１１およびド
レイン領域１２を形成する。以上で、ｎチャネルＭＯＳ
トランジスタ（ＮＭＯＳ）が形成される。
電性不純物をイオン注入して、ゲート電極３０ａの両側
部における半導体基板１０中にソース領域１１およびド
レイン領域１２を形成する。以上で、ｎチャネルＭＯＳ
トランジスタ（ＮＭＯＳ）が形成される。
【００６２】次に、図９（ｅ）に示すように、例えばＣ
ＶＤ法により上記のＮＭＯＳを被覆して全面に酸化シリ
コンを堆積させて第１絶縁膜２２を形成し、さらにフォ
トリソグラフィー工程によりコンタクトホールの開口パ
ターンのレジスト膜Ｒ２をパターン形成し、このレジス
ト膜Ｒ２をマスクとしてＲＩＥなどのエッチングを施
し、ソース領域１１に達するコンタクトホールＣＨを開
口する。
ＶＤ法により上記のＮＭＯＳを被覆して全面に酸化シリ
コンを堆積させて第１絶縁膜２２を形成し、さらにフォ
トリソグラフィー工程によりコンタクトホールの開口パ
ターンのレジスト膜Ｒ２をパターン形成し、このレジス
ト膜Ｒ２をマスクとしてＲＩＥなどのエッチングを施
し、ソース領域１１に達するコンタクトホールＣＨを開
口する。
【００６３】次に、図９（ｆ）に示すように、例えばＭ
ＯＣＶＤ（有機金属化学気相成長）法による選択エピタ
キシャル成長技術により、ソース領域１１に接続するよ
うにコンタクトホールＣＨ内に選択的にｎ型の導電性不
純物を高濃度に含有する第１半導体層３１を形成する。
ＯＣＶＤ（有機金属化学気相成長）法による選択エピタ
キシャル成長技術により、ソース領域１１に接続するよ
うにコンタクトホールＣＨ内に選択的にｎ型の導電性不
純物を高濃度に含有する第１半導体層３１を形成する。
【００６４】次に、図１０（ｇ）に示すように、例えば
熱酸化法により第１半導体層３１の表層を酸化して、あ
るいはＣＶＤ法により酸化シリコンを堆積させて、第２
絶縁膜２３を形成する。ＣＶＤ法の場合には酸化シリコ
ンが全面に堆積されるが、コンタクトホールＣＨ外部の
図示を省略している。
熱酸化法により第１半導体層３１の表層を酸化して、あ
るいはＣＶＤ法により酸化シリコンを堆積させて、第２
絶縁膜２３を形成する。ＣＶＤ法の場合には酸化シリコ
ンが全面に堆積されるが、コンタクトホールＣＨ外部の
図示を省略している。
【００６５】次に、図１０（ｈ）に示すように、例えば
ＣＶＤ法により全面にポリシリコンを堆積させ、フォト
リソグラフィー工程によりコンタクトホール部分を保護
するレジスト膜（不図示）を形成して、ＲＩＥなどのエ
ッチングを施し、コンタクトホール外部のポリシリコン
を除去し、第２絶縁膜２３の上層にｐ型の導電性不純物
を高濃度に含有する第２半導体層３２を形成する。
ＣＶＤ法により全面にポリシリコンを堆積させ、フォト
リソグラフィー工程によりコンタクトホール部分を保護
するレジスト膜（不図示）を形成して、ＲＩＥなどのエ
ッチングを施し、コンタクトホール外部のポリシリコン
を除去し、第２絶縁膜２３の上層にｐ型の導電性不純物
を高濃度に含有する第２半導体層３２を形成する。
【００６６】以降の工程としては、上記で形成された第
２半導体層３２に接続するように、例えばアルミニウム
などの金属配線からなり、ビット線となる上層配線３３
をパターン形成して、図５に示す半導体不揮発性記憶装
置に至る。
２半導体層３２に接続するように、例えばアルミニウム
などの金属配線からなり、ビット線となる上層配線３３
をパターン形成して、図５に示す半導体不揮発性記憶装
置に至る。
【００６７】上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、上記の本実施形態に係る半導体
不揮発性記憶装置を容易に製造することが可能であり、
上記の第１半導体層と第２半導体層の間に所定の電圧を
印加することで、再現性、信頼性を向上させて、第２絶
縁膜における絶縁破壊を生じせしめることができるメモ
リセルを有する半導体不揮発性記憶装置を製造できる。
特に、例えば行デコーダおよび列デコーダなどをパスト
ランジスタのみから構成する場合にはＮＭＯＳプロセス
により形成可能であるのでマスク枚数を６枚程度に削減
して製造可能であり、製造コストを抑制することができ
る。
置の製造方法によれば、上記の本実施形態に係る半導体
不揮発性記憶装置を容易に製造することが可能であり、
上記の第１半導体層と第２半導体層の間に所定の電圧を
印加することで、再現性、信頼性を向上させて、第２絶
縁膜における絶縁破壊を生じせしめることができるメモ
リセルを有する半導体不揮発性記憶装置を製造できる。
特に、例えば行デコーダおよび列デコーダなどをパスト
ランジスタのみから構成する場合にはＮＭＯＳプロセス
により形成可能であるのでマスク枚数を６枚程度に削減
して製造可能であり、製造コストを抑制することができ
る。
【００６８】第２実施形態 本実施形態に係る半導体不揮発性記憶装置（メモリチッ
プ）は、図１１の断面図に示すように、各メモリセルの
構造において、ｐ型シリコン半導体基板１０が、ｐ型不
純物を高濃度に含有するｐ+ 型素子分離領域１３により
分離されている。
プ）は、図１１の断面図に示すように、各メモリセルの
構造において、ｐ型シリコン半導体基板１０が、ｐ型不
純物を高濃度に含有するｐ+ 型素子分離領域１３により
分離されている。
【００６９】上記以外の構成は、実質的に第１実施形態
と同様である。即ち、素子分離領域１３により分離され
た活性領域におけるチャネル形成領域上にゲート絶縁膜
２１およびワード線ＷＬとなるゲート電極３０ａが形成
され、ゲート電極３０ａの両側部における半導体基板１
０中にソース領域１１およびドレイン領域１２が形成さ
れて、メモリセルのアクセストランジスタＡＴとなるｎ
チャネルＭＯＳトランジスタが構成されている。さらに
ｎチャネルＭＯＳトランジスタを被覆して、全面に、例
えば酸化シリコンの第１絶縁膜２２が形成されて、ソー
ス領域１１に達するコンタクトホールＣＨが開口されて
おり、コンタクトホールＣＨ内において第１半導体層３
１、第２絶縁膜２３および第２半導体層３２が積層さ
れ、第２半導体層３２に接続して、例えばアルミニウム
などの金属配線からなり、ビット線ＢＬとなる上層配線
３３が形成されている。
と同様である。即ち、素子分離領域１３により分離され
た活性領域におけるチャネル形成領域上にゲート絶縁膜
２１およびワード線ＷＬとなるゲート電極３０ａが形成
され、ゲート電極３０ａの両側部における半導体基板１
０中にソース領域１１およびドレイン領域１２が形成さ
れて、メモリセルのアクセストランジスタＡＴとなるｎ
チャネルＭＯＳトランジスタが構成されている。さらに
ｎチャネルＭＯＳトランジスタを被覆して、全面に、例
えば酸化シリコンの第１絶縁膜２２が形成されて、ソー
ス領域１１に達するコンタクトホールＣＨが開口されて
おり、コンタクトホールＣＨ内において第１半導体層３
１、第２絶縁膜２３および第２半導体層３２が積層さ
れ、第２半導体層３２に接続して、例えばアルミニウム
などの金属配線からなり、ビット線ＢＬとなる上層配線
３３が形成されている。
【００７０】上記の本実施形態に係る半導体不揮発性記
憶装置（メモリチップ）は、メモリセルアレイにおい
て、各メモリセルは１つのｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有す
る簡単な構成であり、酸化シリコン膜の絶縁破壊の再現
性、信頼性を向上させて、容易かつ安価に製造可能な半
導体不揮発性記憶装置（メモリチップ）である。また、
本実施形態の半導体不揮発性記憶装置（メモリチップ）
は、第１実施形態と同様に、行デコーダおよび列デコー
ダがパストランジスタ（ＮＭＯＳ）のみからなる構成と
してメモリチップ自体をＮＭＯＳプロセスにより形成可
能となり、マスク枚数を例えば６枚程度に削減して製造
可能であるので、メモリチップの製造コストを大きく低
減することができる。
憶装置（メモリチップ）は、メモリセルアレイにおい
て、各メモリセルは１つのｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有す
る簡単な構成であり、酸化シリコン膜の絶縁破壊の再現
性、信頼性を向上させて、容易かつ安価に製造可能な半
導体不揮発性記憶装置（メモリチップ）である。また、
本実施形態の半導体不揮発性記憶装置（メモリチップ）
は、第１実施形態と同様に、行デコーダおよび列デコー
ダがパストランジスタ（ＮＭＯＳ）のみからなる構成と
してメモリチップ自体をＮＭＯＳプロセスにより形成可
能となり、マスク枚数を例えば６枚程度に削減して製造
可能であるので、メモリチップの製造コストを大きく低
減することができる。
【００７１】第３実施形態 本実施形態に係る半導体不揮発性記憶装置（メモリチッ
プ）は、図１２の等価回路図に示すように、メモリセル
アレイにおいて、各メモリセルのアクセストランジスタ
ＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソー
ス領域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ
4 ）に接続され、一方、メモリセル出力データＤM とし
て、ドレイン領域からの基板へ流れる電流が検出され、
アンプＡＭＰに接続されている構成となっていることが
異なる。
プ）は、図１２の等価回路図に示すように、メモリセル
アレイにおいて、各メモリセルのアクセストランジスタ
ＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソー
ス領域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ
4 ）に接続され、一方、メモリセル出力データＤM とし
て、ドレイン領域からの基板へ流れる電流が検出され、
アンプＡＭＰに接続されている構成となっていることが
異なる。
【００７２】上記以外の構成は、実質的に第１実施形態
と同様である。例えば、メモリセル出力データＤM が入
力されるアンプＡＭＰは、第１実施形態において説明し
た３段のカレントミラーアンプ（ＣＭＡ１，ＣＭＡ２，
ＣＭＡ３）からなる構成とする。
と同様である。例えば、メモリセル出力データＤM が入
力されるアンプＡＭＰは、第１実施形態において説明し
た３段のカレントミラーアンプ（ＣＭＡ１，ＣＭＡ２，
ＣＭＡ３）からなる構成とする。
【００７３】上記の本実施形態に係る半導体不揮発性記
憶装置（メモリチップ）は、メモリセルアレイにおい
て、各メモリセルは１つのｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有す
る簡単な構成であり、酸化シリコン膜の絶縁破壊の再現
性、信頼性を向上させて、容易かつ安価に製造可能な半
導体不揮発性記憶装置（メモリチップ）である。また、
本実施形態の半導体不揮発性記憶装置（メモリチップ）
は、第１実施形態と同様に、行デコーダおよび列デコー
ダがパストランジスタ（ＮＭＯＳ）のみからなる構成と
してメモリチップ自体をＮＭＯＳプロセスにより形成可
能となり、マスク枚数を例えば６枚程度に削減して製造
可能であるので、メモリチップの製造コストを大きく低
減することができる。
憶装置（メモリチップ）は、メモリセルアレイにおい
て、各メモリセルは１つのｎチャネルＭＯＳトランジス
タ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有す
る簡単な構成であり、酸化シリコン膜の絶縁破壊の再現
性、信頼性を向上させて、容易かつ安価に製造可能な半
導体不揮発性記憶装置（メモリチップ）である。また、
本実施形態の半導体不揮発性記憶装置（メモリチップ）
は、第１実施形態と同様に、行デコーダおよび列デコー
ダがパストランジスタ（ＮＭＯＳ）のみからなる構成と
してメモリチップ自体をＮＭＯＳプロセスにより形成可
能となり、マスク枚数を例えば６枚程度に削減して製造
可能であるので、メモリチップの製造コストを大きく低
減することができる。
【００７４】第４実施形態 本実施形態に係る半導体不揮発性記憶装置（メモリチッ
プ）は、図１３の等価回路図に示すように、ｉｊ番目の
メモリセルアレイＭＡijにおいて、行デコーダＲＤに接
続しているワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，Ｗ
Ｌ4 ）と、列デコーダＣＤに接続しているビット線ＢＬ
（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）とが交差する位置
に、絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，
Ｆ34，Ｆ 44）からなるメモリセルＭ（Ｍ11，Ｍ12，・・
・，Ｍ34，Ｍ44）がマトリクス状に配置されている。
プ）は、図１３の等価回路図に示すように、ｉｊ番目の
メモリセルアレイＭＡijにおいて、行デコーダＲＤに接
続しているワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，Ｗ
Ｌ4 ）と、列デコーダＣＤに接続しているビット線ＢＬ
（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）とが交差する位置
に、絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，
Ｆ34，Ｆ 44）からなるメモリセルＭ（Ｍ11，Ｍ12，・・
・，Ｍ34，Ｍ44）がマトリクス状に配置されている。
【００７５】図１４は、上記の行デコーダＲＤの構成例
を示す等価回路図である。行デコーダＲＤにおいては、
各アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ1 ・・）
および選択信号ＢＳijなどが入力されるＯＲ論理回路な
どにより選択されたワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，Ｗ
Ｌ3 ，ＷＬ4 ）に、例えば電圧Ｖddが印加される。
を示す等価回路図である。行デコーダＲＤにおいては、
各アドレスデータＡi （Ａ0 ，Ａ0 ，Ａ1 ，Ａ1 ・・）
および選択信号ＢＳijなどが入力されるＯＲ論理回路な
どにより選択されたワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，Ｗ
Ｌ3 ，ＷＬ4 ）に、例えば電圧Ｖddが印加される。
【００７６】図１５は、上記の行デコーダＲＤにおいて
アドレスデータＡi および選択信号ＢＳijなどの３系統
が入力され、１系統の出力をするＯＲ論理回路の構成を
示す等価回路図である。
アドレスデータＡi および選択信号ＢＳijなどの３系統
が入力され、１系統の出力をするＯＲ論理回路の構成を
示す等価回路図である。
【００７７】図１６は、上記の列デコーダＣＤの構成例
を示す等価回路図である。列デコーダＣＤにおいては、
行デコーダＲＤと同様に、各アドレスデータＡi（Ａ
2 ，Ａ2 ，Ａ3 ，Ａ3 ・・）および選択信号ＢＳijなど
が入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ
1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジス
タＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより
選択されたビット線ＢＬに、書き込み信号ＷがＯＮとな
ったときに、入力データＤINが入力され、あるいは、上
記のビット線ＢＬから、読み出し信号ＲがＯＮとなった
ときに、メモリセルデータＤM が読みだされる。上記の
列デコーダＣＤにおいてアドレスデータＡi および選択
信号ＢＳijなどの３系統が入力され、１系統の出力をす
るＯＲ論理回路は、上記の図１５に示す回路と同一であ
る。
を示す等価回路図である。列デコーダＣＤにおいては、
行デコーダＲＤと同様に、各アドレスデータＡi（Ａ
2 ，Ａ2 ，Ａ3 ，Ａ3 ・・）および選択信号ＢＳijなど
が入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ
1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジス
タＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより
選択されたビット線ＢＬに、書き込み信号ＷがＯＮとな
ったときに、入力データＤINが入力され、あるいは、上
記のビット線ＢＬから、読み出し信号ＲがＯＮとなった
ときに、メモリセルデータＤM が読みだされる。上記の
列デコーダＣＤにおいてアドレスデータＡi および選択
信号ＢＳijなどの３系統が入力され、１系統の出力をす
るＯＲ論理回路は、上記の図１５に示す回路と同一であ
る。
【００７８】図１３中のアンプＡＭＰは、第１実施形態
におけるアンプと同様の構成、即ち、各段が２つのトラ
ンジスタから構成されている３段のカレントミラーアン
プの構成とすることができ、これによりメモリセルデー
タＤM に応じた電流を例えば１０００倍に増幅して出力
データとして取り出すことができる。
におけるアンプと同様の構成、即ち、各段が２つのトラ
ンジスタから構成されている３段のカレントミラーアン
プの構成とすることができ、これによりメモリセルデー
タＤM に応じた電流を例えば１０００倍に増幅して出力
データとして取り出すことができる。
【００７９】図１７（ａ）は、本実施形態に係るメモリ
セルの模式的斜視図であり、図１７（ｂ）は相当する等
価回路図である。ワード線ＷＬとなる第１配線の上層
に、不図示の第１絶縁膜が形成されており、ワード線Ｗ
Ｌに達するコンタクトホールＣＨが開口されている。コ
ンタクトホールＣＨ内において、ワード線ＷＬに接続し
て、ｎ型の不純物を高濃度に含有するシリコン系の第１
半導体層３１が形成され、その上層に酸化シリコンの第
２絶縁膜２３が形成され、その上層にｐ型の不純物を高
濃度に含有するシリコン系の第２半導体層３２が形成さ
れている。また、上記の第２半導体層３２に接続して、
ワード線ＷＬに対して例えば直交する方向に延伸するビ
ット線ＢＬとなる第２配線が形成されている。
セルの模式的斜視図であり、図１７（ｂ）は相当する等
価回路図である。ワード線ＷＬとなる第１配線の上層
に、不図示の第１絶縁膜が形成されており、ワード線Ｗ
Ｌに達するコンタクトホールＣＨが開口されている。コ
ンタクトホールＣＨ内において、ワード線ＷＬに接続し
て、ｎ型の不純物を高濃度に含有するシリコン系の第１
半導体層３１が形成され、その上層に酸化シリコンの第
２絶縁膜２３が形成され、その上層にｐ型の不純物を高
濃度に含有するシリコン系の第２半導体層３２が形成さ
れている。また、上記の第２半導体層３２に接続して、
ワード線ＷＬに対して例えば直交する方向に延伸するビ
ット線ＢＬとなる第２配線が形成されている。
【００８０】上記の構造の各メモリセルにおいて、第１
半導体層３１、第２絶縁膜２３および第２半導体層３２
の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶す
るデータに対応するように選択されたメモリセルの第１
半導体層３１と第２半導体層３２の間に所定の高電圧を
印加することで、第２絶縁膜２３における絶縁破壊を生
じせしめ、第１半導体層３１および第２半導体層３２の
間を導通させ、各メモリセルにおける第１半導体層３１
と第２半導体層３２の間の導通あるいは非導通によりデ
ータを記憶することができる。通常は、上記のように第
２絶縁膜２３における絶縁破壊を生じせしめた後、第１
半導体層３１および第２半導体層３２の間の導通を確認
して、書き込みが成功したか確認する。
半導体層３１、第２絶縁膜２３および第２半導体層３２
の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶す
るデータに対応するように選択されたメモリセルの第１
半導体層３１と第２半導体層３２の間に所定の高電圧を
印加することで、第２絶縁膜２３における絶縁破壊を生
じせしめ、第１半導体層３１および第２半導体層３２の
間を導通させ、各メモリセルにおける第１半導体層３１
と第２半導体層３２の間の導通あるいは非導通によりデ
ータを記憶することができる。通常は、上記のように第
２絶縁膜２３における絶縁破壊を生じせしめた後、第１
半導体層３１および第２半導体層３２の間の導通を確認
して、書き込みが成功したか確認する。
【００８１】上記のようにしてメモリセルに記憶された
データを読み出すには、例えば、読み出そうとするメモ
リセルに接続するワード線とビット線との間の導通ある
いは非導通を調べ、読み出しデータとする。
データを読み出すには、例えば、読み出そうとするメモ
リセルに接続するワード線とビット線との間の導通ある
いは非導通を調べ、読み出しデータとする。
【００８２】図１８は、本実施形態に係る単位メモリセ
ルアレイを複数個集積した半導体不揮発性記憶装置の構
成を示す回路図である。即ち、上記の構成のｉｊ番目の
メモリセルアレイＭＡijが（１１）番から（ｎｍ）番ま
での複数個集積されている。選択信号ＢＳijにより選択
された各メモリセルアレイＭＡijからメモリセルデータ
ＤM が出力され、アンプＡＭＰにより増幅されてＤOUT
から出力データとして取り出すことができる。
ルアレイを複数個集積した半導体不揮発性記憶装置の構
成を示す回路図である。即ち、上記の構成のｉｊ番目の
メモリセルアレイＭＡijが（１１）番から（ｎｍ）番ま
での複数個集積されている。選択信号ＢＳijにより選択
された各メモリセルアレイＭＡijからメモリセルデータ
ＤM が出力され、アンプＡＭＰにより増幅されてＤOUT
から出力データとして取り出すことができる。
【００８３】図１９（ａ）は、本実施形態に係るメモリ
セルアレイを３次元方向に集積化してメモリチップとし
た構成を示す断面図であり、図１９（ｂ）はその積層構
成を示す模式図である。上記メモリチップにおいては、
単位メモリセルアレイを構成する第１配線、第１絶縁膜
および第２配線の積層体を単位層とし、この単位層（Ｌ
１，Ｌ２，Ｌ３，Ｌ４・・・・）が複数層積層している
構成となっている。各単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４
・・・・）のそれぞれが、行デコーダおよび列デコーダ
などを備えており、各単位層の第１配線と第２配線の交
点において上記構造の絶縁膜破壊型のヒューズＦからな
るメモリセルが配置されている。上記の各単位層（Ｌ
１，Ｌ２，Ｌ３，Ｌ４・・・・）の端部にはパッドＰａ
ｄが開口されており、単位層の積層体であるメモリチッ
プが実装基板ＭＢ上にダイボンディングなどで固定さ
れ、実装基板ＭＢ上に形成されたランドなどの電極ＥＬ
とメモリチップの各層のパッドＰａｄがワイヤボンディ
ングなどにより接続されている。
セルアレイを３次元方向に集積化してメモリチップとし
た構成を示す断面図であり、図１９（ｂ）はその積層構
成を示す模式図である。上記メモリチップにおいては、
単位メモリセルアレイを構成する第１配線、第１絶縁膜
および第２配線の積層体を単位層とし、この単位層（Ｌ
１，Ｌ２，Ｌ３，Ｌ４・・・・）が複数層積層している
構成となっている。各単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４
・・・・）のそれぞれが、行デコーダおよび列デコーダ
などを備えており、各単位層の第１配線と第２配線の交
点において上記構造の絶縁膜破壊型のヒューズＦからな
るメモリセルが配置されている。上記の各単位層（Ｌ
１，Ｌ２，Ｌ３，Ｌ４・・・・）の端部にはパッドＰａ
ｄが開口されており、単位層の積層体であるメモリチッ
プが実装基板ＭＢ上にダイボンディングなどで固定さ
れ、実装基板ＭＢ上に形成されたランドなどの電極ＥＬ
とメモリチップの各層のパッドＰａｄがワイヤボンディ
ングなどにより接続されている。
【００８４】上記の本実施形態に係る半導体不揮発性記
憶装置（メモリチップ）は、メモリチップを構成する各
メモリセルアレイにおいて、各メモリセルは１つの絶縁
膜破壊型のヒューズを有する簡単な構成であり、酸化シ
リコン膜の絶縁破壊の再現性、信頼性を向上させて、容
易かつ安価に製造可能な半導体不揮発性記憶装置（メモ
リチップ）である。
憶装置（メモリチップ）は、メモリチップを構成する各
メモリセルアレイにおいて、各メモリセルは１つの絶縁
膜破壊型のヒューズを有する簡単な構成であり、酸化シ
リコン膜の絶縁破壊の再現性、信頼性を向上させて、容
易かつ安価に製造可能な半導体不揮発性記憶装置（メモ
リチップ）である。
【００８５】上記の本実施形態に係る半導体不揮発性記
憶装置（メモリチップ）を構成する単位メモリセルアレ
イは、実質的に第１実施形態に係るメモリチップを同様
に形成可能である。即ち、所定の基板などに第１配線を
形成して、その上層に第１絶縁膜を成膜し、第１配線に
達するコンタクトホールを開口し、コンタクトホール内
に第１半導体層、第２絶縁膜および第２半導体層を積層
させ、第２半導体層に接続するように第２配線を形成し
て、上記の単位層となるメモリセルアレイを形成するこ
とができる。さらに、単位層間の絶縁膜を形成して、上
記の第１配線から第２配線までを形成する手順を繰り返
すことにより、単位メモリセルアレイを積層させたメモ
リチップを形成することができる。上記のように形成さ
れたメモリチップは、各単位毎にパッド開口され、実装
基板上に実装されて用いられる。
憶装置（メモリチップ）を構成する単位メモリセルアレ
イは、実質的に第１実施形態に係るメモリチップを同様
に形成可能である。即ち、所定の基板などに第１配線を
形成して、その上層に第１絶縁膜を成膜し、第１配線に
達するコンタクトホールを開口し、コンタクトホール内
に第１半導体層、第２絶縁膜および第２半導体層を積層
させ、第２半導体層に接続するように第２配線を形成し
て、上記の単位層となるメモリセルアレイを形成するこ
とができる。さらに、単位層間の絶縁膜を形成して、上
記の第１配線から第２配線までを形成する手順を繰り返
すことにより、単位メモリセルアレイを積層させたメモ
リチップを形成することができる。上記のように形成さ
れたメモリチップは、各単位毎にパッド開口され、実装
基板上に実装されて用いられる。
【００８６】第５実施形態 本実施形態に係る半導体不揮発性記憶装置（メモリチッ
プ）は、図２０の断面図に示すように、アクセストラン
ジスタをＴＦＴ（Thin Film Transistor）により構成し
ている。即ち、ガラス基板あるいは表層を酸化シリコン
などの絶縁物で被覆された絶縁性基板１０ａ上に形成さ
れたＳＯＩ（Semiconductor On Insulator）構造の半導
体層（ＳＯＩ層とも称する）１０ｂの素子分離領域１０
ｃにより分離された活性領域におけるチャネル形成領域
上に、酸化シリコンのゲート絶縁膜２１が形成され、そ
の上層に、ポリシリコンからなり、ワード線ＷＬとなる
ゲート電極３０ａが形成されている。ゲート電極３０ａ
の両側部におけるＳＯＩ層１０ｂ中に、ｎ型の不純物を
高濃度に含有するソース領域１１およびドレイン領域１
２が形成されている。以上のように、メモリセルのアク
セストランジスタとなるＴＦＴ構造のｎチャネルＭＯＳ
トランジスタが構成されている。上記のＳＯＩ層１０ｂ
は、例えば膜厚１μｍ程度とし、絶縁性基板１０ａは数
〜数１００μｍ程度の厚さとする。この場合、トランジ
スタのチャネル長は第１実施形態同様に０．１μｍ程度
とし、ソース・ドレイン領域をＳＯＩ層１０ｂの底面に
達する深さとして、完全空乏型のトランジスタとするこ
とができる。
プ）は、図２０の断面図に示すように、アクセストラン
ジスタをＴＦＴ（Thin Film Transistor）により構成し
ている。即ち、ガラス基板あるいは表層を酸化シリコン
などの絶縁物で被覆された絶縁性基板１０ａ上に形成さ
れたＳＯＩ（Semiconductor On Insulator）構造の半導
体層（ＳＯＩ層とも称する）１０ｂの素子分離領域１０
ｃにより分離された活性領域におけるチャネル形成領域
上に、酸化シリコンのゲート絶縁膜２１が形成され、そ
の上層に、ポリシリコンからなり、ワード線ＷＬとなる
ゲート電極３０ａが形成されている。ゲート電極３０ａ
の両側部におけるＳＯＩ層１０ｂ中に、ｎ型の不純物を
高濃度に含有するソース領域１１およびドレイン領域１
２が形成されている。以上のように、メモリセルのアク
セストランジスタとなるＴＦＴ構造のｎチャネルＭＯＳ
トランジスタが構成されている。上記のＳＯＩ層１０ｂ
は、例えば膜厚１μｍ程度とし、絶縁性基板１０ａは数
〜数１００μｍ程度の厚さとする。この場合、トランジ
スタのチャネル長は第１実施形態同様に０．１μｍ程度
とし、ソース・ドレイン領域をＳＯＩ層１０ｂの底面に
達する深さとして、完全空乏型のトランジスタとするこ
とができる。
【００８７】上記のｎチャネルＭＯＳトランジスタを被
覆して、全面に、例えば酸化シリコンの第１絶縁膜２２
が形成されて、ソース領域１１に達するコンタクトホー
ルＣＨが開口されており、コンタクトホールＣＨ内にお
いて第２絶縁膜２３およびｐ型の不純物を高濃度に含有
する半導体層３２が積層され、半導体層３２に接続し
て、例えばアルミニウムなどの金属配線からなり、ビッ
ト線ＢＬとなる上層配線３３が形成されている。
覆して、全面に、例えば酸化シリコンの第１絶縁膜２２
が形成されて、ソース領域１１に達するコンタクトホー
ルＣＨが開口されており、コンタクトホールＣＨ内にお
いて第２絶縁膜２３およびｐ型の不純物を高濃度に含有
する半導体層３２が積層され、半導体層３２に接続し
て、例えばアルミニウムなどの金属配線からなり、ビッ
ト線ＢＬとなる上層配線３３が形成されている。
【００８８】第１実施形態においては、ソース領域の接
合深さが浅いことから、絶縁破壊の影響がソース領域下
部にまで達するのを防止ために第１半導体層３１が必要
であったが、上記構造のＴＦＴにおいては接合リークを
起こすことはないので、ソース領域上に直接第２絶縁膜
２３およびｐ型の不純物を高濃度に含有する半導体層３
２を積層する構造とすることができる。ソース領域１
１、第２絶縁膜２３および半導体層３２の積層体構造に
おいては、電子とホールの再結合ＲＣによるエネルギー
Ｅが効率的に酸化膜に伝達されるため、再現性、信頼性
を向上させて、第２絶縁膜における絶縁破壊を生じせし
めることができる。
合深さが浅いことから、絶縁破壊の影響がソース領域下
部にまで達するのを防止ために第１半導体層３１が必要
であったが、上記構造のＴＦＴにおいては接合リークを
起こすことはないので、ソース領域上に直接第２絶縁膜
２３およびｐ型の不純物を高濃度に含有する半導体層３
２を積層する構造とすることができる。ソース領域１
１、第２絶縁膜２３および半導体層３２の積層体構造に
おいては、電子とホールの再結合ＲＣによるエネルギー
Ｅが効率的に酸化膜に伝達されるため、再現性、信頼性
を向上させて、第２絶縁膜における絶縁破壊を生じせし
めることができる。
【００８９】上記の本実施形態に係る半導体不揮発性記
憶装置（メモリチップ）は、メモリセルアレイを構成す
る各メモリセルは、それぞれ１つのｎチャネルＭＯＳト
ランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒュー
ズを有する簡単な構成であり、酸化シリコン膜の絶縁破
壊の再現性、信頼性を向上させて、容易かつ安価に製造
可能な半導体不揮発性記憶装置（メモリチップ）であ
る。
憶装置（メモリチップ）は、メモリセルアレイを構成す
る各メモリセルは、それぞれ１つのｎチャネルＭＯＳト
ランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒュー
ズを有する簡単な構成であり、酸化シリコン膜の絶縁破
壊の再現性、信頼性を向上させて、容易かつ安価に製造
可能な半導体不揮発性記憶装置（メモリチップ）であ
る。
【００９０】また、本実施形態の半導体不揮発性記憶装
置（メモリチップ）は、図１に示すようにコントロール
チップと組み合わせて用いることにより、デコーダやア
ンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯ
Ｓトランジスタ）をメモリチップ上ではなくコントロー
ルチップ上に構成することができる。即ち、行デコーダ
および列デコーダがパストランジスタ（ＮＭＯＳ）のみ
からなる構成とするなどにより、メモリチップ自体をＮ
ＭＯＳプロセスにより形成可能となり、マスク枚数を例
えば６枚程度に削減して製造可能であるので、メモリチ
ップの製造コストを大きく低減することができる。一方
で、コントロールチップ自体は元々ＣＭＯＳプロセスで
製造されているので、コストが大きく増大することはな
い。従って、メモリチップのコストの大幅な低減分によ
り、メモリチップを内蔵する記録媒体（メモリカード）
としての製造コストを低減することができる。
置（メモリチップ）は、図１に示すようにコントロール
チップと組み合わせて用いることにより、デコーダやア
ンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯ
Ｓトランジスタ）をメモリチップ上ではなくコントロー
ルチップ上に構成することができる。即ち、行デコーダ
および列デコーダがパストランジスタ（ＮＭＯＳ）のみ
からなる構成とするなどにより、メモリチップ自体をＮ
ＭＯＳプロセスにより形成可能となり、マスク枚数を例
えば６枚程度に削減して製造可能であるので、メモリチ
ップの製造コストを大きく低減することができる。一方
で、コントロールチップ自体は元々ＣＭＯＳプロセスで
製造されているので、コストが大きく増大することはな
い。従って、メモリチップのコストの大幅な低減分によ
り、メモリチップを内蔵する記録媒体（メモリカード）
としての製造コストを低減することができる。
【００９１】上記の本実施形態に係るＴＦＴ構造のｎチ
ャネルＭＯＳトランジスタを有する半導体不揮発性記憶
装置としては、絶縁層とその上層に形成された半導体層
からなるＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・
・）を単位層とし、第４実施形態に係る図１９に示す積
層構造と同様にして、複数の単位層を積層させることで
３次元方向に集積化することができる。この場合の絶縁
層は、例えばＣＶＤ法により形成される酸化シリコン層
とし、その膜厚は１０μｍ程度とする。上記の各ＳＯＩ
構造層には、ＳＯＩ層に、上記の構造のＴＦＴと絶縁破
壊型のヒューズからなるメモリセルがマトリクス状に配
置されたメモリセルアレイと、例えばパストランジスタ
からなる行デコーダおよび列デコーダなどが形成されて
いる。上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・
・・・）の各層の端部にパッドＰａｄが開口されてい
る。上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・
・・）の積層体であるメモリチップは、実装基板ＭＢに
ダイボンディングなどで固定され、実装基板ＭＢ上に形
成されたランドなどの電極ＥＬとメモリチップの各層の
パッドＰａｄがワイヤボンディングなどにより接続され
ている。
ャネルＭＯＳトランジスタを有する半導体不揮発性記憶
装置としては、絶縁層とその上層に形成された半導体層
からなるＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・
・）を単位層とし、第４実施形態に係る図１９に示す積
層構造と同様にして、複数の単位層を積層させることで
３次元方向に集積化することができる。この場合の絶縁
層は、例えばＣＶＤ法により形成される酸化シリコン層
とし、その膜厚は１０μｍ程度とする。上記の各ＳＯＩ
構造層には、ＳＯＩ層に、上記の構造のＴＦＴと絶縁破
壊型のヒューズからなるメモリセルがマトリクス状に配
置されたメモリセルアレイと、例えばパストランジスタ
からなる行デコーダおよび列デコーダなどが形成されて
いる。上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・
・・・）の各層の端部にパッドＰａｄが開口されてい
る。上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・
・・）の積層体であるメモリチップは、実装基板ＭＢに
ダイボンディングなどで固定され、実装基板ＭＢ上に形
成されたランドなどの電極ＥＬとメモリチップの各層の
パッドＰａｄがワイヤボンディングなどにより接続され
ている。
【００９２】上記の３次元方向に集積化したメモリチッ
プは、ＳＯＩ構造層を例えばＮ層積層することで、単位
記憶容量あたりの製造コストを１／Ｎ程度に低減するこ
とができ、コスト低減の効果をさらに増大することがで
きる。
プは、ＳＯＩ構造層を例えばＮ層積層することで、単位
記憶容量あたりの製造コストを１／Ｎ程度に低減するこ
とができ、コスト低減の効果をさらに増大することがで
きる。
【００９３】上記のＳＯＩ構造のメモリチップにおい
て、第４実施形態のような絶縁破壊型ヒューズのみから
構成されるメモリセルを形成することもできる。さら
に、単位記憶容量あたりの製造コストを低減するため、
絶縁破壊型ヒューズからなるメモリセルを有するＳＯＩ
構造層を上記のように積層させることもできる。
て、第４実施形態のような絶縁破壊型ヒューズのみから
構成されるメモリセルを形成することもできる。さら
に、単位記憶容量あたりの製造コストを低減するため、
絶縁破壊型ヒューズからなるメモリセルを有するＳＯＩ
構造層を上記のように積層させることもできる。
【００９４】本発明は、上記の実施の形態に限定されな
い。例えば、行デコーダや列デコーダあるいはアンプな
どは、ＮＭＯＳのみからなる構成に限らず、インバータ
などを含むＣＭＯＳプロセスにより形成してもよい。ア
クセストランジスタのソース・ドレイン領域は、ＬＤＤ
構造などの種々の構造を採用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
い。例えば、行デコーダや列デコーダあるいはアンプな
どは、ＮＭＯＳのみからなる構成に限らず、インバータ
などを含むＣＭＯＳプロセスにより形成してもよい。ア
クセストランジスタのソース・ドレイン領域は、ＬＤＤ
構造などの種々の構造を採用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
【００９５】
【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、再現性、信頼性を向上させて、第２絶縁膜における
絶縁破壊を生じせしめることができる。また、メモリセ
ルを簡単な構造で構成できるので、例えば行デコーダお
よび列デコーダなどをパストランジスタのみから構成す
ることで、マスク枚数を削減して製造可能であり、製造
コストを抑制することができる。
ば、再現性、信頼性を向上させて、第２絶縁膜における
絶縁破壊を生じせしめることができる。また、メモリセ
ルを簡単な構造で構成できるので、例えば行デコーダお
よび列デコーダなどをパストランジスタのみから構成す
ることで、マスク枚数を削減して製造可能であり、製造
コストを抑制することができる。
【００９６】また、本発明の半導体不揮発性記憶装置の
製造方法によれば、再現性、信頼性を向上させて、第２
絶縁膜における絶縁破壊を生じせしめることができるメ
モリセルを有する半導体不揮発性記憶装置を、マスク枚
数を削減して製造可能であり、製造コストを抑制するこ
とができる。
製造方法によれば、再現性、信頼性を向上させて、第２
絶縁膜における絶縁破壊を生じせしめることができるメ
モリセルを有する半導体不揮発性記憶装置を、マスク枚
数を削減して製造可能であり、製造コストを抑制するこ
とができる。
【図１】図１は、第１実施形態に係る半導体不揮発性記
憶装置（メモリチップ）を内蔵する記録媒体（メモリカ
ード）の構成を示す模式図である。
憶装置（メモリチップ）を内蔵する記録媒体（メモリカ
ード）の構成を示す模式図である。
【図２】図２は、第１実施形態に係るメモリチップの構
成を示す回路図である。
成を示す回路図である。
【図３】図３は、第１実施形態に係るメモリチップの行
デコーダの構成例を示す等価回路図である。
デコーダの構成例を示す等価回路図である。
【図４】図４は、第１実施形態に係る列デコーダＣＤお
よびアンプを含む出力系の構成例を示す等価回路図であ
る。
よびアンプを含む出力系の構成例を示す等価回路図であ
る。
【図５】図５（ａ）は、第１実施形態に係るメモリセル
の断面図であり、図５（ｂ）は相当する等価回路図であ
る。
の断面図であり、図５（ｂ）は相当する等価回路図であ
る。
【図６】図６は、第１実施形態に係るメモリセルの第２
絶縁膜における絶縁破壊を説明するためのエネルギーダ
イヤグラムである。
絶縁膜における絶縁破壊を説明するためのエネルギーダ
イヤグラムである。
【図７】図７は、第１実施形態に係る半導体不揮発性記
憶装置（メモリチップ）の製造方法における断面図であ
り、（ａ）は素子分離工程まで、（ｂ）はゲート電極用
層の形成工程までを示す。
憶装置（メモリチップ）の製造方法における断面図であ
り、（ａ）は素子分離工程まで、（ｂ）はゲート電極用
層の形成工程までを示す。
【図８】図８は、図７の続きの工程を示す断面図であ
り、（ｃ）はゲート電極のパターン加工工程まで、
（ｄ）はソース・ドレイン領域の形成工程までを示す。
り、（ｃ）はゲート電極のパターン加工工程まで、
（ｄ）はソース・ドレイン領域の形成工程までを示す。
【図９】図９は、図８の続きの工程を示す断面図であ
り、（ｅ）はコンタクトホールの開口工程まで、（ｆ）
は第１半導体層の形成工程までを示す。
り、（ｅ）はコンタクトホールの開口工程まで、（ｆ）
は第１半導体層の形成工程までを示す。
【図１０】図１０は、図９の続きの工程を示す断面図で
あり、（ｇ）は第２絶縁膜の形成工程まで、（ｈ）は第
２半導体層の形成工程までを示す。
あり、（ｇ）は第２絶縁膜の形成工程まで、（ｈ）は第
２半導体層の形成工程までを示す。
【図１１】図１１は、第２実施形態に係る半導体不揮発
性記憶装置のメモリセルの断面図である。
性記憶装置のメモリセルの断面図である。
【図１２】図１２は、第３実施形態に係る半導体不揮発
性記憶装置（メモリチップ）の構成を示す回路図であ
る。
性記憶装置（メモリチップ）の構成を示す回路図であ
る。
【図１３】図１３は、第４実施形態に係る半導体不揮発
性記憶装置（メモリチップ）の単位メモリアレイの構成
を示す回路図である。
性記憶装置（メモリチップ）の単位メモリアレイの構成
を示す回路図である。
【図１４】図１４は、第４実施形態に係るメモリチップ
の行デコーダの構成例を示す等価回路図である。
の行デコーダの構成例を示す等価回路図である。
【図１５】図１５は、第４実施形態に係るメモリチップ
の行デコーダおよび列デコーダの等価回路図で用いた記
号の等価回路図である。
の行デコーダおよび列デコーダの等価回路図で用いた記
号の等価回路図である。
【図１６】図１６は、第４実施形態に係るメモリチップ
の列デコーダの構成例を示す等価回路図である。
の列デコーダの構成例を示す等価回路図である。
【図１７】図１７（ａ）は、第４実施形態に係るメモリ
セルの模式的斜視図であり、図１７（ｂ）は相当する等
価回路図である。
セルの模式的斜視図であり、図１７（ｂ）は相当する等
価回路図である。
【図１８】図１８は、第４実施形態に係る単位メモリセ
ルアレイを複数個集積した半導体不揮発性記憶装置の構
成を示す回路図である。
ルアレイを複数個集積した半導体不揮発性記憶装置の構
成を示す回路図である。
【図１９】図１９（ａ）は、第４実施形態において３次
元方向に集積化した半導体不揮発性記憶装置（メモリチ
ップ）を実装した電子回路装置の断面図であり、図１９
（ｂ）はその積層構成を示す模式図である。
元方向に集積化した半導体不揮発性記憶装置（メモリチ
ップ）を実装した電子回路装置の断面図であり、図１９
（ｂ）はその積層構成を示す模式図である。
【図２０】図２０は、第５実施形態に係る半導体不揮発
性記憶装置のメモリセルの断面図である。
性記憶装置のメモリセルの断面図である。
【図２１】図２１は、第１従来例に係る半導体不揮発性
記憶装置の断面図である。
記憶装置の断面図である。
【図２２】図２２は、第２従来例に係る半導体不揮発性
記憶装置の断面図である。
記憶装置の断面図である。
【図２３】図２３は、第３従来例に係る半導体不揮発性
記憶装置の断面図である。
記憶装置の断面図である。
【図２４】図２４（ａ）は、第４従来例に係る半導体不
揮発性記憶装置の回路図であり、図２４（ｂ）はメモリ
セルの断面図である。
揮発性記憶装置の回路図であり、図２４（ｂ）はメモリ
セルの断面図である。
１０…半導体基板、１０ａ…絶縁性基板、１０ｂ…半導
体層、１０ｃ…素子分離領域、１１…ソース領域、１２
…ドレイン領域、１３…素子分離領域、１４…不純物領
域、２０…素子分離絶縁膜、２１…ゲート絶縁膜、２２
…第１絶縁膜、２３…第２絶縁膜、３０…ゲート電極用
層、３０ａ…ゲート電極、３１…第１半導体層、３２…
（第２）半導体層、３３…上層配線、ＭＣ…メモリチッ
プ、ＣＣ…コントロールチップ、ＩＦ…インターフェー
ス、ＥＸＴ…外部上位機器、ＡＴ…アクセストランジス
タ、Ｆ…絶縁破壊型ヒューズ、Ｍ…メモリセル、ＷＬ…
ワード線、ＢＬ…ビット線、ＲＤ…行デコーダ、ＣＤ…
列デコーダ、ＳＧ…選択ゲート、ＳＴ…選択トランジス
タ、ＡＭＰ…アンプ、Ｑ…トランジスタ、ＣＭＡ…カレ
ントミラーアンプ、ＭＡ…メモリセルアレイ、Ｐａｄ…
パッド、ＲＣ…再結合、Ｅ…エネルギー、ＥV …価電子
帯レベル、ＥC …フェルミレベル、Ｒ１，Ｒ２…レジス
ト膜、ＣＨ…コンタクトホール、Ｌ１，Ｌ２，Ｌ３，Ｌ
４…単位層、ＥＬ…電極、ＭＢ…実装基板。
体層、１０ｃ…素子分離領域、１１…ソース領域、１２
…ドレイン領域、１３…素子分離領域、１４…不純物領
域、２０…素子分離絶縁膜、２１…ゲート絶縁膜、２２
…第１絶縁膜、２３…第２絶縁膜、３０…ゲート電極用
層、３０ａ…ゲート電極、３１…第１半導体層、３２…
（第２）半導体層、３３…上層配線、ＭＣ…メモリチッ
プ、ＣＣ…コントロールチップ、ＩＦ…インターフェー
ス、ＥＸＴ…外部上位機器、ＡＴ…アクセストランジス
タ、Ｆ…絶縁破壊型ヒューズ、Ｍ…メモリセル、ＷＬ…
ワード線、ＢＬ…ビット線、ＲＤ…行デコーダ、ＣＤ…
列デコーダ、ＳＧ…選択ゲート、ＳＴ…選択トランジス
タ、ＡＭＰ…アンプ、Ｑ…トランジスタ、ＣＭＡ…カレ
ントミラーアンプ、ＭＡ…メモリセルアレイ、Ｐａｄ…
パッド、ＲＣ…再結合、Ｅ…エネルギー、ＥV …価電子
帯レベル、ＥC …フェルミレベル、Ｒ１，Ｒ２…レジス
ト膜、ＣＨ…コンタクトホール、Ｌ１，Ｌ２，Ｌ３，Ｌ
４…単位層、ＥＬ…電極、ＭＢ…実装基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 通孝 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 中川原 明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B003 AA05 AB05 AC01 AC06 AD08 5F083 CR14 GA10 HA02 JA36 KA05 LA03 LA04 LA05 NA04 PR25
Claims (34)
- 【請求項１】少なくとも１つのメモリセルを有する半導
体不揮発性記憶装置であって、 上記メモリセルは、 半導体基板に形成された第１導電型の不純物領域と、 上記不純物領域を被覆して上記半導体基板上に形成され
た第１絶縁膜と、 上記不純物領域に達するように上記第１絶縁膜に開口さ
れた開口部と、 上記開口部内に上記不純物領域側から順に積層された第
１導電型の第１半導体層、第２絶縁膜および第２導電型
の第２半導体層とを有する半導体不揮発性記憶装置。 - 【請求項２】上記メモリセルにおいて記憶するデータに
応じて上記第１半導体層と上記第２半導体層の間に所定
の電圧を印加することで上記第２絶縁膜における絶縁破
壊を生じせしめ、各メモリセルにおける上記第１半導体
層と上記第２半導体層の間の導通あるいは非導通により
データを記憶する請求項１に記載の半導体不揮発性記憶
装置。 - 【請求項３】上記メモリセルにおいて、ワード線となる
ゲート電極が上記半導体基板上にゲート絶縁膜を介して
形成され、上記ゲート電極下部における上記半導体基板
にチャネル形成領域を有し、上記不純物領域をドレイン
領域とする電界効果トランジスタが形成されており、 上記第２半導体層にビット線が接続して形成されている
請求項１に記載の半導体不揮発性記憶装置。 - 【請求項４】上記電界効果トランジスタのソース領域が
接地されている請求項３に記載の半導体不揮発性記憶装
置。 - 【請求項５】上記電界効果トランジスタのソース領域か
ら上記半導体基板側に流れる電流を検知する手段をさら
に有する請求項３に記載の半導体不揮発性記憶装置。 - 【請求項６】上記ワード線とビット線が、供給信号を通
過させるパストランジスタを含む行デコーダおよび列デ
コーダにそれぞれ接続されている請求項３に記載の半導
体不揮発性記憶装置。 - 【請求項７】上記行デコーダおよび列デコーダに、アド
レス信号の反転信号が正転信号とともに外部装置から供
給される請求項６に記載の半導体不揮発性記憶装置。 - 【請求項８】複数個の上記メモリセルがマトリクス状に
配置されてなる請求項１に記載の半導体不揮発性記憶装
置。 - 【請求項９】少なくとも１つのメモリセルを有する半導
体不揮発性記憶装置であって、 上記メモリセルは、 第１配線と、 上記第１配線上に形成された第１絶縁膜と、 上記第１配線に達するように上記第１絶縁膜に開口され
た開口部と、 上記開口部内に上記不純物領域側から順に積層された第
１導電型の第１半導体層、第２絶縁膜および第２導電型
の第２半導体層と、 上記第２半導体層に接続して形成された第２配線とを有
する半導体不揮発性記憶装置。 - 【請求項１０】上記メモリセルにおいて記憶するデータ
に応じて上記第１半導体層と上記第２半導体層の間に所
定の電圧を印加することで上記第２絶縁膜における絶縁
破壊を生じせしめ、各メモリセルにおける上記第１半導
体層と上記第２半導体層の間の導通あるいは非導通によ
りデータを記憶する請求項９に記載の半導体不揮発性記
憶装置。 - 【請求項１１】上記メモリセルにおいて、上記第１配線
がワード線であり、上記第２配線がビット線である請求
項９に記載の半導体不揮発性記憶装置。 - 【請求項１２】上記ワード線とビット線が、供給信号を
通過させるパストランジスタを含む行デコーダおよび列
デコーダにそれぞれ接続されている請求項１１に記載の
半導体不揮発性記憶装置。 - 【請求項１３】上記行デコーダおよび列デコーダに、ア
ドレス信号の反転信号が正転信号とともに外部装置から
供給される請求項１２に記載の半導体不揮発性記憶装
置。 - 【請求項１４】複数個の上記メモリセルがマトリクス状
に配置されてなる請求項９に記載の半導体不揮発性記憶
装置。 - 【請求項１５】上記第１配線、第１絶縁膜および第２配
線の積層体が互いに絶縁されて複数層積層しており、各
積層体において、上記第１配線と第２配線に接続するよ
うに複数個の上記メモリセルがマトリクス状に配置され
てなる請求項９に記載の半導体不揮発性記憶装置。 - 【請求項１６】少なくとも１つのメモリセルを有する半
導体不揮発性記憶装置であって、 上記メモリセルは、 絶縁性基板上の第１半導体層に形成された第１導電型の
不純物領域と、 上記不純物領域を被覆して上記第１半導体層上に形成さ
れた第１絶縁膜と、 上記不純物領域に達するように上記第１絶縁膜に開口さ
れた開口部と、 上記開口部内に上記不純物領域側から順に積層された第
２絶縁膜および第２導電型の第２半導体層とを有する半
導体不揮発性記憶装置。 - 【請求項１７】上記メモリセルにおいて記憶するデータ
に応じて上記不純物領域と上記第２半導体層の間に所定
の電圧を印加することで上記第２絶縁膜における絶縁破
壊を生じせしめ、各メモリセルにおける上記不純物領域
と上記第２半導体層の間の導通あるいは非導通によりデ
ータを記憶する請求項１６に記載の半導体不揮発性記憶
装置。 - 【請求項１８】上記メモリセルにおいて、ワード線とな
るゲート電極が上記第１半導体層上にゲート絶縁膜を介
して形成され、上記ゲート電極下部における上記第１半
導体層にチャネル形成領域を有し、上記不純物領域をド
レイン領域とする電界効果トランジスタが形成されてお
り、 上記第２半導体層にビット線が接続して形成されている
請求項１６に記載の半導体不揮発性記憶装置。 - 【請求項１９】上記電界効果トランジスタのソース領域
が接地されている請求項１８に記載の半導体不揮発性記
憶装置。 - 【請求項２０】上記電界効果トランジスタのソース領域
から上記半導体基板側に流れる電流を検知する手段をさ
らに有する請求項１８に記載の半導体不揮発性記憶装
置。 - 【請求項２１】上記ワード線とビット線が、供給信号を
通過させるパストランジスタを含む行デコーダおよび列
デコーダにそれぞれ接続されている請求項１８に記載の
半導体不揮発性記憶装置。 - 【請求項２２】上記行デコーダおよび列デコーダに、ア
ドレス信号の反転信号が正転信号とともに外部装置から
供給される請求項２１に記載の半導体不揮発性記憶装
置。 - 【請求項２３】複数個の上記メモリセルがマトリクス状
に配置されてなる請求項１６に記載の半導体不揮発性記
憶装置。 - 【請求項２４】上記第１半導体層が互いに絶縁されて複
数層積層しており、各第１半導体層のそれぞれにおい
て、上記メモリセルがマトリクス状に配置されてなる請
求項１６に記載の半導体不揮発性記憶装置。 - 【請求項２５】少なくとも１個のメモリセルを有する半
導体不揮発性記憶装置の製造方法であって、 上記メモリセルを形成する工程が、 半導体基板に第１導電型の不純物領域を形成する工程
と、 上記不純物領域を被覆して上記半導体基板上に第１絶縁
膜を形成する工程と、 上記不純物領域に達するように上記第１絶縁膜に開口部
を開口する工程と、 上記開口部内において、上記不純物領域上に第１導電型
の第１半導体層を形成する工程と、 上記開口部内において、上記第１半導体層上に第２絶縁
膜を形成する工程と、 上記開口部内において、上記第２絶縁膜上に第２導電型
の第２半導体層を形成する工程とを含む半導体不揮発性
記憶装置の製造方法。 - 【請求項２６】上記第１半導体層を形成する工程が、選
択エピタキシャル成長法により形成する工程である請求
項２５に記載の半導体不揮発性記憶装置の製造方法。 - 【請求項２７】上記半導体基板に第１導電型の不純物領
域を形成する工程の前に、チャネル形成領域となる上記
半導体基板上にゲート絶縁膜を介してワード線となるゲ
ート電極を形成する工程を有し、 上記半導体基板に第１導電型の不純物領域を形成する工
程において、上記ゲート電極の両側部における上記半導
体基板中にソース領域と、上記不純物領域となるドレイ
ン領域を形成し、 上記第２半導体層の上層にビット線を形成する工程をさ
らに有する請求項２５に記載の半導体不揮発性記憶装置
の製造方法。 - 【請求項２８】上記ワード線とビット線にそれぞれ接続
する行デコーダおよび列デコーダを、パストランジスタ
のみから形成する請求項２７に記載の半導体不揮発性記
憶装置の製造方法。 - 【請求項２９】少なくとも１個のメモリセルを有する半
導体不揮発性記憶装置の製造方法であって、 上記メモリセルを形成する工程が、 第１配線の上層に第１絶縁膜を形成する工程と、 上記第１配線に達するように上記第１絶縁膜に開口部を
開口する工程と、 上記開口部内において、上記第１配線上に第１導電型の
第１半導体層を形成する工程と、 上記開口部内において、上記第１半導体層上に第２絶縁
膜を形成する工程と、 上記開口部内において、上記第２絶縁膜上に第２導電型
の第２半導体層を形成する工程と、 上記第２半導体層に接続するように第２配線を形成する
工程とを含む半導体不揮発性記憶装置の製造方法。 - 【請求項３０】上記第１配線をワード線として、上記第
２配線をビット線として、それぞれ形成する請求項２９
に記載の半導体不揮発性記憶装置の製造方法。 - 【請求項３１】上記ワード線とビット線にそれぞれ接続
する行デコーダおよび列デコーダを、パストランジスタ
のみから形成する請求項３０に記載の半導体不揮発性記
憶装置の製造方法。 - 【請求項３２】少なくとも１個のメモリセルを有する半
導体不揮発性記憶装置の製造方法であって、 上記メモリセルを形成する工程が、 絶縁性基板上の半導体層に第１導電型の不純物領域を形
成する工程と、 上記不純物領域を被覆して上記半導体層上に第１絶縁膜
を形成する工程と、 上記不純物領域に達するように上記第１絶縁膜に開口部
を開口する工程と、 上記開口部内において、上記不純物領域上に第２絶縁膜
を形成する工程と、 上記開口部内において、上記第２絶縁膜上に第２導電型
の半導体層を形成する工程とを含む半導体不揮発性記憶
装置の製造方法。 - 【請求項３３】上記半導体基板に第１導電型の不純物領
域を形成する工程の前に、チャネル形成領域となる上記
半導体基板上にゲート絶縁膜を介してワード線となるゲ
ート電極を形成する工程を有し、 上記半導体基板に第１導電型の不純物領域を形成する工
程において、上記ゲート電極の両側部における上記半導
体基板中にソース領域と、上記不純物領域となるドレイ
ン領域を形成し、 上記第２半導体層の上層にビット線を形成する工程をさ
らに有する請求項３２に記載の半導体不揮発性記憶装置
の製造方法。 - 【請求項３４】上記ワード線とビット線にそれぞれ接続
する行デコーダおよび列デコーダを、パストランジスタ
のみから形成する請求項３３に記載の半導体不揮発性記
憶装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001027307A JP3846202B2 (ja) | 2001-02-02 | 2001-02-02 | 半導体不揮発性記憶装置 |
| KR20010026184A KR100791905B1 (ko) | 2001-02-02 | 2001-05-14 | 반도체 불휘발성 기억 장치 및 그 제조 방법 |
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| EP20010401707 EP1229552B1 (en) | 2001-02-02 | 2001-06-27 | One time programmable semiconductor nonvolatile memory device and method for production of same |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027307A JP3846202B2 (ja) | 2001-02-02 | 2001-02-02 | 半導体不揮発性記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002231899A true JP2002231899A (ja) | 2002-08-16 |
| JP2002231899A5 JP2002231899A5 (ja) | 2005-10-27 |
| JP3846202B2 JP3846202B2 (ja) | 2006-11-15 |
Family
ID=18891994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027307A Expired - Lifetime JP3846202B2 (ja) | 2001-02-02 | 2001-02-02 | 半導体不揮発性記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6583490B2 (ja) |
| EP (1) | EP1229552B1 (ja) |
| JP (1) | JP3846202B2 (ja) |
| KR (1) | KR100791905B1 (ja) |
| CN (1) | CN1157792C (ja) |
| DE (1) | DE60109887T2 (ja) |
| TW (1) | TW517233B (ja) |
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- 2001-02-02 JP JP2001027307A patent/JP3846202B2/ja not_active Expired - Lifetime
- 2001-05-14 KR KR20010026184A patent/KR100791905B1/ko active IP Right Grant
- 2001-06-01 TW TW90113368A patent/TW517233B/zh not_active IP Right Cessation
- 2001-06-26 US US09/888,534 patent/US6583490B2/en not_active Expired - Lifetime
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- 2001-06-27 CN CNB011254823A patent/CN1157792C/zh not_active Expired - Lifetime
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| JP2007012035A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7681801B2 (en) | 2005-05-31 | 2010-03-23 | Semiconductor Energy Laboratory Co., Ltd | RFID chip with write-once functionality for an operation-stop instruction |
| WO2006129739A1 (en) | 2005-05-31 | 2006-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2007123864A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| KR100979098B1 (ko) | 2008-06-20 | 2010-08-31 | 주식회사 동부하이텍 | 반도체 소자 및 이를 위한 ｏｔｐ 셀 형성 방법 |
| JP2016122773A (ja) * | 2014-12-25 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1229552A1 (en) | 2002-08-07 |
| DE60109887D1 (de) | 2005-05-12 |
| TW517233B (en) | 2003-01-11 |
| DE60109887T2 (de) | 2006-02-23 |
| KR100791905B1 (ko) | 2008-01-07 |
| US20020105050A1 (en) | 2002-08-08 |
| CN1157792C (zh) | 2004-07-14 |
| US6583490B2 (en) | 2003-06-24 |
| KR20020064627A (ko) | 2002-08-09 |
| US6800527B2 (en) | 2004-10-05 |
| US20030146467A1 (en) | 2003-08-07 |
| EP1229552B1 (en) | 2005-04-06 |
| CN1368763A (zh) | 2002-09-11 |
| JP3846202B2 (ja) | 2006-11-15 |
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| A977 | Report on retrieval |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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