JP4596070B2 - メモリ素子及びメモリ素子の製造方法、並びに表示装置及び表示装置の製造方法 - Google Patents

メモリ素子及びメモリ素子の製造方法、並びに表示装置及び表示装置の製造方法 Download PDF

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Description

本発明はメモリ素子に関する。より詳しくは、アクティブマトリクス型の表示装置の画素駆動に好適なメモリ素子に関する。また、この様なメモリ素子を各画素に形成したアクティブマトリクス型の表示装置に関する。
アクティブマトリクス型の表示装置は、行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備えている。各画素には液晶セルによって代表される電気光学素子と、これを駆動する薄膜トランジスタなどのアクティブ素子とが形成されている。薄膜トランジスタのゲートはゲート線に接続され、ソースはデータ線に接続され、ドレインは電気光学素子に接続されている。アクティブマトリクス型の表示装置は、ゲート線を線順次走査する一方、これに合わせて列状のデータ線に映像信号（データ）を供給することで、画素アレイに映像信号に応じた画像を表示する。
アクティブマトリクス型の表示装置は、１フィールドごとにゲート線を線順次走査し、これに合わせてデータ線に映像信号を供給している。動画表示の場合、１フィールドごとに画面が切換るため、データ線は１フィールドごとに映像信号の充放電を繰り返す必要がある。アクティブマトリクス型の表示装置のパネルを駆動する際、消費電力の大半がデータ線の充放電に費やされる。
この分の消費電力を抑えるためには、画像の書き換え周波数（フィールド周波数）を落とすことが有効である。しかしながら、フィールド周波数を３０〜６０Ｈｚ以下に下げると、フリッカと呼ばれるちらつきが画面に発生し、表示特性が落ちることがよく知られている。そこで従来からフィールド周波数を下げることなく消費電力を節約する手段として、各画素内にメモリ機能を持たせることで、充放電回数を下げる方式が提案されている。例えば以下の特許文献１や非特許文献１に記載がある。
特開平１１−５２４１６号公報 M.Senda et. al."Ultra low power polysilicon AMLCD with full integration" SID2002p790 S. Q. Liu, N. J. Wu, and A. Ignatieva, Space Vacuum Epitaxy Center and Texas Center for Superconductivity, University of Houston, Houston, Texas 77204-5507" Electric-pulse-induced reversible resistance change effect in magnetoresistive films", APPLIED PHYSICS LETTERS, VOLUME 76, NUMBER 19, 8 MAY 2000 Akihito SAWA, Takeshi FUJII1, Masashi KAWASAKI and Yoshinori TOKURA, "Colossal Electro-Resistance Memory Effect at Metal/La2CuO4 Interfaces" Japanese Journal of Applied Physics, Vol. 44, No. 40, 2005, pp. L1241-L1243
静止画を表示している場合など、入力映像信号が変化しないときには、画素内のメモリ機能で保持したデータを表示し続けることで、データ線の充放電回数を減らし、低消費電力化する技術の研究が進んでいる。
例えば液晶パネルの画素内にメモリ機能を組み込むため、ＳＲＡＭメモリ素子を各画素に集積形成する方式が提案されている。しかしながら、ＳＲＡＭメモリ素子は、１ビット当たり少なくとも６個のトランジスタを使用する。したがって１画素当たり６ビッドの６４階調表示とする場合、画素当たり６×６＝３６個のトランジスタを集積形成する必要があり、その分画素の有効開口面積を圧迫する。表示に必要なバックライトの光を透過できる画素開口面積が減るため、明るい画面が得られない。よって、従来のメモリ素子をそのまま画素に組み込もうとすると、多ビット化が困難となり高精細の多階調表示に制約が生じ、解決すべき課題となっている。
特許文献１では、画素に組み込むメモリ機能を実現する方式として、強誘電体を用いた例が記載されている。各画素にはトランジスタなどの回路素子を形成する必要がないので、開口面積を圧迫する恐れはないが、メモリ機能を備えた強誘電体に適切な材料が乏しく、実用レベルに至っていない。データを繰り返し書き換えると、強誘電体特性や絶縁性が変化しやすく、メモリ機能の信頼性確保が困難といわれている。
上述した従来の技術の課題に鑑み、本発明は画素に組み込むことが可能な超小型のメモリ素子を提供することを目的とする。また、このようなメモリ素子を組み込んだアクティブマトリクス型の表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかるメモリ素子は、薄膜トランジスタと抵抗変化素子との並列接続からなる。前記薄膜トランジスタは、チャネル領域及びその両側に位置する入力端及び出力端が形成された半導体薄膜と、絶縁膜を介して該チャネル領域に重なり制御端になるゲート電極とを有する。前記抵抗変化素子は、該薄膜トランジスタの入力端側に接続する一方の導電層と、該薄膜トランジスタの出力端側に接続する他方の導電層と、両導電層の間に配された少なくとも一層の酸化膜層とからなる。制御端に印加される電圧に応じて該薄膜トランジスタがオフ状態にある時、前記抵抗変化素子は、該入力端から印加される電圧に応じて、低抵抗状態と高抵抗状態とで変化し、対応する二値データが書込まれる。
好ましくは、前記薄膜トランジスタと抵抗変化素子との並列接続を複数段直列接続し、各段の薄膜トランジスタの制御端に印加する電圧を制御して、同じ段の抵抗変化素子に書込まれた二値データの読出しを行う。又前記薄膜トランジスタと前記抵抗変化素子とは、チャネル領域が形成された該半導体薄膜と同層の配線を介して互いに接続されている。或いは前記薄膜トランジスタと前記抵抗変化素子とは、ゲート電極と同層の配線を介して互いに接続されている。例えば前記抵抗変化素子は、両導電層の間に配された酸化膜層がＳｉＯｘからなる。又前記抵抗変化素子は、片方の導電層がドープトＳｉからなる。
又本発明にかかる表示装置は、行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備えている。各画素は、メモリ素子と電気光学素子とを含む。前記メモリ素子は、データ線から供給されたデータを記憶するとともに、ゲート線から供給された信号に応じてデータを読出す。前記電気光学素子は、該記憶されたデータに応じた輝度を呈する。前記メモリ素子は、薄膜トランジスタと抵抗変化素子との並列接続からなる。前記薄膜トランジスタは、チャネル領域及びその両側に位置する入力端及び出力端が形成された半導体薄膜と、絶縁膜を介して該チャネル領域に重なり制御端になるゲート電極とを有する。前記抵抗変化素子は、該薄膜トランジスタの入力端側に接続する一方の導電層と、該薄膜トランジスタの出力端側に接続する他方の導電層と、両導電層の間に配された少なくとも一層の酸化膜層とからなる。ゲート線から制御端に印加される信号に応じて該薄膜トランジスタがオフ状態にある時、前記抵抗変化素子は、データ線から入力端に印加されるデータに応じて、低抵抗状態と高抵抗状態とで変化し該データを記憶する。
好ましくは、前記画素は、データ線と電気光学素子との間に直列接続された複数のメモリ素子を含み、各メモリ素子に対応した複数のゲート線により各メモリ素子を時分割的に制御して多階調に対応したと多ビットデータを書き込む。更に書き込まれた多ビットデータに応じて該電気光学素子を時分割駆動し、以って電気光学素子の輝度を多階調制御する。又行状のゲート線と列状のデータ線と両者が交差する部分に配された画素とが基板上に集積形成されており、更に該行状のゲート線及び列状のデータ線を駆動する駆動回路が同じ基板上に形成され、前記駆動回路も回路要素として該メモリ素子を含む。例えば前記抵抗変化素子は、両導電層の間に配された酸化膜層がＳｉＯｘからなる。又前記抵抗変化素子は、片方の導電層がドープトＳｉからなる。
本発明によれば、メモリ素子は薄膜トランジスタ（ＴＦＴ）と抵抗変化素子（ＲｅＲＡＭ）との並列接続からなる。従来のＳＲＡＭに比べ回路規模は非常に単純化されており、小型化している。このように小型化されたメモリ素子は、画素内に複数個組み込むことが容易であり、多ビット構成のメモリを小面積で画素に内蔵できる。従って実用的な画素サイズで多階調表示が可能なアクティブマトリクス型の表示装置が実現できる。
多ビットメモリを画素に内蔵可能なことから、バックライト以外のパネル消費電力の大半を占めるデータ線の充放電に要する消費電力を削減できる。よって低消費電力で駆動可能なアクティブマトリクス型の液晶表示装置パネルが可能になる。このような液晶パネルを携帯機器のモニタに組み込むことで、バッテリーの充電間隔の延長化のみならず、バッテリー容積の縮小が可能となり、携帯機器をより小型化することができる。
以下図面を参照して、発明を実施するための最良の形態（実施形態と云う）について説明する。なお説明は以下の順序で行う。
第一実施形態
第二実施形態
応用形態
第三実施形態
〈第一実施形態〉
［全体構成］
図１は、本発明にかかるメモリ素子及び表示装置の実施形態を示す模式図である。この模式図は、アクティブマトリクス型の表示装置の１画素分を示す回路図である。画素１０にメモリ素子１が含まれている。
図示するように、メモリ素子１は、薄膜トランジスタ（ＴＦＴ）と抵抗変化素子（ＲｅＲＡＭ）との並列接続からなる。ＴＦＴは、チャネル領域及びその両側に位置する入力端及び出力端（ソース及びドレイン）が形成された半導体薄膜と、絶縁膜を介してチャネル領域に重なり、制御端になるゲート電極とを有する。ＲｅＲＡＭは、ＴＦＴの入力端側に接続する一方の導電層と、ＴＦＴの出力端側に接続する他方の導電層と、両導電層の間に配された少なくとも１層の酸化膜層とからなる。制御端（ゲート電極）に印加される電圧に応じてＴＦＴがオフ状態にあるとき、ＲｅＲＡＭは、入力端から印加される電圧に応じて、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）とで変化し、対応する二値データが書き込まれる。図示の例では、ＴＦＴとＲｅＲＡＭとの並列接続を複数段（１）〜（６）直列接続し、各段のＴＦＴの制御端に印加する電圧を制御して、各段のＲｅＲＡＭに書き込まれた二値データの読み出しを行う。
続いて表示装置の構成を説明する。アクティブマトリクス型の表示装置は、行状のゲート線ＧＡＴＥと列状のデータ線ＳＩＧと両者が交差する部分に配された画素１０とを備えている。図は、１個の画素１０のみを表している。この画素１０は、メモリ素子１と電気光学素子とを含んでいる。図示の例では、電気光学素子は液晶セルＬＣである。液晶セルＬＣは、画素電極と対向電極と両電極の間に保持された液晶層からなる。対向電極は全画素で共通の対向電位ＶＣＯＭに接続されている一方、画素電極はメモリ素子１に接続している。
メモリ素子１は、データ線ＳＩＧから供給されたデータを記憶すると共に、ゲート線ＧＡＴＥから供給された信号に応じてデータを読み出す。電気光学素子である液晶セルＬＣは、記憶されたデータに応じた輝度を呈する。
前述したように、メモリ素子１は、ＴＦＴとＲｅＲＡＭとの並列接続からなる。ＴＦＴは、チャネル領域及びその両側に位置する入力端及び出力端（ソース及びドレイン）が形成された半導体薄膜と、絶縁膜を介してチャネル領域に重なり制御端になるゲート電極とを有する。ＲｅＲＡＭは、ＴＦＴの入力端側に接続する一方の導電層と、ＴＦＴの出力端側に接続する他方の導電層と、両導電層の間に配された少なくとも１層の酸化膜層とからなる。ゲート線ＧＡＴＥから制御端（ゲート電極）に印加される信号に応じてＴＦＴがオフ状態にあるとき、ＲｅＲＡＭは、データ線ＳＩＧから入力端に印加されるデータに応じて、低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとで変化し、このデータを記憶する。
本実施形態では、画素１０は、データ線ＳＩＧと液晶セルＬＣとの間に直列接続された複数のメモリ素子（１）〜（６）を含む。各メモリ素子（１）〜（６）に対応した複数のゲート線ＧＡＴＥ１〜ＧＡＴＥ６により各メモリ素子（１）〜（６）を時分割的に制御して多階調に対応した多ビットデータを書き込む。さらに書き込まれた多ビットデータに応じて液晶セルＬＣを時分割駆動し、以って液晶セルＬＣの輝度を多階調制御する。
引き続き図１を参照して、本表示装置の動作を説明する。画素１０の動作は、大別して多ビットデータ書き込み動作と多ビットデータ読み出し動作に分けられる。書き込み動作を行うため、画素１０はスイッチＳＷを備えている。このスイッチＳＷも薄膜トランジスタ（ＴＦＴ）からなり、一方の電流端がメモリ素子１の直列接続に連なる一方、他方の電流端には所定の基準電位Ｖｒｅｆが印加されている。スイッチＳＷの制御端（ゲート電極）には書き込み用の制御線Ｒｅｓｅｔが接続されている。
本画素１０はメモリ素子１を６個接続した６ビットメモリを用いている。具体的には６個のＴＦＴの各々に対して並列に６個のＲｅＲＡＭをつなげている。各ＲｅＲＡＭを高抵抗状態ＨＲＳと低抵抗状態ＬＲＳとで切換えることにより、各ビットデータを記憶する。まず全てのＲｅＲＡＭを例えば高抵抗状態（ＨＲＳ）に初期化してから、最初のメモリ素子（１）にビットデータを書き込む。具体的には、ゲート線ＧＡＴＥ１をローレベル（Ｌｏ）にしてＴＦＴを閉じる一方、他のメモリ素子（２）〜（６）のゲート線ＧＡＴＥ２〜ＧＡＴＥ６は全てハイレベル（Ｈｉ）にし、各ＴＦＴをオン状態とする。また書き込み制御線ＲｅｓｅｔもハイレベルにしてスイッチＳＷをオンする。これにより、最初のメモリ素子（１）のＲｅＲＡＭは、入力端側にはデータ線ＳＩＧからビットデータが印加され、出力端はオン状態にある後段のＴＦＴ及びＳＷを介して基準電位Ｖｒｅｆが印加されている。データ線ＳＩＧから印加されるビットデータが基準電位Ｖｒｅｆに対して高いレベルにあるとき（換言すると正極性の信号電圧が印加されたとき）ＲｅＲＡＭは高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化する。これにより、ビットデータ１がメモリ素子（１）に書き込まれる。逆にデータ線ＳＩＧから負のデータ電圧が供給されたとき、メモリ素子（１）のＲｅＲＡＭは高抵抗状態ＨＲＳをそのまま維持する。即ち負極性の信号電圧が印加されると、メモリ素子（１）はビットデータ０が書き込まれたことになる。
続いて２番目のメモリ素子（２）にビットデータを書き込むときには、メモリ素子（２）のＴＦＴをオフにする一方、残りのメモリ素子のＴＦＴとＳＷは全てオンする。この状態で、データ線ＳＩＧから基準電位Ｖｒｅｆに対し正極性の信号電圧（ビットデータ１）を印加すると、メモリ素子（２）のＲｅＲＡＭはＬＲＳとなりビットデータ１が書き込まれることになる。逆にデータ線ＳＩＧから供給される信号電圧がＶｒｅｆに対して負極性のとき（即ちビットデータ０が供給されたとき）メモリ素子（２）のＲｅＲＡＭはＨＲＳを維持し、ビットデータ０が書き込まれたことになる。この様にして以下順にメモリ素子（３）〜（６）まで、ゲート線ＧＡＴＥ及び制御線Ｒｅｓｅｔを時分割制御して、順次対応するビットデータを書き込んでいく。この様にビットデータの書き込み対象となるメモリ素子のＴＦＴをオフ状態とする一方、残りのメモリ素子のＴＦＴをオン状態とすることで、ビットデータを対象となるメモリ素子に書き込むことができる。
次に多ビットデータの読み出し動作（即ち画素１０の点灯動作）を説明する。読み出し動作では、書き込み用のスイッチＳＷはオフ状態としておく。これにより、画素１０は、データ線ＳＩＧと液晶セルＬＣとの間に直列接続された６個のメモリ素子（１）〜（６）を含むことになる。各メモリ素子（１）〜（６）に対応した複数のゲート線ＧＡＴＥ１〜ＧＡＴＥ６により各メモリ素子（１）〜（６）を時分割的に制御して、多ビットデータを読み出し、これに応じて液晶セルを駆動し、以って液晶セルＬＣの輝度を多階調制御している。本実施形態の場合、ワンビットメモリ素子１を６個使っているので、液晶セルＬＣの輝度を２の６乗＝６４階調で制御できる。
具体的には、最初のメモリ素子（１）の読み出し時間を１単位とすると、次のメモリ素子（２）の読み出し時間は２倍に設定されている。３番目のメモリ素子（３）の読み出し時間は最初のメモリ素子（１）の４倍である。この様にして読み出し時間が順次倍化され、最後のメモリ素子（６）の読み出し時間は最初のメモリ素子（１）の３２倍である。ここで各メモリ素子（１）〜（６）の全てにバイナリデータ１が書き込まれていれば、液晶セルＬＣには全読み出し時間に渡ってデータ線ＳＩＧ側から駆動電流が供給され、点灯状態におかれる。逆に全てのメモリ素子（１）〜（６）にバイナリデータ０が書き込まれていると、駆動電流が流れないため液晶セルＬＣは消灯状態となる。全点灯状態と全消灯状態の間では、メモリ素子（１）〜（６）に書き込まれた多ビットデータに応じ、液晶セルＬＣはその他ビットデータで表される時間だけ点灯状態と消灯状態が分けられる。この様にして、アクティブマトリクス型の表示装置は、各画素１０のメモリ（１）〜（６）に書き込まれた多ビットデータに応じて液晶セルＬＣを時分割駆動し、以って液晶セルＬＣの輝度を多階調制御することができる。
メモリ素子１の読み出し動作を説明するため、真理値表を参照する。図示するように、この真理値表は、横欄にゲート線ＧＡＴＥのレベルを取り、縦欄にＲｅＲＡＭの状態を取ってある。ゲート線ＧＡＴＥに印加される信号がハイレベルＨｉのとき、ＴＦＴはオン状態にあるため、ＲｅＲＡＭの状態に関わらず、メモリ素子１は導通状態にあって駆動電流を供給することができる。一方ゲート線ＧＡＴＥの制御信号がローレベルＬｏのとき、ＴＦＴはオフ状態である。このときにはメモリ素子１の導通／非導通は、ＲｅＲＡＭの状態に依存する。即ちＲｅＲＡＭがＨＲＳにあるとき、並列接続したＴＦＴ及びＲｅＲＡＭ共に高抵抗状態（ハイインピーダンス）にあるので、メモリ素子１は全体としてオフ状態となる。逆にＲｅＲＡＭがＬＲＳであれば、ＴＦＴがオフであっても、電流はローインピーダンスのＲｅＲＡＭを通って流れるため、メモリ素子１はオン状態である。このことから、メモリ素子１は対応するＴＦＴのゲート電位をローレベル（Ｌｏ）にすることで、メモリ素子１に書き込まれた状態を液晶セルＬＣに対する駆動電流の形として読み出すようになっている。例えばメモリ素子（１）のビットデータを読み出すときには、ゲート線ＧＡＴＥ１をローレベルＬｏにする一方、残りのゲート線ＧＡＴＥ２〜ＧＡＴＥ６はハイレベルＨｉにしておけばよい。この様にすれば、メモリ素子（１）のＯＦＦ／ＯＮ状態に依存して、液晶セルＬＣとデータ線ＳＩＧとの間の電流路のＯＦＦ／ＯＮを切換えることができる。
［抵抗変化素子の構成例１］
図２は、ＲｅＲＡＭの具体的な構成例を示す模式図である。ＲｅＲＡＭの低抵抗状態ＬＲＳを左側に示し、高抵抗状態ＨＲＳを右側に示してある。図示するように、抵抗変化素子ＲｅＲＡＭは、一対の導電層とその間に配された少なくとも１個の酸化膜層とからなる。図示の例では、一対の導電層はいずれも金属Ｐｔからなり、その間に２層の金属酸化膜ＰＣＭＯ、ＹＢＣＯが形成されている。即ち本例では酸化膜層が金属酸化物からなる。下側のＰｔ層を基準にして上側のＰｔ層に例えば＋１８Ｖの正極性の電圧を印加すると、ＲｅＲＡＭはＬＲＳとなる。逆に下側のＰｔ層を基準として上側のＰｔ層に負極性の電圧を印加すると、ＲｅＲＡＭは状態がＬＲＳからＨＲＳに切換る。
図２の下側に、ＲｅＲＡＭの電気特性を示す。このグラフは横軸に印加パルス回数を取り、縦軸に電気抵抗を取ってある。極性を切換えながら振幅が１８Ｖのパルスを印加したとき、一対のＰｔ層の両端に現れる電気抵抗を測定した結果である。グラフから明らかなように、ＲｅＲＡＭは印加パルスの極性に応じて低抵抗状態と高抵抗状態との間で切換る。しかも低抵抗状態及び高抵抗状態は、印加電圧を解除しても、そのまま維持される。例えば正極性のパルスを印加してＲｅＲＡＭがＬＲＳになると、その後印加パルスを解除したあとでも、ＲｅＲＡＭはＬＲＳを維持している。このあと負極性のパルスを印加すると、ＲｅＲＡＭは始めてＬＲＳからＨＲＳに状態が切換る。このあと印加パルスが解除されても、ＲｅＲＡＭはＨＲＳを保持する。
なおＲｅＲＡＭの層構造は図２に示した例に限られない。薄膜積層型の抵抗変化素子としては、Ｐｔ／ＴｉＯ／Ｐｔ、Ｐｔ／ＮｉＯ／Ｐｔ、Ｐｔ／ＮｉＯ／ＴｉＯ／Ｐｔ、Ｗ／ＧｄＯ／ＣｕＴｅ／Ｗ、Ａｇ／ＰＣＭＯ／Ｐｔ、ＴｉＮ／ＣｕＯ／Ｃｕなどが挙げられる。
［製造工程］
図３−１〜図３−３を参照して、本発明にかかるメモリ素子の製造方法を詳細に説明する。図３−１はメモリ素子の製造工程図であり、左側にＴＦＴの製造プロセスを表し、右側にＲｅＲＡＭの製造プロセスを表している。ＴＦＴ及びＲｅＲＡＭは薄膜プロセスを用いて基板１０１の上に同時に集積形成されていく。なお本実施形態では、ＴＦＴはボトムゲート構造である。
まず最初の工程Ａで、ガラスなどの絶縁性基板１０１の上に金属膜１０２を例えばスパッタ法で９０ｎｍ成膜する。この金属膜１０２は所定の形状にパタニングされて、ＴＦＴのゲート電極となる。またＲｅＲＡＭ側でも金属膜１０２は接続用の配線となるように確保される。パタニングされた金属膜１０２を被覆するように絶縁膜１０３を成膜する。この絶縁膜１０３はＴＦＴ側でゲート絶縁膜となるものである。この絶縁膜１０３は例えばチッ化シリコン膜５０ｎｍと酸化シリコン膜５０ｎｍの２層構造からなり、ＣＶＤで成膜される。さらにその上にアモルファスシリコンからなる半導体薄膜１０４を５０ｎｍの厚みでプラズマＣＶＤ法により成膜する。ゲート絶縁膜１０３及び半導体薄膜１０４はプラズマＣＶＤ法で連続成膜される。
工程Ｂに進み、エキシマレーザを照射してアモルファスシリコン薄膜１０４をポリシリコン薄膜１０４に転換する。
工程Ｃに進み、ポリシリコン膜１０５に不純物を所定濃度で注入し、ソース領域Ｓやドレイン領域Ｄを形成する。この不純物注入は選択的に行われ、ゲート電極の直上に位置するポリシリコン膜１０５の部分には不純物が注入されずにチャネル領域ＣＨとなる。チャネル領域ＣＨとソース領域Ｓの間には低濃度不純物領域（ＬＤＤ）が形成される。同様にチャネル領域ＣＨとドレイン領域Ｄの間にもＬＤＤが形成される。さらにＲＴＡ装置を用いて注入した不純物を活性化させる。続いてポリシリコン膜１０５を島状にパタニングして、ＴＦＴの素子領域とする。その際、ＲｅＲＡＭ側はポリシリコン膜は不要であるので、全面的に除去されている。この様にして形成されたボトムゲート構造のＴＦＴを被覆するように層間絶縁膜１０６が全面的に成膜される。例えば酸化シリコン膜３００ｎｍとチッ化シリコン膜３００ｎｍからなる２層の絶縁膜１０６を例えばプラズマＣＶＤ法で成膜する。さらにポリシリコン膜１０５を水素化するため、４００℃程度のアニールを行う。
続いて図３−２の工程Ｅに進み、基板１０１をフォトレジスト１１０で全面的に被覆する。このフォトレジスト１１０をフォトリソグラフィでパタニングする。パタニングされたフォトレジスト１１０を介して絶縁膜１０３及び１０６をドライエッチングし、ＲｅＲＡＭ側に開口を設ける。さらにフォトレジスト１１０を残したまま、金属、金属酸化物、金属を順次蒸着し、開口内に多層薄膜構成のＲｅＲＡＭ１０７を作成する。図から明らかなように、ＲｅＲＡＭの下側導体膜は、金属配線１０２にコンタクトしている。ＲｅＲＡＭ１０７は、例えば図２に示した様にＰｔ／ＰＣＭＯ／ＹＢＣＯ／Ｐｔの４層構成である。
工程Ｆに進み、使用済みとなったフォトレジスト１１０を除去する。これにより金属及び金属酸化物の積層は基板１０１からリフトオフされ、絶縁膜１０６に開口したコンタクト内のみにＲｅＲＡＭ１０７が残る。
工程Ｇに進み、絶縁膜１０３，１０６を再び別のフォトレジストを用いてドライエッチングし、コンタクトホールを設ける。ＴＦＴ側では、層間絶縁膜１０６に、ソース領域Ｓに連通するコンタクトホールと、ドレイン領域Ｄに連通するコンタクトホールが開口する。ＲｅＲＡＭ側では、金属配線１０２に連通する追加のコンタクトホールが絶縁膜１０６，１０３に形成される。
図３−３の工程Ｈに進み、層間絶縁膜１０６の上に金属配線となる３層の金属膜が形成される。この３層金属膜は、例えば下層チタン５０ｎｍ、中層アルミニウム５００ｎｍ、上層チタン５０ｎｍの構成となっている。この金属膜を所定の形状にパタニングして配線１０８とする。ＴＦＴ側では、ソース領域Ｓに接続する配線１０８と、ドレイン領域Ｄにコンタクトする配線１０８が形成される。一方ＲｅＲＡＭ側では、上側の導電層にコンタクトする金属配線１０８と金属配線１０２を介して下側の導電層に接続する金属配線１０８が形成される。ここでＲｅＲＡＭ１０７の上側導電層は金属配線１０８を介してＴＦＴのソースＳ側の配線１０８に接続している。一方ＲｅＲＡＭの下側導電層は金属配線１０２及び１０８を介して、ＴＦＴのドレインＤ側の金属配線１０８に接続している。この様にして、ＴＦＴとＲｅＲＡＭは互いに並列接続されることになる。その際、ＴＦＴとＲｅＲＡＭは、ゲート電極と同層の配線１０２を介して互いに接続される。換言すると本実施形態では、ゲート電極となる金属層を一部配線に利用することで、ＲｅＲＡＭとＴＦＴを同一の絶縁基板１０１上で互いに電気接続している。
なお図示しないが工程Ｈのあと、ＴＦＴ及びＲｅＲＡＭを被覆するように有機平坦化膜を成膜する。この有機平坦化膜に、ＴＦＴのドレイン領域Ｄに連通するコンタクトを開口する。そのあと有機平坦化膜の上に透明導電膜ＩＴＯを成膜し、所定の形状に加工して画素電極とする。この画素電極は有機平坦化膜に開口したコンタクトを介してＴＦＴのドレインＤ側に接続する。この様にして、ＴＦＴとＲｅＲＡＭの並列接続からなるメモリ素子を画素に内蔵したアクティブマトリクス型表示装置を作成することができる。
〈第二実施形態〉
［製造工程］
図４−１〜図４−３を参照して本発明にかかる表示装置の製造方法の第二実施形態を説明する。本実施形態は、画素側にメモリ素子を形成すると共に、画素を駆動する周辺回路側にもメモリ素子を形成している。図４−１〜図４−３の工程図では、左側に画素部の形成工程を現し、右側に周辺回路部の作成工程を表してある。但し画素部及び周辺回路部は絶縁基板上で同時に半導体プロセスを用いて形成されていく。なお図３−１〜図３−３に示した先の実施形態と異なり、本実施形態ではトップゲート構造のＴＦＴを形成している。
図４−１に示すように、最初の工程Ａでまず絶縁性の基板２０１の上にバッファ層２０２及びアモルファスシリコン層２０３をプラズマＣＶＤ方で連続成膜する。アモルファスシリコン膜２０３は例えば５０ｎｍの厚みを有する。このアモルファスシリコン膜２０３にエキシマレーザを照射してポリシリコン膜２０３に転換する。
工程Ｂに進み、ポリシリコン膜２０３をゲート絶縁膜２０４で被覆する。このゲート絶縁膜２０４は、例えばシリコン酸化膜あるいはシリコンチッ化膜からなる。
工程Ｃに進み、ゲート絶縁膜２０４の上に導電膜２０５を成膜する。この導電膜２０５は高融点金属材料もしくは導電性ポリシリコン膜からなる。
工程Ｄに進み、導電膜２０５を所定の形状にパタニングして、ゲート電極に加工する。図示するように、ゲート電極２０５は、画素領域と周辺回路領域の両方に形成される。なお絶縁基板２０１の左側は画素が形成される領域であり、右側は周辺回路が形成される領域となっている。これを明らかにするため、絶縁基板２０１の中央を境界線で分けてある。
図４−２の工程Ｅに進み、ゲート電極２０５をマスクとして絶縁膜２０４を介し、ポリシリコン膜２０３に不純物を選択的に注入する。これにより、ポリシリコン膜２０３に、ソース領域Ｓ及びドレイン領域Ｄが形成される。またゲート電極２０５の直下には不純物が注入されないチャネル領域ＣＨが形成される。加えてチャネル領域ＣＨとソース領域Ｓの間には不純物が低濃度で注入されたＬＤＤ領域が設けられる。またチャネル領域ＣＨとドレイン領域Ｄの間にもＬＤＤ領域が設けられる。この様にして、トップゲート構造のＴＦＴが、絶縁性基板２０１の素子領域側及び周辺回路領域側に集積形成される。なおポリシリコン膜２０３は個々のＴＦＴの素子領域の形状に合わせて島状にパタニングされる。
工程Ｆに進みＴＦＴを層間絶縁膜２０６で被覆する。この層間絶縁膜２０６は、例えば酸化シリコン膜３００ｎｍとチッ化シリコン膜３００ｎｍの積層からなり、プラズマＣＶＤ法で成膜される。続いて４００℃程度のアニールを行い、ポリシリコン膜２０３を水素化する。
工程Ｇに進み、層間絶縁膜２０６の上にフォトレジスト２１０を塗布し、フォトリソグラフィで所定の形状にパタニングする。パタニングされたフォトレジスト２１０をマスクとして層間絶縁膜２０６をドライエッチングし、コンタクトホールを開口する。このコンタクトホールは、ＴＦＴのドレイン領域Ｄに連通している。さらにフォトレジスト２１０を残したまま金属膜と金属酸化物膜の積層を連続成膜してＲｅＲＡＭ２０７をコンタクトホール内に形成する。図示するように、ＲｅＲＡＭ２０７の下側導電層は、ＴＦＴ２０５のドレイン領域Ｄとコンタクトしている。なお工程Ｇで形成されるＲｅＲＡＭ２０７は、例えばＰｔ／ＴｉＯ／Ｐｔ、Ｐｔ／ＮｉＯ／Ｐｔ、Ｐｔ／ＮｉＯ／ＴｉＯ／Ｐｔ、Ｗ／ＧｄＯ／ＣｕＴｅ／Ｗ、Ａｇ／ＰＣＭＯ／Ｐｔ、ＴｉＮ／ＣｕＯ／Ｃｕなどからなる。
工程Ｈに進み、使用済みとなったフォトレジスト２１０を除去したあと、新しいフォトレジスタ２１０´を塗布する。このフォトレジスト２１０´をフォトリソグラフィでパタニングする。パタニングされたフォトレジスト２１０´をマスクとして再び層間絶縁膜２０６及びゲート絶縁膜２０４をドライエッチングし、ＴＦＴのソース領域Ｓに連通するコンタクトホールを開口する。
図４−３の工程Ｉに進み、使用済みとなったフォトレジスト２１０´を除去したあと、層間絶縁膜２０６の上に金属膜２０８を積層する。この金属膜２０８は、例えば下層チタン５０ｎｍ、中層アルミニウム５００ｎｍ及び上層チタン５０ｎｍの積層構造からなる。この金属膜を所定の形状にパタニングして、金属配線２０８とする。図示するように、この金属配線２０８によって、ＲｅＲＡＭの上側導電層はＴＦＴのソース領域Ｓに接続される。一方ＲｅＲＡＭ２０７の下側導電層は直接ＴＦＴのドレイン領域Ｄにコンタクトしている。この様に本実施形態では、ＴＦＴとＲｅＲＡＭとが、チャネル領域ＣＨが形成された半導体薄膜２０３と同層の配線（即ちドレイン領域Ｄ）を介して互いに接続されている。
同一基板２０１の上で画素領域にＴＦＴとＲｅＲＡＭの並列接続からなるメモリ素子が形成されると共に、周辺回路領域にもＴＦＴとＲｅＲＡＭの並列接続からなるメモリ素子が形成される。この周辺回路は、画素側に形成されたゲート線及びデータ線を駆動するための駆動回路を含んでいる。この駆動回路は回路素子として上述したＴＦＴとＲｅＲＡＭの並列接続からなるメモリ素子を含んでいる。このメモリ素子は例えば駆動回路内部で階調データの保持に使われる。
図５は、本発明の効果を示すグラフである。横軸に画素数を取り、縦軸に消費電力を取ってある。画素数が１２０×６０のパネルの場合、画素メモリを使用しないとその消費電力は２０ｍＷ程度になる。このパネルに画素メモリを本発明にしたがって組み込むと、その消費電力は０．１ｍＷ以下となり、大きな低消費電力化が達成でき、携帯機器のディスプレイなどの用途に好適である。同様に１７０×２２０画素のパネルでも、画素メモリ使用による消費電力の節約分は非常に大きなものであり、このことはＱＶＧＡ規格のパネルでも同様である。
〈応用形態〉
図６は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
図７は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
図８は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
図９は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。本発明の表示装置は、多ビットメモリを画素に内蔵可能なことから、バックライト以外のパネル消費電力の大半を占めるデータ線の充放電に要する消費電力を削減できる。よって低消費電力で駆動可能なアクティブマトリクス型の液晶表示装置パネルが可能になる。このような液晶パネルを携帯端末機器のモニタに組み込むことで、バッテリーの充電間隔の延長化のみならず、バッテリー容積の縮小が可能となり、携帯端末機器をより小型化することができる。
図１０は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
〈第三実施形態〉
［抵抗変化素子の構成例２］
図１１−１は、抵抗変化素子ＲｅＲＡＭの他の構成例を示す模式図である。図示するように、抵抗変化素子ＲｅＲＡＭは、一対の導電層とその間に配された少なくとも１個の酸化膜層とからなる。本例では、上側の導電層が、Ｔｉ／Ａｌ／Ｔｉ／ＣｕＴｅの四層構造になっている。このうち、Ｔｉ／Ａｌ／Ｔｉの三層は、通常の薄膜半導体装置などで配線層として多用されている複合金属膜である、四層目のＣｕＴｅ合金層が抵抗変化素子の機能層となる。
一方、下側の導電層（電極層）は、金属Ｍｏからなる。高融点金属であるＭｏは通常の薄膜トランジスタ製造プロセスで、例えばゲート電極やゲート配線として多用されている。なお、上側電極及び下側電極の区別は便宜上であって、実際の構造では上下の関係は図示の例に限定されない。
上下の導電層に挟まれた中間の酸化膜層は、ＧｄＯｘからなる。この金属酸化物は、通常の薄膜半導体プロセスではなじみのない材料である。かかる構成で図示のように、下側の導電層を基準にして上側の導電層に正極性のセット電圧Eを印加すると、ＲｅＲＡＭは低抵抗状態ＬＲＳにセットされる。すなわち、導電層ＣｕＴｅに含まれるＣｕ原子がセット電圧に応じて酸化膜層ＧｄＯｘに移動し、微細な電流路（フィラメント）を形成する。これにより酸化膜層ＧｄＯｘの電気抵抗が低下し、低抵抗状態ＬＲＳになる。
一方、上下の導電層に印加する電圧の極性を反転すると、酸化膜層ＧｄＯｘ中に移動したＣｕ原子が導電層ＣｕＴｅ中に戻り、微細な電流路は解消する。この負極性のリセット電圧の印加により、抵抗変化素子ＲｅＲＡＭはリセットされ、高抵抗状態ＨＲＳになる。しかしながら、実際にはリセット電圧の印加により、下側の導電層から金属Ｍｏ原子が酸化膜層ＧｄＯｘ中に拡散しその電気抵抗を下げてしまう。この金属Ｍｏのマイグレレーションは、セット／リセット動作の繰り返しにより進行し、やがてＬＲＳからＨＲＳへのリセットが不能になって寿命が尽きる。又、酸化物ＧｄＯｘは通常の薄膜半導体プロセスにおいて他の材料と整合性が乏しく、又加工性にも難がある、
［抵抗変化素子の構成例３］
図１１−２は、抵抗変化素子ＲｅＲＡＭの別の構成例を示す模式図である。基本的には図１１−１に示した例に類似しているが、中間の酸化膜層と下側の導電層の構成が異なる。本例では、中間の酸化膜層はＧｄＯｘに代えてＳｉＯｘを用いている。ＳｉＯｘは、薄膜トランジスタＴＦＴのゲート絶縁膜やパシベーション膜として広く使われている。また下側の導電層は、高融点金属Ｍｏに代えて不純物を高濃度にドーピングして導電性を持たせたシリコンＳｉ(ドープトＳｉ）を用いている。ドープトＳｉは、ＴＦＴのソース／ドレイン電極や配線材料として広く用いられている。
本例では酸化膜層をＳｉＯｘとし、下側の導電層をドープトＳｉとすることで、ＲｅＲＡＭの長寿命化を図っている。本例の構成では、下側の導電層から中間の酸化膜層へのマイグレーションが起こりにくい。仮にＳｉ原子が酸化膜層ＳｉＯｘに拡散しても、酸化膜層の低抵抗化は起こりにくい。これにより、図１１−１に示した例よりも寿命を長くできる。
［メモリ素子の構成］
図１１−３は、本発明にかかるメモリ素子の第三実施形態を示す模式的な断面図である。基本的には、図４−３に示した第二実施形態と類似している。異なる点は、抵抗変化素子２０７の構成である。本実施形態は、抵抗変化素子２０７として図１１−２に示した構成を採用している。すなわち、抵抗変化素子２０７は、上側導電層として、Ｔｉ／Ａｌ／Ｔｉの三層構造からなる金属膜２０８とＣｕＴｅの合金層とを重ねた積層となっている。ここで、Ｔｉ／Ａｌ／Ｔｉの三層構造からなる金属膜２０８は、ＴＦＴ２０５の配線として使われており、ＴＦＴプロセスでは多用されている。
一方、下側の導電層は、ポリシリコン膜２０３で形成されている。このポリシリコン膜２０３は不純物を高濃度でドープして導電性を付与したものである。本例では、この下側導電層は、ＴＦＴのドレイン領域を構成するポリシリコン膜２０３の延長部分に相当する。このように、ＴＦＴのドレイン電極をＲｅＲＡＭの電極層と共用することで、メモリ素子の集積密度を上げることができる。
中間の酸化膜層は、ＳｉＯｘからなる。このＳｉＯｘは、例えばポリシリコン膜２０３の表面を熱酸化して得られる。あるいは、ポリシリコン膜２０３の上にＰＥＣＶＤ(プラズマ化学気相成長法)もしくはスパッタリングで形成する。これらの成膜方法は、ＴＦＴプロセスで広く用いられている。以上の説明から明らかなように、本実施形態の抵抗変化素子は、ＣｕＴｅを除く全ての材料が通常のＴＦＴプロセスで広く使われており、ＴＦＴとＲｅＲＡＭの組み合わせからなるメモリ素子を集積形成する上で好適な材料である。
本発明にかかるメモリ素子及び表示装置の第一実施形態の構成を示す模式的な回路図である。 第一実施形態にかかるメモリ素子に組み込まれる抵抗変化素子の構成並びに動作を示す模式図である。 第一実施形態にかかる表示装置の製造方法を示す工程図である。 同じく製造方法を示す工程図である。 同じく製造方法を示す工程図である。 第二実施形態にかかる表示装置の製造方法を示す工程図である。 同じく製造方法を示す工程図である。 同じく製造方法を示す工程図である。 画素数と消費電力との関係を示すグラフである。 本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。 本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。 本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。 本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。 本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。 メモリ素子に組み込まれる抵抗変化素子の他の構成例を示す模式図である。 第三実施形態にかかるメモリ素子に組み込まれる抵抗変化素子の構成を示す模式図である。 第三実施形態にかかるメモリ素子の構成を示す模式的な断面図である。
符号の説明
１・・・メモリ素子、１０・・・画素、ＴＦＴ・・・薄膜トランジスタ、ＲｅＲＡＭ・・・抵抗変化素子、ＬＣ・・・液晶セル

Claims (15)

  1. 薄膜トランジスタと抵抗変化素子とが電気的に並列接続されてなり、
    前記薄膜トランジスタは、チャネル領域と入力端と出力端とが形成された半導体薄膜、及び、絶縁膜を介して前記チャネル領域に重なるゲート電極を有し、
    前記抵抗変化素子は、前記入力端側に電気的に接続された一方の導電層、前記出力端側に電気的に接続された他方の導電層、及び、前記一方の導電層と前記他方の導電層の間に配された少なくとも一層の酸化膜層からなり、
    前記薄膜トランジスタと前記抵抗変化素子とは、前記ゲート電極と同層の配線を介して互いに接続されており、
    前記酸化膜層は、前記入力端から印加される電圧に応じて低抵抗状態と高抵抗状態とに変化する材料からなるメモリ素子。
  2. 前記薄膜トランジスタと前記抵抗変化素子との並列接続が電気的に、複数、直列接続されており、
    各薄膜トランジスタの前記ゲート電極に印加する電圧を制御して、前記薄膜トランジスタと並列接続された抵抗変化素子に書込まれた二値データの読出しを行う請求項１に記載のメモリ素子。
  3. 前記酸化膜層はＳｉＯ x からなる請求項１または請求項２に記載のメモリ素子。
  4. 前記一方の導電層と前記他方の導電層の何れか一方は、不純物がドープされたＳｉからなる請求項３に記載のメモリ素子。
  5. 前記一方の導電層と前記他方の導電層の何れか一方には不純物がドープされており、
    前記不純物がドープされた導電層の不純物濃度は、前記酸化膜層の不純物濃度よりも高い請求項１から請求項３の何れか１項に記載のメモリ素子。
  6. 行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備え、
    各画素は、メモリ素子と電気光学素子とを含み、
    前記メモリ素子は、前記データ線から供給されたデータを記憶するとともに、前記ゲート線から供給された信号に応じてデータを読出し、
    前記電気光学素子は、記憶されたデータに応じた輝度を呈し、
    前記メモリ素子は、薄膜トランジスタと抵抗変化素子との電気的な並列接続からなり、
    前記薄膜トランジスタは、チャネル領域と入力端と出力端とが形成された半導体薄膜、及び、絶縁膜を介して前記チャネル領域に重なるゲート電極を有し、
    前記抵抗変化素子は、前記入力端側に電気的に接続された一方の導電層、前記出力端側に電気的に接続された他方の導電層、及び、前記一方の導電層と前記他方の導電層の間に配された少なくとも一層の酸化膜層からなり、
    前記薄膜トランジスタと前記抵抗変化素子とは、前記ゲート電極と同層の配線を介して互いに接続されており、
    前記酸化膜層は、前記入力端に印加されるデータに応じて低抵抗状態と高抵抗状態とで変化する材料からなる表示装置。
  7. 前記画素は、複数の前記メモリ素子を含み、
    前記複数のメモリ素子は、前記データ線と前記電気光学素子との間に電気的に直列接続されており、
    各メモリ素子に対応した複数の前記ゲート線により各メモリ素子を時分割的に制御して多階調に対応した多ビットデータを書き込み、
    書き込まれた多ビットデータに応じて前記電気光学素子を時分割駆動し、以て、前記電気光学素子の輝度を多階調制御する請求項６に記載の表示装置。
  8. 第２のメモリ素子を含み、前記データ線を駆動する駆動回路を更に備え、
    前記第２のメモリ素子は、第２の薄膜トランジスタと第２の抵抗変化素子との電気的な並列接続からなり、
    前記第２の薄膜トランジスタは、第２のチャネル領域と第２の入力端と第２の出力端とが形成された第２の半導体薄膜、及び、第２の絶縁膜を介して前記第２のチャネル領域に重なる第２のゲート電極を有し、
    前記第２の抵抗変化素子は、前記第２の入力端側に電気的に接続された第２の一方の導電層、前記第２の出力端側に電気的に接続された第２の他方の導電層、及び、前記第２の一方の導電層と前記第２の他方の導電層の間に配された少なくとも一層の第２の酸化膜層からなり、
    前記第２の薄膜トランジスタと前記第２の抵抗変化素子とは、前記第２のゲート電極と同層の第２の配線を介して互いに接続されており、
    前記第２の酸化膜層は、前記第２の入力端から印加される電圧に応じて低抵抗状態と高抵抗状態とに変化する材料からなる請求項６または請求項７に記載の表示装置。
  9. 前記メモリ素子を構成する酸化膜層はＳｉＯ x からなる請求項６または請求項７に記載の表示装置。
  10. 前記一方の導電層と前記他方の導電層の何れか一方は、不純物がドープされたＳｉからなる請求項９に記載の表示装置。
  11. 前記一方の導電層と前記他方の導電層の何れか一方には不純物がドープされており、
    前記不純物がドープされた導電層の不純物濃度は、前記酸化膜層の不純物濃度よりも高い請求項６、請求項７、請求項９の何れか１項に記載の表示装置。
  12. 薄膜トランジスタと抵抗変化素子とが電気的に並列接続されてなり、
    前記薄膜トランジスタは、チャネル領域と入力端と出力端とが形成された半導体薄膜、絶縁膜、及び、前記チャネル領域に重なるゲート電極を有し、
    前記抵抗変化素子は、前記入力端側に電気的に接続された一方の導電層、前記出力端側に電気的に接続された他方の導電層、及び、前記一方の導電層と前記他方の導電層の間に配された少なくとも一層の酸化膜層を有し、
    前記酸化膜層は、前記入力端から印加される電圧に応じて低抵抗状態と高抵抗状態とに変化する材料からなり、
    前記ゲート電極と前記絶縁膜と前記半導体薄膜とは、基板上に積層されており、
    前記ゲート電極と同層であって前記ゲート電極と離間した配線が前記基板上に設けられており、
    前記配線上に、前記一方の導電層と前記酸化膜層と前記他方の導電層とが積層されているメモリ素子。
  13. チャネル領域と入力端と出力端とが形成された半導体薄膜、絶縁膜、及び、前記チャネル領域に重なるゲート電極を有する薄膜トランジスタ、並びに、
    前記入力端側に電気的に接続された一方の導電層、前記出力端側に電気的に接続された他方の導電層、及び、前記一方の導電層と前記他方の導電層の間に配された少なくとも一層の酸化膜層を有する抵抗変化素子、
    が電気的に並列接続されてなり、
    前記酸化膜層は、前記入力端から印加される電圧に応じて低抵抗状態と高抵抗状態とに変化する材料からなるメモリ素子の製造方法であって、
    前記薄膜トランジスタを形成すべき領域には前記ゲート電極をなし前記抵抗変化素子を形成すべき領域には前記ゲート電極と離間した配線をなす層を基板上に形成し、次いで、前記層をパターニングすることで前記ゲート電極及び前記配線を形成し、
    前記薄膜トランジスタを形成すべき領域において、前記絶縁膜及び前記半導体薄膜を形成し、以て、前記薄膜トランジスタを得た後、前記薄膜トランジスタ及び前記配線を覆う層間絶縁膜を形成し、
    前記配線に達する開口を前記層間絶縁膜に形成した後、前記開口内の前記配線上に、前記一方の導電層と前記酸化膜層と前記他方の導電層とを積層することで前記抵抗変化素子を形成するメモリ素子の製造方法。
  14. 行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備え、
    各画素は、メモリ素子と電気光学素子とを含み、
    前記メモリ素子は、データ線から供給されたデータを記憶するとともに、ゲート線から供給された信号に応じてデータを読出し、
    前記電気光学素子は、記憶されたデータに応じた輝度を呈し、
    前記メモリ素子は、薄膜トランジスタと抵抗変化素子とが電気的に並列接続されてなり、
    前記薄膜トランジスタは、チャネル領域と入力端と出力端とが形成された半導体薄膜、絶縁膜、及び、前記チャネル領域に重なるゲート電極を有し、
    前記抵抗変化素子は、前記入力端側に電気的に接続された一方の導電層、前記出力端側に電気的に接続された他方の導電層、及び、前記一方の導電層と前記他方の導電層の間に配された少なくとも一層の酸化膜層を有し、
    前記酸化膜層は、前記入力端から印加される電圧に応じて低抵抗状態と高抵抗状態とに変化する材料からなり、
    前記ゲート電極と前記絶縁膜と前記半導体薄膜とは、基板上に積層されており、
    前記ゲート電極と同層であって前記ゲート電極と離間した配線が前記基板上に設けられており、
    前記配線上に、前記一方の導電層と前記酸化膜層と前記他方の導電層とが積層されている表示装置。
  15. 行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備え、
    各画素は、メモリ素子と電気光学素子とを含み、
    前記メモリ素子は、データ線から供給されたデータを記憶するとともに、ゲート線から供給された信号に応じてデータを読出し、
    前記電気光学素子は、記憶されたデータに応じた輝度を呈し、
    前記メモリ素子は、薄膜トランジスタと抵抗変化素子とが電気的に並列接続されてなり、
    前記薄膜トランジスタは、チャネル領域と入力端と出力端とが形成された半導体薄膜、絶縁膜、及び、前記チャネル領域に重なるゲート電極を有し、
    前記抵抗変化素子は、前記入力端側に電気的に接続された一方の導電層、前記出力端側に電気的に接続された他方の導電層、及び、前記一方の導電層と前記他方の導電層の間に配された少なくとも一層の酸化膜層を有し、
    前記酸化膜層は、前記入力端から印加される電圧に応じて低抵抗状態と高抵抗状態とに変化する材料からなる表示装置の製造方法であって、
    前記薄膜トランジスタを形成すべき領域には前記ゲート電極をなし前記抵抗変化素子を形成すべき領域には前記ゲート電極と離間した配線をなす層を基板上に形成し、次いで、前記層をパターニングすることで前記ゲート電極及び前記配線を形成し、
    前記薄膜トランジスタを形成すべき領域において、前記絶縁膜及び前記半導体薄膜を形成し、以て、前記薄膜トランジスタを得た後、前記薄膜トランジスタ及び前記配線を覆う層間絶縁膜を形成し、
    前記配線に達する開口を前記層間絶縁膜に形成した後、前記開口内の前記配線上に、前記一方の導電層と前記酸化膜層と前記他方の導電層とを積層することで前記抵抗変化素子を形成する表示装置の製造方法。
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