TWI467301B - 顯示面板 - Google Patents

Description

顯示面板

本發明是有關於一種顯示面板，且特別是有關於一種結合閘極驅動電路基板技術之顯示面板。

一般而言，顯示面板包含顯示區及非顯示區(亦即，周邊區域)。顯示區包含複數個畫素單元，用以顯示影像。顯示區越大，代表其能夠顯示影像的區域越大。非顯示區包含與畫素單元配合的周邊線路，大部分的非顯示區皆位於顯示面板的邊框。若無適當的設計，當周邊線路越多時，邊框在顯示面板中所佔的比例就越大，使得顯示面板能夠顯示影像的區域相對縮小。

隨著消費性電子產品的設計日益輕薄短小，顯示面板的尺寸走向也朝向小尺寸前進。因此，為了讓邊框的比例盡可能地降低，閘極驅動電路基板技術(Gate Driver on Array；GOA)也開始被應用於顯示面板上。應用閘極驅動電路基板技術的顯示面板，其非顯示區的面積得以進一步地縮小，並讓顯示區所佔的比例增加。然而，如何再進一步窄化邊框所佔的比例，以提供更高的影像顯示區域，仍為業界共同努力的目標。

因此，為了解決上述問題，本發明設計一種應用整合型閘極驅動電路的顯示面板。本發明之一態樣提供一種顯 示面板，具有一顯示區與一閘極驅動區。顯示面板包含至少一閘極線、複數個畫素單元以及一閘極驅動電路。閘極線與畫素單元位於顯示區內，且閘極線連接畫素單元。閘極驅動電路位於閘極驅動區內，並連接閘極線。閘極驅動電路包含一驅動電路電晶體與一驅動電路儲存電容，驅動電路電晶體與驅動電路儲存電容形成一堆疊結構。堆疊結構包含第一電極、第一介電層、第二電極、第二介電層、第一半導體層、源極以及汲極。第一電極連接閘極線，且第一電極用以作為驅動電路儲存電容之下電極。第二電極至少一部分與第一電極重疊，且第一介電層之至少一部分介於第二電極與第一電極之間。第二電極用以作為驅動電路電晶體之閘極與驅動電路儲存電容之上電極。其中第一電極、第一介電層與第二電極構成驅動電路儲存電容。第一半導體層至少一部分與第二電極重疊，且第二介電層之至少一部分介於第二電極與第一半導體層之間。源極與汲極彼此分開設置，並分別連接第一半導體層。其中源極連接閘極線，且第二電極、第一半導體層、源極與汲極構成驅動電路電晶體。

在一或多個實施方式中，上述之第二電極設置於第一電極之上方，且第一半導體層設置於第二電極之上方。

在一或多個實施方式中，上述之第二電極設置於第一半導體層之上方，且第一電極設置於第二電極之上方。

在一或多個實施方式中，上述之閘極線與第一電極共同由第一金屬層所構成，驅動電路電晶體之源極與驅動電路電晶體之汲極共同由第二金屬層所構成，而第二電極則 由第三金屬層所構成。

在一或多個實施方式中，上述之第三金屬層介於第一金屬層與第二金屬層之間。

在一或多個實施方式中，上述之畫素單元包含一畫素電晶體與一畫素儲存電容相互連接。畫素儲存電容包含第三電極、第四電極以及介電層。第三電極與第二電極共同由第三金屬層所構成，惟第三電極與第二電極相互不連接。介電層介於第三電極與第四電極之間。

在一或多個實施方式中，上述之畫素儲存電容之第四電極、驅動電路電晶體之源極與驅動電路電晶體之汲極共同由第二金屬層所構成。

在一或多個實施方式中，上述之畫素電晶體包含畫素閘極、第二半導體層、畫素介電層、畫素源極以及畫素汲極。畫素閘極連接閘極線。畫素介電層介於畫素閘極與第二半導體層之間。畫素源極與畫素汲極彼此分開設置，並分別連接第二半導體層。其中畫素汲極連接畫素儲存電容之第四電極。

在一或多個實施方式中，上述之畫素閘極、閘極線與第一電極共同由第一金屬層所構成。

在一或多個實施方式中，上述之畫素源極、畫素汲極、畫素儲存電容之第四電極、驅動電路電晶體之源極與驅動電路電晶體之汲極共同由第二金屬層所構成。

在一或多個實施方式中，上述之驅動電路電晶體之第一半導體層與畫素電晶體之第二半導體層共同由一半導體層所構成。

在一或多個實施方式中，上述之畫素電晶體之畫素汲極更連接一畫素電極。

在一或多個實施方式中，上述之閘極驅動電路更包含一掃描順序訊號器，用以提供閘極驅動電路的掃描順序訊號。

在一或多個實施方式中，上述之閘極驅動電路更包含一第一時脈器與一第二時脈器。第一時脈器連接驅動電路電晶體之汲極，且第二時脈器連接驅動電路電晶體之源極。

在一或多個實施方式中，上述之第一時脈器與第二時脈器之訊號的相位相差180度。

以下將以圖式揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第1圖繪示依照本發明一實施方式的一種顯示面板100的示意圖。顯示面板100具有閘極驅動區110與顯示區120，為一種結合閘極驅動電路基板技術的顯示面板。顯示面板100包含位於閘極驅動區110的閘極驅動電路200，與位於顯示區120的至少一閘極線300與複數個畫素單元400。閘極線300連接畫素單元400與閘極驅動電路200，如此一來，閘極驅動電路200便可經由閘極線300而 驅動畫素單元400。應注意的是，第1圖之顯示面板100的俯視設計僅用以說明，並不限於上述的圖式，本發明所屬技術領域中具有通常知識者可依照需求適當變化設計。

第2圖繪示第1圖之閘極驅動電路200的等效電路示意圖。第3圖繪示第2圖之區域J的俯視圖。閘極驅動電路200包含驅動電路儲存電容210與驅動電路電晶體230。驅動電路儲存電容210與驅動電路電晶體230形成一堆疊結構，如第3圖所繪示。詳細而言，驅動電路儲存電容210與驅動電路電晶體230以垂直方式堆疊而成，因此若以第3圖的俯視圖而言，驅動電路電晶體230與驅動電路儲存電容210係位於同一位置。如此一來，顯示面板100的電路佈線面積可因此而縮小。

第4圖繪示沿第3圖之線段J1-J2與線段J3-J7的剖面圖。堆疊結構包含第一電極212、第一介電層214、第二電極216、第二介電層232、第一半導體層234、源極236與汲極238。其中，第一電極212、第一介電層214與第二電極216構成驅動電路儲存電容210，而第二電極216、第二介電層232、第一半導體層234、源極236與汲極238構成驅動電路電晶體230。詳細地說，第一電極212連接閘極線300，且第一電極212用以作為驅動電路儲存電容210之下電極。第二電極216之至少一部分與第一電極212重疊。第一介電層214之至少一部分介於第一電極212與第二電極216之間。第二電極216用以作為驅動電路儲存電容210之上電極與驅動電路電晶體230之閘極。第一半導體層234之至少一部分與第二電極216重疊。第二介電層 232之至少一部分介於第二電極216與第一半導體層234之間。源極236與汲極238彼此分開設置，並分別連接第一半導體層234。源極236亦連接閘極線300。

如此一來，由於第二電極216同時作為驅動電路電晶體230之閘極與驅動電路儲存電容210之上電極，因此驅動電路儲存電容210與驅動電路電晶體230得以垂直堆疊，使得閘極驅動電路200的電路佈線面積縮小。另一方面，對驅動電路儲存電容210而言，第一電極212(即驅動電路儲存電容210的下電極)與第二電極216(即驅動電路儲存電容210的上電極)之間的距離較傳統儲存電容短。因電容值與上下電極之間的距離成反比，因此在相同電極面積的情況下，驅動電路儲存電容210擁有較傳統儲存電容還高的電容值。也就是說，相對於傳統儲存電容，驅動電路儲存電容210可以在電極面積較小的情況下，提供足夠的電容值。同樣的，對驅動電路電晶體230而言，由於第二電極216(即驅動電路電晶體230之閘極)與第一半導體層234之間的距離縮短，因此單位面積驅動電路電晶體230所能提供的電流量增加。也就是說，相對於傳統電晶體，驅動電路電晶體230可以在面積較小的情況下，或者在電晶體數量較少的情況下，提供足夠的電流量。綜合上述，使用驅動電路儲存電容210與驅動電路電晶體230的閘極驅動電路200，其電路佈線面積不但因堆疊結構而縮小，更因驅動電路儲存電容210與驅動電路電晶體230本身的面積縮小或數量變少而進一步縮小，其縮小的比例大約可為一般電路佈線面積的30%至80%。其中，一般電路佈線 是指驅動電路電晶體與驅動電路儲存電容不是垂直堆疊設置，而是二者分開設置且不重疊。

在本實施方式中，驅動電路電晶體230為底閘型(bottom gate)電晶體。詳細而言，第一介電層214覆蓋第一電極212(即驅動電路儲存電容210的下電極)。第二電極216(即驅動電路儲存電容210的上電極與驅動電路電晶體230之閘極)設置於第一介電層214上，且位於第一電極212的上方。第二介電層232覆蓋第二電極216。第一半導體層234設置於第二介電層232上，且位於第二電極216的上方。源極236與汲極238設置於第一半導體層234上。也就是說，源極236會藉由通孔(未標示)貫通第二介電層232與第一介電層214而連接閘極線300與第一電極212。因此，在第4圖中，驅動電路電晶體230位於驅動電路儲存電容210上。另外，於第4圖中的剖面圖左側(即J1-J2線段處)第一電極212與閘極線300二者間沒間隔而呈現一整片的膜層，但第4圖中的剖面圖右側(即J5-J6線段處)第一電極212與閘極線300二者間有間隔而呈現一斷開的膜層，即於J5-J6線段處的源極236之下方沒有第一電極212存在，如第3圖之俯視圖所示。

但本發明並不以此為限。在其他實施方式中，驅動電路電晶體230也可為頂閘型(top gate)電晶體，如第5圖所繪示。詳細而言，在第5圖中，第一半導體層234位於基板上。第二介電層232覆蓋第一半導體層234。第二電極216(即驅動電路儲存電容210的電極與頂閘型電晶體的閘極)設置於第二介電層232上，且位於第一半導體層234的 上方。第一介電層214覆蓋第二電極216。第一電極212(即驅動電路儲存電容210的另一電極)設置於第一介電層214上，且位於第二電極216的上方。源極236與汲極238設置於第一電極212的上方，並分別藉由通孔(未標示)而連接第一半導體層234。也就是說，源極236會藉由通孔(未標示)貫通第一電極212、第二介電層232與第一介電層214而連接第一半導體層234，並且也連接第一電極212與閘極線300，汲極238會藉由通孔(未標示)貫通第二介電層232與第一介電層214而連接第一半導體層234。其中頂閘型電晶體更包含一第三介電層242，其介於源極236與汲極238與第一電極212之間，以防止源極236與汲極238皆與第一電極212連接而短路。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性設計堆疊結構的堆疊方式。

回到第4圖，上述之閘極線300與第一電極212可共同由第一金屬層所構成。具體而言，製造者可先全面形成第一金屬層，之後再圖案化第一金屬層，以得到閘極線300與第一電極212，但本發明不在此限。在一或多個實施方式中，閘極線300與第一電極212的材質也可不相同。第一金屬層可為單層或多層結構，且其材質可包含金屬或金屬化合物。金屬材料包含鈦、鉬、鉻、銥、鋁、銅、銀、金、鋅、銦、鎵、其他合適的材料或上述的任意組合。而金屬化合物材料包含金屬合金、金屬氧化物、金屬氮化物、金屬氮氧化物、包含有機成份之上述材料、其他合適的材料或上述的任意組合。圖案化第二金屬層形成方法可為沉 積、微影及蝕刻法、網版印刷法、噴墨法、雷射剝除法或是其它合適的方法。

上述之驅動電路電晶體230之源極236與汲極238可共同由第二金屬層所構成。具體而言，製造者可先全面形成第二金屬層，之後再圖案化第二金屬層，以得到源極236與汲極238，但本發明不在此限。在一或多個實施方式中，驅動電路電晶體230之源極236與汲極238的材質也可不相同。第二金屬層可為單層或多層結構，且其材質可包含金屬或金屬化合物。金屬材料包含鈦、鉬、鉻、銥、鋁、銅、銀、金、鋅、銦、鎵、其他合適的材料或上述的任意組合。而金屬化合物材料包含金屬合金、金屬氧化物、金屬氮化物、金屬氮氧化物、包含有機成份之上述材料、其他合適的材料或上述的任意組合。圖案化第二金屬層形成方法可為沉積、微影及蝕刻法、網版印刷法、噴墨法、雷射剝除法或是其它合適的方法。

上述之第二電極216可由第三金屬層所構成，其中第三金屬層位於第一金屬層與第二金屬層之間。具體而言，製造者可先全面形成第三金屬層，之後再圖案化第三金屬層，以得到第二電極216，但本發明不在此限。第三金屬層可為單層或多層結構，且其材質包含金屬或金屬化合物。金屬材料包含鈦、鉬、鉻、銥、鋁、銅、銀、金、鋅、銦、鎵、其他合適的材料或上述的任意組合。而金屬化合物材料包含金屬合金、金屬氧化物、金屬氮化物、金屬氮氧化物、包含有機成份之上述材料、其他合適的材料或上述的任意組合。圖案化第三金屬層形成方法可為沉積、微 影及蝕刻法、網版印刷法、噴墨法、雷射剝除法或是其它合適的方法。

上述之第一介電層214與第二介電層232可為單層或多層結構，且其材質可包含無機材料(例如：氮化矽、氧化矽、氮氧化矽或上述之任意組合)、有機材料(例如：聚亞醯胺(Polyimide，PI)、聚碳酸酯(PC)、聚苯二甲酸酯、聚奈二甲酸醇酯、聚丙烯(PP)、聚乙烯(PE)、聚苯乙烯(PS)、其它合適的材料、上述聚合物衍生物)、或上述之任意組合。第一半導體層234可為單層或多層結構，且其材質可為非晶矽、多晶矽、微晶矽、單晶矽、有機半導體(organic semiconductor)、氧化物半導體(oxide semiconductor)、其它合適的材料或上述之任意組合。本發明上述的實施例的第一半導體層234的材質以氧化物半導體為範例，其與非晶矽或多晶矽相比具有較高載子移動、較低成長溫度與較高可見光穿透率等等。

應了解到，以上所舉之各層的材質均僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇各層的材質。

第6圖繪示於第1圖之畫素單元400的俯視圖。第7圖繪示沿第6圖之線段P1-P2的剖面圖。畫素單元400包含畫素儲存電容410與畫素電晶體430。在此實施方式中，畫素儲存電容410與畫素電晶體430可使用超高孔徑(Advanced Super High Aperture；ASHA)製程完成，但本發明不在此限。詳細而言，畫素儲存電容410包含第三電極412、介電層414與第四電極416。第三電極412用以作為 畫素儲存電容410之下電極，而第四電極416用以作為畫素儲存電容410之上電極。第三電極412與第二電極216可共同由第三金屬層所構成，惟第三電極412與第二電極216相互不連接。另外，第三電極412也不與閘極線300連接。介電層414的至少一部分介於第三電極412與第四電極416之間。另一方面，畫素電晶體430包含畫素閘極432、畫素介電層、第二半導體層436、畫素源極438與畫素汲極442。畫素閘極432連接顯示面板100之閘極線300。畫素介電層介於畫素閘極432與第二半導體層436之間。在第7圖中，畫素介電層包含介電層434與介電層414兩者所形成的堆疊結構中，介於畫素閘極432與第二半導體層436之間的部分。畫素源極438與畫素汲極442彼此分開設置，並分別連接第二半導體層436。另外畫素汲極442連接畫素儲存電容410之第四電極416，且連接一畫素電極450，而畫素源極438則連接資料線(未標示)。應注意的是，上述之畫素儲存電容410與畫素電晶體430的結構僅為例示，並非用以限制本發明。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性設計畫素儲存電容410與畫素電晶體430的結構。再者，第6圖中的畫素電晶體430是以底閘型電晶體為範例，然而，於其它實施例中，畫素電晶體430亦可使用頂閘型電晶體，即第二半導體層436位於畫素閘極432之下方。

在一或多個實施方式中，上述之畫素儲存電容410可設置於介電層434的上方，惟畫素儲存電容410與畫素閘極432互相不重疊。請配合參照第4圖與第7圖，畫素閘 極432可和閘極線300與第一電極212共同由第一金屬層所構成。畫素源極438、畫素汲極442與畫素儲存電容410的第四電極416，其可和驅動電路電晶體230之源極236與汲極238共同由第二金屬層所構成。介電層434可與第一介電層214共同構成。介電層414可與第二介電層232共同構成，且介電層414之至少一部分可覆蓋介電層434。驅動電路電晶體230之第一半導體層234與畫素電晶體430之第二半導體層436，較佳地，可共同由一半導體層所構成而可得到較簡單的製程流程，但不限於此，前述二者膜層亦可不同。如此一來，畫素儲存電容410之第三電極412與第四電極416之間的距離因較傳統儲存電容短，有助於畫素儲存電容410本身面積的縮減，顯示面板100的開口率也可因此而增加。應注意的是，上述之各層的構成方式僅為例示，並非用以限制本發明。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性設計各層的構成方式。

另一方面，為了保護畫素電晶體430及畫素儲存電容410，畫素單元400更可包含保護層470，此保護層470覆蓋於畫素電晶體430及畫素儲存電容410的上方。保護層470中可開一貫穿孔472，畫素單元400的畫素電極450可經由貫穿孔472而與畫素汲極442及畫素儲存電容410之第四電極416連接，但本發明不在此限。再者，第7圖中畫素單元400的各膜層材質可選用上述驅動電路儲存電容210與驅動電路電晶體230中各膜層相同或不同的材質。

接著請回到第2圖。在一或多個實施方式中，若顯示 面板100包含複數條閘極線300，則閘極驅動電路200可更包含掃描順序訊號器250，用以提供閘極驅動電路200的掃描順序訊號。另外，閘極驅動電路200可更包含第一時脈器270與第二時脈器290。第一時脈器270連接驅動電路電晶體230之汲極238，且第二時脈器290連接驅動電路電晶體230之源極236。第一時脈器270與第二時脈器290所產生之訊號，其相位不相同。在一或多個實施方式中，第一時脈器270與第二時脈器290的相位差可選擇為180度。也就是說，驅動電路電晶體230之源極236除了連接閘極線300與第一電極212(即驅動電路儲存電容210之電極)之外，亦會連接至第二時脈器290。應注意的是，上述之閘極驅動電路200的電路元件僅為例示，並非用以限制本發明。本發明所屬技術領域中具有通常知識者，可視實際需要，彈性選擇閘極驅動電路200的電路元件。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧顯示面板

110‧‧‧閘極驅動區

120‧‧‧顯示區

200‧‧‧閘極驅動電路

210‧‧‧驅動電路儲存電容

212‧‧‧第一電極

214‧‧‧第一介電層

216‧‧‧第二電極

230‧‧‧驅動電路電晶體

232‧‧‧第二介電層

234‧‧‧第一半導體層

236‧‧‧源極

238‧‧‧汲極

242‧‧‧第三介電層

250‧‧‧掃描順序訊號器

270‧‧‧第一時脈器

290‧‧‧第二時脈器

300‧‧‧閘極線

400‧‧‧畫素單元

410‧‧‧畫素儲存電容

412‧‧‧第三電極

414、434‧‧‧介電層

416‧‧‧第四電極

430‧‧‧畫素電晶體

432‧‧‧畫素閘極

436‧‧‧第二半導體層

438‧‧‧畫素源極

442‧‧‧畫素汲極

J‧‧‧區域

J1-J2、J3-J7、P1-P2‧‧‧線段

第1圖繪示依照本發明一實施方式的一種顯示面板的示意圖。

第2圖繪示第1圖之閘極驅動電路的等效電路示意圖。

第3圖繪示第2圖之區域J的俯視圖。

第4圖繪示沿第3圖之線段J1-J2與線段J3-J7的剖面圖。

第5圖繪示本發明另一實施方式之驅動電路電晶體、驅動電路儲存電容與閘極線的剖面圖。

第6圖繪示於第1圖之畫素單元的俯視圖。

第7圖繪示沿第6圖之線段P1-P2的剖面圖。

210‧‧‧驅動電路儲存電容

212‧‧‧第一電極

214‧‧‧第一介電層

216‧‧‧第二電極

230‧‧‧驅動電路電晶體

232‧‧‧第二介電層

234‧‧‧第一半導體層

236‧‧‧源極

238‧‧‧汲極

300‧‧‧閘極線

J1-J2、J3-J7‧‧‧線段

Claims (15)

1. 一種顯示面板，具有一顯示區與一閘極驅動區，該顯示面板包含：至少一閘極線與複數個畫素單元，位於該顯示區內，該閘極線連接該些畫素單元；以及一閘極驅動電路，位於該閘極驅動區內，並連接該閘極線，該閘極驅動電路包含一驅動電路電晶體與一驅動電路儲存電容，該驅動電路電晶體與該驅動電路儲存電容形成一堆疊結構，該堆疊結構包含：一第一電極，連接該閘極線，且該第一電極用以作為該驅動電路儲存電容之一下電極；一第一介電層；一第二電極，該第二電極之至少一部分與該第一電極重疊，且該第一介電層之至少一部分介於該第二電極與該第一電極之間，該第二電極用以作為該驅動電路電晶體之一閘極與該驅動電路儲存電容之一上電極，其中該第一電極、該第一介電層與該第二電極構成該驅動電路儲存電容；一第二介電層；一第一半導體層，該第一半導體層之至少一部分與及該第二電極重疊，且該第二介電層之至少一部分介於該第二電極與該第一半導體層之間；以及一源極與一汲極，彼此分開設置，並分別連接該第一半導體層，其中該源極連接該閘極線，且該第二電極、該第一半導體層、該源極與該汲極構成該驅動 電路電晶體。
2. 如請求項1所述的顯示面板，其中該第二電極設置於該第一電極之上方，且該第一半導體層設置於該第二電極之上方。
3. 如請求項1所述的顯示面板，其中該第二電極設置於該第一半導體層之上方，且該第一電極設置於該第二電極之上方。
4. 如請求項1所述的顯示面板，其中該閘極線與該第一電極共同由一第一金屬層所構成，該驅動電路電晶體之該源極與該驅動電路電晶體之該汲極共同由一第二金屬層所構成，而該第二電極則由一第三金屬層所構成。
5. 如請求項4所述的顯示面板，其中該第三金屬層介於該第一金屬層與該第二金屬層之間。
6. 如請求項1所述的顯示面板，其中該畫素單元包含一畫素電晶體與一畫素儲存電容相互連接，其中該畫素儲存電容包含：一第三電極，該第三電極與該第二電極共同由一第三金屬層所構成，惟該第三電極與該第二電極相互不連接； 一第四電極；以及一介電層，介於該第三電極與該第四電極之間。
7. 如請求項6所述的顯示面板，其中該畫素儲存電容之該第四電極、該驅動電路電晶體之該源極與該驅動電路電晶體之該汲極共同由一第二金屬層所構成。
8. 如請求項6所述的顯示面板，其中該畫素電晶體包含：一畫素閘極，連接該閘極線；一第二半導體層；一畫素介電層，介於該畫素閘極與該第二半導體層之間；以及一畫素源極與一畫素汲極，彼此分開設置，並分別連接該第二半導體層，其中該畫素汲極連接該畫素儲存電容之該第四電極。
9. 如請求項8所述的顯示面板，其中該畫素閘極、該閘極線與該第一電極共同由一第一金屬層所構成。
10. 如請求項8所述的顯示面板，其中該畫素源極、該畫素汲極、該畫素儲存電容之該第四電極、該驅動電路電晶體之該源極與該驅動電路電晶體之該汲極共同由一第二金屬層所構成。
11. 如請求項8所述的顯示面板，其中該驅動電路電晶體之該第一半導體層與該畫素電晶體之該第二半導體層共同由一半導體層所構成。
12. 如請求項8所述的顯示面板，其中該畫素電晶體之該畫素汲極更連接一畫素電極。
13. 如請求項1所述的顯示面板，其中該閘極驅動電路更包含一掃描順序訊號器，用以提供該閘極驅動電路的掃描順序訊號。
14. 如請求項13所述的顯示面板，其中該閘極驅動電路更包含一第一時脈器與一第二時脈器，該第一時脈器連接該驅動電路電晶體之該汲極，且該第二時脈器連接該驅動電路電晶體之該源極。
15. 如請求項14所述的顯示面板，其中該第一時脈器與該第二時脈器之訊號的相位相差180度。