CN1368763A - 一次可编程半导体非易失性存储器件及其制造方法 - Google Patents

一次可编程半导体非易失性存储器件及其制造方法 Download PDF

Info

Publication number
CN1368763A
CN1368763A CN01125482A CN01125482A CN1368763A CN 1368763 A CN1368763 A CN 1368763A CN 01125482 A CN01125482 A CN 01125482A CN 01125482 A CN01125482 A CN 01125482A CN 1368763 A CN1368763 A CN 1368763A
Authority
CN
China
Prior art keywords
semiconductor layer
semiconductor
memory device
nonvolatile memory
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01125482A
Other languages
English (en)
Other versions
CN1157792C (zh
Inventor
萩原良昭
黑田英明
洼田通孝
中川原明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1368763A publication Critical patent/CN1368763A/zh
Application granted granted Critical
Publication of CN1157792C publication Critical patent/CN1157792C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/33—Material including silicon
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种半导体非易失性存储器件及其制造方法,它提高了氧化硅膜的绝缘破坏的再现性和可靠性并且能降低生产成本,其中,排列成矩阵形式的多个存储单元的每个存储单元具有绝缘膜破坏型保险丝,绝缘膜破坏型保险丝包括在半导体衬底上形成的第一导电类型的杂质区、在半导体衬底上形成的覆盖杂质区的第一绝缘膜、在第一绝缘膜中形成的达到杂质区的开口以及从杂质区一侧顺序叠置在开口中的第一导电类型的第一半导体层、第二绝缘膜和第二导电类型的第二半导体层;或者,具有绝缘膜破坏型保险丝,绝缘膜破坏型保险丝包括在具有SOI结构的第一半导体层中的第一导电类型的杂质区、在SOI层上的第一绝缘膜、达到杂质区的开口以及叠置在开口中的第二绝缘膜和第二导电类型的第二半导体层。

Description

一次可编程半导体非易失 性存储器件及其制造方法
技术领域
本发明涉及半导体非易失性存储器件及其制造方法，更具体地讲是涉及只一次写入数据的一次可编程(OTP)半导体非易失存储器件及其制造方法。
背景技术
作为非易失性半导体存储器件，浮栅型、MNOS型、MONOS型和具有各种特性并能擦除数据的其它快速存储器一起已经被开发成功。它们具有作为解码器的CMOS晶体管和存储单元阵列的其它外围晶体管。
但是，快速存储器的缺点是，制造它需要20至30种掩模，使得制造成本很高。
另一方面，作为只能一次写入数据的只读存储器件(OTPROM(只读存储器))，已开发出具有一个晶体管和一个氧化膜保险丝的存储单元。例如日本审定专利公报4-9388、日本审定专利公报58-28750或日本审定专利公报63-22073中所披露的只读存储器。
例如，日本审定专利公报4-9388公开的存储单元的结构如图1所示。
例如，在p型半导体衬底101的沟道形成区102上经栅绝缘膜103形成栅极104，并且在半导体衬底101的两侧形成包含n型杂质的源区105和漏区106，由此形成MOS场效应晶体管(MOSFET)。
形成覆盖MOS晶体管的氧化硅绝缘膜110，形成达到栅极104的接触孔、源区105和漏区106，并且在接触孔中填入例如铝制成的栅极互连115、源区互连116和漏区互连117。
这里，在源区105与源区互连116之间的界面处形成氧化硅膜114，使两者之间绝缘。
在具有上述结构的存储单元中，通过按要写入的数据在源区105与源区互连116之间加高电压，氧化硅膜114中的绝缘被破坏(击穿(break))，使源区105与源区互连116之间导电。因此，数据可通过每个存储单元中的源区105与源区互连116之间的导电或不导电来存储。
另外，日本审定专利公报58-28750和63-22073公开了具有图2和图3所示结构的存储单元。
这些存储单元与具有图1所示结构的存储单元基本相同，但形成有连接到源区105的多晶硅层120，并且在它的上层经氧化硅膜114形成源区互连116。
此外，在图2中，在漏区106中也形成了多晶硅层120，在其上层形成漏区互连117。
在同样具有上述结构的存储单元中，通过按要写入的数据在源区105与源区互连116之间加高电压，氧化硅膜114中的绝缘被破坏，使源区105和源区互连116之间导电。因此，数据能通过每个存储单元中的源区105与源区互连116之间的导电或不导电来存储。
另一方面，美国专利6034882中公开的半导体非易失性存储器件具有图4A中的等效电路图所示的存储单元阵列和外围电路。
即，如图4A所示，存储单元M设在导电层(C1、C3、C5、C7)与导电层(C2、C4、C6)的交叉点，导电层(C1、C3、C5、C7)通过由行解码器RD控制的开关晶体管SWT接收层选择信号LSS，导电层(C2、C4、C6)作为位线BL。
上述存储单元具有例如图4B所示的结构。
即，在形成导电层(C1、C3、C5、C7)的导电层201上形成p+型多晶硅层202(P+Poly)，并且在其上层形成n型多晶硅层203(NPoly)，由此构成二极管。在多晶硅层203的上层形成氧化硅膜204，在其上层形成n+型多晶硅层205(N+Poly)，并且在n+型多晶硅层205的上层叠置形成导电层(C2、C4、C6)的导电层206。
这里，用硅氧化膜204使多晶硅层203与多晶硅层205绝缘。
在具有上述结构的存储单元中，通过按要写入的数据在多晶硅层203与多晶硅层205之间加高电压，氧化硅膜204中的绝缘被破坏，使多晶硅层203和多晶硅层205导电。因此，数据可以根据每个存储单元中的二极管元件(多晶硅层202和多晶硅层203叠置的部分)的存在/不存在来存储。
但是，在上述的具有图1至图3所示结构的存储单元中，存在的问题是氧化硅膜的(breakage of insulation)的再现性(reproducibility)和可靠性。
另外，图4A和4B所示的半导体非易失性存储器件是由按三维重复连接的多个存储单元构成的，每个存储单元由绝缘膜破坏型保险丝和作为有源元件的二极管构成。因此，在用铝构成的互连的上层中必须形成具有构成有源元件所需的结晶度的硅层，这样就存在热处理对铝互连的很大影响以及在实际制造过程中伴随的主要困难。
另外，通过叠置具有存储单元的多个层，例如9层，可增大集成度，并且由此降低半导体非易失性存储器件的每单元存储容量的制造成本，但存在的问题是，若叠置N层，由于外围电路等的影响，使每单元存储容量的制造成本大于1/N，因此，不能充分得到制造成本降低的效果。
发明内容
本发明的一个目的是提供能提高硅氧化膜的绝缘破坏的再现性和稳定性并能进一步降低生产成本的半导体非易失性存储器件及其制造方法。
为了达到上述目的，本发明的半导体非易失性存储器件具有至少一个存储单元并可编程一次，其中，存储单元包括：在半导体衬底中形成的第一导电类型的杂质区；在半导体衬底上形成的覆盖杂质区的第一绝缘膜；在第一绝缘膜中形成的达到杂质区的开口；和程序部分，它包括第一种导电类型的第一半导体层、第二绝缘膜和第二种导电类型的第二半导体层，第一半导体层、第二绝缘膜和第二半导体层顺序叠置在开口中，第一半导体层形成在杂质区上，第二绝缘膜的导电状态随程序数据变化，由此电连接在第一和第二半导体层之间。
在本发明的半导体非易失性存储器件中，优选通过按要存储在存储单元中的程序数据在第一半导体层与第二半导体层之间加预定的电压，使程序部分中的第二绝缘膜的绝缘破坏，由此数据通过每个存储单元中第一半导体层与第二半导体层之间的导电或不导电来存储。
在本发明的半导体非易失性存储器件中，优选方案是，在存储单元中，在半导体衬底上经栅绝缘膜形成作为字线的栅极，在半导体衬底上在栅极下面设置沟道形成区，形成用杂质区作漏区的场效应晶体管，并且位线连接到第二半导体层。
更优选的方案是，场效应晶体管的源区接地。
或者，更优选的方案是，进一步设置用于检测从场效应晶体管的源区流到半导体衬底一侧的电流的检测装置。
或者，更优选的方案是，字线和位线连接到行解码器和列解码器，行解码器和列解码器包括使所供给的信号穿过的传输晶体管，并且，地址信号的反信号与正向信号一起从外部装置供给行解码器和列解码器。
在本发明的半导体非易失性存储器件中，多个存储单元优选排列成矩阵形式。
在本发明的半导体非易失性存储器件中，存储单元具有：在半导体衬底上形成的第一导电类型的杂质区；在半导体衬底上形成的覆盖杂质区的第一绝缘膜；在第一绝缘膜中形成的达到杂质区的开口；以及从杂质区一侧顺序叠置在开口中的第一导电类型的第一半导体层、第二绝缘膜和第二导电类型的第二半导体层。
通过在第一半导体层与第二导体层之间加预定的电压，提高了再现性和可靠性，并且能引起第二绝缘膜中的绝缘破坏。
另外，由于只用传输晶体管构成例如行解码器和列解码器，存储单元可由简单结构构成，制成过程中所用的掩模数量减少到大约6种，因此，能降低制造成本。
另外，为达到上述目的，本发明的半导体非易失性存储器件具有至少一个存储单元并可编程一次，其中，存储单元包括：第一互连；形成在第一互连上的第一绝缘膜；在第一绝缘膜中形成的达到第一互连的开口；程序部分，它包括第一导电类型的第一半导体层、第二绝缘膜和第二导电类型的第二半导体层，第一半导体层、第二绝缘膜和第二半导体层顺序叠置在开口中，第一半导体层形成在第一互连上，第二绝缘膜的导电状态随程序数据变化，由此电连接在第一和第二半导体层之间；以及连接到第二半导体层的第二互连。
在本发明的半导体非易失性存储器件中，优选通过按要存储在存储单元中的程序数据在第一半导体层与第二半导体层之间加预定电压，引起程序部分中的第二绝缘膜中的绝缘破坏，由此数据可以通过每个存储单元中第一半导体层与第二半导体层之间的导电或不导电来存储。
在本发明的半导体非易失性存储器件中，优选方案是，在存储单元中，第一互连是字线，第二互连是位线。
更优选的方案是，字线和位线连接到行解码器和列解码器，行解码器和列解码器包括使所供给的信号穿过的传输晶体管。
另外，更优选的方案是，地址信号的反信号与正向信号一起从外部装置供给列解码器和列解码器。
在本发明的半导体非易失性存储器件中，多个存储单元优选排列成矩阵形式。
在本发明的半导体非易失性存储器件中，优选方案是，多个由第一互连、第一绝缘膜和第二互连构成的叠层叠置并且相互绝缘，在每个叠层中，多个存储单元排列成矩阵形式，以连接到第一和第二互连。
在本发明的半导体非易失性存储器件中，存储单元具有：第一互连；在第一互连上形成的第一绝缘膜；在第一绝缘膜上形成的达到第一互连的开口；从第一互连一侧顺序叠置在开口中的第一导电类型的第一半导体层、第二绝缘膜和第二导电类型的第二半导体层；以及连接到第二半导体层的第二互连。
通过在第一半导体层与第二半导体层之间加预定的电压，提高了再现性和可靠性，并且能引起第二绝缘膜中的绝缘破坏。
另外，由于只用传输晶体管构成例如行解码器和列解码器，存储单元可由简单结构构成，制成过程中所用的掩模数量减少到大约6种，因此，能降低制造成本。
另外，为达到上述目的，按本发明的半导体非易失性存储器件具有至少一个存储单元并且可编程一次，其中，存储单元包括：在绝缘衬底上的第一半导体层中形成的第一导电类型的杂质区；在第一半导体层上形成的覆盖杂质区的第一绝缘膜；在第一绝缘膜中形成的达到杂质区的开口；和程序部分，它包括第二绝缘膜和第二导电类型的第二半导体层，第二绝缘膜和第二半导体层顺序叠置在开口中，第二绝缘膜形成在杂质区上，第二绝缘膜的导电状态随程序数据变化，由此电连接在杂质区与第二半导体层之间。
在本发明的半导体非易失性存储器件中，优选方案是，通过按要存储在存储单元中的程序数据在杂质区与第二半导体层之间加预定电压，使程序部分中的第二绝缘膜中的绝缘破坏，由此数据通过每个存储单元中杂质区与第二半导体层之间的导电或不导电来存储。
在本发明的半导体非易失性存储器件中，优选方案是，在存储单元中，在第一半导体层上经栅绝缘膜形成构成字线的栅极，在第一半导体层中栅极下面设沟道形成区，用杂质区作漏区形成场效应晶体管，并且位线连接到第二半导体层。
更优选的方案是，场效应晶体管的源区接地。
或者，更优选的方案是，进一步设置用于检测从场效应晶体管的源区流到半导体衬底一侧的电流的检测装置。
或者，更优选的方案是，字线和位线连接到行解码器和列解码器，行解码器和列解码器包括使所供给的信号穿过的传输晶体管，并且，地址信号的反信号与正向信号一起从外部装置供给行解码器和列解码器。
在本发明的半导体非易失性存储器件中，多个存储单元优选排列成矩阵形式。
在本发明的半导体非易失性存储器件中，优选方案是，多个第一半导体层叠置并且相互绝缘，在每个第一半导体层中存储单元排列成矩阵形式。
在本发明的半导体非易失性存储器件中，存储单元具有：在绝缘衬底上的第一半导体层中形成的第一导电类型的杂质区；在第一半导体层中形成的覆盖杂质区的第一绝缘膜；在第一绝缘膜中形成的达到杂质区的开口；以及从杂质区一侧顺序叠置在开口中的第二绝缘膜和第二导电类型的第二半导体层。
通过在具有SOI(绝缘体上半导体)结构的第一半导体层中的杂质区与第二半导体层之间加预定电压，能提高引起第二绝缘膜中的绝缘破坏的再现性和可靠性。
另外，由于只用传输晶体管构成例如行解码器和列解码器，存储单元可由简单结构构成，制成过程中所用的掩模数量减少到大约6种，因此，能降低制造成本。
为达到上述目的，按本发明的半导体非易失性存储器件的制造方法是制造具有至少一个存储单元并可编程一次的半导体非易失性存储器件的方法，其中，形成存储单元的工艺包括以下步骤：在半导体衬底中形成第一导电类型的杂质区；在半导体衬底上形成覆盖杂质区的第一绝缘膜；在第一绝缘膜中形成达到杂质区的开口；在开口中的杂质区上形成第一导电类型的第一半导体层；在开口中的第一半导体层上形成第二绝缘膜；以及在开口中的第二绝缘膜上形成第二导电类型的第二半导体层。
在本发明的半导体非易失性存储器件的制造方法中，形成第一半导体层的步骤优选是通过选择性外延生长形成第一半导体层的步骤。
在本发明的半导体非易失性存储器件的制造方法中，优选方案是，在半导体衬底上形成第一导电类型的杂质区的步骤之前，设置在作为沟道形成区的半导体衬底上经栅绝缘膜形成用作字线的栅极的步骤，并且在半导体衬底上形成第一导电类型的杂质区的步骤中，在半导体衬底中栅极的两侧部分形成作为杂质区的源区和漏区，并且还设置在第二半导体层的上层形成位线的步骤。
更优选的方案是，连接到字线和位线的行解码器和列解码器只由传输晶体管形成。
在本发明的半导体非易失性存储器件的制造方法中，当形成按矩阵形式等排列的存储单元时，在半导体衬底上形成第一导电类型的杂质区，在半导体衬底上形成覆盖杂质区的第一绝缘膜，并且在第一绝缘膜中形成达到杂质区的开口。之后，在开口中，在杂质区上形成第一导电类型的第一半导体层，在第一半导体层上形成第二绝缘膜，并且在第二绝缘膜上再形成第二导电类型的第二半导体层。
按本发明的半导体非易失性存储器件的制造方法，通过在第一半导体层与第二半导体层之间加预定电压，能制成具有存储单元的半导体非易失性存储器件，存储单元能提高引起第二绝缘膜中的绝缘破坏的再现性和可靠性。例如，通过只由传输晶体管构成行解码器和列解码器，能使器件制造过程中所用的掩模减少到大约6种，因而降低了生产成本。
为达到上述目的，本发明的半导体非易失性存储器件的制造方法是制造具有至少一个存储单元并可编程一次的半导体非易失性存储器件的方法，其中，形成存储单元的工艺包括以下步骤：在第一互连的上层形成第一绝缘膜；在第一绝缘膜中形成达到第一互连的开口；在开口中的第一互连上形成第一导电类型的第一半导体层；在开口中的第一半导体层上形成第二绝缘膜；在开口中第二绝缘膜上形成第二导电类型的第二半导体层；和形成连接到第二半导体层的第二互连。
在本发明的半导体非易失性存储器件的制造方法中，优选方案是，第一互连形成为字线，第二互连形成为位线。
更优选的方案是，连接到字线和位线的行解码器和列解码器只由传输晶体管形成。
在本发明的半导体非易失性存储器件的制造方法中，当形成按矩阵形式排列的存储单元时，在第一互连的上层形成第一绝缘膜，在第一绝缘膜中形成达到第一互连的开口，在开口中的第一互连上形成第一导电类型的第一半导体层，在第一半导体层上形成第二绝缘膜，再在第二绝缘膜上形成第二导电类型的第二半导体层。之后，形成连接到第二半导体层的第二互连。
按本发明的半导体非易失性存储器件的制造方法，通过在第一半导体层与第二半导体层之间加预定电压，能制成具有存储单元的半导体非易失性存储器件，存储单元能提高引起第二绝缘膜中的绝缘破坏的再现性和可靠性。例如，通过只由传输晶体管构成行解码器和列解码器，能使器件制造过程中所用的掩模减少大约到6种，因而降低了生产成本。
为达到上述目的，按本发明的半导体非易失性存储器件的制造方法是制造具有至少一个存储单元并可编程一次的半导体非易失性存储器件的方法，其中，形成存储单元的工艺包括以下步骤：在绝缘衬底上的第一半导体层中形成第一导电类型的杂质区；在第一半导体层上形成覆盖杂质区的第一绝缘膜；在第一绝缘膜中形成达到杂质区的开口；在开口中的杂质区上形成第二绝缘膜；和在开口中第二绝缘膜上形成第二导电类型的第二半导体层。
在本发明的半导体非易失性存储器件的制造方法中，优选方案是，在第一半导体层中形成第一导电类型的杂质区的步骤之前，设置在作为沟道形成区的第一半导体层上经栅绝缘膜形成作为字线的栅极的步骤，并且在第一半导体层中形成第一导电类型的杂质区的步骤中，在第一半导体层中栅极两侧部分上形成作为杂质区的源区和漏区，并且还设有在第二半导体层的上层形成位线的步骤。
更优选的方案是，连接到字线和位线的行解码器和列解码器由传输晶体管形成。
在本发明的半导体非易失性存储器件的制造方法中，当形成按矩阵形式排列的存储单元时，在绝缘衬底上的第一半导体层中形成第一导电类型的杂质区，在第一半导体层上形成覆盖杂质区的第一绝缘膜，在第一绝缘膜中形成达到杂质区的开口。之后，在开口中，在杂质区上形成第二绝缘膜，并且第二绝缘膜上形成第二导电类型的第二半导体层。
按本发明的半导体非易失性存储器件的制造方法，通过在杂质区与第二半导体层之间加预定电压，能制成具有存储单元的半导体非易失性存储器件，存储单元能提高引起第二绝缘膜中的绝缘破坏的再现性和可靠性。例如，通过只由传输晶体管构成行解码器和列解码器，能使器件制造过程中所用的掩模减少到6种，因而降低了生产成本。
从参见附图对优选实施例所做的以下说明中，本发明的这些和其它目的和特征将变得更清楚，其中：
附图简介
图1是按第一个常规例子的半导体非易失性存储器件的剖视图；
图2是按第二个常规例子的半导体非易失性存储器件的剖视图；
图3是按第三个常规例子的半导体非易失性存储器件的剖视图；
图4A是按第四个常规例子的半导体非易失性存储器件的电路图；
图4B是存储单元的剖视图；
图5是内置按本发明第一实施例的半导体非易失性存储器件(存储芯片)的存储介质(存储卡)的结构示意图；
图6是按第一实施例的存储芯片的结构电路图；
图7是按第一实施例的行解码器的结构的一个例子的等效电路图；
图8是按第一实施例的包括列解码器和放大器的输出系统的结构的一个例子的等效电路图；
图9A是按第一实施例的存储单元的剖视图；图9B是相应的等效电路图；
图10是说明按第一实施例的存储单元的第二绝缘膜中的绝缘破坏的能带图；
图11A和11B是按第一实施例的半导体非易失性存储器件(存储芯片)的制造方法的剖视图；其中，图11A示出元件隔离步骤，图11B示出形成栅极用层的步骤；
图12A和12B是继图11A和11B所示步骤后的制造步骤的剖视图，其中，图12A示出栅极的构图步骤，图12B示出形成源区和漏区的步骤；
图13A和13B是继图12A和12B所示步骤后的制造步骤的剖视图，其中，图13A示出形成接触孔的步骤，图13B示出形成第一半导体层的步骤；
图14A和14B是继图13A和13B所示步骤之后的制造步骤的剖视图，其中，图14A示出形成第二绝缘膜的步骤，图14B示出形成第二半导体层的步骤；
图15是按第二实施例的半导体非易失性存储器件的存储单元的剖视图；
图16是按第三实施例的半导体非易失性存储器件(存储芯片)的结构电路图；
图17是按第四实施例的半导体非易失性存储器件(存储芯片)的结构电路图；
图18是按第四实施例的存储芯片的行解码器的结构的一个例子的等效电路图；
图19是按第四实施例的存储芯片的行解码器和列解码器的等效电路图中所用符号的等效电路图；
图20是按第四实施例的存储芯片的列解码器的结构的一个例子的等效电路图；
图21A是按第四实施例的存储单元的透视图，图21B是相应的等效电路图；
图22是按第四实施例的半导体非易失性存储器件的结构电路图，该半导体非易失性存储器件由集成在其中的多个组元式存储单元阵列构成；
图23A是其上安装有第四实施例中按三维方向集成的半导体非易失性存储器件(存储芯片)的电子电路装置的剖视图，图23B是其叠置结构的示意图；
图24是按第五实施例的半导体非易失性存储器件的存储单元的剖视图。
优选实施例说明
以下将参见附图说明本发明的半导体非易失性存储器件及其制造方法。
第一实施例
图5是作为本实施例的半导体非易失性存储器件的内置存储芯片的存储介质(存储卡)的结构示意图。
存储介质具有存储芯片MC、控制芯片CC和接口IF。
控制芯片CC经接口IF接收电功率和从外部的高层设备EXT接收数据，并且对存储芯片MC写入和读出数据。
图6是存储芯片MC的结构电路图。为了简化说明，这里只说明一个4行和4列的存储单元阵列，但是，实际上，本发明能用于M行和N列的存储单元阵列。
存储芯片MC具有行解码器RD、列解码器CD、存储单元阵列和输出电路。
在存储单元阵列中，存储单元M(M11、M12、…、M34、M44)以矩阵形式排列在连接到行解码器RD的字线WL(WL1、WL2、WL3、WL4)与连接到列解码器CD的位线BL(BL1、BL2、BL3、BL4)交叉的位置处。
存储单元M具有存取晶体管AT(AT11、AT12、…、AT34、AT44)和绝缘膜破坏型保险丝(insulating film breakage type fuse)F(F11、F12、…F34、F44)。
存取晶体管AT(AT11、AT12、…AT34、AT44)的源区连接到位线BL(BL1、BL2、BL3、BL4)，漏区接地。
图7是行解码器RD的结构的一个例子的等效电路图。
在行解码器RD中，例如，电压Vdd供给字线WL(WL1、WL2、WL3、WL4)，这些字线是由具有输入的地址数据Ai(A0、 A 0、A1、 A 1…)的OR(或)逻辑电路或其它电路选择的。
或者，行解码器RD可以只由受地址数据Ai(A0、 A 0、A1、 A 1...)和未示出的块选择信号控制的传输晶体管(pass transistor)构成，并且，例如，电压Vdd可供给由地址数据和块选择信号选择的字线WL。这种情况下，地址数据Ai(A0、 A 0、A1、 A 1…)等最好由控制芯片CC供给。
图8是包括列解码器CD和放大器的输出系统结构的一个例子的等效电路图。
在列解码器CD中，按与行解码器RD相同的方式，位线BL由选择晶体管ST(ST1、ST2、ST3、ST4)选择，选择晶体管ST具有输入地址数据Ai(A0、A 0、A1、 A 1...)的OR逻辑电路和选择栅SG(SG1、SG2、SG3、SG4)，当例如从芯片选择信号CS获得的写入信号W和写入允许信号WE变成导通时，位线BL接收例如输入数据DIN作为输入。或者，当例如从芯片选择信号CS得到的读出信号R和写入允许信号WE变成导通时，从位线BL读出存储单元数据DM。
或者，列解码器CD可以只由受地址数据Ai(A16、 A 16、A17、 A 17...)和未示出的块选择信号控制的传输晶体管构成，输入数据DIN能输入由地址数据和块选择信号选择的位线BL，如上所述，或者，存储单元数据DM能从所选择的位线BL读出。这种情况下，最好由控制芯片CC供给地址数据Ai(A16、 A 16、A17、A17...)、块选择信号输入数据DIN等。
放大器AMP由例如三个反射镜式电流放大器(CMA1、CMA2、CMA3)构成。每个反射镜式电流放大器用两个晶体管(Q1、Q2、Q3、Q4、Q5、Q6)构成。
这里，晶体管(Q1、Q2、Q5、Q6)由n沟道MOS晶体管(NMOS)构成，而晶体管(Q3、Q4)用p沟道MOS晶体管(PMOS)构成。
这里，例如，一直到晶体(Q1、Q2，)的电路设置于存储芯片MC上，晶体管(Q3、Q4、Q5、Q6)和以后的电路设置在控制芯片CC上，晶体管(Q2、Q3)由焊盘Pad连接。
当根据存储单元阵列输出的存储单元数据DM的电流Ia输入第一反射镜式电路放大器CMA1时，按照构成第一反射镜式电流放大器CMA1的晶体管(Q1、Q2)的沟道宽度比放大的电流Ib流到晶体管Q2一侧。
在第二反射镜式电流放大器CMA2中按同样的操作把电流Ib放大成电流Ic，而在第三反射镜式电流放大器中把电流Ic放大成电流Id。
例如，当晶体管的沟道宽度比设定为在每一级电流被放大10倍时，电流能放大103＝1000倍。
通过从实际上作为输出数据的DOUT中抽取如上所述放大的电流或连接一个其上加有电压Vcc的外部电阻器，电流转换成电压，并且能被抽取出来作为输出数据。
图9A是存储单元的剖视图，而图9B是相应的等效电路图。
例如，在p型硅半导体衬底10的元件隔离绝缘膜20所隔离的有源区中，在沟道形成区上形成氧化硅栅绝缘膜21，并且在其上层形成用多晶硅构成的并用作字线WL的栅极30a。
在栅极30a的两侧边部分上，在半导体衬底10中形成有高浓度n型杂质的源区11和漏区12。
作为存储单元的存取晶体管AT的n沟道MOS晶体管是按如上所述方式构成的。
晶体管的沟道长度设定为例如0.1μm，源区和漏区的结深度设定为例如0.05μm。
在覆盖n沟道MOS晶体管的整个表面上，形成例如氧化硅的第一绝缘膜22，并且形成达到源区11的接触孔CH。
在接触孔CH中，形成结晶硅构成的第一半导体层31，它用外延生长法形成并含高浓度n型杂质同时连接到源区11，在第一半导体层31的上层形成氧化硅的第二绝缘膜23，并且在第二绝缘膜23的上层形成含高浓度p型杂质的多晶硅构成的第二半导体层32。第一半导体层31、第二绝缘膜23和第二半导体层32的总厚度不应达到接触孔CH的深度。
而且，形成由铝或其它金属互连制成的并作为位线BL的上层互连33，它连接到第二半导体层32。
另一方面，漏区12用半导体衬底10中的互连等接地。
在具有上述结构的每个存储单元中，第一半导体层31、第二绝缘膜23和第二半导体层32的叠层成为绝缘膜破坏型保险丝(insulating film breakage typefuse)F，即，可编程部分。通过在选择为与要存储的数据相应的存储单元的第一半导体层31与第二半导体层32之间施加预定的高电压，引起第二绝缘膜23中的绝缘破坏，使第一半导体层31与第二半导体层32之间导电。因此，在每个存储单元中，能通过第一半导体层31与第二半导体层32之间的导电或不导电来存储数据。
通常，在如上所述引起第二绝缘膜23中的绝缘破坏后，要确认第一半导体层31与第二半导体层32之间是导电的，以确认写入成功。
图10是用于说明第二绝缘膜23中的绝缘破坏的能带图。
当n+型第一半导体层31上加漏电压Vdrain，并且p+第二半导体层32上加位电压Vbit时，n+型层和p+型层的膜层中产生的价电子带能级EV与费米(Fermi)能级EC之间的能差相当于Vdrain与Vbit之间的电压差。
n+型层(n+Si)和p+型层(p+Si)与氧化膜(SiO2)之间的界面附近的能级平滑变化，并对n+型层和p+型层中的电子(图中用-指示)和空穴(图中用+指示)呈现出量子阱状态，因此，电子和空穴累积在n+型层和p+型层与氧化膜的界面附近。
当Vdrain与Vbit之间的电压差变成预定值或更大时，累积的载流子的能量差变大，通过燧道效应电子穿过由氧化膜形成的能级势垒并重新组合(图中用RC表示)，产生如热量之类的能量E，并转移到氧化膜，引起氧化膜的绝缘破坏。
例如，在没有第一半导体层31的结构的情况下，绝缘破坏的影响达到浅的结深度处的源区下部，有时变成引起结漏(junction leakage)的原因，但在本结构中，由于第一半导体层31存在，能防止绝缘破坏的影响达到源区下部。
在第一半导体层31、第二绝缘层23和第二半导体层32的叠层结构中，电子和空穴的重新组合RC产生的能量E有效地转移到氧化膜，所以，能提高再现性和可靠性，因此，能引起第二绝缘膜中的绝缘破坏。第二绝缘膜23的厚度只有几个纳米，击穿电压大约10至15V。
在如上所述的存储单元中，为了读出所存储的数据，例如，连接到要读出的存储单元的位线预先充电到预定值，使连接到同样要读出的存储单元的字线导通，从而使相关的存储单元的存取晶体管导通，并且根据位线的预充电电位是否波动来检测每个存储单元中第一半导体层31与第二半导体层32之间的导电或不导电，由此得到读出数据。
按本实施例的半导体非易失性存储器件(存储芯片)具有简单结构，其中，在存储单元阵列中，每个存储单元具有一个n沟道MOS晶体管(NMOS)和一个绝缘膜破坏型保险丝。通过提高氧化硅膜的绝缘破坏的再现性和可靠性，能容易地制造出价格低廉的半导体非易失性存储器件(存储芯片)。
而且，如图5所示，通过用本实施例的半导体非易失性存储器件(存储芯片)与控制芯片结合，解码器和放大器的电路结构所需的PMOS(p沟道MOS晶体管)能够不设在存储芯片上，而是设在控制芯片上。即，通过采用其中只由传输晶体管(NMOS)等构成的行解码器和列解码器的结构，可以用NMOS工艺构成存储芯片本身，并且能在制造存储芯片时使所用的掩模数减少至大约6种。因此，大大降低了存储芯片的生产成本。
另一方面，控制芯片本身本来就是通过CMOS工艺制造的，因此不会使生产成本有大的增加。
因此，由于存储芯片的成本大大下降，能降低具有内置存储芯片的存储介质(存储卡)的生产成本。
以下将参见附图说明具有上述结构的存储单元的半导体非易失性存储器件(存储芯片)的制造方法。
首先，如图11A所示，在p型硅半导体衬底上用LOCOS(硅的局部氧化)法等形成元件隔离绝缘膜20。另外，为了阈值调节等目的，用离子注入法把导电杂质注入用元件隔离绝缘膜隔离的有源区中。
之后，如图11B所示，用例如热氧化法使半导体衬底10的表面氧化，由此形成栅绝缘膜21。
进一步，用CVD(化学气相淀积)法叠置多晶硅，形成栅极用层30。
之后，如图12A所示，用光刻法形成栅极图形的抗蚀剂膜R1，以该抗蚀剂膜R1作掩模，进行诸如RIE(反应离子腐蚀)之类的蚀刻，使栅极用层30和栅绝缘层21构图，由此形成栅极30a。
之后，如图12B所示，离子注入n型导电杂质，由此在半导体衬底10中在栅极30a的两侧形成源区11和漏区12。
n沟道MOS晶体管(NMOS)就这样形成了。
下一步，如图13A所示，用例如CVD法把氧化硅叠置在覆盖NMOS的整个表面上，从而形成第一绝缘膜22，通过光刻法对接触孔的开口图形的抗蚀剂膜R2进行构图，用该抗蚀剂膜R2作掩模，进行诸如RIE之类的蚀刻，从而形成达到源区11的接触孔CH。
之后，如图13B所示，用例如MOCVD(金属有机化合物化学汽相淀积)工艺，通过选择性外延生长，在接触孔CH中选择性地形成有高浓度n型导电杂质的第一半导体层31，使其连接到源区11。
下一步，如图14A所示，用例如热氧化法氧化第一半导体层31的表面层，或者，用CVD法叠置氧化硅，由此形成第二绝缘膜23。
在CVD法的情况下，氧化硅叠置在整个表面上，但(图中)未示出接触孔CH的外部(的氧化硅)。
之后，如图14B所示，用例如CVD法在整个表面上叠置多晶硅，用光刻法形成保护接触孔部分的抗蚀剂膜(未示出)，进行RIE或其它方式的蚀刻来除去接触孔外边的多晶硅，由此，在第二绝缘膜23的上层形成含高浓度p型导电杂质的第二半导体层32。
以下的步骤是，对由铝或其它金属互连制成的并作为位线的上层互连33进行构图，使其连接到上述方法形成的第二半导体层32，由此形成了图9A和9B所示的半导体非易失性存储器件。
按本实施例的半导体非易失性存储器件的制造方法，能容易地制造按本实施例的半导体非易失性存储器件。通过给第一半导体层与第二半导体层之间加预定的电压，提高了再现性和可靠性，并且由此可制成具有能够在第二绝缘膜中引起绝缘破坏的存储单元的半导体非易失性存储器件。
特别是，如果行解码器、列解码器等只由传输晶体管构成，则能用NMOS工艺形成该器件，这样在制造器件时所用的掩模能减少至大约6种，能降低生产成本。
第二实施例
在本实施例的半导体非易失性存储器件(存储芯片)中，如图15的剖视图所示，在每个存储单元的结构中，p型硅半导体衬底10由含高浓度p型杂质的p+型元件隔离区13隔离。
结构的其余部分与第一实施例的结构基本相同。
即，在被元件隔离区13隔离的有源区中，在沟道形成区上形成栅绝缘膜21和作为字线WL的栅极30a，在半导体衬底10中在栅极30a的两侧形成源区11和漏区12，由此构成作为存储单元的存取晶体管AT的n沟道MOS晶体管。
进一步，在覆盖n沟道MOS晶体管的整个表面上形成例如氧化硅的第一绝缘膜22，制备达到源区11的接触孔CH，第一半导体层31、第二绝缘膜23和第二半导体层32叠置在接触孔CH中，并且形成由铝或其它金属互连构成的并用作位线BL的上层互连33，同时该上层互连连接到第二半导体层32。
按本实施例的半导体非易失性存储器件(存储芯片)具有简单结构，其中，在存储单元阵列中，每个存储单元具有一个n沟道MOS晶体管(NMOS)和一个绝缘膜破坏型保险丝F，即，可编程部分。通过提高氧化硅膜的绝缘膜破坏的再现性和可靠性，可容易地制造价格低廉的半导体非易失性存储器件(存储芯片)。
另外，在本实施例的半导体非易失性存储器件(存储芯片)中，按与第一实施例相同的方式，通过利用行解码器和列解码器只由传输晶体管(NMOS)构成的结构，可以用NMOS工艺制成存储芯片本身，而且在制造过程中同样能使所用掩模的数量减少到6种。从而大大降低了存储芯片的生产成本。
第三实施例
按本实施例的半导体非易失性存储器件(存储芯片)的结构差别是，如图16的等效电路图所示，在存储单元阵列中，存储单元的存取晶体管AT(AT11、AT12、...AT34、AT44)的源区连接到位线BL(BL1、BL2、BL3、BL4)，而从源区流到衬底的电流检测作为存储单元输出数据DM，并连接到放大器AMP。
结构的其余部分基本上与第一实施例的结构相同。
例如，接收存储单元输出数据DM的放大器AMP由第一实施例中所述的3个反射镜式电流放大器(CMA1、CMA2、CMA3)构成。
按本实施例的半导体非易失性存储器件(存储芯片)具有简单结构，其中，在存储单元阵列中，每个存储单元具有一个n沟道MOS晶体管(NMOS)和一个绝缘膜破坏型保险丝。通过提高氧化硅膜的绝缘破坏的再现性和可靠性，可容易地制成价格低廉的半导体非易失性存储器件(存储芯片)。
另外，在本实施例的半导体非易失性存储器件(存储芯片)中，按与第一实施例相同的方式，通过利用行解码器和列解码器只由传输晶体管(NMOS)构成的结构，可以用NMOS工艺形成存储芯片本身，在制造过程中同样能使所用的掩模数量减少至6种。因此能大大降低存储芯片的生产成本。
第四实施例
在本实施例的半导体非易失性存储器件(存储芯片)中，如图17的等效电路图所示，在第ij个存储单元阵列MAij中，由绝缘膜破坏型保险丝F(F11、F12、…F34、F44)构成的存储单元M(M11、M12、…M34、M44)以矩阵形式排列在连接到行解码器RD的字线WL(WL1、WL2、WL3、WL4)和连接到列解码器CD的位线BL(BL1、BL2、BL3、BL4)交叉的位置处。
图18是行解码器RD的结构的一个例子的等效电路图。
在行解码器RD中，例如电压Vdd供给字线WL(WL1、WL2、WL3、WL4)，字线WL是由输入地址数据Ai(A0、 A 0、A1、 A 1…)和选择信号BSij等的OR逻辑电路或其它电路所选择的。
图19是行解码器RD中的OR逻辑电路的结构的等效电路图，该OR逻辑电路接收地址数据Ai、选择信号BSij等3个输入信号并且输出一个信号。
图20是列解码器CD的结构的一个例子的等效电路图。
在列解码器CD中，按与行解码器RD相同的方式，在写入信号W导通时，位线BL接收输入数据DIN，位线BL是由输入地址数据Ai(A0、 A 0、A1、 A 1...)和选择信号BSij等的OR逻辑电路和具有选择栅SG(SG1、SG2、SG3、SG4)的选择晶体管ST(ST1、ST2、ST3、ST4)来选择的。或者，当读出信号R导通时，从位线BL读出存储单元数据DM。
列解码器CD中的OR逻辑电路与图19所示电路相同，它接收地址数据Ai、选择信号BSij等3个输入信号并且输出一个信号。
按与第一实施例中的放大器相同的结构，可以构成图17中所示的放大器AMP，即，放大器AMP用3个反射镜式电流放大器构成，其中，每个放大器由两个晶体管构成。由此，根据存储单元数据DM的电流能放大例如1000倍，并被抽取出来作为输出数据。
图21A是按本实施例的存储单元的透视示意图，图21B是相应的等效电路图。
在用作字线WL的第一互连的上层形成未示出的第一绝缘膜，并形成达到字线WL的接触孔CH。
在接触孔CH中形成含高浓度p型杂质的硅基(silicon-based)第一半导体层31，它连接到字线WL。在其上层形成氧化硅的第二绝缘膜23，并且在第二绝缘膜23的上层形成含高浓度p型杂质的硅基第二半导体层32。
另外，形成用作位线BL的第二互连，第二互连按例如垂直于字线WL的方向延伸，同时连接到第二半导体层32。
在具有上述结构的每个存储单元中，第一半导体层31、第二绝缘膜23和第二半导体层32的叠层变成绝缘膜破坏型保险丝F，即，可编程部分。通过给与要存储的数据相应所选择的存储单元的第一半导体层31与第二半导体层32之间加预定的高电压，引起第二绝缘膜23的绝缘破坏，使第一半导体层31与第二半导体层32之间导电。因此，通过每个存储单元中的第一半导体层31与第二半导体层之间的导电或不导电能存储数据。
通常，在如上所述引起第二绝缘膜23中的绝缘破坏之后，要确认第一半导体层31与第二半导体层32之间的导电，以确认写入是否成功。
如上所述，为了读出存储在存储单元中的数据，例如，检查连接到要读出的存储单元的字线与位线之间的导电或不导电，由此得到读出数据。
图22是半导体非易失性存储器件的结构的电路图，其中，集成了按本实施例的多个组元式(unit)存储单元阵列。
即，上述结构的多个第ij存储单元阵列MAij从(11)到(nm)集成在一起。
存储单元数据DM从由选择信号BSij所选择的每个存储单元阵列MAij中输出、由放大器AMP放大并从DOUT中抽取出来作为输出数据。
图23A是结构剖视图，其中，按三维方式集成按本实施例的存储单元阵列来形成存储芯片，图23B是它的叠置结构的示意图。
在存储芯片中，构成组元式存储单元阵列的第一互连、第一绝缘膜和第二互连的叠层用作组元层，多个这样的组元层(L1、L2、L3、L4...)叠置。
每个组元层(L1、L2、L3、L4...)设有行解码器和列解码器等。用具有上述结构的绝缘膜破坏型保险丝F构成的存储单元排列在组元层的第一互连与第二互连的交叉点处。
焊盘Pad在组元层(L1、L2、L3、L4...)的末端部分是打开的，包括多个组元层的叠置层的存储芯片用芯片焊接法等固定到安装板MB上，用丝焊法等连接诸如形成在安装板MB上的焊区之类的电极EL和存储芯片每一层的焊盘。
按本实施例的半导体非易失性存储器件(存储芯片)具有简单的结构，其中，在构成存储芯片的每个存储单元中，每个存储单元具有一个绝缘膜破坏型保险丝。通过提高氧化硅膜的绝缘破坏的再现性和可靠性，可容易地制成价格低廉的半导体非易失性存储器件(存储芯片)。
在构成本实施例的半导体非易失性存储器件(存储芯片)的组元式阵列单元中，同样能形成按第一实施例的存储芯片。
即，在预定的衬底上形成第一互连，在它的上层生长第一绝缘膜，形成达到第一互连的接触孔，在接触孔中叠置第一半导体层、第二绝缘膜和第二半导体层，形成连接到第二半导体层的第二互连，由此，形成构成组元层的存储单元阵列。
进一步，通过重复形成组元层之间的绝缘膜和形成第一互连到第二互连的的过程，能形成由叠置的组元式存储单元阵列构成的存储芯片。
通过打开每个组元层的焊盘并把它安装到安装板上，按上述方法构成的存储芯片就能使用了。
第五实施例
按本实施例的半导体非易失性存储器件(存储芯片)由如图24中的剖视图所示的存取晶体管TFT(薄膜晶体管)构成。
即，在通过由诸如氧化硅之类的绝缘体覆盖玻璃衬底或表面层获得的绝缘衬底10a上，形成有SOI(绝缘体上半导体)结构的半导体层(也叫SOI层)10b，在被半导体层10b的元件隔离区10c隔离的有源区中的沟道形成区上，形成氧化硅的栅绝缘膜21。在它的上层形成多晶硅制成的并作为字线WL的栅极30a。
在SOI层10b中在栅极30a的两侧形成含高浓度n型杂质的源区11和漏区12。
具有TFT结构的用作存储单元的存取晶体管的n沟道MOS晶体管按上述方式构成。
SOI层10b形成例如约1μm的厚度，绝缘衬底10a形成约几微米到几百微米的厚度。
在这种情况下，按与第一实施例相同的方式，确定晶体管的沟道长度约为0.1μm，并且能制成完全耗尽型晶体管，其中，源区和漏区的深度达到SOI层10b的底表面。
在整个表面上形成例如氧化硅的第一绝缘膜22，同时覆盖n沟道MOS晶体管，形成达到源区11的接触孔CH，在接触孔CH中叠置第二绝缘膜23和含高浓度的p型杂质的半导体层32，并且形成由铝或其它金属互连构成的并用作位线BL的上层互连33，同时连接到半导体层32。
在第一实施例中，源区的结深度浅，所以需要第一半导体层31来防止绝缘破坏的影响达到源区下部，但是，在具有上述结构的TFT中不会引起结漏。因此，能采用在源区上直接叠置第二绝缘膜23和具有高浓度p型杂质的半导体层32的结构。
在源区11、第二绝缘膜23和半导体层32的叠层结构中，由电子和空穴的重新组合RC所产生的能量E有效地转移到氧化膜，因此，再现性和可靠性提高了，并且能在第二绝缘膜中引起绝缘破坏。
按本实施例的半导体非易失性存储器件(存储芯片)具有简单的结构，其中，构成存储单元阵列的每个存储单元具有一个n沟道MOS晶体管(NMOS)和一个绝缘膜破坏型保险丝，即，可编程部分。通过提高氧化硅膜的绝缘破坏的再现性和可靠性，可容易地制造出价格低廉的半导体非易失性存储器件(存储芯片)。
另外，用按本实施例的半导体非易失性存储器件(存储芯片)与控制芯片组合，如图5所示，解码器、放大器等的电路结构所需的PMOS(p沟道MOS晶体管)可以不设在存储芯片上而是设在控制芯片上。即，采用其中只由传输晶体管(NMOS)构成行解码器和列解码器的结构，可以用NMOS工艺形成存储芯片本身，并且可以把制造过程中所用的掩模数降低到6种。因此能大大降低存储芯片的生产成本。
另一方面，控制芯片本身本来用CMOS工艺制造，因此不会使成本有大的增加。
而且，由于存储芯片的成本大大降低，具有内置存储芯片的存储介质(存储卡)的生产成本可以降低。
在按本发明的具有包含TFT结构的n沟道MOS晶体管的半导体非易失性存储器件中，通过将绝缘层和在其上层形成的半导体层构成的SOI结构层(L1、L2、L3、L4...)定为组元层，并按与图23A和23B所示的第四实施例的叠层结构相同的方式叠置多个组元层，能实现三维方向的集成。在这种情况下，绝缘层由通过CVD法形成的氧化硅层构成，其厚度约为1Oμm。
在上述的每个SOI结构层中，其中的每个存储单元由具有上述结构的TFT和绝缘破坏型保险丝构成的存储单元阵列按矩阵形式排列在SOI层中，并且形成只由例如传输晶体管构成的行解码器和列解码器等。
焊盘Pad在SOI结构层(L1、L2、L3、L4...)的膜层的端部是打开的。
SOI结构层(L1、L2、L3、L4...)的叠层的存储芯片用芯片焊接法固定到安装板MB上，并且用丝焊法连接诸如在安装板MB上形成的焊区之类的电极EL和存储芯片的每层的焊盘Pad。
在按三维方向集成的存储芯片中，通过叠置例如N个SOI结构层，则可以使每单位存储容量的生产成本降低到1/N，因而进一步提高了成本降低的效果。
在SOI结构的存储芯片中，能形成如第四实施例的只用绝缘破坏型保险丝构成的存储单元。
另外，为了降低每单位存储容量的生产成本，也能按上述方式叠置具有由绝缘破坏型保险丝构成的存储单元的SOI结构层。
本发明不限于上述的实施例。
例如，行解码器、列解码器、放大器等不限于只用NMOS晶体管构成的结构，也能用CMOS工艺形成包括反相器等的结构。
也能用诸如LDD结构之类的各种结构作为存取晶体管的源和漏区。
除此之外，在不超出本发明宗旨的范围内还会有各种改进。
按本发明的半导体非易失性存储器件，提高了再现性和可靠性，能引起第二绝缘膜中的绝缘破坏。而且，由于可用简单结构构成存储单元，通过只由传输晶体管构成例如行解码器和列解码器，可使制造过程中所用的掩模数减少到6种，因此能降低生产成本。
而且，按本发明的半导体非易失性存储器件的制造方法，可制造出具有能提高再现性和可靠性并能在第二绝缘膜中引起绝缘破坏的存储单元的半导体非易失性存储器件，同时减少了掩模数，因此能降低生产成本。
尽管已参照为了描绘之用途所选取的具体实施例对本发明进行了说明，但是，应该知道，对本领域普通技术人员而言，在不脱离本发明的基本概念和范围的情况下，还会有很多改进。

Claims (34)

1、一种半导体非易失性存储器件，具有至少一个存储单元，其中
存储单元包括：
在半导体衬底中形成的第一导电类型的杂质区；
在半导体衬底上形成的覆盖杂质区的第一绝缘膜；
在第一绝缘膜中形成的达到杂质区的开口；和
程序部分，它包括第一导电类型的第一半导体层、第二绝缘膜和第二导电类型的第二半导体层，第一半导体层、第二绝缘膜和第二半导体层顺序叠置在开口中，第一半导体层形成在杂质区上，第二绝缘膜的导电状态随程序数据变化，由此电连接在第一和第二半导体层之间。
2、按权利要求1的半导体非易失性存储器件，其中，通过按要存储在存储单元中的程序数据在第一半导体层与第二半导体层之间加预定的电压，引起程序部分中的第二绝缘膜中的绝缘破坏，因此数据通过每个存储单元中的第一半导体层与第二半导体层之间的导电或不导电来存储。
3、按权利要求1的半导体非易失性存储器件，其中
在存储单元中，在半导体衬底上经栅绝缘膜形成用作字线的栅极，并且在半导体衬底上栅极下面设沟道形成区，形成用杂质区作漏区的场效应晶体管，并且
位线连接到第二半导体层。
4、按权利要求3的半导体非易失性存储器件，其中，场效应晶体管的源区接地。
5、按权利要求3的半导体非易失性存储器件，还包括检测装置，用于检测从场效应晶体管的源区流到半导体衬底一侧的电流。
6、按权利要求3的半导体非易失性存储器件，其中，字线和位线连接到行解码器和列解码器，行解码器和列解码器包括用于使供给的信号穿过的传输晶体管。
7、按权利要求6的半导体非易失性存储器件，其中，地址信号的反信号与正向信号一起由外部装置供给行解码器和列解码器。
8、按权利要求1的半导体非易失性存储器件，其中，多个存储单元排列成矩阵形式。
9、一种半导体非易失性存储器件，具有至少一个存储单元，其中
存储单元包括：
第一互连；
在第一互连上形成的第一绝缘膜；
在第一绝缘膜中形成的达到第一互连的开口；
程序部分，它包括第一导电类型的第一半导体层、第二绝缘膜和第二导电类型的第二半导体层，第一半导体层、第二绝缘膜和第二半导体层顺序叠置在开口中，第一半导体层形成在第一互连上，第二绝缘膜的导电状态随程序数据变化，由此电连接在第一和第二半导体层之间；和
第二互连，它形成为连接到第二半导体层。
10、按权利要求9的半导体非易失性存储器件，其中，通过按要存储在存储单元中的存储数据在第一半导体层与第二半导体层之间加预定电压，引起程序部分中的第二绝缘膜中的绝缘破坏，因此数据通过每个存储单元中第一与第二半导体层之间的导电或不导电来存储。
11、按权利要求9的半导体非易失性存储器件，其中，在存储单元中，第一互连是字线，第二互连是位线。
12、按权利要求11的半导体非易失性存储器件，其中，字线和位线连接到行解码器和列解码器，行解码器和列解码器包括用于使供给的信号穿过的传输晶体管。
13、按权利要求12的半导体非易失性存储器件，其中，地址信号的反信号与正向信号一起由外部装置供给行解码器和列解码器。
14、按权利要求9的半导体非易失性存储器件，其中，多个存储单元排列成矩阵形式。
15、按权利要求9的半导体非易失性存储器件，其中，多个由第一互连、第一绝缘膜和第二互连构成的叠层叠置同时相互绝缘，在每个叠层中，多个存储单元排列成矩阵形式，以连接到第一互连和第二互连。
16、一种半导体非易失性存储器件，具有至少一个存储单元，其中
存储单元包括：
在绝缘衬底上的第一半导体层中形成的第一导电类型的杂质区；
在第一半导体层上形成的覆盖杂质区的第一绝缘膜；
在第一绝缘膜中形成的达到杂质区的开口；和
程序部分，它包括第二绝缘膜和第二导电类型的第二半导体层，第二绝缘膜和第二半导体层顺序叠置在开口中，第二绝缘膜形成在杂质区上，第二绝缘膜的导电状态随程序数据变化，由此电连接在杂质区与第二半导体层之间。
17、按权利要求16的半导体非易失性存储器件，其中，通过按要存储在存储单元中的程序数据在杂质区与第二半导体层之间加预定电压，引起程序部分中的第二绝缘膜中的绝缘破坏，因此数据通过每个存储单元中的杂质区与第二半导体层之间的导电或不导电来存储。
18、按权利要求16的半导体非易失性存储器件，其中
在存储单元中，在第一半导体层上经栅绝缘膜形成作为字线的栅极，在第一半导体层中栅极下面设沟道形成区，形成用杂质区作漏区的场效应晶体管，并且
位线连接到第二半导体层。
19、按权利要求18的半导体非易失性存储器件，其中，场效应晶体管的源区接地。
20、按权利要求18的半导体非易失性存储器件，还包括检测装置，用于检测从场效应晶体管的源区流向半导体衬底一侧的电流。
21、按权利要求18的半导体非易失性存储器件，其中，字线和位线连接到行解码器和列解码器，行解码器和列解码器包括用于使供给的信号穿过的传输晶体管。
22、按权利要求21的半导体非易失性存储器件，其中，地址信号的反信号与正向信号一起由外部装置供给行解码器和列解码器。
23、按权利要求16的半导体非易失性存储器件，其中，多个存储单元排列成矩阵形式。
24、按权利要求16的半导体非易失性存储器件，其中，多个第一半导体层叠置同时相互绝缘，在每个第一半导体层中存储单元排列成矩阵形式。
25、一种半导体非易失性存储器件的制造方法，所述半导体非易失性存储器件具有至少一个存储单元，其中
形成存储单元的工艺包括以下步骤：
在半导体衬底中形成第一导电类型的杂质区；
在半导体衬底上形成覆盖杂质区的第一绝缘膜；
在第一绝缘膜中形成达到杂质区的开口；
在开口中的杂质区上形成第一导电类型的第一半导体层；
在开口中的第一半导体层上形成第二绝缘膜；和
在开口中的第二绝缘膜上形成第二导电类型的第二半导体层。
26、按权利要求25的半导体非易失性存储器件的制造方法，其中，形成第一半导体层的步骤是通过选择性外延生长形成第一半导体层的步骤。
27、按权利要求25的半导体非易失性存储器件的制造方法，其中
在半导体衬底上形成第一导电类型的杂质区的步骤之前，设有在作为沟道形成区的半导体衬底上经栅绝缘膜形成用作字线的栅极的步骤，
在半导体衬底上形成第一导电类型的杂质区的步骤中，在半导体衬底中栅极的两侧部分上形成用作杂质区的源区和漏区，并且
还设有在第二半导体层的上层形成位线的步骤。
28、按权利要求27的半导体非易失性存储器件的制造方法，其中，连接到字线和位线的行解码器和列解码器只由传输晶体管形成。
29、一种半导体非易失性存储器件的制造方法，所述半导体非易失性存储器件具有至少一个存储单元，其中
形成存储单元的工艺包括以下步骤：
在第一互连的上层形成第一绝缘膜；
在第一绝缘膜中形成达到第一互连的开口；
在开口中第一互连上形成第一导电类型的第一半导体层；
在开口中第一半导体层上形成第二绝缘膜；
在开口中第二绝缘膜上形成第二导电类型的第二半导体层；和
形成连接到第二半导体层的第二互连。
30、按权利要求29的半导体非易失性存储器件的制造方法，其中，第一互连形成作为字线，第二互连形成作为位线。
31、按权利要求30的半导体非易失性存储器件的制造方法，其中，连接到字线和位线的行解码器和列解码器只由传输晶体管形成。
32、一种半导体非易失性存储器件的制造方法，所述半导体非易失性存储器件具有至少一个存储单元，其中
形成存储单元的工艺包括以下步骤：
在绝缘衬底上第一半导体层中形成第一导电类型的杂质区；
在第一半导体层上形成覆盖杂质区的第一绝缘膜；
在第一绝缘膜中形成达到杂质区的开口；
在开口中杂质区上形成第二绝缘膜；和
在开口中第二绝缘膜上形成第二导电类型的第二半导体层。
33、按权利要求32的半导体非易失性存储器件的制造方法，其中
在第一半导体层中形成第一导电类型的杂质区的步骤之前，设有在用作沟道形成区的第一半导体层上经栅绝缘膜形成用作字线的栅极的步骤，
在第一半导体层中形成第一导电类型的杂质区的步骤中，在第一半导体层中在栅极的两侧部分上形成用作杂质区的源区和漏区，并且
还设有在第二半导体层的上层形成位线的步骤。
34、按权利要求33的半导体非易失性存储器件的制造方法，其中，连接到字线和位线的行解码器和列解码器只由传输晶体管形成。
CNB011254823A 2001-02-02 2001-06-27 一次可编程半导体非易失性存储器件及其制造方法 Expired - Lifetime CN1157792C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP27307/2001 2001-02-02
JP2001027307A JP3846202B2 (ja) 2001-02-02 2001-02-02 半導体不揮発性記憶装置
JP27307/01 2001-02-02

Publications (2)

Publication Number Publication Date
CN1368763A true CN1368763A (zh) 2002-09-11
CN1157792C CN1157792C (zh) 2004-07-14

Family

ID=18891994

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011254823A Expired - Lifetime CN1157792C (zh) 2001-02-02 2001-06-27 一次可编程半导体非易失性存储器件及其制造方法

Country Status (7)

Country Link
US (2) US6583490B2 (zh)
EP (1) EP1229552B1 (zh)
JP (1) JP3846202B2 (zh)
KR (1) KR100791905B1 (zh)
CN (1) CN1157792C (zh)
DE (1) DE60109887T2 (zh)
TW (1) TW517233B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101527167B (zh) * 2008-02-01 2012-08-15 索尼株式会社 显示装置
CN108538880A (zh) * 2017-03-02 2018-09-14 旺宏电子股份有限公司 半导体元件及具有此半导体元件的装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030109125A1 (en) * 2001-12-10 2003-06-12 Chewnpu Jou Fuse structure for a semiconductor device and manufacturing method thereof
US6727145B1 (en) * 2002-12-26 2004-04-27 Megawin Technology Co., Ltd. Method for fabricating post-process one-time programmable read only memory cell
US6911360B2 (en) * 2003-04-29 2005-06-28 Freescale Semiconductor, Inc. Fuse and method for forming
US7132350B2 (en) 2003-07-21 2006-11-07 Macronix International Co., Ltd. Method for manufacturing a programmable eraseless memory
US7281274B2 (en) * 2003-10-16 2007-10-09 Lmp Media Llc Electronic media distribution system
KR100546392B1 (ko) 2003-11-01 2006-01-26 삼성전자주식회사 Ｅｐｒｏｍ 소자를 포함하는 반도체 소자와 그 제조 방법
EP1787242B1 (en) 2004-09-10 2012-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2006043687A1 (en) * 2004-10-22 2006-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2006148088A (ja) * 2004-10-22 2006-06-08 Semiconductor Energy Lab Co Ltd 半導体装置
US7242072B2 (en) * 2004-11-23 2007-07-10 International Business Machines Corporation Electrically programmable fuse for silicon-on-insulator (SOI) technology
US7768014B2 (en) * 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
JP4749162B2 (ja) * 2005-01-31 2011-08-17 株式会社半導体エネルギー研究所 半導体装置
WO2006085633A1 (en) * 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device
US7926726B2 (en) * 2005-03-28 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Survey method and survey system
CN100391002C (zh) * 2005-03-29 2008-05-28 旺宏电子股份有限公司 单次可程序化只读存储器及其制造方法
JP5190182B2 (ja) * 2005-05-31 2013-04-24 株式会社半導体エネルギー研究所 半導体装置
WO2006129739A1 (en) 2005-05-31 2006-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100667461B1 (ko) * 2005-09-26 2007-01-10 리디스 테크놀로지 인코포레이티드 각 셀의 소스 영역마다 콘택이 형성되어 있는 오티피 롬 셀구조, 및 상기 롬의 프로그래밍 및 읽기 방법
CN100442524C (zh) * 2005-09-28 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于嵌入式eeprom中的一次可编程存储器器件的结构与方法
JP5027470B2 (ja) * 2005-09-29 2012-09-19 株式会社半導体エネルギー研究所 記憶装置
TWI411095B (zh) * 2005-09-29 2013-10-01 Semiconductor Energy Lab 記憶裝置
KR100875165B1 (ko) * 2007-07-04 2008-12-22 주식회사 동부하이텍 반도체 소자 및 제조 방법
JP4596070B2 (ja) * 2008-02-01 2010-12-08 ソニー株式会社 メモリ素子及びメモリ素子の製造方法、並びに表示装置及び表示装置の製造方法
KR100979098B1 (ko) * 2008-06-20 2010-08-31 주식회사 동부하이텍 반도체 소자 및 이를 위한 ｏｔｐ 셀 형성 방법
JP6345107B2 (ja) * 2014-12-25 2018-06-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2559020A (en) * 1948-12-18 1951-07-03 Lehmkuhl Joakim Ski binding
US3386748A (en) * 1966-04-01 1968-06-04 Eie Nils Ski fastening
US3504922A (en) * 1968-04-09 1970-04-07 Philip K Wiley Tension adjustable releasable ski bindings
US3730543A (en) * 1971-01-08 1973-05-01 J Edmund Safety ski binding
US3787868A (en) * 1971-06-25 1974-01-22 J Camp Remotely actuated release apparatus for ski bindings
US4023824A (en) * 1972-06-15 1977-05-17 Von Besser Kurt Ski binding apparatus
US3874685A (en) * 1972-06-15 1975-04-01 Besser Kurt Von Ski binding apparatus and method of mounting
FR2214496B1 (zh) * 1973-01-19 1976-11-05 Salomon Georges P J
US4058326A (en) * 1974-06-07 1977-11-15 Antonio Faulin Ski bindings
US4033604A (en) * 1975-08-21 1977-07-05 Cirino John F Release assembly for ski binding
FI771004A (zh) * 1976-04-06 1977-10-07 Witco As
DE2707626C2 (de) * 1977-02-23 1985-11-14 Geze Gmbh, 7250 Leonberg Langlaufbindung
JPS5688357A (en) 1979-12-21 1981-07-17 Fujitsu Ltd Selectively writable semiconductor element
US4322090A (en) * 1980-02-13 1982-03-30 Loughney Charles E Ski mountaineering binding
US4533156A (en) * 1980-12-30 1985-08-06 Tmc Corporation Toe mechanism for a safety ski binding
JPS5828750A (ja) 1981-08-12 1983-02-19 Canon Inc 光導電部材
JPH073855B2 (ja) 1985-07-26 1995-01-18 富士通株式会社 半導体装置の製造方法
US4899205A (en) 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
JPS632207A (ja) 1986-06-20 1988-01-07 古河電気工業株式会社 Ｏｆケ−ブルの処理方法
DE3808643C2 (de) * 1987-11-27 1994-04-28 Implementors Overseas Ltd Selbsttätig auslösbare Skibindungseinheit
JPH01235374A (ja) 1988-03-16 1989-09-20 Fujitsu Ltd 半導体記憶装置
FR2638974B1 (fr) * 1988-08-16 1990-09-21 Salomon Sa Fixation de ski de fond de type charniere
JPH0831563B2 (ja) 1989-06-16 1996-03-27 松下電子工業株式会社 プログラマブル素子の製造方法
DE4007667C1 (zh) * 1990-03-10 1991-06-20 Silvretta - Sherpas Sportartikel Gmbh & Co Kg, 8047 Karlsfeld, De
US5066036A (en) * 1990-03-19 1991-11-19 Broughton Timothy C Ski binding
JP2829664B2 (ja) 1990-04-27 1998-11-25 株式会社スリーボンド 含ケイ素α−シアノアクリレートの製造法
US5383365A (en) * 1992-09-17 1995-01-24 The Babcock & Wilcox Company Crack orientation determination and detection using horizontally polarized shear waves
JPH07263647A (ja) * 1994-02-04 1995-10-13 Canon Inc 電子回路装置
DE59602385D1 (de) * 1995-02-02 1999-08-12 Rottefella As Kombination einer skibindung und eines daran angepassten schuhs
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5789277A (en) * 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
JP3215345B2 (ja) * 1997-03-19 2001-10-02 富士通株式会社 半導体装置の製造方法
JPH10341000A (ja) 1997-04-11 1998-12-22 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101527167B (zh) * 2008-02-01 2012-08-15 索尼株式会社 显示装置
CN108538880A (zh) * 2017-03-02 2018-09-14 旺宏电子股份有限公司 半导体元件及具有此半导体元件的装置
CN108538880B (zh) * 2017-03-02 2020-11-10 旺宏电子股份有限公司 半导体元件及具有此半导体元件的装置

Also Published As

Publication number Publication date
US20030146467A1 (en) 2003-08-07
JP2002231899A (ja) 2002-08-16
KR20020064627A (ko) 2002-08-09
JP3846202B2 (ja) 2006-11-15
DE60109887T2 (de) 2006-02-23
EP1229552A1 (en) 2002-08-07
US20020105050A1 (en) 2002-08-08
US6800527B2 (en) 2004-10-05
TW517233B (en) 2003-01-11
CN1157792C (zh) 2004-07-14
KR100791905B1 (ko) 2008-01-07
DE60109887D1 (de) 2005-05-12
EP1229552B1 (en) 2005-04-06
US6583490B2 (en) 2003-06-24

Similar Documents

Publication Publication Date Title
CN1157792C (zh) 一次可编程半导体非易失性存储器件及其制造方法
CN1230904C (zh) 非易失性半导体存储器
CN1252832C (zh) 半导体器件及其制造方法
CN1190853C (zh) 半导体器件
CN1133214C (zh) 半导体存储器及其制造方法
CN1217415C (zh) 半导体存储器件
CN101030556A (zh) 半导体器件的制造方法
CN1524297A (zh) 半导体器件
CN1419292A (zh) 半导体存储器
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1933208A (zh) 相变存储器装置及其制造方法
CN1728401A (zh) 半导体器件及其制造方法
CN1677675A (zh) 非易失性半导体存储器件
CN1404150A (zh) 半导体存储单元和半导体存储装置
CN1645515A (zh) 非易失性半导体存储器
CN1542974A (zh) 半导体器件及其制造方法
CN1388586A (zh) 半导体器件
CN1755934A (zh) 一种半导体器件
CN1707798A (zh) 非易失半导体存储装置及其制造方法
CN1838433A (zh) 半导体器件以及图像显示装置
CN1779979A (zh) 半导体存储器器件及其布置和制造方法
CN1212467A (zh) 包括存储器件的半导体集成电路器件
CN1320661C (zh) 半导体器件及其制造方法
CN1306616C (zh) 包括每个有浮动栅和控制栅极的mos晶体管的半导体存储器
CN1430264A (zh) 非挥发性存储器结构及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20170214

Address after: Kanagawa Japan Atsugi Asahi 4-14-1

Patentee after: SONY semiconductor solutions

Address before: Tokyo, Japan, Japan

Patentee before: Sony Corp

CX01 Expiry of patent term

Granted publication date: 20040714

CX01 Expiry of patent term