CN108538880A - 半导体元件及具有此半导体元件的装置 - Google Patents

Abstract

一种半导体元件，包括一可编程存储器阵列，包括多个存储器单元设置于一基板上方，该些存储器单元其中之一包括：一栅极设置于基板上方；一导电部与栅极相隔开来；和一介电层，接触导电部且与栅极相隔开来，介电层定义存储器单元的一临界电压，其中，至少两个存储器单元具有不同的临界电压。

Description

半导体元件及具有此半导体元件的装置

技术领域

本发明是有关于一种半导体元件及包括此半导体元件的装置，且特别是有关于一种具有物理不可复制函数(physically unclonable function，PUF)的半导体元件及包括此半导体元件的装置。

背景技术

物理不可复制函数(physically unclonable function，PUF)是一种硬件固有安全技术(hardware intrinsic security，HIS)，可产生芯片“指纹”来构造安全认证机制。应用PUF可避免企图自芯片窃取数字信息的物理攻击。静态随机存取存储器(Static Random-Access Memory，SRAM)是常见的其中一种PUF应用实施方面，其利用于电源供给状态下造成临界电压差异而产生芯片标识符。然而，SRAM PUF(例如包括6个晶体管)的构造占据较大尺寸，会对欲缩小PUF阵列尺寸造成影响。再者，SRAM PUF容易受到环境因素影响，例如SRAMPUF对于由温度变化和电压位准变化(例如电源电压V_DD)所造成的干扰相当敏感。SRAM PUF之间的汉明距离(hamming distances)会随温度升高而增加，因而造成位错误率(biterror rate，BER)增加。因此，虽然SRAM PUF可提供具无规律性和独特性的PUF应用，但由于上述干扰引起的不稳定性(noise induced instability)而导致可靠度(reliability)不足是SRAM PUF应用上主要的顾虑之一。

发明内容

本发明是有关于一种半导体元件及包括此半导体元件的装置，可使可编程存储器阵列达到高稳定度和有效增加应用装置的可靠度(reliability)。实施例提出的阵列系可应用于具有物理不可复制函数(physically unclonable function，PUF)的半导体元件及包括此半导体元件的装置。

根据一实施例，提出一种半导体元件，包括一可编程存储器阵列，包括多个存储器单元设置于一基板上方，该些存储器单元其中之一包括：一栅极设置于基板上方；一导电部，与栅极相隔开来；和一介电层，接触导电部且与栅极相隔开来，介电层定义存储器单元的一临界电压，其中，至少两个存储器单元具有不同的临界电压。

根据一实施例，再提出一种具有半导体元件的装置，包括：一基板，具有一次功能区域区域和一主功能区域；一主功能存储器阵列，设置于主功能区域中；和一可编程存储器阵列，设置于次功能区域中且包括多个存储器单元。存储器单元之一包括：一栅极设置于基板上方；一导电部与栅极相隔开来；和一介电层，接触导电部且与栅极相隔开来，介电层定义存储器单元的一临界电压，其中，至少两个存储器单元具有不同的临界电压。当一预定电压施加于存储器单元，一部分的存储器单元被开启(turned on)而其他部分的存储器单元则关闭(turned off)。

根据一实施例，又提出一种具有半导体元件的装置，包括一主功能电路设置于一基板上；一接入控制单元(access control unit)，与主功能电路耦接；一可编程存储器阵列(programmable memory array)包括如上所述的该些存储器单元，且可编程存储器阵列设置于基板上且在执行一编程程序后可产生一或多组数据(one or more data sets)；一安全逻辑单元(security logic unit)，设置于基板上且耦接至接入控制单元和可编程存储器阵列，其中安全逻辑单元与可编程存储器阵列电性连接，且在执行编程程序后安全逻辑单元是自一或多组数据中选择存储一特殊数据组(one unique data set)；以及一程控器(program controller)设置于基板上，且与可编程存储器阵列和安全逻辑单元耦接，其中，安全逻辑单元利用特殊数据组与接入控制单元沟通。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图，作详细说明如下。然而，本发明的保护范围当视权利要求所界定者为准。

附图说明

图1A为简绘本发明一实施例的一具半导体元件的装置的的简示图。

图1B为本发明一实施例的应用中包括8×8个PUF电阻式存储单元的可编程存储器阵列而产生的位映像示意图。

图1C显示根据本发明一实施例的开启与关闭的存储器单元其晶体管的阻值分布。

图2A为简示本发明第一实施例的一存储器单元的剖面示意图。

图2B为简示本发明第二实施例的一存储器单元的剖面示意图。

图2C为简示本发明第三实施例的一存储器单元的剖面示意图。

图3为绘示图2A的介电层的局部放大示意图。

图4为简示本发明第四实施例的存储器单元中介电层设置在导电部上方的剖面示意图。

图5A-图5H为对本发明一实施例的存储器阵列进行损坏操作实验后，其中8组实验开启和关闭的存储器单元其晶体管的阻值分布。

图6为一应用例中具有本发明一实施例的可编程存储器阵列的装置的方块图。

【符号说明】

A_PUF：PUF区域

A_C：主功能区域

10、20：基板

201：基板表面

S：源极

D：漏极

211：栅极绝缘层

212：栅极

23、24、43、44：介电层

25a：第一接触插塞

25b：第二接触插塞

源极线SL：

位线BL：

字线WL：

ILD：层间介电层

IMD：金属间介电层

V：导孔

T_D：介电层的厚度

600：集成电路

610：主功能电路

615：接入控制单元

620：输入/输出接口

625：安全逻辑单元

630：可编程存储器阵列

640：程控器

611、616、622、631、641：总线

具体实施方式

根据本发明的实施例，提出一种半导体元件，包括一可编程存储器阵列，例如是具物理不可复制函数(physically unclonable function，PUF)的可编程存储器阵列，实施例的PUF可编程存储器阵列可有效增加PUF应用的可靠度(reliability)。以下参照所附附图叙述本发明提出的其中多个实施方面，以描述相关构型与制造方法。相关的结构细节例如相关层别和空间配置系如下面实施例内容所述，并以应用实施例的PUF可编程存储器阵列于一芯片的其中一种方面为例做说明。然而，但本发明并非仅限于所述内容与方面，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施方面也可能可以应用。本领域技术人员可在不脱离本发明的精神和范围内对实施例的结构加以变化与修饰，以符合实际应用所需。再者，实施例中相同或类似的标号用以标示相同或类似的部分。而附图系已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。

再者，说明书与请求项中所使用的序数例如“第一”、“第二”、...等的用词，以修饰权利要求的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

图1A为简绘本发明一实施例的一具半导体元件的装置的简示图。实施例提出一具有半导体元件的装置，包括一基板10，具有一主功能区域(main function region)A_C和一次功能区域(sub-function region)例如是PUF区域(PUF region)A_PUF。一实施例中，一可编程存储器阵列(例如是PUF可编程存储器阵列)设置于PUF区域A_PUF中，而一主功能电路(mainfunction circuits)(i.e.任务功能电路)设置于主功能区域A_C中。一实施例中，可编程存储器阵列包括多个存储器单元(memory units)设置于基板10上，存储器单元例如是包括PUF电阻式存储单元(PUF resistance memory cells)具有晶体管，例如PUF-金氧半场效晶体管(PUF-MOSFET(1T))。根据实施例，一(电阻式)存储器单元包括至少一介电层设置于晶体管的源极(S)或漏极(D)上或者是设置于连接源极/漏极的接触插塞(contact plug)上，或是介电层设置于电性连接至晶体管的导孔(via)上，其中实施例的介电层的阻值是不可逆的。当一预定电压(pre-determined voltage)施加于这些存储器单元时，一部分的存储器单元会被开启(turned on，也就是其晶体管呈导通状态)，而其他部分(剩余)的存储器单元则仍关闭(turned off，也就是其晶体管呈关闭状态)，其中开启的该些存储器单元其介电层为损坏状态(breakdown condition)，而关闭的该些存储器单元其介电层在未损坏状态(non-breakdown condition)。

图1B为本发明一实施例的应用中包括8×8个PUF电阻式存储单元的可编程存储器阵列而产生的位映像(bit-mapping)示意图。在一实施例中，若施加一预定电压于源极/漏极时，位于源极/漏极(S/D)上或是电流路径中的介电层未被损坏，则通过源极/漏极之间的电流会非常小(i.e.没有电流或是极小的电流)，因此源极/漏极之间的阻值会非常高，其中这些具有未损坏介电层的存储器单元可被称为关闭的存储器单元(turned-off memoryunits)，此时其包含的晶体管亦呈关闭状态。若施加一预定电压于源极/漏极时，源极/漏极(S/D)上方的介电层被损坏了，则会有大量电流通过源极/漏极之间(i.e.如同正常运作的晶体管)，因此源极/漏极之间的阻值会很低，其中这些具有损坏介电层的存储器单元可被称为开启的存储器单元(turned-on memory units)，此时其包含的晶体管亦呈开启状态。根据一实施例，具有开启的晶体管的存储器单元(或称为PUF存储器单元)输出数字信号“0”，具有关闭的晶体管的存储器单元系输出数字信号“1”，因此在电源开启状态下(power-up state)于一阵列中引起的无规则数字信号所构成的组合(如图1B所示的其中一种数字信号组合)可在实际应用中做为一个特殊的芯片指纹(chip“fingerprint”)之用。再者，根据实施例，预定电压是同时施加至所有存储器单元，以同时造成具有关闭晶体管的存储器单元和具有开启晶体管的存储器单元的一种组合；这表示仅需要对所有存储器单元执行一次性的编程程序(one-time programming procedure)(也就是，无需逐个损坏存储器单元)。实施例中，此一次性的编程程序又可称为“亚稳态-击穿”(meta-breakdown)程序。

再者，当预定电压施加于存储器单元以进行如上述实施例的“亚稳态-击穿”程序时，开启的存储器单元其晶体管具有低阻值例如小于10k奥姆(kΩ)，关闭的存储器单元其晶体管具有高阻值例如大于100meg奥姆(MΩ)。图1C显示根据本发明一实施例的开启与关闭的存储器单元其晶体管的阻值分布。在初始状态下(进行亚稳态-击穿程序之前)，所有存储器单元的介电层都未损坏，因此所有存储器单元的晶体管都具有高阻值，如图1C的右侧空心圆圈部分所示。进行亚稳态-击穿程序之后(i.e.对存储器单元其施加预定电压以损坏部分存储器单元其的介电层)，开启的存储器单元其晶体管如图1C的左侧圈选部分所示具有小于10kΩ的低阻值，关闭的存储器单元其晶体管如图1C的右侧圈选部分所示具有高阻值。值得注意的是，初始状态的所有存储器单元的F晶体管的高阻值以及亚稳态-击穿程序后关闭存储器单元的晶体管的高阻值，于图1C中是对应约3000kΩ阻值的位置，然而这是测试机台的最大阻值(机台极限值)，并非受测试晶体管的实际阻值。存储器单元的晶体管的初始阻值和关闭存储器单元的晶体管的阻值实际上远大于3000kΩ，可高达100MΩ以上，例如从100MΩ到10GΩ甚至更高。

根据一实施例的PUF设计，利用具有实施例存储器单元的晶体管(例如MOSFET(1T)-PUF)的PUF电阻式存储单元)，其于数字信号“0”和“1”之间其对应的阻值界线相距甚远(也就是，开启和关闭的晶体管之间存在有大幅度的阻值差异)，因此可有效提高PUF运作时的可靠度。

根据一实施例的PUF可编程存储器阵列，存储器单元的介电层可以设置于晶体管的源极或/和漏极上。实施例中可应用的晶体管方面例如是(但不限制是)金氧半场效晶体管(MOSFET；不同世代(Generation))、鳍式场效晶体管(FinFET)、隧道式场效晶体管(TFET)、多栅极场效晶体管(Multi-Gate MOSFET)、环绕式场效晶体管(GAA-FET)、锗场效晶体管(Ge-FET)、硅锗场效晶体管(SiGe-FET)、硅覆绝缘金氧半场效晶体管(SOI-MOSFET)、应变硅晶金氧半场效晶体管(Strained-Si MOSFET)等等。图2A为简示本发明第一实施例的一存储器单元的剖面示意图。存储器单元包括一栅极绝缘层(gate insulating layer)211设置于一基板20上，一栅极(gate electrode)212设置于栅极绝缘层211上方，一源极S和漏极D形成于基板20内，一介电层23，以及一第一接触插塞(first contact plug)25a和一第二接触插塞(second contact plug)25b分别设置于源极S和漏极D上，其中源极S和漏极D分别位于对应栅极212的两侧。再者，一绝缘层例如层间介电层ILD系覆盖栅极绝缘层211和栅极212。制造时，在层间介电层ILD内形成接触孔以设置实施例的介电层23，并且沉积一导电材料于层间介电层ILD上并填满接触孔，之后对导电材料进行平坦化步骤(ex：CMP)以形成第一接触插塞25a和第二接触插塞25b。晶体管的源极S和漏极D分别电性连接至一源极线SL和一位线BL，而栅极212则电性连接至一字线WL。

根据实施例，一存储器单元还包括至少一介电层(例如23/24/43/44)接触一导电部(conductive portion)，且介电层与栅极相距，其中介电层定义存储器单元的一临界电压(threshold voltage)。存储器单元的导电部可以是接触插塞(例如第一接触插塞25a和第二接触插塞25b)或导孔(vias)的其中一个，以与介电层接触。在第一实施例中，介电层23(与栅极212相隔开来)设置于源极S上，且第一接触插塞25a(为上述的导电部)设置于介电层23上并直接接触介电层23。如图2A所示，介电层23完全覆盖住源极S暴露出来的表面，因此介电层23可使第一接触插塞25a(为上述的导电部)与源极S完全地隔离开来。

在其他实施例，介电层可设置于漏极D上，或同时在源极S与漏极D上都设置介电层。图2B为简示本发明第二实施例的一存储器单元的剖面示意图。图2C为简示本发明第三实施例的一存储器单元的剖面示意图。图2B/图2C中与图2A相同或类似的元件/层系用相同或类似标号标示，且相同元件/层的构型与工作原理在此不再赘述。

第二实施例中，一介电层24设置于漏极D上(ex：完全覆盖住漏极D暴露出来的表面)，且第二接触插塞25b(为上述的导电部)设置于介电层24上并直接接触介电层24，如图2B所示；其中介电层24可使第二接触插塞25b与漏极D完全地隔离开来。当一预定电压施加至存储器单元(例如施加于晶体管的源极S或漏极D)而损坏介电层23(图2A)或介电层24(图2B)，存储器单元会开启(其晶体管具低阻值和提供数字信号“0”)。

第三实施例中，一介电层23和另一介电层24分别设置于源极S与漏极D上，使源极S和漏极D分别与第一接触插塞25a和第二接触插塞25b完全地隔离开来，如图2C所示。类似地，当一预定电压施加至存储器单元(例如施加于晶体管的源极S或漏极D)而使介电层23和介电层24同时损坏，存储器单元会开启(其晶体管具低阻值和提供数字信号“0”)。若施加电压仅损坏介电层23和介电层24的其中一个，则存储器单元的晶体管仍在关闭状态。

根据上述，一实施例中设置在PUF区域A_PUF的具晶体管的(PUF)存储器单元，至少两个存储器单元具有不同的临界电压(由其形成的介电层所定义)。当一预定电压施加于所有(PUF)存储器单元，一部分的存储器单元被开启(turned on)而其他部分的存储器单元则仍关闭(turned off)。在工艺中，一般是以干式刻蚀方式对一氧化层(i.e.层间介电层ILD)进行刻蚀以形成接触孔，而此干式刻蚀步骤会造成基板表面不平整。图3为绘示图2A的介电层的局部放大示意图。如图3所示，介电层23设置在基板20的不平整表面201上而具有一不均匀的厚度(uneven thickness)。由于工艺变异，基板的表面粗糙度(在刻蚀形成接触孔后自然形成)将导致不同的存储器单元有不同介电层厚度，而可能造成不同存储器单元有不同的击穿电压(breakdown voltages)。实施例中，可在基板20的不平整表面201上进行氧化(或是沉积一介电材料)而形成此具有不均匀厚度的介电层。

一实施例中，存储器单元的介电层的厚度(如图3所示的介电层23的厚度T_D)在1nm至5nm的范围内。如果介电层过厚(例如T_D＞5nm)，则可能需要很高的击穿电压；如果介电层过薄(例如T_D＜1nm)，则实施例的存储器单元的起始阻值会太低。但是，本发明并不仅限于前述范围，实施例的介电层厚度可依实际应用做变化和调整，只要如上述在进行亚稳态-击穿程序后可以产生存储器单元的数字信号的组合(如图1B所示)即可。再者，具有不同临界电压的存储器单元会有不同的介电层厚度。越厚的介电层需要越高电压来造成损坏状态(breakdown condition)。换句话说，对于具有不同临界电压的存储器单元，临界电压较高的存储器单元的介电层厚度会大于临界电压较低的存储器单元的介电层厚度。

再者，由于工艺变异会造成硅表面(ex：于S/D侧)的粗糙度而导致后续形成的介电层具有不均匀的厚度和粗糙表面，实施例亦进行多组相关实验以观察介电层的表面粗糙度。相关实验中是于介电层处选取至少7个取样点，以进行表面粗糙度的测量，例如是在有10nm尺寸标示(scale bar)的介电层TEM照片中取样和测量。根据一实施例，介电层具有一表面粗糙度大于5％的厚度均匀度(uniformity)，均匀度如下式表示：

[(MAX-MIN)/(2×AVG)]×100％，

其中“AVG”为q个取样点的平均厚度值，“MAX”为该q个取样点的最大厚度值，“MIN”为该q个取样点的最小厚度值，其中q为大于等于7(q≥7)的正整数。

另外，可应用的介电层材料例如是，但不限制是，氧化硅(SiO_x)、氮化硅(SiN_x)、氮氧化硅(SiON_x)和其他适合材料。于一示例中，介电层为一氧化层，可利用对源极和/或漏极表面进行等离子体处理而形成。在其他示例中，介电层也可以包括氮化物或其他适合用于进行上述损坏操作(亚稳态-击穿程序)的材料。上述列举的材料仅为示例之用，并非用以限制本发明。

另外，根据其他一实施例的可编程存储器阵列，(PUF)存储器单元的介电层也可以设置在接触插塞或导孔的上方。图4为简示本发明第四实施例的存储器单元中介电层设置在导电部上方的剖面示意图。如图4所示，可以于接触插塞(例如图中的第二接触插塞25b)上设置一介电层43，或是在金属间介电层IMD的导孔V上设置一介电层44，以达到本发明的目的。图4与图2A-图2C中相同或类似的元件/层系用相同或类似标号标示，且相同元件/层的构型与工作原理在此不再赘述。值得注意的是，图2A-图2C与图4的构型仅为可应用的存储器单元及其晶体管的其中某些方面，其他方面的存储器单元及其晶体管也可能可以实施。

根据实施例的设计，可以达到不同乱度(randomness)的数字信号“0”和“1”的组合。以实施例的(PUF)存储器单元为例，本发明亦进行多个相关实验以测试介电层损坏与否的情况。图5A-图5H为对本发明一实施例的存储器阵列进行损坏操作实验后，其中8组实验开启和关闭的存储器单元其晶体管的阻值分布。实施例的存储器单元结构可参照图2A-图2C。在这些实验中，初始是对字线WL和位线BL分别施加电压4.0V和3.5V。之后，对字线WL的施加电压维持在4.0V，而对位线BL所施加的电压系自3.5V变化至4.0V或更高电压值(图5A中BL施加电压最高至4.0V；图5B中BL施加电压最高至4.1V；图5C中BL施加电压最高至4.3V；图5D中BL施加电压最高至4.4V；图5E中BL施加电压最高至4.5V；图5F中BL施加电压最高至4.6V；图5G中BL施加电压最高至4.7V；图5H中BL施加电压最高至4.8V)(i.e.对位线BL施加电压的变化是每次增加0.1V；例如3.5V、3.6V、3.7V、...4.0V或更高)，以得到亚稳态-击穿程序后实施例的存储器单元其晶体管的阻值。之后，提高对字线WL的施加电压到4.5V并维持定值，而对位线BL施加的电压自3.5V变化至4.0V或更高电压值(ex：如上述图5A-图5H中的4.0V-4.6V)，以得到亚稳态-击穿程序后实施例的存储器单元其晶体管的阻值。之后，对字线WL的施加电压再提高至5.0V并维持定值，同样对位线BL施加的电压系自3.5V变化至4.0V或更高电压值(ex：如上述图5A-图5H中的4.0V-4.6V)，以得到亚稳态-击穿程序后实施例的存储器单元其晶体管的阻值。

图5A的测试结果显示有6％的晶体管开启和存储器单元提供数字信号“0”(也就是，6％的存储器单元的介电层呈损坏状态)，94％的PUF晶体管关闭和存储器单元提供数字信号“1”(也就是，94％的存储器单元的介电层在未损坏状态)。图5B-图5H的测试结果显示：分别有19％，43％，70％，79％，91％，95％和95％的晶体管开启和存储器单元提供数字信号“0”。根据图5B-图5H的结果指出，在电源开启后，施加4V至4.8V的击穿电压(例如施加于位线BL)可以使存储器单元产生的数字信号“0”有不同的乱度表现例如是从6％变化至95％。其中建议可采用如图5C所示的产生43％的数字信号“0”和57％的数字信号“1”为应用实施例的一种PUF存储器单元的良好的“安全性指纹”。但本发明的应用并不限制于此。

根据上述，实施例的存储器单元设计是利用一可编程存储器阵列(例如是(但不限制是)MOSFET(1T)-PUF阵列)，其具有与导电部(例如接触插塞或导孔)接触的介电层，使得在亚稳态-击穿程序后可产生具有良好乱度的数字信号“0”和“1”的组合。根据实施例的设计，其于PUF应用时，数字信号“0”(高阻值)和数字信号“1”之间(低阻值)之间所对应的开启与关闭的存储器单元的晶体管两者阻值界线相距甚远(也就是，如图1C或是图5A-图5H所示的开启和关闭的存储器单元其晶体管之间存在有大幅度的阻值差异)。因此于PUF应用中运用实施例的(电阻式)存储器单元可有效提高PUF运作时的可靠度。再者，实施例提出的具有介电层的存储器单元对环境因素造成的干扰并不敏感，因此即使在温度变化时仍呈现良好的PUF稳定性。因此，应用实施例的存储器单元结构可有效增加应用装置的PUF可靠度(reliability)。

图6为一应用例中具有本发明一实施例的可编程存储器阵列的装置的方块图。于此应用示例中，一装置包括一集成电路600，具有一可编程存储器阵列630(例如PUF可编程存储器阵列包括多个存储器单元)和一程控器640(例如一PUF程控器)，可编程存储器阵列630可执行一编程程序(programming procedure)(例如PUF程序)以产生一或多组数据。可选择其中一组数据(例如数字信号“0”和“1”乱度接近50％和50％)为一最适数据组(optimum data set)，以作为芯片的“指纹”。根据实施例，可编程存储器阵列630可产生和存储一特殊数据组(one unique data set)以作为一独特的芯片识别(chip ID)，或一认证或加密协议的密钥、或是其他类型的密码或独特数据数值。

集成电路600包括主功能电路(mission function circuit)610，可包括特殊目的的逻辑电路(有时可称作特殊应用集成电路)、例如用在微型处理器和数字信号处理器的数据处理来源、大型存储器例如闪存、动态随机存取存储器、可编程电阻式存储器，和于一芯片中现有可应用的各种形态电路的组合。集成电路600包括一输入/输出接口(input/output(I/O)interface)620，其具有无线或有线端口使其他元件或网络可借此存取。于此示例中，接入控制单元615设置于输入/输出接口620与主功能电路610之间。接入控制单元615利用总线616耦接至输入/输出接口620，且利用总线611耦接至主功能电路610。接入控制单元615可执行一接入控制协议(access control protocol)以致使或拒绝输入/输出接口620与主功能电路610之间的沟通。

为协助接入控制单元615，示例中还包括一安全逻辑单元(security logic unit)625设置于芯片中。安全逻辑单元625与可编程存储器阵列630电性连接，且在执行编程程序(例如PUF)程序后安全逻辑单元625可以自一或多组数据中选择存储一特殊数据组(oneunique data set)。安全逻辑单元625可通过一程控器640(program controller，例如PUF程控器)和总线631获得此特殊数据组，安全逻辑单元625利用此特殊数据组通过总线622与接入控制单元615沟通。

于此示例的装置中，程控器640，其实施方式例如是集成电路上的一静态机器(state machine)，可提供信号以控制偏压配置供给电压的应用(application of biasarrangement supply voltages)，而对可编程存储器阵列的存储器单元执行编程程序(例如PUF)程序或其他与存取可编程存储器阵列相关的操作，达到PUF操作和读取可编程存储器阵列630产生与存储的数据组。

其他实施例，例如元件的已知构件有不同的设置与排列等，亦可能可以应用，视应用时的实际需求与条件而可作适当的调整或变化。因此，说明书与附图中所示的结构仅作说明之用，并非用以限制本发明欲保护的范围。另外，本领域技术人员当知，实施例中构成部件的形状和位置亦并不限于附图所绘的方面，亦是根据实际应用时的需求和/或制造步骤在不悖离本发明的精神的情况下而可作相应调整。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体元件，其特征在于，包括：

一可编程存储器阵列，包括多个存储器单元(memory units)设置于一基板上方，该些存储器单元之一包括：

一栅极(gate electrode)，设置于该基板上方；

一导电部(conductive portion)，与该栅极相隔开来；和

一介电层(dielectric layer)，接触该导电部且与该栅极相隔开来，该介电层定义该存储器单元的一临界电压(threshold voltage)，

其中，至少两个该些存储器单元具有不同的该些临界电压。

2.根据权利要求1所述的半导体元件，其中该些存储器单元之一包括：

一源极和一漏极，设置于该基板内且位于对应该栅极的两侧；和

一第一接触插塞(first contact plug)和一第二接触插塞(second contact plug)分别设置于该源极和该漏极上，

其中该导电部包括该第一接触插塞和该第二接触插塞其中的一个。

3.根据权利要求2所述的半导体元件，其中该介电层设置于该源极和该漏极其中一个上，该导电部设置于该介电层上且直接接触该介电层。

4.根据权利要求2所述的半导体元件，其中该些存储器单元之一的该导电部接触该介电层，且该介电层系直接设置于该导电部上。

5.根据权利要求2所述的半导体元件，其中该些存储器单元之一的该导电部还包括一导孔(via)，该导孔是连接和设置于该第一接触插塞和该第二接触插塞其中一个之上，且该介电层直接设置于该导孔上。

6.根据权利要求2所述的半导体元件，其中该介电层设置于该源极上，该第一接触插塞系与该介电层直接接触；以及

该些存储器单元之一还包括另一介电层设置于该漏极上，且该第二接触插塞与另该介电层直接接触，

其中该介电层使该第一接触插塞与该源极完全隔离开来，另该介电层则使该第二接触插塞与该漏极完全隔离开来。

7.根据权利要求1所述的半导体元件，其中该介电层具有一表面粗糙度大于5％的厚度均匀度(uniformity)，均匀度如下式表示：

[(MAX-MIN)/(2×AVG)]×100％，

其中，“AVG”为q个取样点的平均厚度值，“MAX”为该q个取样点的最大厚度值，“MIN”为该q个取样点的最小厚度值，其中q为大于等于7(q≥7)的正整数。

8.根据权利要求1所述的半导体元件，其中该介电层的厚度在1mm至5nm的范围内。

9.一种具有半导体元件的装置，其特征在于，包括：

一基板，具有一主功能区域(main function region)和一次功能区域(sub-functionregion)：

一主功能存储器阵列(main function memory array)，设置于该主功能区域中；和

一可编程存储器阵列(programmable memory array)，设置于该次功能区域中且包括多个存储器单元，且该些存储器单元之一包括：

一栅极，设置于该基板上方；

一导电部，与该栅极相隔开来；和

一介电层，接触该导电部且与该栅极相隔开来，该介电层定义该存储器单元的临界电压，

其中，至少两个该些存储器单元具有不同的该些临界电压；当一预定电压(pre-determined voltage)施加于该些存储器单元，一部分的该些存储器单元被开启(tumedon)而其他部分的该些存储器单元则仍关闭(turned off)。

10.一种具有半导体元件的装置，其特征在于，包括：

一主功能电路(mission function circuit)设置于一基板上；

一接入控制单元(access control unit)，与该主功能电路耦接；

一可编程存储器阵列(programmable memory array)包括根据权利要求9所述的该些存储器单元，且该可编程存储器阵列设置于该基板上且在执行一编程程序(programmingprocedure)后可产生一或多组数据(one or more data sets)；

一安全逻辑单元(security，logic unit)，设置于该基板上且耦接至该接入控制单元和该可编程存储器阵列，其中该安全逻辑单元与该可编程存储器阵列电性连接，且在该可编程存储器阵列执行该编程程序后该安全逻辑单元是自产生的该一或多组数据中选择存储一特殊数据组(one unique data set)；以及

一程控器(program controller)，设置于该基板上，且与该可编程存储器阵列和该安全逻辑单元耦接，

其中，该安全逻辑单元利用该特殊数据组与该接入控制单元沟通。