CN101017153A - 一种评估和监测介质层质量和可靠性的方法 - Google Patents

Abstract

本发明公开了一种评估和监测介质层质量和可靠性的方法，它包括如下步骤：首先设定缺陷导致被测介质层击穿为电场击穿；施加电场于被测介质层导致介质层击穿而得到击穿电压V_BD；设定被测介质层的介电强度为E_DS，介电强度E_DS在一定工艺条件下为定值；得出被测介质层的等效厚度d_EQ等于击穿电压V_BD与介电强度E_DS的比值；将等效厚度d_EQ与被测介质层生产前的设计厚度相比较，从而得到实际的介质层厚度与设计间存在的差距。本发明用于工艺生产线实现对介质层的质量和可靠性进行快速评估和监测。

Description

一种评估和监测介质层质量和可靠性的方法

技术领域

本发明涉及微电子产品的可靠性技术，尤其涉及一种评估和监测介质层质量和可靠性的方法。

背景技术

介质层广泛用于微电子产品中，作为薄栅氧化层、电容介质层、金属布线间绝缘层和钝化层，因此微电子产品中介质层的质量和可靠性是影响其成品率和长期可靠性的最重要问题之一。

随着军用民用通信系统的快速发展，以及相控阵雷达、电子对抗和精确打击武器等武器系统的需求，高性能和高可靠的GaAs MMIC获得了飞速发展，使其成为微波半导体器件的一个主要发展方向，其可靠性研究也得到广泛开展。在GaAs MMIC中采用了许多无源元件，用于实现阻抗匹配、直流偏置、相移、滤波等功能，其中最重要的是电容，其质量与可靠性直接影响GaAs MMIC成品率和可靠性应用。如何评价GaAs MMIC的Si₃N₄介质电容的质量和可靠性已是GaAsMMIC可靠性研究的最重要问题之一。在GaAs MMIC工业生产中，对MIM电容介质的耐电压有定量要求，但满足耐电压要求的介质并没有反映出其质量与可靠性的本质，因为工艺变化引起介质膜的厚度、介电强度、表面粗糙度和其它工艺缺陷的变化均可引起介质膜的耐电压的变化，常规的耐电压参数不能反映出缺陷引起介质击穿电压下降的物理本质，而工艺生产中用介质的折射率和介质的物理膜厚对介质进行监测，也不能反映出工艺缺陷是决定介质质量与可靠性的最主要因素。

在硅MOS器件领域对电容介质的可靠性进行了深入的评价方法和技术研究，并形成了实用化的TDDB(时间依赖介质击穿)模型。电容介质的击穿机理也有许多模型描述，对于薄栅氧化层主要有感生空穴击穿模型、电子浮陷击穿模型、界面陷阱产生及感生共振-遂穿击穿模型、等效介质层减薄等。对GaAs工艺的介质层的评价研究相对较少，J.Scarpulla等根据GaAs材料和Si3N4介质膜的特性修正TDDB模型进行了Si₃N₄介质电容可靠性的评价方法研究。对于Si₃N₄介质膜，其主要的击穿本质与硅的薄栅氧化层相类似，同样存在电子陷阱、空穴陷阱、电子涉动和等效介质层减薄等击穿模型，这些模型在某特定的范围均能对介质层的质量和可靠性进行研究和评价，但均具有一定的适用范围。TDDB模型可以评价介质层在低电场下的工作寿命，并反映出一些工艺缺陷问题，但其不能快速和清晰反映介质层的工艺缺陷本质。

发明内容

针对现有技术的缺点，本发明的目的是提供一种评估和监测介质层质量和可靠性的方法，反映出介质膜的质量与可靠性的物理本质，即缺陷决定介质膜的质量与可靠性，用于工艺生产线实现对介质层的质量和可靠性进行快速评估和监测。

为了实现上述目的，本发明的技术方案为：一种评估和监测介质层质量和可靠性的方法，它包括如下步骤：

(1)首先设定缺陷导致被测介质层击穿为电场击穿；

(2)施加电场于被测介质层导致介质层击穿而得到击穿电压V_BD；

(3)设定被测介质层的介电强度为E_DS，介电强度E_DS在一定工艺条件下为定值；

(4)得出被测介质层的等效厚度d_EQ等于击穿电压V_BD与介电强度E_DS的比值；

(5)将等效厚度d_EQ与被测介质层生产前的设计厚度相比较，从而得到实际的介质层厚度与设计间存在的差距。

击穿电压V_BD超过200V的视为200V。

一定工艺条件下的介电强度E_DS根据最大的击穿电压换算得到或用参考资料的数据。

与现有技术相比，本发明可用于工艺生产线上对介质层的质量和可靠性进行快速评估和监测。可以在不每次获取介质层的介电强度，而是将工艺参数一定条件下的介质层的介电强度视为定值(用最大的击穿电压换算或用参考资料的数据)，在实际生产中应用简单、容易，直观地反映出工艺缺陷导致介质膜减薄的现象，是一种经济、实用、易行的生产线快速的监测和评估介质层质量和可靠性的手段。

附图说明

下面结合附图对本发明作进一步的详细说明。

图1是击穿失效累计分布示意图；

图2是MIM电容随电压/电场的失效率分布示意图；

图3是电容和击穿电压随晶片位置的分布示意图；

图4是Si₃N₄介质等效厚度分布示意图；

具体实施方式

本发明的评估和监测介质层质量和可靠性的方法包括如下步骤：

(1)首先设定缺陷导致被测介质层击穿为电场击穿；

(2)施加电场于被测介质层导致介质层击穿而得到击穿电压V_BD，击穿电压V_BD超过200V的视为200V；

(3)设定被测介质层的介电强度为E_DS，介电强度E_DS在一定工艺条件下为定值，根据最大的击穿电压换算得到或用参考资料的数据；

(4)得出被测介质层的等效厚度d_EQ等于击穿电压V_BD与介电强度E_DS的比值；

(5)将等效厚度d_EQ与被测介质层生产前的设计厚度相比较，从而得到实际的介质层厚度与设计间存在的差距。

下面以GaAs工艺生产中的Si₃N₄介质膜电容为例子进行阐述。

氮化硅电容会表现出与二氧化硅电容相似的时间依赖介质击穿(TDDB)特性。在GaAs工艺中使用的是Si₃N₄介质膜而不是硅工艺的SiO₂介质膜，Si₃N₄介质膜是通过PECVD技术在相对较低温度下(90℃～350℃)淀积的，而SiO₂介质膜一般是700℃下通过CVD方法淀积，因此Si₃N₄介质膜的导电率比硅工艺的SiO₂介质膜大得多。

MIM电容介质的传导模型可由Frenkel-Poole传导机理表示为：

$J_{\mathrm{FP}}={\mathrm{\σ}}_{\mathrm{FP}}\mathrm{Eexp}\left[\frac{-({\mathrm{\Φ}}_t-\mathrm{\β}\sqrt{E})}{\mathrm{kT}}\right]---\left(1\right)$

$\mathrm{\β}=\sqrt{q/\mathrm{\π}{\mathrm{\ϵ}}_0\mathrm{\κ}}---\left(2\right)$

式中，φ_t是陷阱能级(0.85eV)，σ_FP是Frenkel-Poole传导系数(2.4×10^-3S/cm)，β是Frenkel-Poole发射系数(2.771×10^-4cm^1/2V^1/2)，ε₀是空气介电常数，κ是Si₃N₄介质膜的介电常数。

与硅工艺介质电容器相比，GaAs工艺的MIM电容的Si₃N₄介质膜相对较厚，因此击穿时的电压相对较高，MIM电容的主要失效机理不是介质的磨损击穿，而是缺陷处的介质击穿，因此Si₃N₄介质膜的缺陷决定了MIM电容的可靠性。

若在t时间段内在均匀的介质内通恒定电流密度为J的电流，通过单位面积介质的总电荷为Jt。电荷按照欧姆或Frenkel-Poole传导机理在陷阱间流动。经过足够时间，介质在时间为t_BD时击穿。击穿电荷定义为Q_BD＝Jt_BD。若假设当电荷通过介质时，有些电荷陷入陷阱或形成新的深陷阱。电荷陷入陷阱时，介质中的电场强度就会受到影响。当电场达到击穿最大击穿电场E_max，介质就会发生破坏性击穿。因此氮化硅的寿命由t_BD决定，与临界电荷的计算有很大的关系。触发击穿时贮存在内部的单元面积的临界电荷可表示为：

Q_crit＝ηQ_BD＝ηJt_BD                                      (3)

式中η是一个无量纲的电荷陷入系数，定义为陷入缺陷中的电荷数与通过介质的总电荷数的比值。

上述的理论分析说明了TDDB介质击穿的物理过程，但在实际的应用中很难获得精确的量化数据。在工艺过程中MIM电容的Si₃N₄介质层不可避免地存在一些缺陷，这些缺陷可能是介质层晶格微缺陷、金属电极板上的金属尖刺、表面粗糙等，其实际的效应均是使介质层减薄，Hiroyuki Tanaka等曾研究了淀积温度导致薄膜表面粗糙使Si₃N₄薄膜厚度减小对TDDB性能的影响，在680℃、700℃和780℃的条件下，9.0nm厚的Si₃N₄薄膜的厚薄不均匀差异最大分别达到0.8nm、1.8nm和2.4nm。介质减薄在局部区域内将引起各种后果，如局部较高的电场、较高的缺陷产生速率、较高的电流密度。假定正常的介质膜厚度为d₀，则缺陷处的介质膜有效厚度d_eff为0到d₀之间，缺陷在MIM电容空间上是随机出现的，击穿发生在d_eff最小电容处，介质中的缺陷处的电荷积累引起内部高电场建立导致最终的电场击穿。

为了评估缺陷对电容介质的质量和可靠性影响，能快速和在线评估Si₃N₄介质电容的质量和可靠性，并且物理概念清楚，本发明在合理假定缺陷导致介质击穿为电场击穿，介质击穿的物理本质是电场达到介质的最大击穿强度而导致介质击穿。在工艺一定的条件下，介质击穿的介电强度是一个常数。则对于任意的Si₃N₄介质电容，其介质的等效厚度为：

$d_{\mathrm{EQ}}=\frac{V_{\mathrm{BD}}}{E_{\mathrm{DS}}}---\left(4\right)$

上式中的V_BD是介质击穿电压，E_DS是介质的介电强度。利用上式，对应于工艺一定下的介电强度(如1×10⁷V/cm)，可以方便快速地得到电容介质层的等效厚度，并可以清楚地表明实际的介质质量(厚度)与设计间存在的差距。

为了说明本发明是一种经济、实用和易于操作的介质生产监测和评价手段，我们制作了三种不同的氮化硅介质层MIM结构实验样品，其氮化硅介质层的厚度为200nm。结构一是上电极为叉指形状，面积为32475um²，周长为7120um；结构二为方块形状，面积为66000um²，周长为1550um，和结构一相比，其电容的尺寸和介质的面积相同，但上电极为方块形状，使有效电容面积增大一倍多而电容的周长减小了近4/5；结构三为方块结构，面积为10000um²，周长是400um，和结构二相比，面积和周长都较小。

设计了常温下斜坡电压斜率为1.8v/s的TDDB实验对三种结构的各27只MIM电容样品氮化硅介质进行了可靠性评价，试验样品是未划片的3英寸晶圆裸芯片，试验仪器为MP-2000半自动程控微探针系统、HP4155半导体参数分析仪和HP4280A高频C-V仪。实验样品的电流电压特性表现为在低电压时为欧姆传导特性，在较高电压时表现为Frenkel-Poole传导特性，当外加电压达到击穿电压时电流急剧上升，表现为不可恢复的灾难性失效。因结构不同其样品的击穿电压差别较大，结构一的样品的击穿电压均在200V以内，结构二、结构三分别有26％和43％的样品的击穿电压达到或超过200V，由于仪器电压范围的限制，击穿电压超过200V的样品就无法测得其准确的击穿电压点，在进行数据处理时，将击穿电压超过200V的都作为200V处理，其击穿失效累计分布如图1所示，图2是三种试验结构在斜坡电压斜率为1.8v/s的条件下的击穿电压分布情况和失效率与对应200nm介质厚度时的电场强度的分布。

从图2对应200nm介质厚度时的电场强度的失效率分布看，所有结构一样品均在介电强度小于1×10⁷V/cm的条件下失效，失效主要分布在8.3×10⁶V/cm的电场强度左右，而结构二和结构三有相当一部分样品的击穿电压大于200V的情况可知相应工艺下的Si₃N₄介质的介电强度应大于1×10⁷V/cm，试验数据说明试验样品的TDDB试验失效不是介质本征击穿导致失效，而主要是由Si₃N₄介质的缺陷引起。图3的试验数据表明电容值的大小与其位置有明确的关联，我们测试顺序是从晶片中心到边缘后再由边缘到中心，电容值的相对变化量最大达到15％，由于缺陷的面积一般都很小，其所引起的介质减薄所导致的电容增大对总的电容值的贡献可以忽略不计，而Si₃N₄介质生长工艺中因其温度分布的不均匀性导致介质膜厚度的变化是电容值变化的决定因素，Si₃N₄介质层厚度的有规律变化并没有引起介质击穿电压有相应规律的变化说明介质的击穿电压并不仅由电容的平均介质厚度决定，而主要是由有缺陷的最薄弱处决定。

利用 $d_{\mathrm{EQ}}=\frac{V_{\mathrm{BD}}}{E_{\mathrm{DS}}},$ 对应1×10⁷V/cm的介电强度，图2中的介质击穿电压分布可转换为图4中所示的介质等效厚度分布，介质膜的等效厚度主要分布在165nm附近，相对于200nm的设计厚度减小了17.5％，有效厚度的相对减小量见图4所示。图2中结构二和结构三的试验数据表明相应工艺下的Si₃N₄介质的介电强度高于一般工艺手册中提供的Si₃N₄介质的介电强度为1×10⁷V/cm，因此实际的介质膜等效厚度将比图4所示的数据更小，故通过等效厚度可以清楚地表明实际的介质质量与设计间存在较大的差距。从而在工艺线上利用测试击穿电压的数据，经济、方便地实现了生产线对介质生产工艺进行快速的监测和评估。

Claims (3)

1、一种评估和监测介质层质量和可靠性的方法，其特征在于，它包括如下步骤：

(1)首先设定缺陷导致被测介质层击穿为电场击穿；

(2)施加电场于被测介质层导致介质层击穿而得到击穿电压V_BD；

(3)设定被测介质层的介电强度为E_DS，介电强度E_DS在一定工艺条件下为定值；

(4)得出被测介质层的等效厚度d_EQ等于击穿电压V_BD与介电强度E_DS的比值；

(5)将等效厚度d_EQ与被测介质层生产前的设计厚度相比较，从而得到实际的介质层厚度与设计间存在的差距。

2、如权利要求1所述的评估和监测介质层质量和可靠性的方法，其特征在于，击穿电压V_BD超过200V的视为200V。

3、如权利要求1所述的评估和监测介质层质量和可靠性的方法，其特征在于，一定工艺条件下的介电强度E_DS根据最大的击穿电压换算得到或用参考资料的数据。

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