CN105632543A - 具有防篡改性的非易失性存储装置及集成电路卡 - Google Patents

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Abstract

本发明提供非易失性存储装置及集成电路卡，该非易失性存储装置具备：存储单元阵列，将多个存储单元以阵列状配置而成，该多个存储单元在可变状态下具有对应于不同的多个电信号的施加而电阻值在多个电阻值范围之间非易失性且可逆地转变的性质；控制电路，受理控制信号的输入；读出电路，基于控制信号，取得与多个存储单元的至少一部分的各自的电阻值有关的多个电阻值信息；以及运算电路，基于多个电阻值信息，计算二值化基准值；读出电路基于二值化基准值，对多个电阻值信息各自及与多个存储单元的与上述至少一部分不同的一部分的各自的电阻值有关的多个电阻值信息各自的至少一方，从两个值有选择地分配一个值，由此生成个体识别信息。

Description

具有防篡改性的非易失性存储装置及集成电路卡
技术领域
本发明涉及具有多个电阻变化型的非易失性存储单元且具有防篡改性的非易失性存储装置。
背景技术
网上银行或网上购物等经由因特网进行的电子商务交易服务的市场正在迅速扩大。作为此时的结算方法而使用电子货币，作为其媒体所利用的IC(“IntegratedCircuit”，以下相同)卡及智能电话终端也同样被扩大利用。对于这些服务，为了结算时的安全性，在通信中的相互认证及通信数据的加密时总是要求更高级别的安全技术。
关于软件技术，积累了以高级加密算法为中心的程序处理的加密技术，实现了充分的安全性。但是，随着技术进步，从外部直接被读取电路内部的信息的可能性迅速提高。
国际公开WO2012/014291号公报提出了对于这样的可能性的对策。通常，在强化了安全的IC中，使用在内部搭载的加密电路将机密信息加密而利用，防止信息的泄漏。在此情况下，必须使保持在内部中的加密密钥(也称作“秘密密钥”)的信息不泄漏到外部。
作为加密电路的方式的代表性的方式，广泛使用3DES(TripleDataEncryptionStandard)及AES(AdvancedEncryptionStandard)的方式。这些加密方式中，采用即使获得作为输入输出的明文(加密前数据)－密文的对并驱使最高速的计算机来解析、在现实的时间内也不能确定加密密钥那样的高级的加密算法，其安全性得到证实。但是，即使对加密数据的窃取(hacking)是安全的，也担心加密密钥直接被窃取的脆弱性。
在经典方法的IC中，将加密密钥保存在内部的熔断ROM或非易失性存储器中。在前者的结构中，有通过X射线投射等观察熔断元件的状态、解析熔断元件的导通/非导通来窃取所保存的密钥信息的问题。此外，后者的结构虽然通过X射线投射不会被解析，但是有通过直接将探头碰触非易失性存储器的存储器元件两端而电气地读取元件的状态来窃取密钥信息的问题。因此，在强化了安全的IC中，使用最尖端的微细工艺来制造，以使得不能直接将探头碰触内部电路。即，通过使用具有比最新技术的探头的前端直径更细的布线规则的微细工艺来制造IC，避免了通过探测解析的威胁。
但是，对于这样的对策，开始采取侧信道(sidechannel)攻击的方法，成为了威胁。所谓侧信道攻击，如在国际公开WO2012/014291号公报中说明的那样，是指使用各信号处理电路的执行时的半导体设备的功耗及依赖于功耗的辐射电磁波等侧信道信息来确定加密密钥的方法。该方法成为威胁的理由在于，攻击者(黑客)在物理上不对IC带来损伤便能够在实际动作中窃取密钥信息。
被分类为这样的侧信道攻击的差分功耗攻击(DPA：DifferentialPowerAnalysis)在1999年由P.Kocher发表。该DPA方法利用IC动作时的信号值或信号转变频度与功耗之间有相关关系。具体而言，DPA方法将这样的相关关系多次积分，一边将噪声除去一边进行机械学习控制从而导出固定样式(pattern)，来确定密钥信息。在国际公开WO2012/014291号公报的例子中，示出了根据密码处理电路的动作来确定的例子。存储在非易失性存储器中的密钥信息在以执行密码处理为触发事件的定时被读出。鉴于DPA的原理，如果确定并取得了在与该定时相同的定时读出的数据，则有可能通过DPA解析出数据内容。此外，如果IC的内部规格书泄漏，则IC的控制方法被黑客获知，如上述那样保存在非易失性存储器中的全部数据包括加密密钥信息在内被硬拷贝，可制作出IC的复制品。
近年来，为了解决这些课题，提出了PUF(物理不可克隆函数：PhysicallyUnclonableFunction)技术。PUF技术是利用制造离差来生成按每个IC而不同的唯一的个体识别信息的技术。以下，在本说明书中将通过PUF技术生成的个体识别信息称作“数字ID数据”。数字ID数据可以说是与IC的物理特性的离差建立了关联的各设备所固有的随机数数据。由于不能按每个IC人为地控制其物理特性，所以能够生成不能物理复制的数据。
另外，即使某种程度上能够进行物理特性的离差的控制，在利用制造时发生的随机的工序离差的情况下，通过PUF技术制作各IC所固有且唯一的数字ID数据也较容易。但是，故意制作事前决定的特定的个体识别信息在实际上是很困难的。在半导体工艺中在各种物理特性上产生制造离差。作为制造离差，例如可以举出半导体工艺中的掺杂量、氧化物厚度、沟道长、金属布线层的宽度及厚度、寄生电阻及寄生电容等。
作为具体的现有例，可以例示如特表2013－545340号公报及“A0.19pJ/bPVT-Variation-TolerantHybridPhysicallyUnclonableFunctionCircuitfor100％StableSecureKeyGenerationin22nmCMOS”SanuK.Mathew,etal.ISSCC2014(以下记作非专利文献1)那样的SRAMPUF。在这些例子中，利用以下现象：在SRAM的各存储单元中，主要根据晶体管的Vt离差(动作电压的离差)，电源投入时的初始值的数字数据容易成为1状态或容易成为0状态是不同的。这是搭载于各IC的SRAM的每个单元所固有的，是不同的。即，将向SRAM投入了电源时的初始值数据作为数字ID数据来使用。
特开2012－43517号公报是SRAM－PUF的变形例，利用SRAM的存储单元的不良位随机地发生的现象。进而，在国际公开WO2012/014291号公报及“耐タンパディペダブルVLSIシステムの開発·評価”TakeshiFujino，“ディペンダブルVLSIシステムの基盤技術”CREST2009年采用课题2012年度成绩报告资料(以下记作非专利文献2)中，介绍了称作判优器(Arbiter)PUF或故障(glitch)PUF的PUF技术。在判优器PUF及故障PUF中，利用具有栅极延迟或布线延迟而组合电路的输出相对于输入随机地变化的情况。根据制造离差而变化的栅极延迟或布线延迟为各IC中的固有的延迟量。因而，虽然按每个IC而不同，但在各IC中，相对于输入会输出大致相等的结果，所以能够生成数字ID数据。
这样，通过PUF技术，生成各IC所固有的作为随机数的数字ID数据作为不能复制的数据。该数字ID数据被用作将上述秘密密钥加密的设备密钥。通过设备密钥(数字ID数据)加密后的秘密密钥以被加密的状态保存到非易失性存储器中。即，记录在非易失性存储器中的加密秘密密钥仅能够用设备密钥解密为原来的秘密密钥数据。因此，即使通过窃取将非易失性存储器内的数据全部硬拷贝，由于各IC所固有的设备密钥(数字ID数据)不能复制，所以加密秘密密钥也不能复原而不能利用。
进而，由于通过PUF技术生成的数字ID数据是使用细微的制造离差生成的，所以通过生成时的温度环境或电源状态、还有老化等，可能在利用的物理特性上发生变动、在得到的数据中发生错误。因此，如非专利文献1所示，基于在制造时的检查工序中通过PUF技术生成的数字ID数据，运算纠错用的校验数据，将校验数据另行保存到非易失存储器等中。并且，当系统利用数字ID数据时，对于通过PUF技术生成的包含错误的数字ID数据，使用校验数据执行纠错处理，从而总是得到相同的ID数据。
这样，由于是包含错误的数据，所以可以认为是进行数据的纠正的非效率性的技术，这成为另一个重要的特征。由于每当通过PUF技术重新生成数字ID数据则在数据中不规则地发生错误，所以即使受到如上述的侧信道攻击那样的窃取攻击，数据样式也不固定，使解析变得非常困难，使安全性大幅提高。
这样，PUF技术是在安全地进行加密及相互认证方面提高安全性的重要的技术。
发明内容
有关本发明的一形态的非易失性存储装置具备：存储单元阵列，将多个存储单元以阵列状配置而成，该多个存储单元在可变状态下具有对应于不同的多个电信号的施加而电阻值在多个电阻值范围之间非易失性且可逆地转变的性质；控制电路，受理控制信号的输入；读出电路，基于输入到上述控制电路的上述控制信号，取得与上述多个存储单元的至少一部分的各自的上述电阻值有关的多个电阻值信息；以及运算电路，基于由上述读出电路取得的上述多个电阻值信息，计算二值化基准值；上述读出电路基于上述二值化基准值，对上述多个电阻值信息各自及与上述多个存储单元的与上述至少一部分不同的一部分的各自的上述电阻值有关的多个电阻值信息各自的至少一方，从两个值有选择地分配一个值，由此生成个体识别信息。
上述一般且特定的形态可以使用系统、方法及计算机程序安装，或使用系统、方法及计算机程序的组合来实现。
本发明的例示性的非易失性存储装置具有混载在IC中而保存数据的多个存储单元。由于能够使用该存储单元生成作为个体识别信息的数字数据，所以不发生面积的开销。数字数据被安全且稳定地生成，并且复制非常困难，所以能够提供一种对于近年来成为较大的威胁的侧信道攻击也具有较强的耐受性的PUF技术。
通过使用有关本发明的非易失性存储装置，能够使搭载非易失性存储装置的SoC及个人计算机中的用于固体识别的数字数据的位长容易地多位化。进而，不预测存储单元的电阻值与数字数据的关系便使芯片的复制变得很困难，能够强化安全。
附图说明
图1是表示有关本发明的实施方式的电阻变化型非易失性存储装置100的概略结构的一例的框图。
图2是表示有关本发明的实施方式的电阻变化型非易失性存储装置100具备的存储单元的概略结构的一例的剖视图。
图3是表示有关本发明的实施方式的电阻变化型非易失性存储装置具备的存储单元的电阻值范围的一例的曲线图。
图4是表示处于可变状态的双极型电阻变化元件的特性的一例的图。
图5是表示在现有技术文献中公开的、处于可变状态的单极型电阻变化元件的特性的一例的示意图。
图6是描绘了数字ID设置状态的规格化电阻值信息与关于该存储单元的离差的标准正态分布的偏差的关系的图。
图7是表示在向数字ID数据状态推移时在各种电压脉冲条件下推移时的离差分布的图。
图8是表示细丝(filament)的发生数按每个电阻变化元件而不同的图。
图9是表示在本发明的实施方式中从处于相同的可变电阻值范围中的存储单元连续读出电阻值的例子的图。
图10A是表示使用渗透模型(percolationmodel)模拟成形时的电阻变化层(例如局部区域)中的细丝的形成的结果的一例的图。
图10B是表示使用渗透模型(percolationmodel)模拟成形时的电阻变化层(例如局部区域)中的细丝的形成的结果的一例的图。
图11是表示将以如图3所示的数字ID设置状态写入的规定的位数的存储单元群的电阻值按每放置时间读出时的离差范围和电阻中央值的图。
图12是表示将写入的数字ID数据以如图11所示的初始的电阻中央值提取时的错误率与放置时间的关系的图。
图13是表示生成数字ID数据并向非易失性存储装置10写入的处理流程的一具体例的流程图。
图14是表示将数字ID数据再现的处理流程的一具体例的流程图。
图15是表示数字ID数据的例子的图。
图16是表示纠错前的数据错误率的推移的图。
图17是表示读出次数与累积错误率的关系的图。
图18是表示本发明的非易失存储装置的具体的结构例的框图。
图19是表示本发明的非易失性存储装置10具备的读出电路11的结构例的电路图。
图20A是将所选择的存储单元以放电方式读出的情况下的时间图。
图20B是将所选择的存储单元以充电方式读出的情况下的时间图。
图21是表示本发明的非易失性存储装置10具备的中央值检测电路25的结构例的图。
图22是表示中央值检测电路25的一变形例的图。
图23是表示中央值检测电路25实际计算电阻中央值的结果的图。
图24是表示中央值检测电路25的变形例的一例的框图。
图25是表示本发明的实施方式的变形例的框图。
图26是表示存储单元的规格化存储单元电流与由本发明的读出电路读出的电阻值信息的关系的图。
图27是表示有关本发明的应用例的通信系统500的结构例的框图。
具体实施方式
以下，参照附图说明有关本发明的非易失性存储装置等的实施方式。有关本发明的非易失性存储装置具有多个电阻变化型的非易失性存储单元，该非易失性存储单元通过利用至少1个以上的阈值判别电阻值来存储数据。
非易失性存储装置例如具备生成个体识别信息的功能。在非易失性存储装置中，基于所生成的个体识别信息进行数据的加密、解密，并且还进行相互间的认证。更具体地讲，有关本发明的非易失性存储装置具有将电阻变化存储器元件的内容读出、生成按每个芯片唯一的固有的随机数数据以作为至少部分地从该内容导出数字识别码的个体识别信息的功能。由此，能够妨碍电气性、物理性的复制。
非易失性存储装置例如可以搭载于搭载有在移动型电子货币中利用的IC芯片的卡中。在IC芯片中，除此以外还具备逻辑电路、易失性存储装置及微处理器。使用它们实现加密功能、数字签名及数字认证功能等各种信息安全功能。当执行这些功能时使用基于秘密密钥的数据加密。优选的是在集成电路(IC)卡内也如上述那样将秘密密钥安全地保管以使得不能复制。
(发明者们的研究)
为了实现上述秘密密钥的保管而使用上述PUF技术。将通过PUF技术得到的个体识别信息即随机数的数字ID数据作为设备加密密钥来将秘密密钥加密并向非易失性存储器保存。由于数字ID数据是在各IC中不同的随机数，所以使用它加密的数据也为各IC所固有的数据序列。即使将被加密的秘密密钥通过窃取等拷贝到别的IC中，由于不能复制的数字ID数据不会被拷贝，所以不能将原来的秘密密钥非法利用。
但是，对于IC卡那样的超小型设备，要求将体现PUF技术的用于生成数字ID数据的电路也高度地小型化。特别是由于基于PUF技术的数字ID数据在数据中包含有错误，所以需要纠错电路，如果错误量较多，则电路规模也随之变大。即，要求数据错误率较低且稳定、尽量降低需要的纠错能力来削减电路规模。进而，在不搭载电池的通常的IC卡中，需要以在通信时得到的无线供电下的电力在短时间内执行各种功能。即，在数字ID数据的生成中也同时要求超低功耗化和生成速度的高速化。所以，本发明者们作为能够应对这样的要求的数字ID数据的生成器而研究了一些现有技术。
在非专利文献2中，进行了作为现有例的各种PUF技术的基准测试。特别是，如果着眼于数字ID数据的错误率，则SRAMPUF及故障PUF在还考虑环境变化时最差会恶化到15％的数据错误率。如果考虑制造上的成品率，则需要容许20％以上的数据错误的纠错电路，电路规模对于IC而言过大。此外，在SRAMPUF的情况下的最新的研究中，如非专利文献1那样报告有极低错误的单元，但尽管使用22nm工艺，此时的存储单元的尺寸很大为4.66μm2。进而，在设置了特殊的PUF用的SRAM单元的情况下，元件的确定较容易，成为防篡改性的问题。
本发明者们将PUF技术的特征如以下这样进行了整理。可以考虑将PUF技术的特征主要总结为以下3点。
特征(1)：根据不能复制的物理现象，得到固有的数字ID数据(个体识别信息)。
特征(2)：物理现象仅能够通过动态的电路控制来得到，通过用探头的直接读取等静态的解析不能得到需要的物理现象。
特征(3)：在得到的数字ID数据中有错误，仅通过纠错电路才能够得到真的ID数据。
进而，本发明者们将对通过PUF技术得到的数字ID数据要求的主要的性能如以下这样进行了总结。
性能(1)：数字ID数据中包含的错误部位随机地变化，难以进行真的ID数据的预测。
性能(2)：通过PUF技术得到的数字ID数据有较高的随机性，为按每个IC唯一的固有数据。
性能(3)：即使采用PUF技术，为此应附加的电路的开销也较小，生成数字ID数据时的功耗较小。
性能(4)：通过使生成各数据位的生成电路的并行处理数变多，对于侧信道攻击具有耐受性。
性能(5)：数据的错误率较小，能够使纠错电路的电路规模变小。
性能(6)：对于生成数字ID数据的定时的制约较少，生成速度较高。
相对于上述特征及性能，在作为以往例周知的SRAM－PUF中，在性能(6)方面有较大的制约。SRAM－PUF在原理上仅在电源的投入时才能够得到。IC内部的SRAM由于作为数据高速缓冲存储器来利用，所以在基于PUF的ID数据生成时必须暂且将SRAM内的数据退避或丢弃，在系统动作上发生较大的制约。此外，作为其对策，为了使得在任意的定时生成，需要如非专利文献1那样另行设置PUF专用的单元，电路的开销增加，使性能(5)的要件显著下降。
进而，在使用SRAM的PUF的情况下，有引起数据错误的单元相同的趋向。即，由于动作稳定的单元和不稳定的单元是既定的，所以有包含错误的数字ID数据的样式受限的问题，有容易预测真的数字ID数据的课题。此外，在判优器PUF中，虽然消除了生成定时的制约、电路规模及生成速度等课题，但布线延迟及栅极延迟等的离差较大，所以缺乏ID数据的唯一性。此外，如在非专利文献2中指出的那样，数据错误率也非常大为15％，所以纠错电路的规模增加成为较大的课题。
(发明者们得到的认识)
本发明者们专门研究了有可能能够解决以上那样的课题的新的数字ID数据生成方法。结果，本发明者们发现电阻变化元件的被写入的电阻值以正态分布离散的现象，想到了根据电阻值的离差生成稳定的数字ID数据。
本发明的非限定性的例示的实施方式提供一种在安全性上更优越的用来生成数字ID数据的PUF技术。
电阻变化型的存储器元件通过规定的电压、极性、宽度的电脉冲施加而至少在第1电阻值状态和电阻值比第1电阻值状态小的第2电阻值状态之间变化。通常，对第1电阻值状态和第2电阻值状态分配数字数据(例如“0”和“1”)，作为信息保存。
这里，本发明者们着眼于属于上述第1电阻值状态、第2电阻值状态还有后述的初始状态中的某1个状态的单元群，将该单元群中包含的各单元根据其电阻值分类为两类。即，将该单元群中包含的各单元进行二值化(数字数据化)。各单元的电阻值离散，通过利用其离差将各单元变换为数字数据，能够提供可应用到更安全而稳定的加密技术等中的、以往所没有的数字ID数据的生成方法。这是由本发明者们得到的认识之一。
此外，能够将进行数字ID数据的生成的许多电路要素与作为通常的非易失性存储装置搭载的电路共用化。因此，能够大幅抑制为了数字ID数据的生成而增加的电路规模，能够高度地小型化。
进而，非易失性存储装置的数据读出在存储器阵列的构造上通过并行处理读出多个数据，所以能够使数字ID数据的生成速度也飞跃性地提高。同时，在侧信道攻击中也通过并行处理以并行数的总和施加辐射电磁波，所以能够提高对于攻击的耐受性。
基于本发明者们的认识，本发明的一形态的概要是以下这样的。
(项目1)作为本发明的一相同的非易失性存储装置具备：存储单元阵列，将多个存储单元以阵列状配置而成，该多个存储单元在可变状态下具有对应于不同的多个电信号的施加而电阻值在多个电阻值范围之间非易失性且可逆地转变的性质；控制电路，受理控制信号的输入；读出电路，基于输入到上述控制电路的上述控制信号，取得与上述多个存储单元的至少一部分的各自的上述电阻值有关的多个电阻值信息；以及运算电路，基于由上述读出电路取得的上述多个电阻值信息，计算二值化基准值；上述读出电路基于上述二值化基准值，对上述多个电阻值信息各自及与上述多个存储单元的与上述至少一部分不同的一部分的各自的上述电阻值有关的多个电阻值信息各自的至少一方，从两个值有选择地分配一个值，由此生成个体识别信息。
(项目2)例如在上述项目1所记载的非易失性存储装置中，也可以是，上述多个电阻值范围包括第1电阻值范围、以及电阻值比上述第1电阻值范围小的第2电阻值范围；上述多个存储单元各自在初始状态下，上述电阻值处于与上述第1电阻值范围及第2电阻值范围都不同的初始电阻值范围；上述多个存储单元各自通过被施加电应力，从上述初始状态变化为上述可变状态。
(项目3)例如在上述项目1或2所记载的非易失性存储装置中，也可以是，上述运算电路计算由上述读出电路取得的上述多个电阻值信息的中央值，作为上述二值化基准值。
(项目4)例如在上述项目3所记载的非易失性存储装置中，也可以是，上述读出电路基于上述多个电阻值信息各自与上述运算电路计算的上述二值化基准值的大小关系，取得多个第1误差信息；上述运算电路包括：灵敏度调整电路，基于上述多个第1误差信息和规定的系数，计算多个第2误差信息；以及累积加法电路，通过对上述二值化基准值加上上述多个第2误差信息，更新上述二值化基准值。
(项目5)例如在上述项目1至4的任一项所记载的非易失性存储装置中，也可以是，上述读出电路从上述多个存储单元中依次选择第1规定数量的第1多个存储单元，取得与所选择的上述第1多个存储单元各自的电阻值有关的第1多个电阻值信息，上述运算电路基于上述第1多个电阻值信息计算第1二值化基准值；上述读出电路从上述多个存储单元中依次选择与上述第1规定数量相同或不同的第2规定数量的第2多个存储单元，取得与所选择的上述第2多个存储单元各自的电阻值有关的第2多个电阻值信息，基于上述第1二值化基准值对上述第2多个电阻值信息各自从上述两个值有选择地分配1个值，由此生成第1个体识别信息。
(项目6)例如在上述项目5所记载的非易失性存储装置中，也可以是，上述运算电路对上述第1二值化基准值加上或减去规定的偏移值而取得第2二值化基准值；上述读出电路基于上述第2二值化基准值，对上述第2多个电阻值信息各自从上述两个值有选择地分配1个值，由此生成第2个体识别信息。
(项目7)例如上述项目5所记载的非易失性存储装置也可以是，还具备纠错及校验生成电路；上述控制电路预先使上述运算电路计算上述第1二值化基准值，使上述读出电路生成上述第1个体识别信息，使上述纠错及校验生成电路根据上述第1个体识别信息生成校验数据，并将上述校验数据保存到上述存储单元阵列内；在使用时，上述控制电路使上述运算电路计算上述使用时的上述第1二值化基准值，使上述读出电路生成上述使用时的上述第1个体识别信息，使上述纠错及校验生成电路使用保存在上述存储单元阵列内的上述校验数据对上述使用时的上述第1个体识别信息进行纠正，取得第3个体识别信息。
(项目8)例如上述项目5所记载的非易失性存储装置也可以是，还具备检测数据的随机性的随机数检验电路；上述随机数检验电路检验上述第1个体识别信息是否满足规定的随机数的基准并输出检验结果。
(项目9)例如上述项目2所记载的非易失性存储装置也可以是，还具备进行加密及解密的密码处理电路；上述密码处理电路将上述个体识别信息用作加密密钥，将被输入的数据加密而生成加密数据；上述加密数据作为第1种数据及第2种数据中的至少一方而被存储到上述存储单元阵列；上述第1种数据表示上述多个存储单元各自处于上述初始状态还是处于上述可变状态；上述第2种数据表示上述多个存储单元各自的上述电阻值处于上述第1电阻值范围中还是处于第2电阻值范围中。
(项目10)例如在上述项目9所记载的非易失性存储装置中，也可以是，上述读出电路将存储的上述加密数据及上述个体识别信息读出，向上述密码处理电路发送；上述密码处理电路将上述个体识别信息作为解码密钥，将上述加密数据解密。
(项目11)例如在上述项目1至10的任一项所记载的非易失性存储装置中，也可以是，上述多个存储单元分别具备：第1电极；第2电极；电阻变化元件，具有介于上述第1电极及上述第2电极之间的电阻变化层。
(项目12)例如在上述项目11所记载的非易失性存储装置中，也可以是，上述电阻变化层包括由绝缘体构成的层。
(项目13)例如在上述项目12所记载的非易失性存储装置中，也可以是，上述电阻变化层具有将由上述绝缘体构成的层贯穿的导电路径。
(项目14)例如在上述项目11至13的任一项所记载的非易失性存储装置中，也可以是，上述电阻变化层由包含金属氧化物的材料构成。
(项目15)例如在上述项目11至13的任一项所记载的非易失性存储装置中，也可以是，上述电阻变化层包括由包含缺氧型的金属氧化物的材料构成的层。
(项目16)例如在上述项目14或15所记载的非易失性存储装置中，也可以是，上述金属氧化物是过渡金属氧化物及铝氧化物的至少一方。
(项目17)例如在上述项目14或15所记载的非易失性存储装置中，也可以是，上述金属氧化物是钽氧化物、铪氧化物及锆氧化物的至少一种。
(项目18)例如在上述项目13所记载的非易失性存储装置中，也可以是，上述绝缘体包含金属氧化物；上述导电路径具有含氧率比上述金属氧化物低的缺氧型的金属氧化物。
(项目19)作为本发明的一形态的IC卡具备：上述项目1所记载的非易失性存储装置；以及输入输出接口部，被输入上述控制信号，输出与上述个体识别信息有关的信息。另外，这里与个体识别信息关联的信息包括个体识别信息本身。
(项目20)作为本发明的另一形态的方法，是用来认证上述项目6所记载的非易失性存储装置是正规的装置的认证方法，使用多个上述规定的偏移值，生成根据偏移值而不同的个体识别信息并保持在外部装置中；在出货后，当使用上述非易失性存储装置时，利用从外部输入的确定偏移值的挑战数据生成个体识别信息，将所生成的上述个体识别信息向上述外部装置发送，判断所生成的上述个体识别信息与预先保持在上述外部装置中的个体识别信息是否一致，在一致的情况下，认证为上述非易失性存储装置是正规的装置。
(项目21)作为本发明的再另一形态的方法，是使用上述项目5所记载的非易失性存储装置的加密方法，上述非易失性存储装置还具备进行加密及解密的密码处理电路；对上述非易失性存储装置输入数据，上述密码处理电路将上述个体识别信息用作加密密钥而将被输入的上述数据加密，生成加密数据，将上述加密数据存储。
(项目22)作为本发明的再另一形态的方法，是通过项目21所记载的加密方法加密的加密数据的解密方法，接受存储的上述加密数据，从上述非易失性存储单元的阵列中读出上述个体识别信息，上述密码处理电路将上述个体识别信息用作解码密钥，将上述加密数据解密。
在本发明中，组件、设备的全部或一部分、或图1、18、21、22、24、25及27所示的框图的功能模块的全部或一部分也可以通过包括半导体装置、半导体集成电路(IC)或LSI(largescaleintegration)的一个或一个以上的电子电路执行。LSI或IC既可以集成到一个芯片中，也可以将多个芯片组合而构成。例如，也可以将存储元件以外的功能模块集成到一个芯片中。这里称作LSI或IC，但根据集成程度而称呼方式不同，也可能被称作系统LSI、VLSI(verylargescaleintegration)或ULSI(ultralargescaleintegration)。在LSI的制造后能够编程的现场可编程门阵列(FieldProgrammableGateArray，FPGA)或能够进行LSI内部的接合关系的重构或LSI内部的电路划区的设置的可重构逻辑设备(reconfigurablelogicdevice)也可以以相同的目的使用。
进而，组件、装置或装置的一部分的全部或一部分的功能或操作可以通过软件处理来执行。在此情况下，软件被记录到一个或一个以上的ROM，光盘、硬盘驱动器等非暂时性的记录介质中，在由处理装置(processor)执行软件的情况下，软件使处理装置(processor)和周边的设备执行软件内的特定的功能。系统或装置也可以具备记录有软件的一个或一个以上的非暂时性的记录介质、处理装置(processor)及需要的硬件设备例如接口。(Inthepresentdisclosure，allorapartofanyofunit，device，partorportion，oranyoffunctionalblocksintheblockdiagramsshowninFIGs.1，18，21，22，24，25and27maybeimplementedasoneormoreofelectroniccircuitsincluding，butnotlimitedto，asemiconductordevice，asemiconductorintegratedcircuit(IC)oranLSI.TheLSIorICcanbeintegratedintoonechip，oralsocanbeacombinationofpluralchips.Forexample，functionalblocksotherthanamemorymaybeintegratedintoonechip.ThenameusedhereisLSIorIC，butitmayalsobecalledsystemLSI，VLSI(verylargescaleintegration)，orULSI(ultralargescaleintegration)dependingonthedegreeofintegration.AFieldProgrammableGateArray(FPGA)thatcanbeprogrammedaftermanufacturinganLSIorareconfigurablelogicdevicethatallowsreconfigurationoftheconnectionorsetupofcircuitcellsinsidetheLSIcanbeusedforthesamepurpose.
Further，itisalsopossiblethatallorapartofthefunctionsoroperationsoftheunit，device，partorportionareimplementedbyexecutingsoftware.Insuchacase，thesoftwareisrecordedononeormorenon－transitoryrecordingmediasuchasaROM，anopticaldiskoraharddiskdrive，andwhenthesoftwareisexecutedbyaprocessor，thesoftwarecausestheprocessortogetherwithperipheraldevicestoexecutethefunctionsspecifiedinthesoftware.Asystemorapparatusmayincludesuchoneormorenon－transitoryrecordingmediaonwhichthesoftwareisrecordedandaprocessortogetherwithnecessaryhardwaredevicessuchasaninterface.)
以下，参照附图说明基于这些认识的本发明的详细内容。
以下说明的实施方式都表示一具体例。在以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、步骤、步骤的顺序等只不过是一例，并不限定本发明。关于以下的实施方式的构成要素中的在表示本发明的最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素进行说明。此外，关于图中带有相同标号的构成要素有时省略说明。此外，附图为了容易理解而将各个构成要素示意地表示，关于形状及尺寸比等有不是正确的显示的情况。此外，在制造方法中，根据需要可以将各工序的顺序等变更，并且能够追加其他公知的工序。
(实施方式1)
(在本发明中使用的电阻变化型非易失性存储装置的概要)
图1是表示有关第1实施方式的电阻变化型非易失性存储装置100的概略结构的一例的框图。此外，图2是表示有关第1实施方式的电阻变化型非易失性存储装置100所具备的存储单元的概略结构的一例的剖视图。
在图1所示的例子中，本实施方式的电阻变化型非易失性存储装置100至少具备存储单元阵列90和控制装置93。另外，控制装置并不一定需要是电阻变化型非易失性存储装置的一部分，也可以使用连接在装置外的控制装置进行以下说明的动作。
存储单元阵列90具有将多个存储单元91配置为阵列状的结构。
控制装置93从电阻值处于相同的电阻值状态的存储单元91群取得多个电阻值信息，检测电阻值信息的离差的中央值。基于检测出的中央值，判定对处于相同的电阻值状态的存储单元群的各存储单元进一步分配0或1的数字数据的哪一个值，生成数字ID数据。所谓相同的电阻值状态，是指为了分配数字信息的1状态而使用的1个电阻值范围。
通常，在非易失性存储装置中，当对存储单元所具有的物理量分配例如作为数字量的最小单位的2值信息时，根据该物理量是属于规定的阈值以上的某个范围还是小于规定的阈值的某个范围，来改变分配2值信息的哪一个。在近年来的非易失性存储装置中具备纠错电路。根据纠错电路的纠错处理，即使在一部分的存储单元的物理量没有进入到为了分配2值信息而预先设想的范围中的情况下，也能够将从该物理量得到的2值信息正确地复原。这意味着形成数字ID数据的存储单元群中的一部分也可以不在相同的电阻值范围中。作为本说明书的定义，只要比构成数字ID数据的存储单元群的至少一半多的存储单元处于相同的电阻值状态，则能够实现本发明中的各功能。
当生成作为电阻变化型非易失性存储装置100的个体识别信息利用的数字ID数据时，利用各电阻值属于相同的电阻值范围的多个非易失性存储单元。对于该多个非易失性存储单元不写入用户数据。即，不进行电阻值的改写。各非易失性存储单元的电阻值被固定在预先设定的电阻值范围。各电阻值在相同的电阻值范围内离散，其离差成为电阻变化型非易失性存储装置100的固有信息。“电阻值范围”的详细情况参照后述的图3详细地说明。
所谓“电阻值信息”，是与电阻值具有相关关系的信息，既可以是电阻值本身，也可以是根据电阻值增减的值。作为根据电阻值增减的值，可以是例如后述那样的与存储单元并联连接的电容器中积蓄的电荷经由被选择的存储单元被放电的放电时间、或相反使规定的定电流流过放电后的电容器中而充电到规定的水平的充电时间。该放电时间或充电时间也可以是以规定的时钟周期计数的计数值等。另外，电容器并不限定于是元件，例如也可以是布线等的寄生电容。
电阻值信息可以是由规定的解析力的读出放大器测定的值。或者，电阻值信息也可以是通过判定由读出放大器测定的值符合利用阈值划分的多个电阻值范围中的哪一个来得到的值。在此情况下，多个电阻值范围分别也可以是将一部分的电阻值范围更细地划分的范围。
在图2所示的例子中，存储单元91所具备的电阻变化元件120具备基底层122、第1电极124、电阻变化层126和第2电极128。各个存储单元也可以与用来选择特定的存储单元的晶体管或二极管等选择元件连接，但在图2中没有图示而省略。
存储单元91具有能够取通过被施加不同的多个电信号而电阻值在多个可变电阻值范围之间可逆地转变的可变状态的性质。
图3是表示有关第1实施方式的电阻变化型非易失性存储装置所具备的存储单元的电阻值范围的一例的曲线图。如在图3中例示的那样，存储单元91可以至少具备可变状态和初始状态这两个状态。
所谓“初始状态”，是指电阻值处于与可变电阻值范围中的哪一个都不重复的初始电阻值范围的状态。处于初始状态的存储单元只要不进行成形就不成为可变状态。所谓“成形(forming)”，是指对存储单元施加规定的电应力、使存储单元向存储单元的电阻值在多个可变电阻值范围之间可逆地转变的状态变化。
为了成形而施加的电应力(成形应力)既有例如是具有规定的电压和时间宽度的电脉冲的情况，也有将多个电脉冲组合而得到的情况。成形应力也可以是累积性的应力。在此情况下，当应力的累积量超过规定量时，存储单元91(图1)从初始状态转变为可变状态。
在本实施方式中，假设存储单元91具有在制造后如果不进行成形则不会成为电阻值在多个可变电阻值范围之间可逆地转变的状态的性质。即，假设在通过半导体工艺等制造后被施加成形应力前的电阻变化元件处于初始状态而进行说明。
但是，该性质是一例，不是必须的。存储单元91也可以不是能够取初始状态的元件，例如也可以是仅具有可变状态的所谓无成形的元件。
[电阻变化元件的结构]
在图2所示的例子中，电阻变化元件120具有在第1电极124与第2电极128之间夹着电阻变化层126的结构。电阻变化层126例如可以由金属氧化物、更详细地讲例如由过渡金属氧化物构成。处于可变状态的存储单元91的电阻变化元件120具有通过对第1电极124与第2电极128之间施加电信号、第1电极124与第2电极128之间的电阻值在多个可变电阻值范围之间可逆地转变的性质。
处于初始状态的存储单元91的电阻变化元件120的电阻变化层126也可以将第1电极124与第2电极128之间绝缘。所谓绝缘，具体而言可以为2MΩ以上。电阻变化元件120的电阻变化层126也可以具备由绝缘体构成的层。所谓绝缘体，具体而言可以为电阻率是30Ω·m以上的材料。通过使电阻变化元件120的电阻变化层126由绝缘体构成，能够稳定地维持初始状态的存储单元的电阻特性。
与通过电信号的施加而电阻值变化的可变状态的电阻变化元件不同，初始电阻值范围可以通过电阻变化元件的材料、大小、形状及制造条件等在某种程度上进行调整。例如，特别在电阻变化层126是层叠构造的情况下，可以通过氧浓度较高的层的厚度、形成时的氧浓度来任意地调整，但不能按个别的存储单元进行调整。
上述那样的初始状态与通过电信号的施加而电阻值转变的可变状态相比更稳定。因此，利用初始状态与可变状态的差异，能够稳定地保持数据。
初始电阻值范围例如可以为对处于初始状态的元件施加比使处于可变状态的元件的电阻值在多个可变电阻值范围之间变化的电信号及成形应力都小的电压来读出时得到的电阻值的范围。
另外，成形应力由对存储单元91施加的电压振幅的量、脉冲的宽度及累积施加时间等决定，各个值可以按存储单元阵列90内的每个存储单元91而不同。另外，所谓累积施加时间，例如是指电阻状态从初始状态变化为可变状态为止所施加的电脉冲的脉冲宽度的合计。因此，对作为成形应力而需要的最低限度的电应力进行规定的参数的具体的值，是按作为对象的每个存储单元91元件变化为可变状态为止所施加的电应力的电压、脉冲宽度及累积施加时间等的值，不是绝对的固定值而是具有规定的离差的值。并且，推测这样的每个元件的成形中的电应力的离差成为其后的处于可变电阻值范围中的各单元的电阻值的离差的原因，难以按每个元件人为地进行控制。
另外，成形应力通常比为了使处于可变状态的存储单元的电阻值在多个可变电阻值范围之间可逆地变化而施加的电信号强。具体而言，成形应力可以在电压的绝对值、脉冲宽度及累积施加时间中的至少某一个上比为了使处于可变状态的存储单元的电阻值变化而施加的电信号大。
将在可变状态下虽然电压及脉冲宽度等不同、但通过施加同极性的电信号而电阻值变化的元件称作单极型电阻变化元件。更具体地讲，例如，如果以从第2电极128向第1电极124流过电流的朝向以+2V施加1μSec宽度的电信号(电脉冲)，则电阻变化元件的电阻值变化为规定的高电阻电平(第1电阻值范围：也称作HR电平)，同样如果以从第2电极128向第1电极124流过电流的朝向以+4V施加50nSec宽度的电信号，则电阻变化元件的电阻值变化为规定的低电阻电平(第2电阻值范围：也称作LR电平)。将这样的通过施加同极性的电信号而电阻值可逆地变化的元件称作单极型电阻变化元件。
另一方面，将在可变状态下通过施加不同极性的电信号而电阻值变化的元件称作双极型电阻变化元件。更具体地讲，如果以从第2电极128向第1电极124流过电流的朝向以+2V施加50nSec宽度的电信号，则电阻变化元件的电阻值变化为规定的高电阻电平(第1电阻值范围：也称作HR电平)，相反，如果以从第1电极124向第2电极128流过电流的朝向以+2V施加50nSec宽度的电信号，则电阻变化元件的电阻值变化为规定的低电阻电平(第2电阻值范围：也称作LR电平)。将这样的通过施加相反极性的电信号而电阻值可逆地变化的元件称作双极型电阻变化元件。
当然，在双极型电阻变化元件中，例如为了使动作稳定，不仅使极性不同，还可以通过在变化为HR电平的情况下(也称作高电阻化)施加的电信号和变化为LR电平的情况下(也称作低电阻化)施加的电信号中使脉冲宽度或电压的绝对值不同。
电阻变化层126也可以由金属氧化物构成。电阻变化层126也可以具备由缺氧型的金属氧化物构成的层。构成电阻变化层126的金属氧化物也可以是过渡金属氧化物及铝氧化物的至少某一方，也可以是钽氧化物，铁氧化物，铪氧化物及锆氧化物的至少某一种。
对于单极型电阻变化元件的电阻变化层的材料，可以使用钛(Ti)氧化物、镍(Ni)氧化物、铝(Al)氧化物等。另一方面，对于双极型电阻变化元件的电阻变化层的材料，可以使用钽(Ta)氧化物、铪(Hf)氧化物、铝(Al)氧化物、铁(Fe)氧化物等。
即使在使用相同材料的氧化物的情况下，也有通过与电极材料的组合及氧化物的层叠构造等而能够得到单极型电阻变化元件及双极型电阻变化元件双方的情况。另外，如果对于电阻变化层的材料使用钽氧化物，则电阻变化元件呈现良好的特性，所以在本实施方式中特别详细地例示。
对于第1电极124及第2电极128的材料，例如可以使用铱(Ir)、白金(Pt)、钨(W)、铜(Cu)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)及氮化钛铝(TiAlN)等。
另外，在图2所示的例子中，第1电极124与第2电极128相比面积大，但并不限定于此。例如可以将第1电极124应用为布线的一部分等，匹配于半导体工艺适当做成最优的形状。基底层122也同样能够根据半导体工艺适当地省略或变更。
电阻变化层126也可以将连接到第1电极124的第1电阻变化层和连接到第2电极128的第2电阻变化层的至少两层层叠而构成。
第1电阻变化层可以由缺氧型的第1金属氧化物构成，第2电阻变化层可以由缺氧度比第1金属氧化物小的第2金属氧化物构成。第2电阻变化层也可以是由绝缘体构成的层。在第2电阻变化层中，形成有对应于电脉冲的施加而缺氧度可逆地变化的微小的局部区域。可以想到局部区域包含由氧空位构成的细丝。局部区域也可以是将第2电阻变化层贯穿的导电路径。绝缘体由金属氧化物构成，导电路径也可以由与绝缘体相比含氧率低的缺氧型的金属氧化物构成。
所谓“缺氧度”，是指在金属氧化物中，相对于构成其化学计量的组成(在存在多个化学量论的组成的情况下是其中电阻值最高的化学计量的组成)的氧化物的氧的量的、不足的氧的比例。化学计量的组成的金属氧化物与其他组成的金属氧化物相比更稳定且具有更高的电阻值。
例如，在金属为钽(Ta)的情况下，上述定义的化学计量的组成的氧化物是Ta2O5，所以可以表现为TaO2.5。TaO2.5的缺氧度是0％，TaO1.5的缺氧度为缺氧度＝(2.5－1.5)/2.5＝40％。此外，氧过剩的金属氧化物的缺氧度为负值。另外，在本说明书中，只要没有特别说明，则设为缺氧度包括正值、0、负值而进行说明。
缺氧度较小的氧化物由于更接近于化学计量的组成的氧化物，所以电阻值较高，缺氧度较大的氧化物由于更接近于构成氧化物的金属，所以电阻值较低。
所谓“含氧率”，是氧原子在总原子数中所占的比率。例如，Ta2O5的含氧率是氧原子在总原子数中所占的比率(O/(Ta+O))，为71.4atm％。因而，缺氧型的钽氧化物含氧率比0大，比71.4atm％小。例如，在构成第1金属氧化物的金属和构成第2金属氧化物的金属是同种的情况下，含氧率与缺氧度为对应关系。即，当第2金属氧化物的含氧率比第1金属氧化物的含氧率大时，第2金属氧化物的缺氧度比第1金属氧化物的缺氧度小。
构成电阻变化层的金属也可以使用钽以外的金属。作为构成电阻变化层的金属，可以使用过渡金属及铝(Al)中的至少某一种。作为过渡金属，可以使用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)、镍(Ni)、铁(Fe)等。过渡金属由于能够取多个氧化状态，所以能够通过氧化还原反应实现不同的电阻状态。
例如，在使用铪氧化物的情况下，在设第1金属氧化物的组成为HfOx的情况下x是0.9以上且1.6以下，并且在设第2金属氧化物的组成为HfOy的情况下y比x的值大的情况下，能够使电阻变化层的电阻值稳定地高速变化。在此情况下，第2金属氧化物的膜厚也可以为3～4nm。
此外，在使用锆氧化物的情况下，在设第1金属氧化物的组成为ZrOx的情况下x是0.9以上且1.4以下，并且在设第2金属氧化物的组成为ZrOy的情况下在y比x的值大的情况下，能够使电阻变化层的电阻值稳定地高速变化。在此情况下，第2金属氧化物的膜厚也可以为1～5nm。
构成第1金属氧化物的第1金属和构成第2金属氧化物的第2金属也可以使用不同的金属。在此情况下，第2金属氧化物也可以与第1金属氧化物相比缺氧度小即电阻高。通过做成这样的结构，在电阻变化时施加到第1电极124与第2电极128之间的电压中对第2金属氧化物分配更多的电压，能够更容易引起在第2金属氧化物中发生的氧化还原反应。
此外，在将构成作为第1电阻变化层的第1金属氧化物的第1金属和构成作为第2电阻变化层的第2金属氧化物的第2金属使用相互不同的材料的情况下，第2金属的标准电极电位也可以比第1金属的标准电极电位低。标准电极电位的值越高表示越不易氧化的特性。由此，在标准电极电位相对低的第2金属氧化物中不易发生氧化还原反应。另外，电阻变化现象可以认为是通过以下情况显现的，该情况为：在形成在电阻较高的第2金属氧化物中的微小的局部区域中发生氧化还原反应而细丝(导电路径)变化，由此其电阻值(缺氧度)变化。
例如，通过在第1金属氧化物中使用缺氧型的钽氧化物(TaOx)、在第2金属氧化物中使用钛氧化物(TiO2)，能够得到稳定的电阻变化动作。钛(标准电极电位＝－1.63eV)是标准电极电位比钽(标准电极电位＝－0.6eV)低的材料。这样，通过在第2金属氧化物中使用标准电极电位比第1金属氧化物低的金属的氧化物，在第2金属氧化物中更容易发生氧化还原反应。作为其他组合，可以在作为高电阻层的第2金属氧化物中使用铝氧化物(Al2O3)。例如，也可以在第1金属氧化物中使用缺氧型的钽氧化物(TaOx)，在第2金属氧化物中使用铝氧化物(Al2O3)。
层叠构造的电阻变化层中的电阻变化现象都可以认为是在形成在电阻较高的第2金属氧化物中的微小的局部区域中发生氧化还原反应而局部区域中的细丝(导电路径)变化，由此其电阻值变化。
即，当对连接到第2金属氧化物的第2电极128以第1电极124为基准施加了正电压时，电阻变化层中的氧离子被向第2金属氧化物侧拉近。由此，在形成在第2金属氧化物中的微小的局部区域中发生氧化反应，缺氧度减少。结果，可以想到局部区域中的细丝变得不易相连，电阻值增大。
相反，当对连接到第2金属氧化物的第2电极128以第1电极124为基准施加了负电压时，第2金属氧化物中的氧离子被向第1金属氧化物侧推动。由此，在形成在第2金属氧化物中的微小的局部区域中发生还原反应，缺氧度增加。结果，可以想到局部区域中的细丝变得容易相连，电阻值减小。
与缺氧度更小的第2金属氧化物连接的第2电极128例如由白金(Pt)、铱(Ir)、钯(Pd)等标准电极电位比构成第2金属氧化物的金属及构成第1电极124的材料高的材料构成。此外，与缺氧度更高的第1金属氧化物连接的第1电极124例如也可以由钨(W)、镍(Ni)、钽(Ta)、钛(Ti)、铝(Al)、氮化钽(TaN)、氮化钛(TiN)等标准电极电位比构成第1金属氧化物的金属低的材料构成。标准电极电位的值越高表示越不易氧化的特性。
即，第2电极128的标准电极电位V2、构成第2金属氧化物的金属的标准电极电位Vr2、构成第1金属氧化物的金属的标准电极电位Vr1及第1电极124的标准电极电位V1也可以满足Vr2<V2及V1<V2的关系。还可以满足V2>Vr2及Vr1≥V1的关系。
通过做成上述结构，在第2电极128与第2金属氧化物的界面附近的第2金属氧化物中，有选择地发生氧化还原反应，能够得到稳定的电阻变化现象。
更优选的是，电阻变化层126至少具有将具有由TaOx(其中，0≤x<2.5)表示的组成的第1电阻变化层和具有由TaOy(其中，x<y<2.5)表示的组成的第2电阻变化层层叠而成的层叠构造。当然可以适当配置其他层，例如由钽氧化物以外的金属氧化物构成的第3电阻变化层等。
这里，TaOx也可以满足0.8≤x<1.9，TaOy也可以满足2.1≤y<2.5。第2含钽层的厚度也可以是1nm以上且8nm以下。通过将缺氧度不同的层层叠，能够决定双极型中的电阻变化的方向。例如，将第2电阻变化层配置在第2电极128侧，将第1电阻变化层配置在第1电极124侧。根据该结构，通过从第2电极128侧向第1电极124侧流过电流的朝向的电压施加而高电阻化，通过反向流过电流的朝向的电压施加而低电阻化。当然，如果构成为将第2电阻变化层与第1电极124相接、将第1电阻变化层与第2电极128相接，则电阻变化和电压施加的朝向的关系反过来。
[可变状态下的电阻变化元件的特性]
图4是表示处于可变状态的双极型电阻变化元件的特性的一例的图。图4的元件的结构至少具有层叠了第1含钽层和第2含钽层的层叠构造，所述第1含钽层具有第1电极124的材料用TaN表示、第2电极128的材料用Ir表示、电阻变化层126的材料用TaOx(其中，0<x<2.5)表示的组成，第2含钽层具有用TaOy(其中，x<y)表示的组成；第1含钽层与第1电极124相接，第2含钽层与第2电极128相接。以TaOx满足0.8≤x≤1.9、TaOy满足2.1≤y≤2.5的方式制造。第2含钽层的厚度是8nm以下，电阻变化层126整体的厚度是50nm以下。向各电极的接触面积与在图3的测定中使用的电阻变化元件相等。
图4的横轴表示施加的电信号的电压，在纵轴上表示施加电信号后的电阻变化元件的电阻值(电阻值根据施加了读出电压VR时的电流计算)。如果从图中的开始的位置起向正极性侧将电压电平逐渐提高，则从施加电压超过+1.1V时起电阻值逐渐上升，在施加电压为+2.0V时达到约100kΩ。相反，如果向负极性侧将电压电平逐渐降低而超过－1.1V则低电阻化为约10kΩ左右，可知回到开始的电阻值。此时，电阻变化层126将第2电阻变化层配置在第2电极128侧，将第1电阻变化层配置在第1电极124侧。将使得从第2电极128向第1电极124流过电流的电信号的施加定义为正极性施加。在正极性施加中，电阻变化元件120变化为HR电平。此外，将电流向反向流动的施加定义为负极性施加。在负极性施加中，电阻变化元件120变化为LR电平。如果设使得从LR向HR变化的电压电平为高电阻化电压(VH)、使得从HR向LR变化的电压电平为低电阻化电压(VL)，则在图4的情况下，可知如果其绝对值为|VH|＝|VL|＝2.0V左右，则能够使用共通的电源电压充分地将低电阻状态和高电阻状态可逆地推移。
图5是表示在IEDMTechnicalDigest.13－15Dec.2004，p.587中公开的处于可变状态的单极型电阻变化元件的特性的一例的示意图。如该论文所示，可知具有由NiO、TiO2、HfO2、ZrO2构成的电阻变化层的电阻变化元件呈现单极特性，并且由这些过渡金属氧化物构成的电阻变化层在刚制造后是绝缘体，并且通过施加成形应力的工艺形成导电路径，转变为可变状态。
通过电阻变化层的材料与电极的组合、以及在电阻变化材料中掺杂的杂质的材料等，能够得到在正电压侧及负电压侧都对称地以单极型电阻变化的元件。图5例示这样的元件的特性。
在图示的例子中，如果偏压的绝对值超过0.5V则元件向重置状态即HR电平推移，如果偏压的绝对值超过1.0V则元件向设置状态即LR电平推移。在这样的元件中，通过施加同极性而电压不同的电信号，能够使得在两个电阻状态之间可逆地转变。但是，如果是图5那样的特性的单极型电阻变化元件，则如果进行控制以使得通过施加+0.5V以上且小于+1V的正极性的电信号而高电阻化、通过施加－1V以下(绝对值为1V以上)的负极性的电信号而低电阻化，则也可以作为双极型电阻变化元件使用。在本实施方式中，能够使用双极型及单极型的任何类型。
电阻变化元件也可以通过施加的电信号的电压(绝对值)、宽度及次数等的组合而作为电阻值在3以上的可变电阻值范围之间可逆地转变的多值存储器使用。例如，作为电阻变化层而使用钽氧化物的元件呈现良好的特性，能够应用到多值存储器。
通过截面解析观察到，这样的电阻变化元件(ReRAM元件)的电阻变化通过在电阻变化层126内产生将第2电极128与第1电极124电连接的导电性路径而发生。此时发现，导电性路径的直径是30～10nm以下，比最前端的通过微细的半导体工艺制作的布线宽度更小。即在上述中说明的电阻变化元件的特性即使通过作为平版印刷加工的极限的超微细半导体工艺制造也能够维持同样的稳定的电阻变化的特性。
此外，形成电阻变化元件(ReRAM元件)的电阻变化层的工艺不需要超过几百℃那样的高温处理。因此，不会通过加热工艺而使对C－MOS晶体管的特性劣化。即电阻变化元件与闪存存储器等使用浮动栅极型晶体管的存储器元件相比具有与半导体工艺的亲和性非常优越、即使制造工艺的微细化进展、电阻变化的可靠性也不会下降的特征。因此，例如在控制器等的逻辑电路和电阻变化元件形成到同一芯片上的情况下，也能够在抑制对逻辑电路的特性的影响的同时形成电阻变化元件。此外，通过使工艺与逻辑电路共通化，能够降低制造成本。
所谓可变状态，是指通过施加不同的多个电信号而电阻值能够在多个可变电阻范围之间可逆地转变的状态。
存储单元阵列90具备的多个存储单元91也可以包括可变状态的存储单元和初始状态的存储单元。在存储单元阵列90中，也可以利用各存储单元91处于初始状态还是处于可变状态的差异来记录数据。
在存储单元阵列90中，能够利用后述的第1种数据、第2种数据及第3种数据中的某一种将数据记录到各存储单元91中。存储单元阵列90也可以包括记录有第3种数据的存储单元91和记录有第1种数据及第2种数据中的某一方或双方的存储单元91。
初始电阻值范围及可变电阻值范围可以设定为刚制造后的存储单元91的电阻值进入初始电阻值范围但不进入可变电阻值范围。初始电阻值范围及可变电阻值范围可以设定为变化为可变状态后的存储单元91的电阻值进入可变电阻值范围但不进入初始电阻值范围。具备电阻变化元件的非易失性存储元件的存储单元能够具备这样的特性是周知的。通过使用公知的各种材料，能够制造出具备这样的特性的存储单元91。
初始状态的存储单元91包括受到不是成形应力的某种电应力的状态，该成形应力是使得变化为可变状态的电应力。初始状态的存储单元91包括从刚制造后的电阻值受到不是成形应力的某种电应力等而电阻值在初始电阻值范围内变化的状态。
控制装置93也可以构成为，通过判定所选择的存储单元91是处于初始状态还是处于可变状态，能够将记录的数据读出。
图3所示的例子中的元件的结构中，第1电极124的材料是TaN(氮化钽)，第2电极128的材料是Ir(铱)，电阻变化层126的材料是钽氧化物，电阻变化层126整体的厚度是50nm以下，具有氧浓度不同的2层的层叠构造。与第1电极124相接的层是氧浓度较低的层，如果设组成为TaOx，则0<x<2.5。与第2电极128相接的层是氧浓度较高的层，如果设组成为TaOy，则y≥2.1，厚度是5.5nm左右。第1电极124与电阻变化层126的接触面及第2电极128与电阻变化层126的接触面的面积是0.25μm2以下。
接着，具体地说明存储单元的状态的变化。以下使用“HR状态”及“LR状态”这样的词。所谓“HR状态”，是指被施加了HR脉冲(高电阻化脉冲)的存储单元的状态。所谓“LR状态”，是指被施加了LR脉冲(低电阻化脉冲)的存储单元的状态。
成形应力累积性地施加电压为+3.5V、脉冲宽度为5μSec的脉冲。通过按每个单元施加适当的累积脉冲，图3的处于(1)初始状态的存储单元向(2)初次HR状态推移。推移到初次HR状态后，施加电压为－2.4V、脉冲宽度为50nSec的低电阻化脉冲(用来使元件的电阻值从第1电阻值范围向第2电阻值范围变化的脉冲：第2电信号)。由此推移到(3)数字ID设置状态。通过对处于数字ID设置状态的单元进而施加作为高电阻化脉冲(用来使元件的电阻值从第2电阻值范围向第1电阻值范围变化的脉冲：第1电信号)的电压为+1.8V、脉冲宽度为50nSec的脉冲而向第1电阻值范围变化。这以后的存储单元成为可变状态的单元。即，在用于本发明的数字ID数据的情况下以图3的(3)数字ID设置状态保留而利用。另外，在本发明的例子中，例示了将图3(3)的状态作为数字ID数据利用，但在(1)的初始状态下也有由不能复制的制造上的离差带来的电阻值的离差，所以能够应用后述的方式来利用。
另外，脉冲施加的工序并不限定于上述次序。例如(3)的数字ID设置状态也可以在存储器元件成为可变状态以后多次交替地重复第1电信号和第2电信号，使HR状态和LR状态多次转变，最终成为LR状态而将工序结束，将最后被设置的状态作为(3)的数字ID设置状态。
参照图6说明图3的(3)数字ID设置状态的电阻值离差的特性。
图6是描绘了(3)数字ID设置状态的规格化电阻值信息与关于该存储单元的离差的标准正态分布的偏差的关系的图。
如图6所示，存储单元的正态分布相对于电阻值信息大致以直线分布。因此，分布的离差表示是极其随机性的分布现象。如图6所示，检测离差分布的中央值的电阻值信息(也称作中央电阻值或二值化基准值)，比较与中央电阻值的大小关系，分配给数字数据的1或0。并且，通过利用电阻值离差的随机性，能够按每个非易失性存储装置制作唯一且随机性的数字ID数据。
参照图7对本发明的数字ID数据不能复制的理由进行说明。图7表示当推移到上述(3)数字ID数据状态时在各种电压脉冲条件下推移时的离差分布。是包括从作为晶体管耐压的上限的3.3V且脉冲宽度也具有通常的10万倍的10ms的强有力的能量的条件到2V的比通常弱的脉冲条件在内观察离差的图。通常在脉冲能量较弱的施加条件和较强的施加条件下，当在被写入的电阻值的分布间有明确的窗口时，能够使用两个施加条件写入任意的数据。但是，由图可知，虽然有分布的偏倚及最大/最小值的稍稍的差，但总体上全部的条件的分布的中央值与其他条件的分布重叠。即，可知是以中央值为基准人为地改变写入条件、区分写入、将任意的数据写入这样复制在原理上不能进行的离差现象。
作为如图7那样在处于相同的电阻值范围的存储单元群中分布为电阻值较低的存储单元和较高的存储单元的理由，除了电阻变化元件的工艺离差及形状离差以外，例如可以想到随机地产生成形完成的存储单元。
如上所述，金属氧化物中的空位按每个存储单元随机地配置，通过成形将这些空位之间相连而形成细丝。因此，本发明者们事前通过实验确认了即使在对处于初始状态的多个存储单元施加了一定的电应力的情况下，成形完成的存储单元在统计上离散地发生。因此，即使在对多个存储单元施加一样的应力的情况下，也有概率地形成细丝，变化为上述(2)初次HR状态的时间按每个元件而不同。因此，电阻变化元件内的金属氧化物中的空位的数量或密度按每个元件而离散。空位的密度及个数的离差是每个元件所固有的，由此带来的电阻值的大小也是每个元件所固有的。
图8表示细丝的发生数量按每个电阻变化元件而不同。通过初始化脉冲施加(Forming)，氧空位的发生部位和密度在每个元件中是随机的。此外，缺陷发生得相对较多的元件的电阻变低，缺陷相对较少的元件的电阻变高，发生离差。并且，这样的离差是不能控制的。
如图8所示，在氧空位的形成较多、容易形成细丝路径的情况下，该电阻变化元件的电阻值变得更低。另一方面，在即便是一部分但有氧空位的密度较低的部分的情况下不易形成细丝路径，所以该电阻变化元件的电阻值变得更高。各元件的电阻值离散，不能人为地控制这样的离差。另外，可以推测，只要是通过氧空位等相连而形成细丝路径的材料，则能够通过同样的机理来说明。
另外，在图2的存储单元构造中，关于电压，将以第1电极124为基准向第2电极128施加正电压的情况设为正极性。
作为其他例，也可以是，第1电极124及第2电极128的材料为白金(Pt)，电阻变化层126的材料为铪氧化物，电阻变化层126的厚度为30nm，使元件区域的直径为3μm的圆形。另外，在电阻变化层126为HfO1.6的情况下，初始电阻值是几MΩ左右，高电阻值范围为1000～3000Ω左右，低电阻值范围为100～300Ω左右。在此情况下，成形应力例如累积地施加电压为2～3V、脉冲宽度为100nSec的脉冲。低电阻化脉冲的电压是+1.0V，脉冲宽度是100nSec，高电阻化脉冲的电压是－1.3V，脉冲宽度是100nSec。
[关于阈值]
在图3所示的例子中，初始电阻值范围的下限是全部的可变电阻值范围的上限以上。具体而言，初始电阻值范围的下限也可以是多个可变电阻值范围中的电阻值最大的范围的上限以上。更具体地讲，初始电阻值范围的下限也可以等于两个可变电阻值范围中的电阻值最大的第1电阻值范围的上限。
在图3所示的例子中，第1阈值是初始电阻值范围的下限以下、并且多个可变电阻值范围中的电阻值最大者的上限以上的值。具体而言，第1阈值也可以是初始电阻值范围的下限、多个可变电阻值范围中的电阻值最大者的上限的值。更具体地讲，第1阈值也可以等于两个可变电阻值范围中的电阻值最大的第1电阻值范围的上限。另外，具有与第1阈值相等的值的电阻值也可以属于初始电阻值范围，也可以属于多个可变电阻值范围中的电阻值最大者。
在图3所示的例子中，第2阈值是多个可变电阻值范围中电阻值最大者的下限以下、并且多个可变电阻值范围中的电阻值最小者的上限以上的值。具体而言，第2阈值也可以是两个可变电阻值范围中的电阻值最大的第1电阻值范围的下限以下、并且两个可变电阻值范围中的电阻值最小的第2电阻值范围的上限以上的值。更具体地讲，第2阈值也可以等于第1电阻值范围的下限或第2电阻值范围的上限。此外，第1电阻低范围和第2电阻值范围也可以邻接。即，规定第1电阻值范围的两个端点中的较小端点的值与规定第2电阻值范围的两个端点中的较大端点的值也可以一致。另外，具有与第2阈值相等的值的电阻值也可以属于多个可变电阻值范围中的包含比第2阈值大的电阻值的电阻值范围，也可以属于包含比第2阈值小的电阻值的电阻值范围。
根据存储单元91的结构，也有刚制造后的存储单元91的电阻值比任一个可变电阻值范围都小的情况。即，有初始电阻值范围比可变电阻值范围小的情况。具体而言，例如在存储单元91具备在电阻变化层中使用铁氧化物的电阻变化元件的情况下，实现这样的特性。
更具体地讲，在铁氧化物中，电阻率以Fe3O4、FeO、Fe2O3的顺序变高。例如，作为元件构造可以是，第1电极124的材料为Pt(白金)，第2电极128的材料为Pt(白金)，电阻变化层126的材料为Fe3O4，电阻变化层126整体的厚度为50nm以下。
当使第1电极124与电阻变化层126的接触面及第2电极128与电阻变化层126的接触面的面积为0.25μm2以下时，初始电阻值为大致200Ω的非常低的电阻。通过对该初始状态的存储单元施加规定次数的脉冲宽度为10μSec、与第1电信号相同极性、电压的绝对值为3.5V的脉冲，推移为电阻值比初始电阻值大的状态(2K～8KΩ的高电阻状态)。认为这是因为，第2电极128与电阻变化层126的接触界面的氧化在发展，形成处于Fe2O3的绝缘状态的电阻层。
然后，通过电压的绝对值为2.4V的第2电信号的施加，能够在从300Ω到500Ω的第2电阻值范围中推移，通过与第2电信号极性不同的电压的绝对值为2.4V的第1电信号的施加，能够在从2K到8KΩ的第1电阻值范围中推移。在此情况下，将初始电阻的离差更容易作为数字ID数据来利用，是优选的。
控制装置93也可以构成为，通过有选择地执行判定所选择的存储单元91的电阻值是否比第1阈值大的第1读出模式、和判定所选择的存储单元91的电阻值是否比第2阈值大的第2读出模式，能够将记录的数据读出，第1阈值及第2阈值不是固定的值，能够任意地改变。
本发明的非易失性存储装置中记录的数据可以包含第1种数据和第2种数据的某一种或双方。也可以是，关于第1种数据，利用各存储单元91的电阻值是否处于初始电阻值范围中的差异来记录，关于第2种数据，不利用各存储单元91的电阻值是否处于初始电阻值范围中的差异，而利用各存储单元91的电阻值是否处于至少一个可变电阻值范围中的差异来记录。并且，本发明具备使用处于上述某种相同的电阻值范围中的存储单元的电阻值离差来生成数字ID数据的3种数据。
在此情况下，存储单元阵列90也可以具备第1写入地址区域和第2写入地址区域，在第1写入地址区域中记录有第1种或第2种数据中的某一种或双方，在第2写入地址区域中保管有作为数字ID数据的来源的电阻值状态的存储单元。第1写入地址区域和第2写入地址区域也可以并不一定作为物理性的区域来分离。例如，也可以将各存储单元91按每个地址通过规定的规则分配给第1写入地址区域和第2写入地址区域，由此，数字ID数据的物理上的场所变得难以确定，防篡改性提高。
对构成存储单元阵列90的多个存储单元施加成形应力的工序可以有选择地自由进行，所以能够将第1写入地址区域和第2写入地址区域的容量分配及配置自由地变更并选择。
图9表示在第1实施方式中从处于相同的可变电阻值范围中的存储单元连续读出电阻值的例子。所谓“电阻值处于至少1个可变电阻值范围中”，是指存储单元处于相同的电阻状态。即，在是二值型的存储单元的情况下，例如是指存储单元处于低电阻状态而不为高电阻状态。即，该情况与图3的(3)数字ID设置状态相等。
确认了通过将高电阻化脉冲和低电阻化脉冲交替地施加，元件在高电阻状态和低电阻状态间可逆地转变。然后，对处于低电阻状态的元件仅施加1次高电阻化脉冲而成为高电阻状态，然后既不施加低电阻化脉冲也不施加高电阻化脉冲，将读出动作连续执行1000次，进行各个电阻值信息的读出。设读出的时间间隔为5μSec。
在图9中，横轴是读出次数，纵轴是规格化的电阻值信息，表示具有相同结构的3个元件的电阻值的起伏。这里所述的电阻值信息，是通过后述的放电方式的读出电路得到的信息，值越大则表示越高的电阻值，越小则表示越低的电阻值。根据图9，如果将处于相同的电阻状态的元件反复读出，则能够确认到电阻值随机地增减的状况。
这里所述的电阻值变动或电阻值起伏，是指从处于没有被施加使电阻状态变化的电脉冲的状态即相同的电阻状态的相同存储单元读出的电阻值随着时间的经过而变动的现象。
图10A、图10B表示使用渗透模型(percolationmodel)模拟了成形时的电阻变化层(例如局部区域)中的细丝的形成的结果的一例的图。
所谓渗透模型，是基于以下理论的模型，该理论为：对于在电阻变化层中随机地分布的空位，如果空位等的密度超过某阈值则形成空位等的相连的概率增加。这里所谓“空(缺陷)”，例如是指在金属氧化物中氧欠缺，“空位的密度”还对应于缺氧度。即，如果缺氧度变大，则空位的密度也变大。
在图10A、图10B所示的模拟中，将电阻变化层的氧离子位点近似地假定为以格子状划分的区域(位点)，通过模拟求出由概率地形成的空位形成的细丝。在图10A及图10B中，包含有“0”的位点表示在电阻变化层中形成的空位。另一方面，空白的位点表示氧离子占用的位点，意味着没有导电路径的高电阻的区域。此外，用箭头表示的空位的簇(在上下、左右及斜方向上在1个位点的范围内相互连接的空位的集合体)表示在图中的上下方向上施加了电压的情况下在电阻变化层内形成的细丝、即电流流过的路径。
如图10A所示，在电阻变化层的下表面与上表面之间流过电流的细丝，由将随机地分布的空位的内的上端到下端连接的空位的簇构成。如果基于该渗透模型，则细丝的条数及形状有概率地形成。细丝的条数及形状的分布成为电阻变化层的电阻值的离差。
此外，对细丝而言，通过上述高电阻化脉冲将氧离子导入到细丝中而与空位结合，通过将一些细丝路径切断，向高电阻状态推移。相反，如果施加低电阻化脉冲，则再次引起氧离子的脱离，生成空位而使细丝路径再现，向低电阻状态推移。如果在各电阻状态之间细丝路径的条数有充分的差异，则电阻值的差分变大，电阻值的判定边际(Margin)增加。
接着，对如图9那样在处于相同的电阻状态的元件中电阻值起伏的现象的机理进行说明。
决定各电阻状态的电阻值的细丝路径的形状、条数及粗细在时间上不稳定。即，通过氧离子从氧位点脱出而生成空位、或通过向空位供给氧离子而空位消失，由此细丝路径的形状、条数及粗细微妙地增减。这被观测为时间上的电阻值的起伏。图10B是表示其一例的说明图，仅通过仅一个空位与相邻位点替换，图10A中的细丝路径中的一个路径就被断绝。在此情况下，电阻值稍稍增加。虽然图中的说明省略，但相反也有通过空位与相邻位点替换而发生新的细丝路径的情况。在此情况下，电阻值稍稍减小。可以认为图9那样的电阻值的起伏现象是通过这样的机理发生的。实际上，图中那样的细丝路径的数量有许多，可以认为其一部分增减但细丝路径的总数不会较大地变化。即，可以认为在起伏现象中，不会发生导致存储单元的电阻状态变化为别的电阻状态那样的大的细丝路径的变化。
通过上述机理，可以认为电阻值起伏的现象适用于通过氧化物中的氧离子的移动而电阻值变动的所有的电阻变化元件。具体而言，例如作为具有这样的性质的存储单元，可以使用将第1电极、金属氧化物和第2电极按该顺序层叠的元件。或者，可以使用例如将第1电极、过渡金属氧化物和第2电极按该顺序层叠的元件。
这样在电阻变化型存储装置中使用的存储单元虽然相对于被写入的电阻值是很小的但存在电阻值的起伏现象。在使用图6所示的中央电阻值根据电阻值的大小关系判别为数字数据的1或0而得到的数字ID数据中，发生电阻值起伏为原因的错误数据。中央电阻值附近由于是电阻值的离差分布的中央，所以处于该电阻值附近的存储单元的分布数最多。这些中央附近的存储单元如上述那样电阻值随机地起伏，所以许多位随机地出现错误。
本发明者们发现了写入的电阻值根据放置时间及温度环境、还有装置的电源环境等而中央电阻值的最优值变动、错误率不稳定、不能稳定地生成数字ID数据的课题。使用图11对该课题进行说明。
图11表示将以如图3所示的数字ID设置状态写入的规定的位数的存储单元群的电阻值按每放置时间读出时的离差范围和电阻中央值。
在测定中使用的位数是1Kbit，为了将相对于放置时间的劣化加速而使放置温度为175℃。由图可知，随着放置时间，离差范围扩大。进而可知，如用虚线包围那样，电阻中央值逐渐上升。即，可以说随着放置时间增加，电阻值的分布向高电阻侧移位。
图12表示将写入的数字ID数据以如图11所示的初始的电阻中央值(143)提取时的错误率与放置时间的关系。错误率表示提取出的数据与初次ID数据不同的比例。由图12可知，随着放置时间，最优的电阻中央值偏移，所以错误率迅速增大。该现象不仅根据放置时间，还根据周边温度的变化或装置电源电压的变化而较大地变动。
所以，发明者们考虑了图13及图14所示的流程。
图13表示生成数字ID数据并向非易失性存储装置10写入的处理流程的一具体例。该流程例如在将非易失性存储装置10从工厂出货前的检查工序时被执行。
另一方面，图14表示将数字ID数据再现的处理流程的一具体例。该流程例如每当将从工厂出货后的非易失性存储装置10在市场中使用时被执行。
如上所述，由于在生成的数字ID数据中会包含错误数据，所以为了总是得到真的正确的ID数据，需要进行纠错。因而，如图13及图14那样，在装置的出货前的检查工序时和在市场中使用装置的现场使用时，处理的流程不同。
在出货前检查时，如图那样，非易失性存储装置的各存储单元不是可变状态，而处于呈现接近于绝缘电阻的电阻值的初始状态。在图13的流程的S1步骤中，执行与图3关联而说明那样的施加成形应力的成形处理，使各存储单元推移到图3的(2)初次HR状态。接着在S2步骤中施加低电阻化脉冲，设置为图3的(3)数字ID设置状态。接着在S3步骤中，将多个处于数字ID设置状态的存储单元的电阻值信息读出，在S4步骤中根据读出的电阻值信息运算电阻值离差的分布的中央值并保持。在S5步骤中，再次从处于(3)数字ID设置状态的存储单元读出电阻值信息，根据与上述保持的中央值的关系生成数字ID数据。
图15表示数字ID数据的例子。如上述那样，将处于数字ID设置状态的存储单元的电阻值信息与作为阈值的电阻值离差的分布的中央值比较，在电阻值信息更小的情况下对该存储单元分配数据“1”，在电阻值信息更大的情况下对该存储单元分配数据“0”。由此，能够得到利用不能人为地控制的存储单元的电阻值的、能够唯一地识别非易失性存储装置10的数字ID数据。
再次参照图13。在S6步骤中基于数字ID数据运算为了纠正数据错误使用的校验数据，在S7步骤中将校验数据记录到别的不同的存储单元中。
接着，参照图14。在现场中使用装置时，在S8步骤中，与检查时的S3及S4步骤同样将多个处于数字ID设置状态的存储单元的电阻值信息读出，在S9步骤中根据读出的电阻值信息运算电阻值离差的分布的中央值并保持。进而，在S10步骤中，再次从处于(3)数字ID设置状态的存储单元将电阻值信息读出，根据与上述保持的中央值的关系生成数字ID数据。在S11步骤中将在检查时预先保存的校验数据读出，在S12步骤中使用校验数据将在S10中得到的数字ID数据的错误数据纠正。结果，在S13步骤中总是得到相同的真的数字ID数据。
图16表示纠错前的数据错误率的推移。该推移是通过图14的流程检测在现场使用时最优的电阻中央值、用检测出的电阻中央值生成数字ID数据时的纠错前的数据错误率的推移。将上述纠错前的数字ID数据称作原始数字ID数据(RawDigitalIDData)。图16在横轴上表示数字ID数据的读出次数，在纵轴上表示此时的数字ID数据的错误率(ErrorRate)。由图可知，错误率上升得到抑制，以2％～3％的错误率得到了良好的结果。
进而，作为本发明的特征点，可以举出累积错误率。图17表示读出次数与累积错误率的关系。所谓累积错误率，是在多次将原始数字ID数据读出并在新的不同的位中发生了错误的情况下依次相加、通过累计根据出错的位数求出错误率的值。在图16中每次读出时的错误率为2％～3％是较低的，但由于不同的位替换而代替，所以累积错误率随着读出次数而上升。在图中可知，在2500次的数字ID数据的生成中有14％的位发生了错误。即，可以知道每当读出时出错的位不同，纠错前的ID数据时时刻刻变化。由于该特点，即使在受到上述那样的机械学习攻击的情况下，学习结果也不固定，不能解析出真的数字ID数据，所以可以说对于窃取极其具有耐受性。
下面，接着对用来实现本发明的方式的具体的结构例进行说明。
图18是表示本发明的非易失存储装置的具体的结构例的框图。另外，图18只不过是一例，第1实施方式的非易失性存储装置的具体的结构并不限定于图18所示的结构。
如图18所示，实施例的非易失性存储装置10在半导体基板上具备存储器主体部22。此外，非易失性存储装置10还具备数据输入输出电路6、控制电路15、地址输入电路16和纠错及校验生成电路400。
存储器主体部22具备读出电路11、写入电路14、列解码器电路17、行解码器电路18、存储单元阵列20和中央值检测电路25。
写入电路14向所选择的存储单元21施加各动作的规定的电压而写入数据。
读出电路11通过后述的读出方式检测流过位线中的电流的变化，取得选择存储单元的电阻值信息作为数字计数值。
行解码器电路18从与存储单元阵列20连接的多个m条的字线WL中选择1个字线WL。
列解码器电路17从多个n条的位线BL和多个源线SL中选择并行读出数量的S条位线BL和与其对应的S条源线SL，向写入电路及读出电路连接。
它们能够对应于并行地进行读出及/或写入的行及/或列的数量而动作。
非易失性存储装置10的读出电路11具有输出端子A及B和输入端子A。读出电路11经由输入端子A接受阈值。该阈值用于读出电路11将从列解码器电路17得到的信号二值化为0或1的数据。
此外，读出电路11经由输出端子B将从列解码器电路17得到的信号向中央值检测电路25输出。该信号由中央值检测电路25为了计算生成数字ID数据所需的中央值而利用。
进而，读出电路11经由输出端子A，将作为用户数据的0或1的数据及作为数字ID数据的0或1的数据输出。在生成用户数据时利用的阈值和在生成数字ID数据时利用的阈值也可以不同。
如在图13中说明的那样，在检查工序时生成与数字ID数据对应的用于纠错的校验数据的情况下，数据输入输出电路6接受从上述输出端子A输出的数字ID数据，向纠错及校验生成电路400发送。
纠错及校验生成电路400运算与数字ID数据对应的纠错用的校验数据，将运算结果向数据输入输出电路6送回。
另外，纠错及校验生成电路400在功能上可以分为进行纠错的电路要素和生成校验的电路要素。在本实施方式中，将纠错及校验生成电路400为1个电路而进行说明，但也可以设置为纠错电路及校验生成电路这样的单独的两个电路。
数据输入输出电路6将校验数据向写入电路14输出，写入电路14向与数字ID数据对应的冗余的存储单元写入校验数据。另外，这些控制经由控制电路15执行。
接着，对中央值检测电路25的动作更详细地说明。读出电路11将电阻值信息的数字计数值与输入到输入端子A中的阈值比较，从输出端子B输出1或－1的中央值误差信号。将被并行读出的通道数(s)的量的从输出端子B输出的中央值误差信号同时输出。将s个中央值误差信号向中央值检测电路25输入。
中央值检测电路25是运算电路，例如可以使用半导体集成电路实现。中央值检测电路25将进行反馈控制以使中央值误差信号变小而计算的电阻中央值向读出电路11的输入端子A输出。
通常在用户向非易失性存储装置写入数据的情况下，通过从外部向装置输入地址信号、数据信号、控制信号来执行。因此，接受从外部输入的地址信号的地址输入电路16、和基于从外部输入的控制信号对存储器主体部22的动作进行控制的控制电路15进行控制，以选择要写入的地址，并且施加写入脉冲。并且，数据输入输出电路6接受从外部输入的数据信号(外部数据)，基于该外部数据生成写入数据，向写入电路14发送。写入电路14将该写入数据写入与所选择的地址对应的存储单元。
该写入数据是由数据输入输出电路6附加了用于纠错的校验数据后的数据。以下，说明与校验数据关联的处理。
为了写入数据的生成，数据输入输出电路6将取入的外部数据向图18所示的纠错及校验生成电路400发送。纠错及校验生成电路400运算与输入的外部数据对应的用于纠错的校验数据，向数据输入输出电路6送回。数据输入输出电路6向写入电路14发送将外部数据和纠错用校验合在一起的写入数据，按照该数据向选择的存储单元写入数据。此时，将校验数据写入根据从外部指定的地址信息预先决定的冗余的存储单元。
此外，在将写入非易失性存储装置10中的用户数据读出时，使用接受地址信号的地址输入电路16和基于从外部输入的控制信号对存储器主体部22的动作进行控制的控制电路15。具体而言，控制电路15控制读出电路11以使其基于输入到地址输入电路16中的地址信号选择要读出的地址，并读出所选择的存储单元。此外，为了读出与从外部输入的地址对应的校验数据，控制读出电路11以使其将预先决定的冗余的存储单元也依次选择并读出。读出电路11从输出端子A输出作为按照输入到输入端子A中的阈值进行1/0判定而得到的结果的数字数据。将与地址信号对应的用户数据和与该用户数据对应的校验数据经由数据输入输出电路6向纠错及校验生成电路400发送，如果有数据错误则在进行纠正后向数据输入输出电路6送回，再向装置外部输出。
此时，向读出电路11的输入端子A输入的阈值不是来自中央值检测电路25的值，而是相当于图3的第1阈值及第2阈值的值。另外，在图中，省略了用来切换将向输入端子A输入的阈值设为从中央值检测电路25输出的中央值、还是设为相当于图3的第1阈值及第2阈值的值的切换电路的记载。相当于第1阈值及第2阈值的值例如存储在未图示的寄存器中。另外，在用第1阈值及第2阈值读出时，也可以将后述的读出放大器的判定电平VREF值或LOAD电位变更。
以下，说明使用校验数据对数字ID数据的错误进行纠正的例子。以下，以各构成要素怎样动作的观点进行说明，但请注意，这些动作是根据来自控制电路15的指示而控制的。
首先，在工厂出货前的检查工序时，读出电路11及中央值检测电路25预先生成数字ID数据。纠错及校验生成电路400基于该数字ID数据生成校验数据。将所生成的校验数据作为用户数据记录到例如预先决定的地址的非易失性存储单元内。
接着，说明非易失性存储装置10的现场使用时的动作。校验数据由于预先在检查时被作为用户数据记录，所以用图3的第1阈值及第2阈值判定。即，读出电路11通过上述工序读出数字ID数据，向数据输入输出电路6输出。然后，读出电路11将阈值切换为规定的值，将保存在与数字ID数据对应的冗余的存储单元中的校验数据读出，向数据输入输出电路6输出。数据输入输出电路6将数字ID数据和校验数据向纠错及校验生成电路400发送。纠错及校验生成电路400将纠错后的数据向数据输入输出电路6送回。数据输入输出电路6将该数据向装置外部输出。
另外，在上述例子中，假设用户数据及数字ID数据这两者的错误由相同的纠错及校验生成电路400纠正而进行说明，但这是一例。例如也可以在装置外部具备用来对数字ID数据的错误进行纠正的纠错及校验生成电路。如果做成这样的结构，则向装置外发送的数字ID数据包含数据错误，有在与装置外部的通信路中对于窃取等的威胁提高安全性的优点。
如图所示，存储器主体部22中作为存储区域而具有用户数据区域7和PUF数据区域8。在用户数据区域7中存储用户的任意的数据(用户数据)。用户数据的写入及读出选择用户数据区域7的地址。对于PUF数据区域8，施加用于导出作为数字ID数据使用的个体识别信息的成形应力。结果，PUF数据区域8的存储单元群取相同的电阻值状态。数字ID数据是利用各存储单元的电阻值的起伏导出的数据。
另外，用户数据区域7和PUF数据区域8不需要如图中那样分为字线单位，也可以以阵列上的任意的区域区分。使物理性的区域区分的规则性越复杂，越能够提高对于窃取等的攻击的耐受性。
存储单元阵列20具备：多个字线WL0，WL1，WL2，…WLm－k－1，WLm－k，…WLm，以字线单位将WL0，WL1，WL2，…WLm－1切分为用户数据区域7，将WLm，…WLn切分为PUF数据区域8，相互平行地延伸而形成；多个位线BL0，BL1，…BLn，与多个字线交叉，并且相互平行地延伸而形成；以及源线SL0，SL1，SL2，…SLn，与多个字线交叉，并且相互平行且与位线平行地延伸而形成。在多个字线与多个位线的立体交叉点处分别配置有存储单元21。
各个存储单元21具备电阻变化元件23和晶体管24。字线WL0，WL1，WL2，…WLm－k－1，WLm－k，…WLm连接于各个晶体管24的栅极端子，位线BL0，BL1，…BLn连接于各个存储单元21具备的电阻变化元件23的第2电极，电阻变化元件的第1电极分别连接于晶体管24的第2主端子，源线SL0，SL1，SL2，…SLn分别连接于晶体管24的第1主端子。
电阻变化元件23在存储单元21中作为非易失性存储器元件动作。非易失性存储装置10是各存储单元21由1个晶体管24和1个电阻变化元件23构成的所谓1T1R型的电阻变化型非易失性存储装置。存储单元的选择元件并不限定于上述晶体管。例如也可以使用二极管等的2端子元件。
控制电路15基于控制信号，对列解码器电路17选择位线或源线的某一方，在写入时连接到写入电路14，在读出时连接到读出电路11。而且，使写入电路14或读出电路11动作。
关于电阻变化元件23，由于能够做成与在实施方式中说明的上述的电阻变化元件120同样的结构，所以省略详细的说明。
在图18所示的例子中，作为存储单元阵列20的选择晶体管而使用NMOS晶体管，但并不限定于此，也可以使用PMOS晶体管。
图19是表示本发明的非易失性存储装置10具备的读出电路11的结构例的电路图。
读出电路11具有放电方式的读出放大器电路30。该读出放大器电路具备比较器31、电阻值计数器32、预充电用的PMOS晶体管33、负载电流用的PMOS晶体管34和由钳位电压施加用的NMOS晶体管35构成的钳位电路。
电阻值计数器32连接于比较器31的输出端。电阻值计数器32通过重置信号RST成为低电平而将电阻值计数器内的计数值初始化后，开始基于时钟信号CLK的计数。时钟信号CLK是从控制电路15输出的信号，是作为将根据电阻变化元件23的电阻值而变化的放电时间变换为计数值时的基准的信号。时钟信号CLK例如是维持一定的频率的矩形波。每当该时钟信号CLK上升，将电阻值计数器的计数值加1，如果节点SEN低于VREF，则电阻值计数器的计数递增停止，此时的计数值被维持为COUNT_OUT。此时，从输入A输入阈值。比较器135将COUNT_OUT与输入A的阈值比较，如果是阈值以上则从输出A输出1、如果小于阈值则从输出A输出0。此外，如果是阈值以上则从输出B输出1、如果小于阈值则从输出B输出－1。预充电PMOS晶体管33的栅极端子被输入预充电控制信号PRE，源极端子被输入VDD，在漏极端子连接有节点SEN。
负载PMOS晶体管34的栅极端子被输入负载控制信号LOAD，源极端子被输入VDD，在漏极端子连接有节点SEN。
钳位NMOS晶体管35的栅极被输入钳位控制信号CLMP，在源极端子或漏极端子中的某一方连接有节点SEN，在另一端经由列解码器电路连接有被选择的存储单元。另外，在图19中省略了列解码器电路。
这里，关于读出电路11输出计数值(电阻计数值的一例)的动作，使用读出电路的结构图(图19)和图20A及图20B的时间图具体地说明。
图20A是将所选择的存储单元以放电方式读出的情况下的时间图。
在T1的预充电期间中，控制信号PRE为低电平，预充电用PMOS晶体管33为导通状态，另一方面，控制信号LOAD为高电平，负载用PMOS晶体管34为截止状态。选择字线WLs的电位是低电平，晶体管24为截止状态。
通过对钳位电路的钳位NMOS晶体管35的栅极端子施加VCLMP的电压，预充电到选择位线BLs的电位成为从VCLMP减去VT(钳位NMOS晶体管35的阈值)后的电位。选择源线SLs被固定为GND。节点SEN被预充电到VDD。此外，由于连接在比较器的输出上的电阻值计数器的控制信号RST为高电平，所以电阻值计数器输出端子COUNT_OUT输出0的固定值。
在T2的传感期间中，通过使控制信号PRE为高电平，预充电PMOS晶体管33成为截止状态，控制信号LOAD成为低电平，从而负载PMOS晶体管34成为导通状态。此外，通过使选择字线WLs的电位为高电平，NMOS晶体管24成为导通状态。
接着，经由从选择位线BLs选择的存储单元21向选择源线SLs施加电压，开始放电。与放电开始同时，电阻值计数器32的控制信号RST成为低电平，计数开始。并且，每当计数1次，就通过比较器31将节点SEN的电位与参照电压VREF的电压比较，将计数值持续增加直到节点SEN低于参照电压VREF。读出时的电阻变化元件23的电阻值越高，放电时间越长，计数值越大。
此外，还能够通过调整电容器36的电容来调整放电时间。如果电容器36的电容变大，则节点SEN的放电时间也变慢，所以计数值变长，如果电容变小，则节点SEN的放电时间变快，计数值变短。电容器36例如在想要提高放电时间较快的低电阻电平的检测精度时是有效的。由于计数的间隔由时钟信号CLK决定，所以其动作频率成为电阻计数值的解析力。但是，在较低的电阻值的情况下，由于放电时间有可能超过计数值的解析力，所以有不能区别的情况。所以，通过向节点SEN追加电容负荷而使其延迟，能够有意地调整为能够以解析力检测的水平的放电特性。但是，原理上，在放电方式的情况下越为高电阻则放电时间越长，随之放电的倾斜越平缓地变化，所以对于计数器值的电阻值信息的解析力提高。即，放电方式的情况是高电阻侧能够得到高精度的电阻值信息的方式。
在T3的锁存期间中，在开始放电后，节点SEN低于参照电压VREF时的电阻值计数器32的计数值被锁存。将被锁存的计数值向COUNT_OUT输出，保存到掩码数据修正电路12中，作为表示电阻变化元件23的电阻值信息的计数值。
在T4的重置期间中，如果数据输出完成，则使选择字线WLs的电位成为低电平，所选择的存储单元21的晶体管24截止，读出动作结束。
图20B是将所选择的存储单元以充电方式读出的情况下的时间图。
在T1的放电期间，控制信号PRE、LOAD都成为高电平，预充电用PMOS晶体管33和负载用PMOS晶体管34都成为截止状态。此外，选择字线WLs的电位是低电平，晶体管24也成为截止状态。
通过对钳位电路的钳位用NMOS晶体管35的栅极端子施加VCLMP的电压，并使选择字线WLs的电位成为高电平，NMOS晶体管24成为导通状态，所以节点SEN、选择位线BLs经由电阻变化元件23被连接于GND，被放电到GND电平。此外，由于与比较器的输出连接的电阻值计数器的控制信号RST成为高电平，所以电阻值计数器输出端子COUNT_OUT输出0的固定值。
在T2的传感期间中，控制信号LOAD成为低电平，由此负载PMOS晶体管34成为导通状态，形成负载PMOS晶体管34、钳位NMOS晶体管35、选择存储单元21s的电流路径，开始向节点SEN、选择位线BLs充电。与充电开始同时，电阻值计数器32的控制信号RST成为低电平，计数开始。并且，每当计数1次，就通过比较器31将节点SEN的电位与参照电压VREF的电压比较，将计数值持续增加直到节点SEN超过参照电压VREF。读出时的电阻变化元件23的电阻值越低则充电时间越长，计数值越大。
此外，电容器36与在放电方式下的时间时同样，充电方式也能够调整充电时间。详细的说明与放电方式中的说明同样，所以省略。原理上，在充电方式的情况下越为低电阻则充电时间越长，随之充电的倾斜越平缓地变化，所以对于计数器值的电阻值信息的解析力提高。即，在充电方式的情况下，是低电阻侧能够得到高精度的电阻值信息的方式。
在T3的锁存期间中，在开始充电后，将节点SEN超过参照电压VREF时的电阻值计数器32的计数值保持。将保持的计数值向COUNT_OUT输出，作为表示电阻变化元件23的电阻值信息的计数值。
在T4的重置期间中，如果数据输出完成，则使选择字线WLs的电位成为低电平，所选择的存储单元21的晶体管24截止，读出动作结束。
如果是图19的结构，则能够使用放电方式和充电方式双方。但是，图19的比较器135中例示的输出A及输出B的逻辑例是放电方式的读出电路的例子。在使分别对应于高电阻状态和低电阻状态的数字数据的逻辑相同的情况下，因检测方向相反而在充电方式中需要反转。具体而言，向输出A的逻辑在a≥b的情况下为1，在a<b的情况下为0。向输出B的逻辑在放电方式和充电方式中相等。
这样，根据读出方式，对于电阻值信息的解析力不同，所以在想要高精度地得到电阻值信息的情况下，放电方式优选在使用较高的电阻值范围保存数字ID数据的情况下使用。相反，充电方式优选在使用较低的电阻值范围保存数字ID数据的情况下使用。但另一方面，图19所示的电阻值计数器32的计数器宽度在硬件的制约上是有限的量。即，在上述那样的放电时间或充电时间过长的情况下，有超过计数器的范围而不能得到正确的电阻值信息的问题。因此，在将需要的计数器的位宽节约来谋求电路规模的缩小的情况下，放电方式优选的是在使用较低的电阻值范围保存数字ID数据的情况下使用。相反，充电方式优选的是在使用较高的电阻值范围保存数字ID数据的情况下使用。
图21表示本发明的非易失性存储装置10具备的中央值检测电路25的结构例。
如图21所示，中央值检测电路25具备选择电路200、增减计数器201和乘法器202。
选择电路200按照从控制电路输入的控制信号A选择从读出电路11输入的中央值误差信号的某一个通道。增减计数器201按照由选择电路200选择的中央值误差信号的逻辑(作为图19的输出B的值的“1”或“－1”)将计数器值增减。即，增减计数器201构成中央值误差信号的累积加法电路。
乘法器202对增减计数器201的输出乘以规定的系数α并输出。通过使乘法器202的系数α为比1小的值，例如1/2、1/4、1/8等，能够改变中央值误差信号的乘法灵敏度。另外，在本说明书中所述的“灵敏度”，是指变化的程度或变化率。乘法器202可以说是灵敏度调整电路。如果α值较大，则电阻中央值的检测的灵敏度增加，上下浮动较大，检测精度恶化。相反，如果α值较小则灵敏度下降，电阻中央值的检测精度增加，但在检测中花费的时间(读出次数)增加。α值由系统最优地选择。另外，通过将增减计数器201的初始值设置为对作为目标的电阻中央值乘以α而得到的值，能够将检测时间缩短。
如果简洁地说明上述处理，则增减计数器201将从所选择的存储单元取得的电阻值信息与运算中途的中央值(在本说明书中也有称作“暂定中央值”的情况)的差分作为误差来累积。乘法器202将对计数器的输出乘以规定的系数而得到的值更新为新的暂定中央值。由此，能够得到适当的中央值。
从乘法器202输出的中央值作为电阻中央值输出到读出电路11的输入端子A。
另外，如图21所示的构成误差信号的累积加法电路的增减计数器201、和构成进行误差信号的累积中的灵敏度调整的灵敏度调整电路的乘法器202是一例。此外，关于将累积加法电路的输出与灵敏度调整电路连接那样的连接关系也并没有限定。例如也可以采用图22所示的结构。
图22表示中央值检测电路25的一变形例。
图22所示的中央值检测电路25具备代替选择电路200的全通道加法器401、乘法器202、加法器402和数据锁存电路403。乘法器202与全通道加法器401连接，接受从全通道加法器401输出的信号。加法器402与乘法器202的输出及数据锁存电路403的输出及输入连接。加法器402接受乘法器202的输出及数据锁存电路403的输出并相加，将该相加结果向数据锁存电路403发送。
数据锁存电路403接受加法器402的输出，在控制信号B所指定的定时将接受到的数据锁存。另外，数据锁存电路403是通过将1位的锁存电路组合多个而能够存储多位的信息的电路。位数依赖于作为该输出所需要的位数。如以下说明那样，在本例中将数据锁存电路403的输出在读出电路11中作为电阻中央值利用。数据锁存电路403只要至少安装为了表现电阻中央值而需要的位数量的1位的锁存电路就可以。
更具体地说明该中央值检测电路25的动作。
全通道加法器401将从读出电路11输入的S通道的电阻值误差信号全部合计，作为总误差信号输出。乘法器202接受总误差信号，对该信号乘以系数α。乘法器202通过系数α，例如1/2、1/4、1/8等那样调整误差信号的灵敏度。加法器402将数据锁存电路403的输出与从乘法器202输出的调节灵敏度后的误差信号相加，向数据锁存电路403输出。
数据锁存电路403在由控制信号B指定的定时将从加法器402接受到的信号(数据)锁存。数据锁存电路403将刚刚锁存的数据向加法器402发送，并且还向读出电路11的输入A发送。将该数据在读出电路11中作为电阻中央值利用。
从上述动作可以理解，全通道加法器401及乘法器202构成对将电阻值误差信号累积时的灵敏度进行调整的灵敏度调整电路。此外，加法器402及数据锁存电路403构成按照从控制信号B输入的定时将前1个电阻中央值与调节灵敏度后的电阻值误差信号相加而累积的累积加法电路。
根据图21及图22的例子可知，关于设置灵敏度调整电路和电阻值误差信号的累积加法电路，可以考虑各种各电路的具体的结构及各电路的连接关系。如果遵循上述公开，则只要是本领域的技术人员就能够设计这样的变形例。鉴于本发明的主旨，得到当前时间点的电阻中央值与读出的电阻值信息的差分作为电阻值误差信号，能够调整将该电阻值误差信号累积时的灵敏度，将电阻值误差信号的累积结果更新为新的电阻中央值的1个电路或组合的多个电路是本发明的范畴。
图23表示中央值检测电路25实际计算电阻中央值的结果。在横轴表示将PUF数据区域8读出的次数，在纵轴表示增减计数器的值。将PUF数据区域8的电阻值信息预先读出，通过计算机计算了中央值的情况下的理论值是17。由图可知，当读出次数是30次附近时大致收敛于作为理论值的17的状况。这样，如果是本发明的提案方式，则能够稳定地检测电阻值离差的中央值，能够用中央值良好地生成数字ID数据(PUF数据)。
将中央值检测电路25根据电阻值的离差得到该中央值的流程作为第1步骤。该第1步骤相当于图13的S4步骤和图14的S9步骤。并且，在中央值的运算完成后，读出电路11再次将各存储单元的电阻值信息读出，根据与中央值的关系生成数字ID数据。如果将其作为第2步骤，则第2步骤相当于图13的S5及图14的S10。另外，在第2步骤中也可以包含图14的S11、S12、S13。
上述处理主要可以通过控制电路15的控制及动作实现。控制电路15通过控制各构成要素以进行上述处理，将数字ID数据更新。更具体地讲，是以下这样的。
当读出电路11生成个体识别信息时，读出电路11从新选择的预先设定的规定的数量的存储单元取得电阻值信息。中央值检测电路25利用新取得的电阻值信息新计算二值化基准值。然后，读出电路11从新选择的规定的数量的不同的存储单元取得电阻值信息。控制电路取得各电阻值信息和二值化基准值的信息，根据电阻值信息与新计算出的二值化基准值的关系生成个体识别信息。通过读出电路11得到的电阻值信息随着周边的温度、装置电源电压的变动还有老化而依次相对地变动。如上述那样，通过每当将PUF数据区域8的电阻值信息读出时再取得中央值，能够追随于当前的最优的值。
(得到基于中央值的偏移的多个数字ID数据的方法的变形例)
接着，说明中央值检测电路25的变形例。
图24是表示中央值检测电路25的变形例的一例的框图。对于图24的构成要素中的具有与记载在图21中的构成要素相同的构造及/或功能者赋予相同的标号，其说明省略。与图21的结构相比，对于图24的中央值检测电路25新追加了加法器300和切换器301。
对于加法器300经由控制电路15输入偏移。偏移被从装置外部输入或在装置内部中生成。加法器300将偏移与乘法器202的输出相加，将相加结果向切换器301的b端子输出。
在切换器301的a端子连接有乘法器202的输出。切换器301按照从控制电路15输入的控制信号C有选择地切换输出端子a的信号还是输出端子b的信号。
在图24中，在上述第1步骤中，通过控制信号C的设定，将切换器301切换为a端子。即，在第1步骤中进行与图21相等的动作。
接着，在第2步骤(图13的S5及图14的S10)中，通过控制信号C的设定，将切换器301切换为b端子。从b端子输出表示对在第1步骤中运算出的电阻中央值加上从控制电路15输入的偏移后的结果的信号。
读出电路11接受来自由切换器301选择的端子的输出即中央电阻值，生成数字ID数据。使用从a端子输出的中央电阻值生成的数字ID数据、和从b端子输出的加上偏移后的中央电阻值生成的数字ID数据可能存在由偏移的有无引起的差。
设没有被加上偏移的ID数据设为第1数字ID数据，将加上偏移后的ID数据设为第2数字ID数据。第1数字ID数据和第2数字ID数据的数据样式不同，而且它们都能够作为装置固有的数据利用。
偏移可以作为可变的值向中央值检测电路25输入。即，仅通过使偏移量正负地变化，就能够生成数据样式不同的多个数字ID数据。
如果从装置外部输入偏移量，则能够对于来自装置外部的输入返回不同的数字ID数据。这相当于PUF技术中的挑战－响应认证。多个ID数据相对于偏移量是固有的数据，其响应相当于作为在物理上不能复制的函数的PUF。具体的挑战－响应认证的例示在后面叙述。
(检验数字ID数据的随机性的变形例)
图25表示本发明的实施方式的变形例。对于图25的构成要素中的具有与记载在图18中的构成要素相同的构造及/或功能者赋予相同的标号，省略其说明。
对图25所示的非易失存储装置10新追加了随机数检验电路310。随机数检验电路310为了检验所得到的数字ID数据的随机性而设置。
检验数字ID数据的随机性的理由是因为窃取的故障攻击(FaultAnalysisAttack)对策。所谓故障攻击，是对于IC的安全块施加较强的电磁波或激光、对电路赋予强制性的缺陷(fault)来解析加密器的算法及密钥数据的攻击。例如通过故障攻击，数字ID数据改变为全部为1或全部为0的数据，如果将其作为密钥数据加密，则加密数据的解析变容易。或者，在利用正确的数字ID数据作为设备密钥将秘密密钥加密的情况下，如果使用通过故障攻击得到的数字ID数据将秘密密钥解密，则也有可能推测出其解密过程。结果，有可能推测出秘密密钥。为了将这样的问题防止于未然，通过随机数检验电路进行随机性的检测是有效的。
对于随机数检验电路310以s位单位输入数字ID数据。在随机数检测中使用χ平方(卡方)检验。所谓χ平方检验，是指从s位的数字数据中以4位单位取出、将用4位表示的16个数字数据样式的频度累积。将0到15的数字值的出现个数进行计数，将理论值的差分累计，累计值越接近于零则随机性越高。
如果对通常化的χ平方运算进行叙述，则当设数据样式的取得个数为A时成为D＝A÷n(n是数据样式数)的D为各数据样式的取得个数的理想值，此时，将(Xn－D)2÷D(Xn是各数据样式的取得数)累积了数据样式数n量的值为χ平方值。具体而言，例如在运算用4位表示的数据样式的χ平方值时，数据样式的种类是0～15的16种。当s为32位时，如果将s位取得16次，则成为合计512位的数据数。由于512÷4＝128，所以取得的数据样式数为128个。如果128个数据样式被均匀地分为0～15的样式，则为128÷16＝8，各数据样式的取得个数的理想值D为8。即，当每个数据样式的取得个数是Xn(n是0到15的整数)时，按全部的数据样式分别求出(Xn－8)2÷8，将全部合计的值为所取得的512位的χ平方值。
将这样运算出的χ平方值向图25的数据输入输出电路6发送，再向装置外输出。在装置外，检验χ平方值是规定的值以下的情况，确认所得到的数字ID数据是否具有用于加密密钥等的水平的随机性，如果没有问题则使用。
另外，非易失存储装置10也可以基于从随机数检验电路310得到的检验结果，例如使用控制电路15等向装置外通知是否能够利用所生成的个体识别信息。
如上述那样，通过设置随机数检验电路310而检验数据的随机性，即使在受到故障攻击等的情况下，也能够将秘密密钥的窃取防止于未然。
图26表示存储单元的规格化存储单元电流与由本发明的读出电路读出的电阻值信息的关系。此时的存储单元电流，是将施加了规定的读出电压时的DC电流用通常的测试机装置测定而得到的。即，如果对于全部的存储单元而言值相等，则表示是相等的电阻值。在图中描绘的点是将由处于同一芯片内的144个读出放大器得到的电阻值信息汇总描绘的。由图可知，在存储单元电流和由电路得到的电阻值信息中没有明确的相关。即表示：按每个通道、进而按每个IC，读出放大器的特性离差，绝对的电阻值与通过电路计测的电阻信息的关系按每个读出放大器而不同。读出放大器的特性通过构成放大器的晶体管的Vt等的离差而产生。如果是通常，则希望抑制这样的离差而做成均匀的读出放大器，但在应用到PUF技术中的情况下，优选的是使电路离差强化的设计。例如，可以举出使用使图19的LOAD用晶体管34的随机离差变多的晶体管尺寸等。另外，增加随机离差的方法可以考虑各种，是设计事项，在此省略。这样，如果读出放大器的随机离差较大，则在电阻值的绝对值和由电路得到的电阻值信息之间不再有明确的相关，即使在用探头将存储单元直接读取的情况下，也难以预测数字ID数据。
这样，根据本发明的结构，能够满足作为PUF技术的特征的以下特征。
特征(1)：在本发明的电阻变化型非易失性存储装置中，处于相同的电阻值范围中的存储单元的电阻值的离差由于不能人为地以有意的数据样式写入，所以不能根据这样的不能复制的物理现象得到固有的数字ID数据(个体识别信息)。
特征(2)：在本发明的电阻变化型非易失性存储装置中，用于数字ID数据(个体识别信息)的电阻值离差由读出放大器读出。构成读出放大器的晶体管中有微细工艺特有的随机离差，并行读出的各读出放大器的存储单元的电阻值信息的绝对值不同。因而，即使物理上读取了电阻值，也与经由读出放大器得到的电阻值信息不同，不能物理性地预测正确的数字ID数据。即，电阻值离差的物理现象仅通过搭载于内部的读出放大器的动态的电路控制来得到。
特征(3)：作为存储器元件的电阻变化型存储单元具备基于渗透模型的电阻值起伏，得到的ID数据中有错误，仅通过纠错电路得到真的ID数据。
并且，本发明的基于PUF技术的数字ID数据有以下的良好的性能。
性能(1)：作为上述特征(3)的数据错误现象根据本发明的结构，虽然每一次的错误率较低为2％～3％，但累积的错误率对应于读出次数而增加到14％以上，所以对于机械学习攻击具有很强的良好的特征。
性能(2)：由于电阻值的离差分布按照标准离差的正态分布而离散，所以由此得到的数字ID数据呈现良好的随机性。
性能(3)：本发明将搭载于IC及SoC的非易失性存储装置的电路大部分共用，所以电路增加很小，电路开销较小，并且读出电流也较小。
性能(4)：本发明使用搭载于IC及SoC的非易失性存储装置，所以并行读出数较多。在实施例中，用32bit并行控制的存储器阵列取得数据，但一次的读出是500ns左右，生成速度非常高为64Mbps。由于并行读出数较多，所以通过侧信道攻击等电磁解析难以确定各位状态，对于窃取的耐受性较高。
性能(5)：如不使用专用的存储单元的SRAM－PUF及故障PUF那样数据错误率为15％，相比于此，根据本发明的结构，错误率较小为2％～3％。因此能够使纠错电路的电路规模较小。
性能(6)：不像不使用专用的存储单元的SRAM－PUF那样成形定时仅限制在电源接通时，而如上述那样取决于并行数，通常的并行数下也能够以64Mbps非常高速地生成。
如以上这样，通过本发明的PUF技术得到的数字ID数据与有一长一短的以往的PUF技术不同，能够得到将需要的特征和性能要件全部满足的良好的数字ID数据。如果使用本申请的数字ID数据，则能够提高上述的秘密密钥的安全的保管及认证中的安全性，并且能够从IC的复制等的威胁可靠地保护用户。
(对IC卡的应用例)
一个应用例公开基于通过本发明生成的数字ID数据的秘密密钥的加密、和通过基于加密秘密密钥的成形的写入进行的数据隠蔽、还有认证方法。
图27是表示有关本发明的应用例的通信系统500的结构例的框图。在图27中，通信系统500具备读写器及数据服务器501(以下简称作读写器)和IC卡502。读写器501与IC卡502例如经由分别具有的天线等进行无线通信。
(读写器侧)
读写器501具有RAM503、输入输出接口(I/F)部504、CPU505、密码处理电路506和非易失性存储装置515。
读写器501的输入输出I/F部504是用来进行与外部的无线通信来收发数据的接口，例如可以作为无线通信电路实现。输入输出I/F部504具有RF天线。输入输出I/F部504辐射规定的电磁波，利用负荷的变化检测IC卡502是否靠近。此外，输入输出I/F部504例如将从振荡电路(未图示)供给的规定的频率的输送波基于从CPU505供给的数据进行调制。输入输出I/F部504通过将该生成的调制波作为电磁波从天线(未图示)输出，向配置在附近的IC卡502发送各种数据。此外，经由天线将从IC卡502发送的调制波接收并解调，将得到的数据向CPU505供给。非易失性存储装置215对应于上述非易失性存储装置10。非易失性存储装置515具备秘密密钥存储部508、数据存储部509、ROM部510、固有ID存储部511和全IC卡固有ID存储部540。
ROM部510相当于本发明的非易失性存储装置515具备的第2种数据存储用存储单元群中的规定的地址区域。读写器501的CPU505将ROM部510存储的程序装载到RAM503中，使用该程序执行各种处理。在RAM503中还暂时存储有为了CPU505执行各种处理而需要的数据等。RAM503也可以使用SRAM(StaticRandomAccessMemory)或DRAM(DynamicRandomAccessMemory)等易失性存储装置。或者，RAM503也可以由本发明的非易失性存储装置的第2种数据存储用存储单元群的一部分构成。
固有ID存储部511是用于生成本发明的数字ID数据的存储单元群，读写器所固有的ID数据可以通过本发明的方式生成。进而，全IC卡固有ID存储部由以第1种数据或第2种数据存储的存储单元群构成，存储有所运用的多个IC卡502中不同的数字ID数据的全部。另外，全IC卡的数字ID数据优选的是以将读写器固有的数字ID数据作为加密密钥加密后的数据存储。
CPU505通过控制密码处理电路506，基于预先决定的密码算法进行数据的加密和解密。作为密码算法，可以例示三重DES(DataEncryptionStandard)、AES(AdvancedEncryptionStandard)等。它们是所谓的使用1个秘密密钥进行加密和解码的公共密钥密码方式的密码算法。此外，也可以是使用RSA密码这样的秘密密钥和公开密钥这两个不同的密钥、通过使加密时的密钥与解密时的密钥不同来进行密码通信的公开密钥方式。在此情况下，也可以在后述的秘密密钥存储部508中保存通信对方的公开密钥和通信者自身的秘密密钥的双方。这些重要的密钥数据优选的是将从固有ID存储部511生成的本发明的数字ID数据作为加密密钥加密，作为加密秘密密钥或加密公开密钥来保存。如上述那样使用PUF技术生成的数字ID数据是读写器所固有的，复制及窃取较困难。因而，是即使将使用它加密的加密秘密密钥或加密公开密钥拷贝也不能将数字ID数据拷贝的IC固有的数据，所以是安全的。
在读写器501中进行数据的加密或解密的情况下，例如CPU505将在非易失性存储装置515内的作为规定的地址区域的秘密密钥存储部508中存储的加密秘密密钥以本发明的数字ID数据为密钥解密，得到原来的秘密密钥，与要加密或解密的数据一起向密码处理电路506供给。密码处理电路506使用被供给的秘密密钥执行数据的加密或解密。
数据存储部509存储有CPU505执行程序所需要的数据。在数据存储部509中，规定的数据也可以以本发明的数字ID数据为密钥加密。另外，关于规定的数据，既可以利用初始状态的存储单元存储，也可以利用可变状态的存储单元存储。
作为秘密密钥存储部508，既可以使用上述第1种数据存储用存储单元，也可以使用第2种数据存储用存储单元。在使用第2种数据存储用存储单元群97的情况下，与使用其他通常的非易失性存储器没有大的差异。在使用第1种数据存储用存储单元的情况下，以电阻变化元件的初始状态和可变状态的差异来存储数据，所以用通常的读出阈值的命令不能将数据读出。由此，能够进行密钥信息的隠蔽。如在第1实施方式中叙述那样，为了从处于可变状态的存储单元读出“0”和“1”的数字数据，使用第2阈值进行“0”和“1”的判定。如果用第2阈值读出第1种数据存储用存储单元群96，则几乎全部的存储单元被解码为“0”，不能读出正规的数据。另外，在秘密密钥存储部508中，优选的是将秘密密钥作为上述加密秘密密钥存储。
此外，可以在存储单元阵列内的自由的地址中配置第1种数据存储用存储单元群96和第2种数据存储用存储单元群97。由此，即使要进行使用探头物理地将电阻值直接读出那样的解析，也难以确定该存储单元属于第1种数据存储用存储单元群96及第2种数据存储用存储单元群97中的哪一个。进而，难以区别是用数字ID数据加密的数据还是非加密的数据，所以使解析更加困难。
如以上这样，图27所示的通信系统500可以说对于秘密密钥的泄漏具有较强的防篡改性(tamperresistant)。进而，第1种数据存储用存储单元及本发明的数字ID数据在高温下的数据可靠性也较优越，对于不容许数据错误的秘密密钥的存储及加密也是最优的。
存储在秘密密钥存储部508中的秘密密钥也可以与存储在IC卡502的秘密密钥存储部526中的秘密密钥相同。也可以仅在与IC卡502对应的、被许可作为IC卡502所固有的数字ID数据的卡ID的读出的读写器501中预先存储有秘密密钥。
固有的数字ID数据基于在本发明的实施方式中说明的PUF技术以包含有数据错误的状态存储在固有ID存储部525中。
固有数字ID数据如上述那样可以是每个IC卡所固有的随机数。因此，能够用于IC固有的各种加密。
(IC卡侧)
IC卡502具有输入输出接口(I/F)部520、CPU521、密码处理电路522、RAM523和非易失性存储装置530。
IC卡502的输入输出I/F部520是用来进行与外部的无线通信来收发数据的接口，例如可以作为无线通信电路实现。输入输出I/F部520通常使用例如由线圈状的天线和电容器构成的LC电路。如果将IC卡的天线向读写器501靠近，则与从读写器501辐射的规定的频率的电磁波谐振。此外，输入输出I/F部520将在天线中被交流磁场激励的电流整流化及稳定化，作为直流电源向IC卡502的各部供给。
输入输出I/F部520将经由天线接收到的调制波检波并解调，将解调后的数据解码而复原为数字数据并向CPU521供给。此外，在解码后的数字数据中产生使频率和相位锁定(称作PLL的时钟再现技术：在装置内部搭载有电压可变的振荡器，与输入的数字数据匹配而对相位误差进行检测及积分，生成控制用的电压并作为振荡器的控制电压输入，从而得到使输入的数据的采样频率一致，并且相位也固定的时钟)的接收用的时钟信号(未图示)，作为数字数据的数据锁存用的时钟信号供给。
进而，输入输出I/F部520在将规定的信息向读写器501发送的情况下，按照从CPU521输入的编码后的数据使天线的负荷产生变动而调制，经由天线向读写器501发送。
IC卡502具备本发明的非易失性存储装置530。非易失性存储装置530对应于本实施方式的上述的非易失性存储装置1。由此，在以下的说明中，关于共通的要素赋予相同的标号及名称而适当参照。另外，在本应用例中，非易失性存储装置530也作为非易失性存储装置发挥功能。
非易失性存储装置530具备将每个IC卡所固有的数字ID数据存储的固有ID存储部525、存储秘密密钥数据的秘密密钥存储部526、存储有CPU521执行程序所需要的数据的数据存储部527、和存储有CPU521执行的程序的ROM部528。它们的全部包含在1个存储单元阵列(图1的存储单元阵列90、图18及图25的存储单元阵列20)中。并且，CPU521将存储在ROM部528中的程序装载到RAM523中并执行等而进行各种处理。存储在ROM部528中的程序数据也可以使用基于处于固有ID存储部中的存储单元群生成的本发明的数字ID数据作为密钥加密而存储。
CPU521通过控制密码处理电路522，基于预先决定的密码算法进行数据的加密和解密。如上述那样，在典型的密码方式中，有在发送侧和接收侧用相同的秘密密钥进行加密和解密的公共密钥方式、和用不同的公开密钥和秘密密钥进行加密和解密的公开密钥方式。在以下的说明中，对采用公共密钥方式的情况进行说明。
另外，在公开密钥方式中，在IC卡502将IC卡侧加密的密文数据向读写器501侧发送的情况下，用预先从读写器501侧获得的公开密钥加密。相反，将从读写器501侧送来的密文数据用在IC卡502侧预先存储的秘密密钥解密。除了以上的点以外，公开密钥方式也与公共密钥方式同样。公开密钥方式的公开密钥和秘密密钥是相互唯一的成对的密钥，所以也能够相互通过将加密后的数据解密而同时进行相互认证。
在IC卡502中，也与读卡器中的说明同样，将向秘密密钥存储部526存储的密钥数据作为基于本发明的PUF技术通过处于固有ID存储部525中的数字ID数据加密的加密秘密密钥或加密公开密钥来保存。进而，在其存储中可以通过第1种数据存储用存储单元存储。在IC卡502中进行数据的加密或解密的情况下，CPU521将在非易失性存储装置530内的作为第1种数据存储用存储单元群96的一部分的秘密密钥存储部526中存储的加密秘密密钥数据通过利用图3的第1阈值读出的特殊的读命令读出。假设读出的加密秘密密钥数据通过本发明的数字ID数据解密而成为原来的秘密密钥数据。CPU521将秘密密钥数据与要加密或解密的数据一起向密码处理电路522供给。密码处理电路522使用被供给的秘密密钥执行被供给的数据的加密或解密。
数据存储部527存储有CPU521执行程序所需要的数据。在数据存储部527中，既可以将规定的数据以明文的原状存储，也可以用秘密密钥加密而存储，也可以将数字ID数据作为密钥进行加密而存储。另外，关于规定的数据，既可以利用初始状态的存储单元存储，也可以利用可变状态的存储单元存储。
在这样的具备加密和解密的功能的IC卡系统中，以下对IC卡502与读写器501的通信的第1步骤进行说明。
在IC卡502中，各IC卡固有的数字ID数据基于在本发明的实施方式中说明的PUF技术，以包含有数据错误的状态存在于固有ID存储部525中。
CPU521从固有ID存储部525生成各IC卡固有的数字ID数据。CPU521将读出的加密秘密密钥数据和数字ID数据作为密钥向密码处理电路522供给。密码处理电路522以被供给的数字ID数据为密钥，将加密秘密密钥解密为原来的秘密密钥。并且，这次使用原来的秘密密钥将数字ID数据加密。将加密后的加密数字ID数据经由输入输出I/F部520、504向读写器侧的CPU505供给。
CPU505从读写器501内的非易失性存储装置515的秘密密钥存储部508读出秘密密钥数据。CPU505将秘密密钥数据和接收到的加密数字ID数据向密码处理电路506供给。密码处理电路506使用被供给的秘密密钥数据将加密数字ID数据解密。将解密后的数字ID数据与全固有ID存储部511所存储的各ID数据对照。如果在各ID数据中有与解密后的ID数据一致者，则认证为通信的IC卡502是有进行数据通信的资格的正规的IC卡502。并且，继续执行其后的数据通信。
在读写器501与IC卡502的相互认证中表示别的变形例。
读写器501的全IC卡固有ID存储部540将变更上述中央值的偏移量而得到的多个数字ID数据按每个IC卡保管。读写器501将偏移量和想要接受的数字ID数据的地址信息加密，作为挑战数据向IC卡502发送。IC卡502将接受到的挑战数据解密而得到偏移量和地址信息，将与其对应的数字ID数据加密，作为响应数据向读写器501返送。
读写器501将接受到的响应数据解密，将每个IC卡502所固有的数字ID数据与预先登录在全IC卡固有ID存储部中的ID数据进行检索、对照。确认规定的位数以上一致的情况而认证IC卡。
作为响应数据的数字ID数据以包含上述那样的错误数据的状态被发送，所以对于窃取的耐受性较高。数字ID数据是在各IC中不同的随机数，只要在数据之间有充分的汉明距离，则即使有规定的位数的错误数据也能够确定是哪个IC卡的ID数据。因此，通过反复进行挑战数据的发送和响应数据的接收，能够确定IC卡是正规的卡。进而，由于在认证中使用的数据是每个IC卡所固有且有错误的数据，所以数据的解析较困难，能够实现确保了非常高的安全性的认证。
如以上这样，根据通信系统500，能够将固有数字ID数据生成、秘密密钥存储、数据存储、程序数据存储的功能仅用一个非易失性存储装置实现。不需要另外搭载基于PUF技术的ID生成用的电路，能够提供尽可能抑制了电路规模的增加的IC卡那样的移动型应用。
也可以将RAM503的功能用非易失性存储装置515所具备的存储单元阵列实现。也可以将RAM523的功能用非易失性存储装置530所具备的存储单元阵列实现。
作为信息的存储机构能够使第1种数据存储用存储单元和第2种数据存储用存储单元任意地混合来保存各种数据，所以能够对第三者隐秘哪个区域的存储单元以何种状态存储着信息。进而，从使用物理性的探头将存储器内的数据直接读出那样的窃取中也能够保护数字ID数据，能够提供防篡改性良好的应用。
另外，使用数字ID数据作为加密密钥进行加密后的数据(加密数据)不一定必须存储在IC卡502中。例如，也可以是读写器501将加密数据读取，读写器501的数据存储部509将加密数据存储。进而，也可以是读写器501将加密数据向设置于外部的服务器(未图示)发送，该服务器的存储装置存储。在加密数据没有被存储在IC卡502中的情况下，解密的次序如下。即，IC卡502的CPU521经由输入输出I/F部520接收存储在外部的加密数据。此外，CPU521从固有ID存储部525生成各IC卡所固有的数字ID数据。然后，密码处理电路522使用数字ID数据作为解码密钥，将该加密数据解密。
根据上述说明，对于本领域的技术人员而言，本发明的许多改良及其他实施方式是显而易见的。因而，将上述说明应仅作为例示来解释，不是以向本领域的技术人员教示将本发明具体化的最优的形态的目的提供的。能够不脱离本发明的主旨而将其构造及/或功能的详细内容实质地变更。
标号说明
6数据输入输出电路
10非易失存储装置
11读出电路
14写入电路
15控制电路
16地址输入电路
17列解码器电路
18行解码器电路
20存储单元阵列
22存储器主体部
25中央值检测电路(运算电路)
310随机数检验电路

Claims (19)

1.一种非易失性存储装置，其特征在于，具备：
存储单元阵列，将多个存储单元以阵列状配置而成，该多个存储单元在可变状态下具有对应于不同的多个电信号的施加而电阻值在多个电阻值范围之间非易失性且可逆地转变的性质；
控制电路，受理控制信号的输入；
读出电路，基于输入到上述控制电路的上述控制信号，取得与上述多个存储单元的至少一部分的各自的上述电阻值有关的多个电阻值信息；以及
运算电路，基于由上述读出电路取得的上述多个电阻值信息，计算二值化基准值；
上述读出电路基于上述二值化基准值，对上述多个电阻值信息各自及与上述多个存储单元的与上述至少一部分不同的一部分的各自的上述电阻值有关的多个电阻值信息各自的至少一方，从两个值有选择地分配一个值，由此生成个体识别信息。
2.如权利要求1所述的非易失性存储装置，其特征在于，
上述多个电阻值范围包括第1电阻值范围、以及电阻值比上述第1电阻值范围小的第2电阻值范围；
上述多个存储单元各自在初始状态下，上述电阻值处于与上述第1电阻值范围及第2电阻值范围都不同的初始电阻值范围；
上述多个存储单元各自通过被施加电应力，从上述初始状态变化为上述可变状态。
3.如权利要求1所述的非易失性存储装置，其特征在于，
上述运算电路计算由上述读出电路取得的上述多个电阻值信息的中央值，作为上述二值化基准值。
4.如权利要求1所述的非易失性存储装置，其特征在于，
上述读出电路基于上述多个电阻值信息各自与上述运算电路计算的上述二值化基准值的大小关系，取得多个第1误差信息；
上述运算电路包括：
灵敏度调整电路，基于上述多个第1误差信息和规定的系数，计算多个第2误差信息；以及
累积加法电路，通过对上述二值化基准值加上上述多个第2误差信息，更新上述二值化基准值。
5.如权利要求1所述的非易失性存储装置，其特征在于，
上述读出电路从上述多个存储单元中依次选择第1规定数量的第1多个存储单元，取得与所选择的上述第1多个存储单元各自的电阻值有关的第1多个电阻值信息，上述运算电路基于上述第1多个电阻值信息计算第1二值化基准值；
上述读出电路从上述多个存储单元中依次选择与上述第1规定数量相同或不同的第2规定数量的第2多个存储单元，取得与所选择的上述第2多个存储单元各自的电阻值有关的第2多个电阻值信息，基于上述第1二值化基准值对上述第2多个电阻值信息的各自从上述两个值有选择地分配一个值，由此生成第1个体识别信息。
6.如权利要求5所述的非易失性存储装置，其特征在于，
上述运算电路对上述第1二值化基准值加上或减去规定的偏移值而取得第2二值化基准值；
上述读出电路基于上述第2二值化基准值，对上述第2多个电阻值信息的各自从上述两个值有选择地分配一个值，由此生成第2个体识别信息。
7.如权利要求5所述的非易失性存储装置，其特征在于，
还具备纠错及校验生成电路；
上述控制电路预先使上述运算电路计算上述第1二值化基准值，使上述读出电路生成上述第1个体识别信息，使上述纠错及校验生成电路根据上述第1个体识别信息生成校验数据，并将上述校验数据保存到上述存储单元阵列内；
在使用时，上述控制电路使上述运算电路计算上述使用时的上述第1二值化基准值，使上述读出电路生成上述使用时的上述第1个体识别信息，使上述纠错及校验生成电路使用保存在上述存储单元阵列内的上述校验数据对上述使用时的上述第1个体识别信息进行纠正，取得第3个体识别信息。
8.如权利要求5所述的非易失性存储装置，其特征在于，
还具备检验数据的随机性的随机数检验电路；
上述随机数检验电路检验上述第1个体识别信息是否满足规定的随机数的基准，并且输出检验结果。
9.如权利要求2所述的非易失性存储装置，其特征在于，
还具备进行加密及解密的密码处理电路；
上述密码处理电路将上述个体识别信息用作加密密钥，将被输入的数据加密而生成加密数据；
上述加密数据作为第1种数据及第2种数据中的至少一方而被存储到上述存储单元阵列；
上述第1种数据表示上述多个存储单元各自处于上述初始状态还是处于上述可变状态；
上述第2种数据表示上述多个存储单元各自的上述电阻值处于上述第1电阻值范围中还是处于第2电阻值范围中。
10.如权利要求9所述的非易失性存储装置，其特征在于，
上述读出电路将存储的上述加密数据及上述个体识别信息读出，向上述密码处理电路发送；
上述密码处理电路将上述个体识别信息作为解码密钥，将上述加密数据解密。
11.如权利要求1所述的非易失性存储装置，其特征在于，
上述多个存储单元分别具备：
第1电极；
第2电极；以及
电阻变化元件，具有介于上述第1电极及上述第2电极之间的电阻变化层。
12.如权利要求11所述的非易失性存储装置，其特征在于，
上述电阻变化层包括由绝缘体构成的层。
13.如权利要求12所述的非易失性存储装置，其特征在于，
上述电阻变化层具有将由上述绝缘体构成的层贯穿的导电路径。
14.如权利要求11所述的非易失性存储装置，其特征在于，
上述电阻变化层由包含金属氧化物的材料构成。
15.如权利要求11所述的非易失性存储装置，其特征在于，
上述电阻变化层包括由包含缺氧型的金属氧化物的材料构成的层。
16.如权利要求14或15所述的非易失性存储装置，其特征在于，
上述金属氧化物是过渡金属氧化物及铝氧化物中的至少一方。
17.如权利要求14或15所述的非易失性存储装置，其特征在于，
上述金属氧化物是钽氧化物、铪氧化物及锆氧化物中的至少一个。
18.如权利要求13所述的非易失性存储装置，其特征在于，
上述绝缘体包含金属氧化物；
上述导电路径具有含氧率比上述金属氧化物低的缺氧型的金属氧化物。
19.一种集成电路卡，其特征在于，
具备非易失性存储装置和输入输出接口部；
上述非易失性存储装置具备：
存储单元阵列，将多个存储单元以阵列状配置而成，该多个存储单元在可变状态下具有对应于不同的多个电信号的施加而电阻值在多个电阻值范围之间非易失性且可逆地转变的性质；
控制电路，受理控制信号的输入；
读出电路，基于输入到上述控制电路的上述控制信号，取得与上述多个存储单元的至少一部分的各自的上述电阻值有关的多个电阻值信息；以及
运算电路，基于由上述读出电路取得的上述多个电阻值信息，计算二值化基准值；
上述读出电路基于上述二值化基准值，对上述多个电阻值信息各自及与上述多个存储单元的与上述至少一部分不同的一部分的各自的上述电阻值有关的多个电阻值信息各自的至少一方，从两个值有选择地分配一个值，由此生成个体识别信息，
上述输入输出接口部被输入上述控制信号，输出与上述个体识别信息相关联的信息。
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