KR20210077839A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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KR20210077839A
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Abstract

본 발명의 메모리 시스템은, 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들과, 상기 복수의 비트라인들과 연결되고, 상기 복수의 비트라인들을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 복수의 비트라인 감지 증폭기들을 포함하고, 상기 복수의 비트라인 감지 증폭기들 중에서 리던던시 비트라인 감지 증폭기로 대체된 비트라인 감지 증폭기들 중 일부는 고유한 랜덤 디지털 값을 포함하는 물리적 복제 방지 기능(Physically Unclonable Function, PUF) 키를 생성하는데 이용된다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
하드웨어 보안 분야에서 칩의 고유 정보인 아이디(ID) 또는 보안키 등의 주요 정보는 전원이 공급되지 않더라도 그 값이 없어지지 않아야 하며, 사용할 때마다 항상 같은 값을 유지해야 한다. 이 때문에 현재까지 주로 사용되는 방법은 EEPROM과 같은 NVM(Non-Volatile Memory; 비휘발성 메모리)에 저장하여 사용하는 것이다. 그러나 NVM에 데이터를 저장하는 경우는 저장되는 데이터에 대한 관리가 따로 필요하고 관리 소홀 시 데이터가 유출될 수 있는 위험이 있다. 또한 데이터가 저장된 후에도 다양한 물리적 보안 공격으로 메모리에 저장된 데이터를 읽어낼 수 있기 때문에 보안 위험에 늘 노출되게 된다. 이러한 문제 해결을 위해 접근하고 있는 방법 중 하나가 물리적 복제방지 기능(physically unclonable function(PUF)) 기술이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 장치에 포함된 소자들의 산포를 이용하여 예측 불가능한 칩 고유의 정보를 생성할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들과, 상기 복수의 비트라인들과 연결되고, 상기 복수의 비트라인들을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 복수의 비트라인 감지 증폭기들을 포함하고, 상기 복수의 비트라인 감지 증폭기들 중에서 리던던시 비트라인 감지 증폭기로 대체된 비트라인 감지 증폭기들 중 일부는 고유한 랜덤 디지털 값을 포함하는 물리적 복제 방지 기능(Physically Unclonable Function, PUF) 키를 생성하는데 이용된다.
본 발명의 일 실시 예에 따른 메모리 장치는, 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 비트라인들 중 제1 비트라인과 연결되고, 상기 제1 비트라인을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 데이터 감지 증폭기로 동작하는 제1 비트라인 감지 증폭기와, 상기 복수의 비트라인들 중 제2 비트라인과 연결되고, 고유한 랜덤 디지털 값인 PUF 키를 생성하는 물리적 복제 방지 기능(Physically Unclonable Function; PUF) 비트라인 감지 증폭기로 동작하는 제2 비트라인 감지 증폭기를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들과, 상기 복수의 비트라인들과 연결되고, 상기 복수의 비트라인들을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 복수의 비트라인 감지 증폭기들을 포함하고, 상기 복수의 비트라인 감지 증폭기들 중 제1 비트라인과 연결된 제1 비트라인 감지 증폭기와 상기 복수의 비트라인 감지 증폭기들 중 제2 비트라인에 연결된 제2 비트라인 감지 증폭기 각각은 제1 트랜지스터 쌍과 제2 트랜지스터 쌍을 포함하고, 상기 복수의 비트라인들과 상기 복수의 비트라인들에 대응하는 복수의 상보 비트라인들의 전압을 프리센싱하는 프리센싱 동작 동안 상기 제1 비트라인 감지 증폭기는 제1 트랜지스터 쌍을 구동하기 위한 제1 구동 신호를 먼저 인에이블 시키고, 상기 제2 비트라인 감지 증폭기는 제2 트랜지스터 쌍을 구동하기 위한 제2 구동 신호를 먼저 인에이블 시킨다.
본 발명의 일 실시 예에 따르면, 메모리 장치에 포함된 소자들의 산포를 이용하여 예측 불가능한 칩 고유의 정보를 생성할 수 있다. 따라서, 변조와 복제가 불가능한 랜덤 디지털 값을 생성할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 회로도이다.
도 6 내지 도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 시스템의 인증 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 시스템의 검증 동작을 설명하기 위한 도면이다.
도 12 내지 도 16은 본 발명의 실시 예에 따른 암/복호화 모듈의 동작을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 제1 메모리 모듈(10), 제2 메모리 모듈(20), 및 메모리 컨트롤러(30)를 포함할 수 있다. 제1 메모리 모듈(10), 제2 메모리 모듈(20), 및 메모리 컨트롤러(30)은 하나의 반도체 장치로 집적될 수 있다. 일례로, 제1 메모리 모듈(10), 제2 메모리 모듈(20), 및 메모리 컨트롤러(30)은 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(solid state drive(SSD))를 구성할 수 있다.
제1 메모리 모듈(10)은 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다. 제1 메모리 모듈(10)은 호스트로부터 수신된 데이터 또는 제2 메모리 모듈(20)로부터 수신된 데이터를 임시 저장하는 버퍼 메모리로 사용될 수 있다. 실시 예에 따라, 제1 메모리 모듈(10)은 호스트가 바라보는 논리적 주소를 플래시 메모리의 물리적 주소로 변환하기 위한 매핑 테이블을 저장하는데 사용될 수 있다.
제2 메모리 모듈(20)은 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(30)는 DRAM 컨트롤러(310), 호스트 컨트롤러(320), 불휘발성 메모리(NMV) 컨트롤러(330), 암/복호화 모듈(340), 보안 모듈(350), CPU(360), 및 ROM(370)을 포함할 수 있다.
DRAM 컨트롤러(310)는 제1 메모리 모듈(10)의 읽기 및 쓰기 동작들을 제어할 수 있다. 예컨대, DRAM 컨트롤러(310)는 쓰기 데이터(write data)나 읽기 데이터(read data)를 제1 메모리 모듈(10)에 일시 저장할 수 있다.
호스트 컨트롤러(320)는 호스트로부터 들어오는 읽기, 쓰기 명령을 처리할 수 있다. 호스트 컨트롤러(320)는 CPU(360)의 제어 하에 호스트와 메모리 시스템(1) 사이의 통신을 위한 인터페이스를 제공할 수 있다. 예컨대, 상기 인터페이스는 PCI express, SCSI(Small Computer System Interface) 인터페이스, ATA(Advanced Technology Attachment) 인터페이스, SATA(Serial ATA) 인터페이스, PATA(Parallel ATA) 인터페이스, 및 SAS(Serial Attached SCSI) 인터페이스 중 적어도 하나일 수 있다. 실시 예에 따라, 상기 인터페이스는 PCI express 방식으로 데이터를 교환하는 NVMe(NVM Express)일 수 있다.
불휘발성 메모리 컨트롤러(330)는 제2 메모리 모듈(20)의 읽기 및 쓰기 동작들을 제어할 수 있다.
암/복호화 모듈(340)은 호스트로부터 전송된 데이터를 암호화하거나, 암호화된 데이터를 복호화할 수 있다. 암/복호화 모듈(340)은 대칭키 암호화(Symetric-key Criptography)를 수행할 수 있다.
대칭키 암호화는 비밀키 암호화라고도 하며, 데이터를 암호화 하는데 사용된 키와 데이터를 복호화 하는데 사용된 키가 동일한 암호화를 의미할 수 있다. 예컨대, 대칭기 암호화는 DES 방식, AES 방식 등을 포함할 수 있다.
CPU(360)는 명령어 대기열에 들어오는 다수의 호스트 명령어를 해석하여 불휘발성 메모리 컨트롤러(30)를 통해 제2 메모리 모듈(20)로부터 데이터를 리드하거나 제2 메모리 모듈(20)로 데이터를 라이트할 수 있다. CPU(360)는 메모리 컨트롤러(30)의 다양한 제어 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 예컨대, CPU(360)는 제2 메모리 모듈(20)을 관리하기 위한 가비지 컬렉션(garbage collection), 주소 맵핑, 및 웨어 레벨링 등을 수행하기 위한 플래시 변환 계층(FTL)을 실행할 수 있다. CPU(360)는 롬(370)으로부터 제공되는 장치내 컴퓨팅(in-storage computing　(ISC)) 기능을 지원하는 펌웨어를 수행할 수 있다.
보안 모듈(350)은 공개키 암호화(Public-key Cryptography)를 수행할 수 있다. 공개키 암호화는 비대칭 암호화라고도 하며, 데이터를 복호화하는데 사용된 키가 데이터를 암호화한 키와 서로 다른 암호화를 의미할 수 있다. 예컨대, 공개키 암호화는 Hellman 방식, RSA 방식, ElGamal 방식, 타원곡선(Elliptic Curve) 방식 등을 포함할 수 있다.
보안 모듈(350)은 메모리 시스템(1)의 인증 동작과 검증 동작을 수행할 수 있다. 예컨대, 보안 모듈(350)은 부트로더(bootloader)와 펌웨어 등과 같은 프로그램이 처음 생성되거나 업데이트될 때, 상기 프로그램을 인증하는 동작을 수행할 수 있다. 또한, 보안 모듈(350)은 메모리 시스템(1)이 부팅되어 상기 프로그램이 로딩되거나 업데이트될 때, 상기 프로그램을 검증하는 동작을 수행할 수 있다. 보안 모듈(350)은 메모리 시스템(1)과 다른 별도의 칩으로 구현될 수도 있다.
반도체 제조 공정에서 동일한 공정 과정을 진행하더라도 반도체 제조 과정 특성상 공정 편차가 발생할 수 있다. 상기 공정 편차에 의해 트랜지스터, 커패시터, 저항 등과 같은 소자 특성에서부터 게이트 지연시간과 같은 회로 특성까지 많은 부분에서 차이가 날 수 있다. 상기 차이가 클수록 산포가 커지고, 큰 산포로 인해 칩마다 서로 다른 0 또는 1의 디지털 값이 생성될 수 있다. 랜덤 수를 생성하는 장치와 달리 매번 디지털 값이 생성될 때마다 동일한 값을 출력하기 때문에 칩 고유의 정보로 활용할 수 있다. 물리적 복제방지 기능(physically unclonable function(PUF))은 큰 산포를 이용하여 칩 내부에 구현된 예측하기 어려운 랜덤한 디지털 값을 생성하는 기능 또는 시스템을 의미할 수 있다. 하드웨어적으로 예측 불가능한 값이 출력되므로 복제가 불가능할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 시스템(1)은 PUF 동작 모드에서 제1 메모리 모듈(10)로부터 칩 고유의 정보를 생성할 수 있다. 메모리 시스템(1)은 PUF 동작 모드에서 제1 메모리 모듈(10)에 포함된 소자들의 산포를 이용하여 예측 불가능한 칩 고유의 정보를 생성할 수 있다. 따라서, 변조와 복제가 불가능한 랜덤 디지털 값을 생성할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 메모리 장치(10)는 메모리 셀 어레이(100), 로우 디코더(200), 주소 버퍼(300), 칼럼 디코더(400), 복수의 비트 라인 감지 증폭기(bitline sense ampl(BLSA))들(500), 데이터 버퍼(600), 명령어 디코더(700), 컨트롤 로직(800), 퓨즈 회로(910), 칼럼 리페어 로직(920), 및 로우 리페어 로직(930)을 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들과 복수의 리던던시 메모리을 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들 각각은 하나의 워드 라인 및 하나의 비트 라인에 연결될 수 있다.
복수의 메모리 셀들 각각은 스위치 소자와 정보 저장 커패시터를 포함할 수 있다. 일 실시 예에서, 스위치 소자는 트랜지스터를 포함할 수 있다. 상기 트랜지스터의 게이트 단자는 워드 라인에 연결될 수 있다. 상기 트랜지스터의 일단(예컨대, 드레인 단자)은 비트 라인 또는 상보 비트 라인에 연결될 수 있다. 상기 트랜지스터의 타단(예컨대, 소스 단자)은 정보 저장 커패시터에 연결될 수 있다.
실시 예에 따라, 복수의 메모리 셀들과 복수의 리던던시 메모리 셀들 중 일부는 PUF로 동작할 수 있다. PUF로 동작하는 메모리 셀을 PUF 셀이라 할 수 있다. 실시 예에 따라, 복수의 비트 라인들 중 일부는 PUF로 동작할 수 있다. PUF로 동작하는 비트 라인을 PUF 비트 라인이라 할 수 있다.
주소 버퍼(300)는 메모리 컨트롤러로부터 입력되는 어드레스(ADD)를 일시 저장할 수 있다. 주소 버퍼(300)는 어드레스(ADD)에 포함된 로우 어드레스(RA)를 로우 디코더(200)로 출력할 수 있다. 주소 버퍼(300)는 어드레스(ADD)에 포함된 칼럼 어드레스(CA)를 칼럼 디코더(400)로 출력할 수 있다.
로우 디코더(200)는 로우 어드레스(RA)를 디코딩하여 복수의 워드 라인들 중에서 로우 어드레스(RA)에 상응하는 하나의 워드 라인을 선택 워드 라인으로 결정할 수 있다. 로우 디코더(200)는 상기 선택 워드 라인을 활성화시킬 수 있다.
칼럼 디코더(400)는 칼럼 어드레스(CA)를 디코딩하여 복수의 비트 라인들 중에서 칼럼 어드레스(CA)에 상응하는 하나의 비트 라인을 선택 비트 라인으로 결정할 수 있다. 로우 디코더(200)와 칼럼 디코더(400)에 의해 선택 워드 라인과 선택 비트 라인에 연결된 메모리 셀을 선택 메모리 셀로 결정할 수 있다.
복수의 비트 라인 감지 증폭기들(500)은 복수의 비트 라인들과 연결될 수 있다. 복수의 비트 라인 감지 증폭기들(500)은 복수의 비트 라인들 중 선택 비트 라인을 통해 선택 메모리 셀에 데이터를 기록할 수 있다. 복수의 비트 라인 감지 증폭기들(500)은 선택 메모리 셀에 저장된 데이터를 선택 비트 라인을 통해 읽어올 수 있다. 또한, 복수의 비트 라인 감지 증폭기들(500)은 선택 메모리 셀의 정보 저장 커패시터에 충전된 전하가 자연 방전되어 데이터가 유실되지 않도록, 선택 메모리 셀에 데이터를 다시 쓰는 리프레쉬(refresh) 동작을 수행할 수 있다. 즉, 복수의 비트 라인 감지 증폭기들(500) 중 일부는 데이터 감지 증폭기로 동작할 수 있고, 데이터 감지 증폭기로 동작하는 비트라인 감지 증폭기들은 메인 비트라인 감지 증폭기들일 수 있다.
복수의 비트 라인 감지 증폭기들(500)은 컨트롤 로직(800)으로부터 제공되는 제어 신호들(ISO, OC, LANG, LAPG)에 따라 구동될 수 있다. 예컨대, 복수의 비트 라인 감지 증폭기들(500)은 격리 신호(ISO)와 오프셋 제거 신호(OC)에 따라 오프셋 제거 동작을 수행할 수 있다. 오프셋은 복수의 비트 라인 감지 증폭기들(500)을 구성하는 반도체 소자들 사이의 특성(예컨대, 문턱 전압)의 차이를 의미할 수 있다.
실시 예에 따라, 복수의 비트 라인 감지 증폭기들(500) 중 일부는 PUF로 동작할 수 있고, 나머지 일부는 데이터 감지 증폭기로 동작할 수 있다. PUF로 동작하는 비트라인 감지 증폭기를 PUF 비트라인 감지 증폭기라 할 수 있다.
데이터 버퍼(600)는 메모리 컨트롤러로부터 입력되는 데이터를 일시 저장하여 복수의 비트 라인 감지 증폭기들(500)로 출력할 수 있다. 데이터 버퍼(600)는 복수의 비트 라인 감지 증폭기들(500)로부터 출력되는 데이터를 일시 저장하여 외부로 출력할 수 있다.
명령어 디코더(700)는 메모리 컨트롤러로부터 전송된 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 메모리 컨트롤러로부터 전송되는 명령어(CMD)를 결정할 수 있다. 예컨대, 명령어(CMD)는 액티브 명령어(active command), 오토 리프레쉬 명령어(auto refresh command), 프리차지 명령어(precharge CMD), 라이트 명령어(write command), 리드 명령어(read command) 등일 수 있다.
컨트롤 로직(800)은 명령어(CMD)에 응답하여 복수의 비트 라인 감지 증폭기들(500)을 제어할 수 있다. 컨트롤 로직(800)은 복수의 비트 라인 감지 증폭기들(500)을 제어하기 위한 제어 신호들(ISO, OC, LANG, LAPG)을 생성할 수 있다.
퓨즈 회로(910)는 안티퓨즈 회로, 레이저 퓨즈 회로, 및 전기적 퓨즈 회로 중 적어도 하나를 포함할 수 있다. 퓨즈 회로(910)는 메모리 셀 어레이(100)에 포함된 복수의 메모리 셀들 중에서 적어도 하나 이상의 불량 메모리 셀의 위치 정보(FA)를 저장할 수 있다. 상기 불량 메모리 셀은 하드(hard) 결함 또는 소프트(soft) 결함이 있는 메모리 셀을 의미할 수 있다. 퓨즈 회로(910)에 저장되는 불량 메모리 셀의 위치 정보(FA)는 업데이트될 수 있다. 불량 메모리 셀의 위치 정보(FA)는 메모리 장치(10)의 불량 비트 발생 여부에 대한 테스트를 통해 얻을 수 있다. 상기 테스트는 메모리 장치(10)의 패키지 전, 즉 웨이퍼 레벨에서 수행될 수 있고, 메모리 장치(10)의 패키지 후에도 수행될 수 있다. 즉, 포스트 패키지 리페어(post package repair(PPR))가 가능할 수 있다.
실시 예에 따라, 퓨즈 회로(910)는 PUF의 위치 정보(PA)를 저장할 수 있다. 예컨대, PUF의 위치 정보(PA)에는 PUF 셀의 위치 정보, PUF 비트라인의 위치 정보, 및 PUF 비트라인 감지 증폭기의 위치 정보를 포함할 수 있다.
칼럼 리페어 로직(920)은 칼럼 어드레스(CA)와 PUF의 위치 정보(PA)에 기초하여 제1 제어 신호(CTRL1)를 생성할 수 있다. 컨트롤 로직(800)은 제1 제어 신호(CTRL1)에 기초하여 복수의 비트 라인 감지 증폭기들(500) 중 일부를 PUF 비트라인 감지 증폭기로 동작하도록 제어할 수 있다. 즉, 복수의 비트 라인 감지 증폭기들(500) 중 리던던시 비트라인 감지 증폭기로 대체된 비트라인 감지 증폭기들 중 일부는 고유한 랜덤 디지털 값을 포함하는 PUF 키를 생성하는데 이용될 수 있다.
실시 예에 따라, 컨트롤 로직(800)은 제1 제어 신호(CTRL1)에 기초하여 복수의 비트 라인들 중 일부를 PUF 비트 라인으로 동작하도록 제어할 수 있다.
로우 리페어 로직(930)은 로우 어드레스(RA)와 PUF의 위치 정보(PA)에 기초하여 제2 제어 신호(CTRL2)를 생성할 수 있다. 로우 디코더(200)는 제2 제어 신호(CTRL2)에 기초하여 복수의 메모리 셀들과 복수의 리던던시 메모리 셀들 중 일부가 PUF 셀로 동작하도록 제어할 수 있다.
실시 예에 따라, 로우 리페어 로직(930)과 칼럼 리페어 로직(920)은 불량메모리 셀을 리던던시 메모리 셀로 대체할 수 있다. 로우 리페어 로직(930)은 로우 어드레스(RA)와 불량 메모리 셀의 위치 정보(FA)에 기초하여 대체 로우 어드레스(RRA)를 생성할 수 있다. 로우 디코더(200)는 대체 로우 어드레스(RRA)에 기초하여 불량 메모리 셀이 연결된 워드 라인을 복수의 리던던시 메모리 셀이 연결된 리던던시 워드 라인으로 대체할 수 있다. 칼럼 리페어 로직(920)은 칼럼 어드레스(CA)와 불량 메모리 셀의 위치 정보(FA)에 기초하여 대체 칼럼 어드레스(RCA)를 생성할 수 있다. 컨트롤 로직(800)은 대체 칼럼 어드레스(RCA)에 기초하여 불량 메모리 셀이 연결된 비트 라인을 복수의 리던던시 메모리 셀이 연결된 리던던시 비트 라인으로 대체할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치(10)는 복수의 비트 라인 감지 증폭기들(500) 중 일부를 데이터 감지 증폭기로 동작하도록 제어할 수 있다. 실시 예에 따라, 메모리 장치(10)는 복수의 비트 라인 감지 증폭기들(500) 중 일부를 PUF 비트라인 감지 증폭기로 동작하도록 제어할 수 있다. 실시 예에 따라, 메모리 장치(10)는 복수의 비트 라인들 중 일부를 PUF 비트 라인으로 동작하도록 제어할 수 있다. 실시 예에 따라, 메모리 장치(10)는 복수의 메모리 셀들과 복수의 리던던시 메모리 셀들 중 일부가 PUF 셀로 동작하도록 제어할 수 있다. 따라서, 메모리 장치(10)는 예측 불가능한 칩 고유의 정보를 생성할 수 있다. 상기 PUF 비트라인 감지 증폭기, PUF 비트 라인, 및 PUF 셀 중에서 적어도 하나를 이용하여 메모리 시스템은 프로그램의 인증 및 검증 동작과 데이터의 암호화 및 복호화 동작을 수행할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(20)는 복수의 메모리 셀 어레이들(110, 120, 130), 복수의 리던던시 메모리 셀 어레이들(140, 150), 및 복수의 감지 증폭기들(510-540)을 포함할 수 있다. 복수의 감지 증폭기들(510~540) 각각은 복수의 비트라인 감지 증폭기들(BLSA)을 포함할 수 있다. 복수의 비트라인 감지 증폭기들(BLSA)은 도 2에서 설명된 복수의 비트 라인 감지 증폭기들(500)로 구현될 수 있다.
복수의 메모리 셀 어레이들(110, 120, 130)과 연결된 복수의 비트라인 쌍(BL, BLB)은 복수의 비트라인 감지 증폭기들(BLSA)과 연결될 수 있다. 리던던시 메모리 셀 어레이들(140, 150)의 일부 비트라인들은 상보 비트라인으로서 인접한 비트라인 감지 증폭기들(BLSA)과 연결될 수 있다. 리던던시 메모리 셀 어레이들(140, 150)의 나머지 비트 라인들은 더미 비트 라인들로 비트 라인 감지 증폭기들(BLSA)과 연결되지 않을 수 있다.
실시 예에 따라, 복수의 비트라인 감지 증폭기들(BLSA) 중 일부는 PUF로 동작할 수 있다. 예컨대, 감지 증폭기(520)에 포함된 복수의 비트라인 감지 증폭기들(520-1~520-n) 중에서 제2 비트라인 감지 증폭기(520-2)와 제4 비트라인 감지 증폭기(520-4) 각각이 PUF 비트라인 감지 증폭기일 수 있다. PUF 비트라인 감지 증폭기는 PUF 비트라인 감지 증폭기에 포함된 트랜지스터의 문턱전압 산포가 커서 결함이 있는 결함 비트라인 감지 증폭기일 수 있다. PUF 비트라인 감지 증폭기에 전원이 공급될 때마다 PUF 비트라인 감지 증폭기에 포함된 트랜지스터의 문턱전압 산포에 따라 PUF 비트라인 감지 증폭기는 데이터 '0' 또는 데이터 '1'을 출력할 수 있다. 즉, PUF 비트라인 감지 증폭기는 전원이 공급될 때마다 무작위로 고유한 데이터를 출력할 수 있다. 즉, PUF 비트라인 감지 증폭기는 고유한 랜덤 디지털 값을 출력할 수 있다.
예컨대, 메모리 장치(20)의 용량이 8기가비트(Gbit)인 경우 결함 비트라인 감지 증폭기들의 개수는 40,000개 이상일 수 있다. 구체적으로, 메모리 장치(20)의 용량이 8기가비트(Gbit)인 경우 복수의 비트라인 감지 증폭기들(BLSA)이 약 4,000,000개일 수 있다. 복수의 비트라인 감지 증폭기들(BLSA) 중에서 1%의 비트라인 감지 증폭기들이 결함 비트라인 감지 증폭기들일 수 있다. 즉, 메모리 장치(20)는 약 40,000개의 결함 비트라인 감지 증폭기들을 포함할 수 있다. 따라서, 메모리 장치(20)는 결함 비트라인 감지 증폭기들을 이용하여 약 40,000,000개의 비트(bit)를 생성할 수 있다.
제1 동작 모드 예컨대, 일반 동작 모드에서 감지 증폭기(520)에 포함된 복수의 비트라인 감지 증폭기들(520-1~520-n)은 제1 메모리 셀 어레이(110)와 제2 메모리 셀 어레이(120)에 연결된 복수의 비트 라인들(BL)을 통해 선택 메모리 셀에 데이터를 기록하거나, 선택 메모리 셀에 저장된 데이터를 읽어올 수 있다. 이 때, 복수의 비트라인 감지 증폭기들(520-1~520-n) 중에서 일부는 결함 비트라인 감지 증폭기일 수 있다. 예컨대, 제2 비트라인 감지 증폭기(520-2)와 제4 비트라인 감지 증폭기(520-4)는 결함 비트라인 감지 증폭기들일 수 있고, 상기 결함 비트라인 감지 증폭기들은 데이터 감지 증폭기로 동작하는 메인 비트라인 감지 증폭기들 사이에 위치할 수 있다. 상기 결함 비트라인 감지 증폭기들은 리던던시 비트라인 감지 증폭기들로 대체될 수 있다. 상기 리던던시 비트라인 감지 증폭기는 데이터 감지 증폭기로 동작할 수 있다.
제2 동작 모드 예컨대, PUF 동작 모드에서 제2 비트라인 감지 증폭기(520-2)와 제4 비트라인 감지 증폭기(520-4) 각각은 PUF 비트라인 감지 증폭기일 수 있다. 메모리 장치(20)는 PUF 비트라인 감지 증폭기를 이용하여 고유한 랜덤 디지털 값을 생성할 수 있다. 상기 고유한 랜덤 디지털 값을 PUF 키(key)라 할 수 있다. PUF 비트라인 감지 증폭기는 PUF 비트라인 감지 증폭기에 포함된 트랜지스터의 문턱전압 산포를 이용하여 PUF 키를 생성하므로, PUF 키는 매번 생성될 때마다 고유한 랜덤 디지털 값을 출력할 수 있다. 따라서, PUF 키는 칩 고유의 정보로 활용할 수 있다. 예컨대, 상기 PUF 키는 메모리 장치(20)의 고유 정보인 아이디(ID) 또는 보안 키로 이용될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(30)는 비트라인(BL)에 연결된 복수의 메모리 셀들(111, 112), 상보 비트라인(BLB)에 연결된 복수의 메모리 셀들(121, 122), 비트라인(BL)과 상보 비트라인(BLB)에 연결된 비트라인 감지 증폭기(521), 프리차지회로(522), 제1 격리 트랜지스터(31), 및 제2 격리 트랜지스터(32)를 포함할 수 있다.
일반 동작 모드에서 비트라인 감지 증폭기(521)는 프리차지 동작, 오프셋 제거 동작, 전하 공유 동작, 프리센싱 동작, 및 재저장 동작을 순차적으로 수행할 수 있다.
프리차지 동작 동안, 격리 신호(ISO)는 로직 하이일 수 있다. 제1 격리 트랜지스터(31)와 제2 격리 트랜지스터(32)가 턴 온 되므로 비트라인 쌍(BL. BLB)과 센싱 비트라인 쌍(SABL, SABLB)이 각각 서로 연결될 수 있다. 프리차지회로(522)의 제어에 따라 비트라인 쌍(BL, BLB)은 프리차지 전압으로 프리차지될 수 있다.
오프셋 제거 동작 동안, 격리 신호(ISO)는 로직 로우이고, 비트라인(BL)과 상보 비트라인(BLB)의 전압이 오프셋 전압만큼의 차이를 가지도록 저장될 수 있다.
제1 메모리 셀(111)이 선택 메모리 셀 일 때, 전하 공유 동작 동안, 격리 신호(ISO)는 로직 로우이고, 제1 메모리 셀(111)과 연결된 워드라인(WL1-1)이 활성화될 수 있다. 제1 메모리 셀(111)의 커패시터에 저장된 전하와 비트라인(BL)에 저장된 전하 사이에 전하 공유가 발생할 수 있다. 예컨대, 제1 메모리 셀(111)에 데이터 '1'이 저장된 경우, 전하 공유 동작 시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 상승할 수 있다. 제1 메모리 셀(111)에 데이터 '0'이 저장된 경우, 전하 공유 동작 시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 감소할 수 있다.
프리센싱 동작 동안, 격리 신호(ISO)는 로직 로우이고, 비트라인(BL)과 상보 비트라인(BLB)의 전압 차이에 기초하여 센싱 비트라인(SABL)은 내부 전원 전압만큼 증가할 수 있고, 상보 센싱 비트라인(SABLB)은 접지 전압만큼 감소할 수 있다.
재저장 동작 동안, 격리 신호(ISO)는 로직 하이이고, 비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 충전될 수 있고, 상보 비트라인(BLB)은 상보 센싱 비트라인(SABLB)의 전압 레벨로 방전될 수 있다.
PUF 동작 모드에서 메모리 장치(30)는 PUF 키를 생성할 수 있다. PUF 동작 모드는 제1 실시 예, 제2 실시 예, 및 제3 실시 예를 포함할 수 있다.
제1 실시 예에 따르면, 비트라인 감지 증폭기(521)는 PUF 비트라인 감지 증폭기로 동작할 수 있다. 비트라인 감지 증폭기(521)는 비트라인 감지 증폭기(521)에 포함된 트랜지스터들의 문턱전압 산포를 이용하여 PUF 키를 생성할 수 있다. 이 때, 전하 공유 동작 동안 메모리 셀들(111, 112, 121, 122)에 연결된 워드 라인들(WL1-1, WL1-2, WL2-1, WL2-2)은 비활성화 될 수 있다.
제2 실시 예에 따르면, 비트라인 감지 증폭기(521)에 포함된 트랜지스터들의 문턱전압 산포, 및 비트라인(BL)의 정전 용량과 상보 비트라인(BLB)의 정전 용량 사이의 미스매칭(capacitance　mismatching)을 이용하여 PUF 키를 생성할 수 있다. 이 때, 전하 공유 동작 동안 메모리 셀들(111, 112, 121, 122)에 연결된 워드 라인들(WL1-1, WL1-2, WL2-1, WL2-2)은 비활성화 될 수 있고, 프리센싱 동작 동안 격리 신호(ISO)는 로직 하이일 수 있다. 프리센싱 동작 동안 격리 신호(ISO)가 로직 하이이므로, 메모리 장치(30)가 PUF 키를 생성할 때, 비트라인 쌍(BL, BLB)의 정전용량 미스매칭이 반영될 수 있다.
제3 실시 예에 따르면, 비트라인 감지 증폭기(521)에 포함된 트랜지스터의 문턱전압 산포, 비트라인 쌍(BL, BLB)의 정전용량 미스매칭, 및 메모리 셀들(111, 112, 121, 122)의 미스매칭을 이용하여 PUF 키를 생성할 수 있다. 메모리 셀들의 미스매칭은 매모리 셀들의 정전용량 사이의 미스매칭, 메모리 셀들의 각 트랜지스터의 문턱전압 산포 등을 포함할 수 있다.
예컨대, 비트라인(BL)에 연결된 제1 메모리 셀(111)과 상보 비트라인(BLB)에 연결된 제2 메모리 셀(121) 각각이 PUF 셀로 동작할 수 있다. 실시 예에 따라, 제1 메모리 셀(111)과 제2 메모리 셀(121)은 모두 정상 메모리 셀일 수 있다. 다른 실시 예에 따라, 제1 메모리 셀(111)과 제2 메모리 셀(121)은 모두 불량 메모리 셀일 수 있다. 또 다른 실시 예에 따라, 제1 메모리 셀(111)과 제2 메모리 셀(121) 중 어느 하나는 정상 메모리 셀일 수 있고, 다른 하나는 불량 메모리 셀일 수 있다.
제1 메모리 셀(111)과 제2 메모리 셀(121)에는 모두 데이터 '1'을 기록하거나 모두 데이터 '0'을 기록할 수 있다. 이 때, 비트라인 감지 증폭기(521)는 결함이 없는 정상 비트라인 감지 증폭기일 수 있고, 결함이 있는 결함 비트라인 감지 증폭기일 수 있다. 전하 공유 동작 동안, 제1 메모리 셀(111)과 제2 메모리 셀(121)에 연결된 제1 워드 라인(WL1-1)과 제2 워드라인(WL2-1)이 동시에 활성화될 수 있다. 비트라인 감지 증폭기(521)는 비트라인(BL)을 통해 제1 메모리 셀(111)에 저장된 데이터를 읽어올 수 있다. 전하 공유 동작 동안, 제1 워드 라인(WL1-1)과 제2 워드라인(WL2-1)이 동시에 활성화되므로 메모리 장치(30)가 PUF 키를 생성할 때 제1 메모리 셀(111)과 제2 메모리 셀(121)의 미스매칭이 반영될 수 있다.
제1 메모리 셀(111)과 제2 메모리 셀(121)의 미스매칭은 제1 메모리 셀(111)의 정전용량과 제2 메모리 셀(121)의 정전용량 사이의 미스매칭, 제1 메모리 셀(111)의 트랜지스터와 제2 메모리 셀(121)의 트랜지스터의 문턱전압 산포 등을 포함할 수 있다.
제1 메모리 셀(111)과 제2 메모리 셀(121)의 미스매칭에 따라 비트라인 감지 증폭기(521)는 비트라인(BL)을 통해 데이터 '0' 또는 데이터 '1'을 읽어올 수 있다. 즉, 비트라인 감지 증폭기(521)가 비트라인(BL)을 통해 데이터 '0'을 읽어올 확률과 데이터 '1'을 읽어올 확률은 각각 50%일 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 회로도이고,도 6 내지 도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 메모리 장치(40)는 비트라인(BL)에 연결된 제1 메모리 셀(PC1), 상보 비트라인(BLB)에 연결된 제2 메모리 셀(PC2), 제1 격리 트랜지스터(41), 제2 격리 트랜지스터(42), 제1 오프셋 제거 트랜지스터(43), 제2 오프셋 제거 트랜지스터(43), 비트라인 감지 증폭기(BLSA), 제1 스위치(45), 및 제2 스위치(46)를 포함할 수 있다.
도 5와 도 6을 함께 참조하면, 일반 동작 모드에서 비트라인 감지 증폭기(BLSA)는 프리차지 동작, 오프셋 제거 동작, 전하 공유 동작, 프리센싱 동작, 및 재저장 동작을 순차적으로 수행할 수 있다.
프리차지 동작 동안(t0~t1), 격리 신호(ISO)가 로직 하이일 수 있다. 제1 격리 트랜지스터(41)와 제2 격리 트랜지스터(42)는 격리 신호(ISO)에 응답하여 턴 온 될 수 있다. 따라서, 비트라인(BL)과 센싱 비트라인(SABL)이 연결될 수 있고, 상보 비트라인(BLB)과 센싱 상보 비트라인(SABLB)이 연결될 수 있다. 오프셋 제거 신호(OC)는 로직 하이일 수 있다. 제1 오프셋 제거 트랜지스터(43)와 제2 오프셋 제거 트랜지스터(44)는 오프셋 제거 신호(OC)에 응답하여 턴 온 될 수 있다. 따라서, 비트라인(BL)과 상보 센싱 비트라인(SABLB)이 연결될 수 있고, 상보 비트라인(BLB)과 센싱 비트라인(SABL)이 연결될 수 있다. 프리차지 회로의 제어에 따라 비트라인 쌍(BL, BLB) 및 센싱 비트라인 쌍(SABL, SABLB)은 프리차지 전압(Vpre)으로 프리차지될 수 있다.
비트라인 감지 증폭기(BLSA)는 제1 PMOS 트랜지스터(PM1), 제2 PMOS 트랜지스터(PM2), 제1 NMOS 트랜지스터(NM1), 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다. 공정 변이, 온도 등으로 인하여 제1 트랜지스터 쌍 예컨대, PMOS 트랜지스터 쌍(PM1, PM2)과 제2 트랜지스터 쌍 예컨대, NMOS 트랜지스터 쌍(NM1, NM2) 사이에 문턱 전압의 차이가 발생할 수 있다. 이 경우, 비트라인 감지 증폭기(BLSA)는 PMOS 트랜지스터 쌍(PM1, PM2)과 NMOS 트랜지스터 쌍(NM1, NM2) 사이의 문턱 전압 차이로 인해서 오프셋 노이즈가 발생할 수 있다.
오프셋 제거 동작 동안(t1~t2), 격리 신호(ISO)는 로직 로우일 수 있다. 제1 제어 신호(LAPG)가 로직 하이일 수 있다. 제1 스위치(45)는 제1 제어 신호(LAPG)에 응답하여 턴 온 될 수 있다. 따라서, 제1 노드(LA)의 전압은 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있다. 특허문헌들(US15/697164, US15/674022, US15/208640, US14/264466)은 오프셋 제거 동작에 관해서 공개하고 있다. 도 6의 오프셋 제거의 일반적인 동작은 상기 특허문헌들을 참조하여 이해될 수 있다.
제2 제어 신호(LANG)가 로직 하이일 수 있다. 제2 스위치(46)는 제2 제어 신호(LANG)에 응답하여 턴 온될 수 있다. 따라서, 제2 노드(LAB)의 전압은 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소할 수 있다. 전원 전압(VDD)은 메모리 셀 어레이로 공급되는 전압일 수 있다. 이 경우 비트라인(BL)과 상보 비트라인(BLB)의 전압이 오프셋 전압만큼의 차이를 가지도록 저장됨으로써 오프셋 노이즈가 제거될 수 있다.
전하 공유 동작 동안(t2~t3), 격리 신호(ISO)와 오프셋 제거 신호(OC)는 로직 로우일 수 있다. 제1 제어 신호(LAPG)가 로직 로우일 수 있다. 제1 스위치(45)는 제1 제어 신호(LAPG)에 응답하여 턴 오프 될 수 있다. 따라서, 제1 노드(LA)의 전압은 전원 전압(VDD)에서 프리차지 전압(Vpre)으로 감소할 수 있다. 제2 제어 신호(LANG)가 로직 로우일 수 있다. 제2 스위치(46)는 제2 제어 신호(LANG)에 응답하여 턴 오프될 수 있다. 따라서 제2 노드(LAB)의 전압은 접지 전압(VSS)에서 프리차지 전압(Vpre)으로 증가할 수 있다.
제1 메모리 셀(PC1)이 선택 메모리 셀 일 때, 제1 메모리 셀(PC1)과 연결된 제1 워드라인(WL1)이 활성화될 수 있다. 제1 메모리 셀(PC1)의 커패시터에 저장된 전하와 비트라인(BL)에 저장된 전하 사이에 전하 공유가 발생할 수 있다. 예컨대, 제1 메모리 셀(PC1)에 데이터 '1'이 저장된 경우, 전하 공유 동작 시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 상승할 수 있다. 다른 실시 예로, 제1 메모리 셀(PC1)에 데이터 '0'이 저장된 경우, 전하 공유 동작 시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 감소할 수 있다.
프리센싱 동작 동안(t3~t4), 비트라인 감지 증폭기(BLSA)는 비트라인(BL)과 비트라인(BL)에 대응하는 상보 비트라인(BLB)의 전압을 프리센싱할 수 있다.
제1 제어 신호(LAPG)가 로직 하이일 수 있다. 제1 스위치(45)는 제1 제어 신호(LAPG)에 응답하여 턴 온 될 수 있다. 따라서, 제1 노드(LA)의 제1 전압은 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있다. 제1 제어 신호(LAPG)는 제1 메모리 셀(PC1)의 데이터를 감지하기 위해 PMOS 트랜지스터 쌍(PM1, PM2)을 구동하기 위한 제1 구동 신호일 수 있다.
제2 제어 신호(LANG)가 로직 하이일 수 있다. 제2 스위치(46)는 제2 제어 신호(LANG)에 응답하여 턴 온될 수 있다. 따라서, 제2 노드(LAB)의 제2 전압은 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소할 수 있다. 제2 제어 신호(LANG)는 제1 메모리 셀(PC1)의 데이터를 감지하기 위해 NMOS 트랜지스터 쌍(NM1, NM2)을 구동하기 위한 제2 구동 신호일 수 있다.
일반 동작 모드에서 비트라인 감지 증폭기(BLSA)는 NMOS 트랜지스터 쌍(NM1, NM2)과 PMOS 트랜지스터 쌍(PM1, PM2) 중 문턱전압 산포가 작은 것부터 동작시킬 수 있다. 예컨대, NMOS 트랜지스터 쌍(NM1, NM2)이 PMOS 트랜지스터 쌍(PM1, PM2) 보다 문턱전압 산포가 더 작을 경우, 비트라인 감지 증폭기(BLSA)는 NMOS 트랜지스터 쌍(NM1, NM2)을 먼저 동작시킬 수 있다. 따라서, 제2 제어 신호(LANG)가 먼저 인에이블 된 후 제1 제어 신호(LAPG)가 인에이블 될 수 있다. 이로 인해, 제2 노드(LAB)의 전압이 먼저 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소하고, 이 후 제1 노드(LA)의 전압이 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있다.
비트라인(BL)과 상보 비트라인(BLB)의 전압 차이를 기초로 센싱 비트라인(SABL)은 내부 전원 전압으로 증가할 수 있고, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소할 수 있다.
실시 예에 따라, 프리센싱 동작 동안(t3~t4) 제1 노드(LA)의 제1 전압과 제2 노드(LAB)의 제2 전압은 두 단계에 걸쳐서 증가 또는 감소할 수 있다. 예컨대, 첫번째 단계에서 제1 노드(LA)의 제1 전압은 전원 전압(VDD)보다 낮은 레벨로 증가할 수 있고, 제2 노드(LAB)의 제2 전압은 접지 전압(VSS)보다 높은 레벨로 감소할 수 있다. 두번째 단계에서 제1 노드(LA)의 제1 전압은 전원 전압(VDD)으로 증가할 수 있고, 제2 노드(LAB)의 제2 전압은 접지 전압(VSS)으로 감소할 수 있다.
즉, 프리센싱 동작 동안(t3~t4) 비트라인 감지 증폭기(BLSA)는 제1 구동 신호에 의해 비트라인 감지 증폭기(BLSA)로 공급되는 전압이 전원 전압(VDD)보다 낮은 레벨로 증가한 후 전원 전압(VDD)으로 증가하고, 비트라인 감지 증폭기(BLSA)는 제2 구동 신호에 의해 비트라인 감지 증폭기(BLSA)로 공급되는 전압이 접지 전압(VSS)보다 높은 레벨로 감소한 후 접지 전압(VSS)으로 감소할 수 있다. 따라서, 센싱 마진을 향상시킬 수 있다.
재저장 동작 동안(t4~t5), 격리 신호(ISO)는 로직 하이일 수 있다. 비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 충전될 수 있고, 상보 비트라인(BLB)은 상보 센싱 비트라인(SABLB)의 전압 레벨로 방전될 수 있다. 따라서, 오프셋 전압만큼의 차이를 기초로 비트라인(BL)의 전압은 증가하고 상보 비트라인(BLB)의 전압은 감소할 수 있다.
도 5와 도 7을 함께 참조하면, PUF 동작 모드에서 비트라인 감지 증폭기(BLSA)는 PUF 비트라인 감지 증폭기로 동작할 수 있다.
프리차지 동작 동안(t0~t1), 격리 신호(ISO)가 로직 하이일 수 있다. 제1 격리 트랜지스터(41)와 제2 격리 트랜지스터(42)는 격리 신호(ISO)에 응답하여 턴 온 될 수 있다. 따라서, 비트라인(BL)과 센싱 비트라인(SABL)이 연결될 수 있고, 상보 비트라인(BLB)과 센싱 상보 비트라인(SABLB)이 연결될 수 있다. 오프셋 제거 신호(OC)는 로직 하이 또는 로직 로우 중 어느 하나일 수 있다.
오프셋 제거 신호(OC)가 로직 하이일 때, 프리차지 회로의 제어에 따라 비트라인 쌍(BL, BLB) 및 센싱 비트라인 쌍(SABL, SABLB)은 프리차지 전압(Vpre)으로 프리차지될 수 있다.
이 후, PUF 동작 모드에서는 오프셋 제거 신호(OC)가 비활성화되고, 모든 워드라인(WL1, WL2)이 비활성화되므로 오프셋 제거 동작과 전하 공유 동작이 일어나지 않을 수 있다.
프리센싱 동작 동안(t3~t4), 제1 제어 신호(LAPG)가 로직 하이일 수 있다. 제1 스위치(45)는 제1 제어 신호(LAPG)에 응답하여 턴 온 될 수 있다. 따라서, 제1 노드(LA)의 전압은 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있다. 제2 제어 신호(LANG)가 로직 하이일 수 있다. 제2 스위치(46)는 제2 제어 신호(LANG)에 응답하여 턴 온될 수 있다. 따라서, 제2 노드(LAB)의 전압은 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소할 수 있다.
일반 동작 모드에서와 달리, PUF 동작 모드에서는 비트라인 감지 증폭기(BLSA)가 NMOS 트랜지스터 쌍(NM1, NM2)과 PMOS 트랜지스터 쌍(PM1, PM2) 중 문턱전압 산포가 큰 것부터 동작시킬 수 있다. 예컨대, PMOS 트랜지스터 쌍(PM1, PM2)이 NMOS 트랜지스터 쌍(NM1, NM2) 보다 문턱전압 산포가 더 클 경우, 비트라인 감지 증폭기(BLSA)는 PMOS 트랜지스터 쌍(PM1, PM2)을 먼저 동작시킬 수 있다. 따라서, 제1 제어 신호(LAPG)가 먼저 로직 하이가 된 후 제2 제어 신호(LANG)가 로직 하이가 될 수 있다. 이로 인해, 제1 노드(LA)의 전압이 먼저 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있고, 이 후 제2 노드(LAB)의 전압이 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소할 수 있다.
즉, 일반 동작 모드에서 비트라인 감지 증폭기의 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍이 구동하는 순서는 PUF 동작 모드에서 비트라인 감지 증폭기의 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍이 구동하는 순서와 서로 다를 수 있다. 또한, PUF 동작 모드에서는 제1 노드(LA)의 제1 전압과 제2 노드(LAB)의 제2 전압이 두 단계에 걸쳐서 증가 또는 감소하지 않고 바로 제1 노드(LA)의 제1 전압은 전원 전압(VDD)으로 증가할 수 있고, 제2 노드(LAB)의 제2 전압은 접지 전압(VSS)으로 감소할 수 있다.
즉, 프리센싱 동작 동안(t3~t4) 비트라인 감지 증폭기(BLSA)는 제1 구동 신호에 의해 비트라인 감지 증폭기(BLSA)로 공급되는 전압이 한번에 전원 전압(VDD)으로 증가하고, 비트라인 감지 증폭기(BLSA)는 제2 구동 신호에 의해 비트라인 감지 증폭기(BLSA)로 공급되는 전압이 한번에 접지 전압(VSS)으로 감소할 수 있다.
PUF 비트라인 감지 증폭기에 포함된 트랜지스터들의 문턱전압 산포에 따라, 센싱 비트라인(SABL)은 내부 전원 전압으로 증가하거나, 접지 전압으로 감소할 수 있다. 센싱 비트라인(SABL)과 반대로, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소하거나, 내부 전원 전압으로 증가할 수 있다. 즉, 센싱 비트라인(SABL)은 내부 전원 전압으로 증가하고, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소할 확률과, 센싱 비트라인(SABL)이 접지 전압으로 감소하고, 상보 센싱 비트라인(SABLB)이 내부 전원 전압으로 증가할 확률이 각각 50%일 수 있다. 도 7은 센싱 비트라인(SABL)은 내부 전원 전압으로 증가하고, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소하는 예를 도시하였다.
재저장 동작 동안(t4~t5), 격리 신호(ISO)는 로직 하이일 수 있다. 비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 충전 또는 방전될 수 있고, 상보 비트라인(BLB)은 상보 센싱 비트라인(SABLB)의 전압 레벨로 방전 또는 충전될 수 있다. 따라서, 비트라인(BL)의 전압과 상보 비트라인(BLB)의 전압은 동일한 프리차지 전압을 기초로 증가 또는 감소할 수 있다.
즉, PUF 비트라인 감지 증폭기에 포함된 트랜지스터들의 문턱전압 산포에 따라 PUF 비트라인 감지 증폭기는 데이터 '0' 또는 데이터 '1'을 출력할 수 있다. 즉, 비트라인 감지 증폭기(521)가 데이터 '0'을 출력할 확률과 데이터 '1'을 출력할 확률은 각각 50%일 수 있다.
도 5와 도 8을 함께 참조하면, PUF 동작 모드에서 비트라인 감지 증폭기(521)에 포함된 트랜지스터의 문턱전압 산포와 비트라인 쌍(BL, BLB)의 정전용량 미스매칭을 이용하여 PUF 키를 생성할 수 있다.
프리차지 동작 동안(t0~t1), 격리 신호(ISO)와 오프셋 제거 신호(OC)는 로직 하이 또는 로직 로우 중 어느 하나일 수 있다. 프리차지 회로의 제어에 따라 비트라인 쌍(BL, BLB) 및 센싱 비트라인 쌍(SABL, SABLB)은 프리차지 전압(Vpre)으로 프리차지될 수 있다.
이 후, 오프셋 제거 신호(OC)가 로직 로우이고, 제1 메모리 셀(111)과 연결된 워드라인(WL1-1)이 비활성화되므로 오프셋 제거 동작과 전하 공유 동작이 일어나지 않을 수 있다.
프리센싱 동작 및 재저장 동작 동안(t3~t5), 격리 신호(ISO)가 로직 하이일 수 있다. 프리센싱 동작에서 격리 신호(ISO)가 로직 하이이므로 PUF 동작 모드에서 비트라인(BL)과 상보 비트라인(BLB)의 커패시터의 상대적인 특성을 반영할 수 있다.
제1 제어 신호(LAPG)에 따라 제1 노드(LA)의 전압은 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있다. 제2 제어 신호(LANG)에 따라 제2 노드(LAB)의 전압은 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소할 수 있다.
센싱 비트라인(SABL)은 내부 전원 전압으로 증가할 수 있고, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소할 수 있다.
PUF 비트라인 감지 증폭기에 포함된 트랜지스터들의 문턱전압 산포에 따라, 센싱 비트라인(SABL)은 내부 전원 전압으로 증가하고, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소할 확률과, 센싱 비트라인(SABL)이 접지 전압으로 감소하고, 상보 센싱 비트라인(SABLB)이 내부 전원 전압으로 증가할 확률이 각각 50%일 수 있다.
비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 충전 또는 방전될 수 있고, 상보 비트라인(BLB)은 상보 센싱 비트라인(SABLB)의 전압 레벨로 방전 또는 충전될 수 있다.
즉, PUF 비트라인 감지 증폭기에 포함된 트랜지스터의 문턱전압 산포 및 비트라인(BL)과 상보 비트라인(BLB)의 커패시터의 상대적인 특성에 따라 PUF 비트라인 감지 증폭기는 데이터 '0' 또는 데이터 '1'을 출력할 수 있다. 즉, 비트라인 감지 증폭기(521)가 데이터 '0'을 출력할 확률과 데이터 '1'을 출력할 확률은 각각 50%일 수 있다.
도 5와 도 9를 함께 참조하면, PUF 동작 모드에서 비트라인 감지 증폭기(521)에 포함된 트랜지스터의 문턱전압 산포, 비트라인 쌍(BL, BLB)의 정전용량 미스매칭, 및 메모리 셀들(111, 112, 121, 122)의 정전용량 미스매칭을 이용하여 PUF 키를 생성할 수 있다.
프리차지 동작 동안(t0~t1) 격리 신호(ISO)가 로직 하이일 수 있다. 제1 격리 트랜지스터(41)와 제2 격리 트랜지스터(42)가 턴 온 되므로 비트라인 쌍(BL. BLB)과 센싱 비트라인 쌍(SABL, SABLB)이 각각 서로 연결될 수 있다. 오프셋 제거 신호(OC)는 로직 하이 또는 로직 로우 중 어느 하나일 수 있다. 프리차지 회로의 제어에 따라 비트라인 쌍(BL, BLB) 및 센싱 비트라인 쌍(SABL, SABLB)은 프리차지 전압(Vpre)으로 프리차지될 수 있다.
이 후, 오프셋 제거 신호(OC)가 로직 로우이므로 오프셋 제거 동작이 일어나지 않을 수 있다.
전하 공유 동작 동안(t2~t3), 격리 신호(ISO)는 로직 하이 또는 로직 로우 중 어느 하나일 수 있다. 제1 제어 신호(LAPG)에 따라 제1 노드(LA)의 전압은 전원 전압(VDD)에서 프리차지 전압(Vpre)으로 감소할 수 있다. 제2 제어 신호(LANG)에 따라 제2 노드(LAB)의 전압은 접지 전압(VSS)에서 프리차지 전압(Vpre)으로 증가할 수 있다. 제1 메모리 셀(PC1)과 연결된 제1 워드라인(WL1)이 활성화될 수 있고, 제2 메모리 셀(PC2)이 연결된 제2 워드라인(WL2)이 활성화될 수 있다. 선택 메모리 셀(111)의 커패시터에 저장된 전하와 비트라인(BL)에 저장된 전하 사이에 전하 공유가 발생할 수 있다.
PUF 동작 모드에서는 제1 메모리 셀(PC1)과 제2 메모리 셀(PC2)에는 모두 데이터 '1'을 기록하거나 모두 데이터 '0'을 기록할 수 있다. 제1 메모리 셀(PC1)과 연결된 제1 워드라인(WL1)과 제2 메모리 셀(PC2)과 연결된 제2 워드라인(WL2)이 동시에 활성화될 수 있다.
예컨대, 제1 메모리 셀(PC1)과 제2 메모리 셀(PC2)에는 모두 데이터 '1'이 기록된 경우, 전하 공유 동작 시 비트라인(BL)의 전압 레벨과 상보 비트라인(BLB)의 전압 레벨은 소정의 레벨만큼 상승할 수 있다. 그러나, 제1 메모리 셀(PC1)과제2 메모리 셀(PC2)의 미스매칭에 따라서, 비트라인(BL)의 전압 레벨과 상보 비트라인(BLB)의 전압 레벨 사이에 차이가 발생할 수 있다.
프리센싱 동작에서(t3~t4), 격리 신호(ISO)가 로직 하이 또는 로직 로우일 수 있다. 프리센싱 동작에서(t3~t4) 격리 신호(ISO)가 로직 로우일 때, 제1 제어 신호(LAPG)에 따라 제1 노드(LA)의 전압은 프리차지 전압(Vpre)에서 전원 전압(VDD)으로 증가할 수 있다. 제2 제어 신호(LANG)에 따라 제2 노드(LAB)의 전압은 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소할 수 있다.
PUF 비트라인 감지 증폭기에 포함된 트랜지스터들의 문턱전압 산포에 따라, 센싱 비트라인(SABL)은 내부 전원 전압으로 증가하고, 상보 센싱 비트라인(SABLB)은 접지 전압으로 감소할 확률과, 센싱 비트라인(SABL)이 접지 전압으로 감소하고, 상보 센싱 비트라인(SABLB)이 내부 전원 전압으로 증가할 확률이 각각 50%일 수 있다.
재저장 동작에서(t3~t5), 비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 충전 또는 방전될 수 있고, 상보 비트라인(BLB)은 상보 센싱 비트라인(SABLB)의 전압 레벨로 방전 또는 충전될 수 있다. 즉, PUF 비트라인 감지 증폭기에 포함된 트랜지스터의 문턱전압 산포, 비트라인(BL)의 정전용량과 상보 비트라인(BLB)의 정전용량 사이의 미스매칭, 및 제1 메모리 셀(PC1)과 제2 메모리 셀(PC2)의 미스매칭에 따라 비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 충전될 확률과 센싱 비트라인(SABL)의 전압 레벨로 방전될 확률이 각각 50%일 수 있다.
PUF 비트라인 감지 증폭기는 비트라인(BL)을 통해 데이터 '0' 또는 데이터 '1'을 감지할 수 있다. 즉, 비트라인 감지 증폭기(521)가 비트라인(BL)을 통해 데이터 '0'을 감지할 확률과 데이터 '1'을 감지할 확률은 각각 50%일 수 있다.
본 명세서에서는 PUF 동작 모드에서 오프셋 제거 동작이 일어나지 않는 실시 예를 도시하고 설명하였으나, PUF 동작 모드에서 오프셋 제거 동작이 일어날 수도 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 시스템의 인증 동작을 설명하기 위한 도면이고, 도 11은 본 발명의 일 실시 예에 따른 메모리 시스템의 검증 동작을 설명하기 위한 도면이다. 메모리 시스템은 펌웨어와 부트로더 등과 같은 프로그램의 인증 및 검증 동작을 통해서 상기 프로그램이 위조 또는 변조 되었는지를 확인할 수 있다.
도 10을 참조하면, 보안 모듈(350)은 해쉬값 생성부(351), 디지털 서명값 생성부(352), 및 인증서 생성부(353)를 포함할 수 있다. 해쉬값 생성부(351)는 제2 메모리 모듈(20)로부터 데이터(DATA)를 수신할 수 있다. 데이터(DATA)는 펌웨어와 부트로더 등과 같은 프로그램일 수 있다. 해쉬값 생성부(351)는 해쉬 함수를 이용하여 데이터(DATA)에 해당하는 해쉬값(HASH)을 생성할 수 있다.
제1 메모리 모듈(10)은 도 5 내지 도 9와 같은 방법으로 PUF 키를 생성할 수 있다. 디지털 서명값 생성부(352)는 해쉬값 생성부(351)로부터 해쉬값(HASH)을 수신할 수 있고, 제1 메모리 모듈(10)로부터 PUF 키(PRK)를 수신할 수 있다. PUF 키(PRK)는 비밀키(private key)일 수 있다. 디지털 서명값 생성부(352)는 PUF 키(PRK)를 이용하여 해쉬값(HASH)을 암호화하고, 디지털 서명값(SIG)을 생성할 수 있다.
인증서 생성부(353)는 제2 메모리 모듈(20)로부터 데이터(DATA)를 수신할 수 있고, 디지털 서명값 생성부(352)로부터 디지털 서명값(SIG)을 수신할 수 있다. 인증서 생성부(353)는 데이터(DATA)와 디지털 서명값(SIG)을 결합하여 인증서(DSD)를 생성할 수 있다. 인증서(DSD)는 제2 메모리 모듈(20)에 저장될 수 있다.
도 11을 참조하면, 보안 모듈(350)은 처리부(354), 제1 해쉬값 생성부(355), 제2 해쉬값 생성부(356), 및 판단부(357)를 포함할 수 있다. 처리부(354)는 제2 메모리 모듈(20)로부터 인증서(DSD)를 수신할 수 있다. 처리부(354)는 인증서(DSD)로부터 디지털 서명값(SIG)을 분리할 수 있다.
제1 해쉬값 생성부(355)는 처리부(354)로부터 디지털 서명값(SIG)을 수신할 수 있고, 제2 메모리 모듈(20)로부터 암호키(PUK)를 수신할 수 있다. 예컨대, 암호키(PUK)는 공개키일 수 있다. 제1 해쉬값 생성부(355)는 암호키(PUK)를 이용하여 디지털 서명값(SIG)을 복호화하고, 제1 해쉬값(HASH1)을 생성할 수 있다.
제2 해쉬값 생성부(356)는 제2 메모리 모듈(20)로부터 데이터(DATA)를 수신할 수 있다. 제2 해쉬값 생성부(356)는 해쉬 함수를 이용하여 데이터(DATA)에 해당하는 제2 해쉬값(HASH2)을 생성할 수 있다.
판단부(357)는 제1 해쉬값 생성부(355)로부터 제1 해쉬값(HASH1)을 수신할 수 있고, 제2 해쉬값 생성부(356)로부터 제2 해쉬값(HASH2)을 수신할 수 있다. 판단부(357)는 제1 해쉬값(HASH1)과 제2 해쉬값(HASH2)을 비교할 수 있다. 비교의 결과, 제1 해쉬값(HASH1)과 제2 해쉬값(HASH2)이 동일한 경우, 판단부(357)는 데이터(DATA)에 해당하는 프로그램이 위조 및 변조되지 않았다고 판단할 수 있다. 따라서, 메모리 시스템(3)은 데이터(DATA)를 실행시킬 수 있다.
그러나, 비교의 결과, 제1 해쉬값(HASH1)과 제2 해쉬값(HASH2)이 서로 다른 경우, 판단부(357)는 데이터(DATA)에 해당하는 프로그램이 위조 또는 변조되었다고 판단할 수 있다. 따라서, 메모리 시스템(3)은 데이터(DATA)를 실행시키지 않을 수 있다.
도 12 내지 도 16은 본 발명의 실시 예에 따른 암/복호화 모듈의 동작을 설명하기 위한 도면이다.
도 12a를 참조하면, 암/복호화 모듈(340)은 고급 암호 표준(advanced encryption standard(AES)) 엔진(341), 키 유도 함수(key derivation function(KDF)) 엔진(342), 제1 연산부(343), 및 제2 연산부(344)를 포함할 수 있다.
AES 엔진(341)은 암호키를 이용하여 데이터를 암호화 및 복호화하는 기능을 수행할 수 있다. AES 엔진(341)은 호스트 컨트롤러(320)로부터 원본 데이터(ORD)를 수신할 수 있다. 원본 데이터(ORD)는 호스트로부터 수신한 데이터가 암호화 되기 전인 데이터를 의미할 수 있다.
KDF 엔진(342)은 호스트 컨트롤러(320)로부터 인증키(AUK)를 수신할 수 있다. 인증키(AUK)는 유저로부터 수신한 아이디(ID)와 비밀번호(PW)의 조합 또는 유저로부터 수신한 개인 식별 번호(pin number) 일 수 있다. KDF 엔진(342)은 인증키(AUK)를 이용하여 더욱 높은 엔트로피를 가지는 키 암호화 키(KEK)를 생성할 수 있다.
제1 연산부(343)는 제2 메모리 모듈(20)에 저장된 복수의 제1 키들(KEY1-1~ KEY1-n) 중 하나 또는 복수의 제1 키들(KEY1-1~ KEY1-n) 중 적어도 두개의 조합을 출력할 수 있다. 제2 연산부(344)는 제1 연산부(343)의 출력과 키 암호화 키(KEK)를 조합하여 미디어 암호 키(MEK)를 출력할 수 있다.
AES 엔진(341)은 제2 연산부(344)로부터 미디어 암호 키(MEK)를 수신할 수 있다. AES 엔진(341)은 미디어 암호 키(MEK)를 이용하여 호스트 컨트롤러(320)로부터 수신한 원본 데이터(ORD)를 암호화할 수 있다. AES 엔진(341)은 암호화된 데이터(END)를 제2 메모리 모듈(20)에 저장할 수 있다.
또한, AES 엔진(341)은 제2 메모리 모듈(20)로부터 암호화된 데이터(END)를 수신할 수 있다. AES 엔진(341)은 제2 연산부(344)로부터 수신된 미디어 암호 키(MEK)를 이용하여 암호화된 데이터(END)를 복호화할 수 있다. AES 엔진(341)은 암호화된 데이터(END)가 복호화 된 원본 데이터(ORD)를 호스트 컨트롤러(320)로 전송할 수 있다.
도 12b는 도 12a 와 다르게 암/복호화 모듈(340)은 KDF 엔진(342)과 제2 연산부(344)를 포함하지 않을 수 있다. AES 엔진(341)은 제1 연산부(343)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 13a는 도 12a와 다르게 제1 연산부(343)는 제2 메모리 모듈(20)에 저장된 복수의 제1 키들(KEY1-1~ KEY1-n) 중 적어도 하나와 제1 메모리 모듈(10)로부터 수신된 제2 키(KEY2)의 조합을 출력할 수 있다. 제2 키(KEY2)는 제1 메모리 모듈(10)에서 도 5 내지 도 9와 같은 방법으로 생성된 PUF 키일 수 있다. 제2 키(KEY2)는 복수의 PUF 키들을 포함할 수 있고, 복수의 PUF 키들 중 하나 또는 복수의 PUF 키들 중 적어도 두개의 조합일 수 있다.
제2 연산부(344)는 제1 연산부(343)의 출력과 키 암호화 키(KEK)를 조합하여 미디어 암호 키(MEK)를 출력할 수 있다.
AES 엔진(341)은 제2 연산부(344)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 13b는 도 13a 와 다르게 암/복호화 모듈(340)은 KDF 엔진(342)과 제2 연산부(344)를 포함하지 않을 수 있다. AES 엔진(341)은 제1 연산부(343)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 14a는 도 13a와 다르게 제1 연산부(343)는 제2 메모리 모듈(20)에 저장된 복수의 제1 키들(KEY1-1~ KEY1-n) 중 적어도 하나, 제1 메모리 모듈(10)로부터 수신된 제2 키(KEY2), 및 ROM(370)으로부터 수신된 제3 키(KEY3)의 조합을 출력할 수 있다. 제3 키(KEY3)는 복수의 키들을 포함할 수 있고, 복수의 키들 중 하나 또는 복수의 키들 중 적어도 두개의 조합일 수 있다. 제3 키(KEY3)의 개수는 제1 키들(KEY1-1~ KEY1-n)의 개수와 제2 키(KEY2)의 개수에 비해 상대적으로 적을 수 있다.
제2 연산부(344)는 제1 연산부(343)의 출력과 키 암호화 키(KEK)를 조합하여 미디어 암호 키(MEK)를 출력할 수 있다.
AES 엔진(341)은 제2 연산부(344)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 14b는 도 14a 와 다르게 암/복호화 모듈(340)은 KDF 엔진(342)과 제2 연산부(344)를 포함하지 않을 수 있다. AES 엔진(341)은 제1 연산부(343)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 15a는 도 14a와 다르게 제1 연산부(343)는 제1 메모리 모듈(10)로부터 수신된 제2 키(KEY2)와 ROM(370)으로부터 수신된 제3 키(KEY3)의 조합을 출력할 수 있다. 제2 연산부(344)는 제1 연산부(343)의 출력과 키 암호화 키(KEK)를 조합하여 미디어 암호 키(MEK)를 출력할 수 있다.
AES 엔진(341)은 제2 연산부(344)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 15b는 도 15a와 다르게 암/복호화 모듈(340)은 KDF 엔진(342)과 제2 연산부(344)를 포함하지 않을 수 있다. AES 엔진(341)은 제1 연산부(343)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 16a는 도 13a 와 다르게 암/복호화 모듈(340)은 제3 연산부(345)를 더 포함할 수 있다. 호스트 컨트롤러(320)는 호스트로부터 데이터와 함께 암호키를 수신할 수 있다. 예컨대, 호스트 컨트롤러(320)는 호스트로부터 4KB 크기의 데이터 당 1개의 암호키를 수신할 수 있고, 상기 암호키의 크기는 128~256bit 일 수 있다.
호스트 컨트롤러(320)는 호스트로부터 수신한 데이터와 암호키에 기초하여 AES 엔진(341)으로 원본 데이터(ORD)를 전송할 수 있고, 제3 연산부(345)로 제4 키(KEY4)를 전송할 수 있다.
제1 연산부(343)는 제2 메모리 모듈(20)에 저장된 복수의 제1 키들(KEY1-1~ KEY1-n) 중 적어도 하나와 제1 메모리 모듈(10)로부터 수신된 제2 키(KEY2)의 조합을 출력할 수 있다. 제2 연산부(344)는 제1 연산부(343)의 출력과 키 암호화 키(KEK)를 조합하여 제1 미디어 암호 키(MEK1)를 출력할 수 있다.
제3 연산부(345)는 호스트 컨트롤러(320)로부터 제4 키(KEY4)를 수신할 수 있고, 제2 연산부(344)로부터 제1 키 암호화 키(KEK1)를 수신할 수 있다. 제3 연산부(345)는 제4 키(KEY4)와 제1 키 암호화 키(KEK1)를 조합하여 제2 키 암호화 키(KEK2)를 생성할 수 있다.
AES 엔진(341)은 제3 연산부(345)로부터 제2 키 암호화 키(KEK2)를 수신할 수 있다. AES 엔진(341)은 제2 키 암호화 키(KEK2)를 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다.
도 16b는 도 16a와 다르게 암/복호화 모듈(340)은 KDF 엔진(342)과 제2 연산부(344)를 포함하지 않을 수 있다. 제3 연산부(345)는 제1 연산부(343)의 출력과 제4 키(KEY4)를 조합하여 제2 키 암호화 키(KEK2)를 생성할 수 있다.
AES 엔진(341)은 제3 연산부(345)의 출력을 이용하여, 호스트 컨트롤러(320)로부터 수신된 원본 데이터(ORD)를 암호화하거나, 암호화된 데이터(END)를 복호화할 수 있다
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1; 메모리 시스템
10; 제1 메모리 모듈
20; 제2 메모리 모듈
30; 메모리 컨트롤러
310; DRAM 컨트롤러
320; 호스트 컨트롤러
330; 불휘발성 메모리 컨트롤러
340; 암/복호화 모듈
350; 보안 모듈
360; CPU
370; ROM

Claims (10)

  1. 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들; 및
    상기 복수의 비트라인들과 연결되고, 상기 복수의 비트라인들을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 복수의 비트라인 감지 증폭기들;을 포함하고,
    상기 복수의 비트라인 감지 증폭기들 중에서 리던던시 비트라인 감지 증폭기로 대체된 비트라인 감지 증폭기들 중 적어도 일부는 고유한 랜덤 디지털 값을 포함하는 물리적 복제 방지 기능(Physically Unclonable Function, PUF) 키를 생성하는데 이용되는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 시스템은 상기 메모리 시스템의 인증 동작과 검증 동작을 수행하는 보안 모듈을 더 포함하고,
    상기 보안 모듈은 상기 PUF 키를 이용하여 상기 메모리 시스템의 인증 동작을 수행하고, 암호키를 이용하여 상기 메모리 시스템의 검증 동작을 수행하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 시스템은 호스트로부터 전송된 데이터를 암호화하거나, 암호화된 데이터를 복호화하여 출력하는 암/복호화 모듈을 더 포함하고,
    상기 암/복호화 모듈은 상기 PUF 키를 이용하여 상기 데이터를 암호화하거나, 상기 암호화된 데이터를 복호화하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 시스템은 호스트로부터 상기 데이터와 함께 암호키를 수신하고, 상기 암/복호화 모듈은 상기 PUF 키와 함께 상기 암호키를 이용하여 상기 데이터를 암호화하거나, 상기 암호화된 데이터를 복호화하는 메모리 시스템.
  5. 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 비트라인들 중 제1 비트라인과 연결되고, 상기 제1 비트라인을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 데이터 감지 증폭기로 동작하는 제1 비트라인 감지 증폭기; 및
    상기 복수의 비트라인들 중 제2 비트라인과 연결되고, 고유한 랜덤 디지털 값인 PUF 키를 생성하는 물리적 복제 방지 기능(Physically Unclonable Function; PUF) 비트라인 감지 증폭기로 동작하는 제2 비트라인 감지 증폭기;를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 비트라인 감지 증폭기와 상기 제2 비트라인 감지 증폭기 각각은 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍을 포함하고,
    상기 비트라인과 상기 비트라인에 대응하는 상보 비트라인의 전압을 프리센싱하는 프리 센싱 구간에서, 상기 제1 비트라인 감지 증폭기의 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍이 구동하는 순서는 상기 제2 비트라인 감지 증폭기의 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍이 구동하는 순서와 서로 다른 메모리 장치.
  7. 제5항에 있어서,
    칼럼 리페어 로직; 및
    상기 칼럼 리페어 로직에 의해 상기 제2 비트라인 감지 증폭기를 대체하고, 데이터 감지 증폭기로 동작하는 제3 비트라인 감지 증폭기;를 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 메모리 장치는 상기 복수의 메모리 셀들 중에서 불량 메모리 셀의 위치 정보와, 상기 PUF 비트라인 감지 증폭기의 위치 정보를 저장하는 퓨즈 회로;를 더 포함하는 메모리 장치.
  9. 복수의 워드라인과 복수의 비트라인들이 교차하는 지점에 마련된 복수의 메모리 셀들; 및
    상기 복수의 비트라인들과 연결되고, 상기 복수의 비트라인들을 통해 상기 복수의 메모리 셀들로 데이터를 라이트하거나, 상기 복수의 메모리 셀들로부터 데이터를 리드하는 복수의 비트라인 감지 증폭기들;을 포함하고,
    상기 복수의 비트라인 감지 증폭기들 중 제1 비트라인과 연결된 제1 비트라인 감지 증폭기와 상기 복수의 비트라인 감지 증폭기들 중 제2 비트라인에 연결된 제2 비트라인 감지 증폭기 각각은 제1 트랜지스터 쌍과 제2 트랜지스터 쌍을 포함하고,
    상기 복수의 비트라인들과 상기 복수의 비트라인들에 대응하는 복수의 상보 비트라인들의 전압을 프리센싱하는 프리센싱 동작 동안 상기 제1 비트라인 감지 증폭기는 제1 트랜지스터 쌍을 구동하기 위한 제1 구동 신호를 먼저 인에이블 시키고, 상기 제2 비트라인 감지 증폭기는 제2 트랜지스터 쌍을 구동하기 위한 제2 구동 신호를 먼저 인에이블 시키는 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 비트라인에 연결된 제2 메모리 셀들의 커패시터에 저장된 전하와 상기 제2 비트라인에 저장된 전하 사이에 전하가 공유되는 전하 공유 동작 동안 상기 제2 메모리 셀들과 연결된 워드라인들은 비활성화되는 메모리 장치.
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